JP2003123481A

JP2003123481A - 半導体記憶装置及び電子機器

Info

Publication number: JP2003123481A
Application number: JP2001316821A
Authority: JP
Inventors: Koji Miyashita; 幸司宮下; Tadatoshi Nakajima; 忠俊中島
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-10-15
Filing date: 2001-10-15
Publication date: 2003-04-25

Abstract

(57)【要約】【課題】高集積でかつ高速動作可能な半導体記憶装置
を提供すること。【解決手段】この半導体記憶装置は、メモリブロック
８０を横断して延びる複数のメインワード線ＭＷＬと、
メモリブロックの各々に配置されて複数のメインワード
線ＭＷＬにそれぞれ従属する４本のサブブワード線ＳＷ
Ｌ１〜４とを有する。サブローデコーダ９０は、メモリ
ブロック８０に対応して設けられ、それぞれＸ方向に沿
って延びる４本のサブワード選択信号線ＰＤＣＸＺ１〜
４を有して、４本のサブワード線ＰＤＣＸＺ１〜４の１
本を選択する。Ｙ方向の一端には、サブローデコーダ９
０に配置された４本のサブワード選択信号線にサブワー
ド選択信号をそれぞれ供給する信号供給部６０が設けら
れる。Ｙ方向の他端には、サブローデコーダ９０に配置
された４本のサブワード選択信号線の電位を自己増幅す
る自己増幅回路１２０が設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭなどの半
導体記憶装置及びそれを用いた電子機器に関し、特に高
集積化と高速化とを共に満足させることができる半導体
記憶装置及びそれを用いた電子機器に関する。さらに詳
しくは、本発明はサブワード線を高速に駆動するための
改良に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】この種の
半導体記憶装置では、高集積化と高速化とを共に満足さ
せる課題がある。高集積化が達成されると、縦方向及び
横方向のメモリセル数が多くなる。横方向のメモリセル
数が多いと、１本のワード線に直接接続されるメモリセ
ル数が多くなり、１本のワード線の負荷抵抗及び負荷容
量が大きくなり、ワード線を高速で選択駆動できなくな
る。

【０００３】そこで、メモリセルアレイを横方向でブロ
ック分割し、複数のメモリブロックを横断させて複数の
メインワード線を配置する。さらに、複数のメモリブロ
ックの各々にて、複数のメインワード線の各々に従属す
る複数のサブワード線を配置する。こうして、１本のメ
インワード線の負荷容量を低減している。

【０００４】一方、縦方向のメモリセル数が多くなる
と、サブワード線の高速選択駆動が困難になる。ここ
で、各メモリブロック内にて複数のサブワード線の１本
を選択するための複数本のサブワード選択信号線が縦方
向に沿って配置される。縦方向のメモリセル数が多い
と、複数本のサブワード選択信号線の縦方向長さが長く
なり、負荷抵抗、負荷容量が大きくなる。このため、複
数本のサブワード選択信号線に供給されるサブワード選
択信号の波形がなまり、サブワード線の高速選択駆動が
困難になる。

【０００５】そこで、本発明の目的は、高集積化と高速
化とを共に満足させることができる半導体記憶装置及び
それを用いた電子機器を提供することにある。

【０００６】本発明の他の目的は、サブワード選択信号
線に供給されたサブワード選択信号の波形なまりを低減
し、サブワード線の高速選択駆動を可能とした半導体記
憶装置及びそれを用いた電子機器を提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明の一態様に係る半
導体記憶装置は、メモリセルアレイと、前記メモリセル
アレイ内にて第１の方向に沿って延びる複数のメインワ
ード線と、前記複数のメインワード線の１本を選択する
ローデコーダと、前記メモリセルアレイを前記第１の方
向にて分割した複数のメモリブロックと、前記複数のメ
モリブロックの各々に配置され、前記複数のメインワー
ド線にそれぞれ従属する複数のサブワード線と、前記複
数のメモリブロックに対応して設けられ、それぞれ前記
第２の方向に沿って延びる複数のサブワード選択信号線
を有して前記複数のサブワード線の１本を選択する複数
のサブローデコーダと、前記第２の方向の一端に設けら
れ、前記複数のサブローデコーダの各々に配置された前
記複数のサブワード選択信号線に複数のサブワード選択
信号をそれぞれ供給する信号供給部と、前記第２の方向
の他端に設けられ、前記複数のサブローデコーダの各々
に配置された前記複数のサブワード選択信号線の電位を
自己増幅する複数の自己増幅回路と、を有し、前記複数
の自己増幅回路の各々は、前記複数のサブワード選択信
号の一つがアクティブ電位に設定される時に、それと対
応する１本の前記サブワード選択信号線の電位変化に基
づいて、該１本の前記サブワード選択信号線を前記アク
ティブ電位に設定することを特徴とする。

【０００８】本発明の一態様によれば、１本のサブワー
ド選択信号線の一端より、信号供給部を介してアクティ
ブ電位のサブワード選択信号が供給される。これによ
り、その１本のサブワード選択信号線の電位が変化する
が、そのサブワード選択信号線の負荷容量、負荷抵抗に
より、特にサブワード選択信号線の他端側の充電または
放電が遅延する。

【０００９】そこで、サブワード選択信号線の他端に設
けられた自己増幅回路は、そのサブワード選択信号線の
電位変化に基づいて、そのサブワード選択信号線をアク
ティブ電位に設定するように自己増幅させる。ここで、
自己増幅とは、サブワード選択信号線自体のアクティブ
電位方向への電位変化に基づいて、そのサブワード選択
信号線がアクティブ電位になるように充電または放電さ
せることを意味する。

【００１０】このため、サブワード選択信号線がアクテ
ィブ電位に到達する時期が早められる。結果として、高
集積化された半導体記憶装置であっても、そのサブワー
ド線を高速に選択駆動することができ、高速なデータ書
き込みまたはデータ読み出しが可能となる。

【００１１】本発明の一態様では、前記複数の自己増幅
回路の各々は、前記複数のサブワード選択信号線の各々
を前記アクティブ電位に設定する第１の電位設定部と、
前記第１の電位設定部と前記複数のサブワード選択信号
線の各１本との間にそれぞれ設けられた複数の第１のス
イッチング素子と、前記複数のサブワード選択信号線の
各々の電位変化に基づいて、前記複数の第１のスイッチ
ング素子をそれぞれオン−オフする複数の第１のスイッ
チ制御部とを有することができる。こうすると、複数の
第１のスイッチ制御部の一つが、対応する第１のスイッ
チング素子をオンさせることで、第１の電位設定部から
対応する１本のサブワード選択信号線にアクティブ電位
を供給できる。

【００１２】本発明の一態様では、前記複数の自己増幅
回路の各々は、前記複数のサブワード選択信号線の各々
をノンアクティブ電位に設定する第２の電位設定部と、
前記第２の電位設定部と前記複数のサブワード選択信号
線の各１本との間にそれぞれ設けられた複数の第２のス
イッチング素子とを有することができる。この場合、少
なくとも前記複数の第１のスイッチング素子のいずれか
一つがオンされる前の所定期間に、前記複数の第２のス
イッチング素子の全てがオンされる。

【００１３】このように、複数の第２のスイッチング素
子を一括してオンすることで、自己増幅前に、複数のサ
ブワード選択信号線をノンアクティブ電位にリセットす
ることができる。こうして、複数のサブワード選択信号
線のいずれかに残留した電荷により、自己増幅回路が誤
動作することを防止できる。

【００１４】本発明の一態様では、前記複数の自己増幅
回路の各々は、前記複数の第１のスイッチング素子の各
一つと、それと対応する前記サブワード選択信号線との
間にそれぞれ設けられた複数の第３のスイッチング素子
をさらに有することができる。この場合、前記複数の第
３のスイッチング素子は、前記複数の第２のスイッチン
グ素子がオンされる期間にオフしている。

【００１５】こうすると、第１，第２のスイッチング素
子を介して、第１の電位設定部と第２の電位設定部との
間に貫通電流が流れることを防止できる。

【００１６】本発明の一態様では、前記複数の自己増幅
回路の各々に設けられた前記複数の第２のスイッチング
素子を、前記メモリセルアレイ中のメモリセルを選択す
るアドレスが遷移される度に所定期間アクティブとなる
アドレス遷移信号に基づいて、一括してオンすることが
できる。

【００１７】こうすると、全てのメモリブロックにおい
て、複数のサブワード選択信号線をノンアクティブ電位
にリセットすることができる。

【００１８】本発明の一態様では、前記複数のサブロー
デコーダの各々にて、対応する前記メモリブロックが選
択される時にアクティブ電位となるブロック選択信号線
を、前記第２の方向に沿って設けることができる。

【００１９】このブロック選択信号線は、センスアン
プ、ビット線駆動部（ライトドライバ）等の駆動に供さ
れる。

【００２０】本発明の一態様では、前記複数の第３のス
イッチング素子の全てを、前記ブロック選択信号線がア
クティブ電位となる期間に亘ってオンすることができ
る。

【００２１】ブロック選択信号線がアクティブであると
きには、複数のサブワード選択信号線の１本が必ずアク
ティブ電位に設定される。従って、第１の電位設定部と
複数のサブワード選択信号線の各々との間にそれぞれ存
在する第３のスイッチング素子を、自己増幅動作時に確
実にオンさせることができる。しかも、ブロック選択信
号線はサブローデコーダ内に元々配線されるものである
ので、それを自己増幅回路に接続すれば足りる。

【００２２】本発明の一態様では、前記信号供給部は、
前記複数のサブワード線の１本を選択する複数のプリデ
コード信号線と前記ブロック選択信号線との論理に基づ
いて、前記複数のサブローデコーダのいずれかに設けら
れた前記複数のサブワード選択信号線の１本をアクティ
ブに設定することができる。さらに本発明の一態様で
は、前記複数の第３のスイッチング素子の各々を、対応
する前記プリデコード信号線の電位に基づいてオン−オ
フすることができる。

【００２３】こうすると、複数のプリデコーダ信号線の
いずれかがアクティブであるときには、それに対応する
１本のサブワード選択信号線が必ずアクティブ電位に設
定される。

【００２４】従って、第１の電位設定部と複数のサブワ
ード選択信号線の各々との間にそれぞれ存在する第３の
スイッチング素子のうち、アクティブ電位に設定される
１本のサブワード選択信号線に接続された第３のスイッ
チング素子のみを、自己増幅動作時に確実にオンさせる
ことができる。

【００２５】本発明の一態様では、前記複数の第１のス
イッチ制御部の各々は、対応する前記サブワード選択信
号線の電位を論理反転する第１のインバータを含み、前
記複数の第１のスイッチング素子の各々は、前記第１の
インバータの出力がゲートに供給される第１のトランジ
スタを含むことができる。

【００２６】こうすると、複数のサブワード選択信号線
のいずれかがアクティブ電位に変化する過程で、第１の
インバータの出力が変位し、それに基づいて第１のトラ
ンジスタがオンして自己増幅動作を達成することができ
る。本発明の一態様では、前記第１のトランジスタの電
流駆動能力を、前記第１のインバータを構成するトラン
ジスタの電流駆動能力よりも高くすることができる。こ
うすると、サブワード選択信号線がアクティブ電位に到
達するまでの自己増幅時間を短縮できる。

【００２７】本発明の一態様では、前記複数のサブワー
ド選択信号線の各々の電位変化に基づいて、前記複数の
第２のスイッチング素子をそれぞれオン−オフする複数
の第２のスイッチ制御部をさらに有することができる。

【００２８】こうすると、他の信号線に頼らずに、複数
のサブワード選択信号線の各々の電位変化に基づいて動
作する第２のスイッチ制御部によって、複数のサブワー
ド選択信号線をノンアクティブ電位にリセットすること
ができる。

【００２９】本発明の一態様では、前記複数の第２のス
イッチ制御部の各々は、対応する前記サブワード選択信
号線の電位を論理反転する第２のインバータを含み、前
記複数の第２のスイッチング素子の各々は、前記第２の
インバータの出力がゲートに供給される第２のトランジ
スタを含むことができる。

【００３０】こうすると、複数のサブワード選択信号線
のいずれかがノンアクティブ電位に変化する過程で、第
２のインバータの出力が変位し、それに基づいて第２の
トランジスタがオンして、そのサブワード選択信号線を
ノンアクティブ電位にリセットすることができる。

【００３１】本発明の一態様では、前記第２のトランジ
スタの電流駆動能力を、前記第２のインバータを構成す
るトランジスタの電流駆動能力よりも高くすることがで
きる。こうすると、サブワード選択信号線がノンアクテ
ィブ電位に到達するまでのリセット時間を短縮できる。

【００３２】本発明の一態様では、前記第１のインバー
タの論理レベルを、前記第２のインバータの論理レベル
より低く設定することができる。

【００３３】こうすると、第１及び第２のスイッチ制御
部は、共に同一のサブワード選択信号線の電位変化に基
づいて第１，第３のスイッチング素子をそれぞれスイッ
チング制御しながらも、その制御時期を異ならせること
ができる。また、第１のスイッチ制御部は、サブワード
選択信号線の電位がアクティブ電位に移行する初期の段
階で第１のトランジスタをオンさせることができる。一
方第２のスイッチ制御部は、サブワード選択信号線の電
位がノンアクティブ電位に移行する初期の段階で第２の
トランジスタをオンさせることができる。

【００３４】本発明の一態様は、以下の構成を有する半
導体記憶装置にて好適に実施できる。すなわち、前記複
数のサブワード選択信号線の各々は、前記信号供給部と
前記複数のサブローデコーダとの間での単位長さ当たり
の抵抗値が、他の領域での単位長さ当たりの抵抗値より
も高く設定されている場合である。この場合、サブワー
ド選択信号線の負荷抵抗が増大して波形のなまりが顕著
になるが、本発明の自己増幅によってその波形なまりを
低減でき、高速動作が可能となる。

【００３５】サブワード選択信号線の一部が高抵抗とな
る一例として、下記の場合がある。すなわち、前記信号
供給部と前記複数のサブローデコーダとの間には、不良
メモリセルを冗長メモリセルに切り替えるための複数の
ヒューズ素子が配置される場合である。この場合、前記
複数のサブワード選択信号線の各々は、前記複数のヒュ
ーズ素子の下方を迂回して配線される高抵抗層を有する
ことになる。

【００３６】本発明の他の態様では、上述した半導体記
憶装置を含んで構成される電子機器を定義している。高
集積でかつ高速動作可能な半導体記憶装置を搭載するこ
とで、電子機器のパフォーマンスが向上する。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して具体的に説明する。

【００３８】（半導体記憶装置の平面レイアウト）図１
は、本発明の実施形態に係る半導体記憶装置の平面レイ
アウト図の一例を示している。なお、この半導体記憶装
置は例えばＳＲＡＭ（Static Random Access Memory）
である。図１において、この半導体記憶装置１０は例え
ば４つのメモリセルアレイ２０Ａ，２０Ｂ，２０Ｃ，２
０Ｄを有している。各メモリセルアレイ２０Ａ〜２０Ｄ
の記憶容量は例えば４Ｍビットであり、トータル記憶容
量は４Ｍ×４＝１６Ｍビットとなっている。なお、本発
明は一つのメモリセルアレイを有するものにも適用でき
る。

【００３９】この半導体記憶装置１０は例えば同時に１
６ビット（２バイト）のデータ書き込みまたはデータ読
み出しが可能である。図１の上側の２つのメモリセルア
レイ２０Ａ，２０Ｂに対して、例えば上位８ビット（上
位バイト）のデータが、半導体記憶装置１０の上辺１２
に沿って配置された入出力端子群３０を介して読み書き
される。図１の下側の２つのメモリセルアレイ２０Ｃ，
２０Ｄに対して、例えば下位８ビット（下位バイト）の
データが、半導体記憶装置１０の下辺１４に沿って配置
された入出力端子群３２を介して読み書きされる。

【００４０】同時に１６ビットデータの書き込みまたは
読み出しを実施する例えば２０ビットのアドレス信号
（Ｘ，Ｙ．Ｚ）は、半導体記憶装置１０の上辺１２及び
下辺１４に沿ってそれぞれ配置されたアドレス端子群３
４より入力される。アドレス端子群３４より入力された
Ｘ，Ｙ，Ｚのアドレス信号は、半導体記憶装置１０の中
央領域に配置されたＸプリデコーダ４０，４２、Ｙプリ
デコーダ４４及びＺプリデコーダ４６にてプリデコード
される。

【００４１】また、半導体記憶装置１０の例えば左側に
配置された２つのメモリセルアレイ２０Ａ，２０Ｃは、
電源端子３６より給電される第１の電源線５０に接続さ
れている。同様に、半導体記憶装置１０の例えば右側に
配置された２つのメモリセルアレイ２０Ｂ，２０Ｄは、
電源端子３８より給電される第２の電源線５２に接続さ
れている。本実施形態では、上位及び下位の各８ビット
データを同時に書き込みまたは読み出しするために、同
じ電源線に接続された２つのメモリセルアレイが同時に
選択されることない。従って、メモリセルアレイ２０
Ａ，２０Ｄが同時に選択され、あるいはメモリセルアレ
イ２０Ｂ，２０Ｃが同時に選択される。

【００４２】なお、半導体記憶装置１０の上辺１２及び
下辺１４に沿って配置される端子群の中には、上述した
端子群３０〜３８の他にコマンド端子などが含まれてい
る。

【００４３】また、メモリセルアレイ２０Ａ〜２０Ｄの
各々には、プリデコーダ４０〜４６に近い一辺に信号供
給部６０及び第１のヒューズ領域６２が、上辺１２また
は下辺１４に近い他の一辺に入出力駆動回路６６がそれ
ぞれ配置されている。さらに、メモリセルアレイ２０Ａ
〜２０Ｄの各々には、電源線５０，５２に近いさらに他
の一辺に第２のヒューズ領域６４が配置されている。

【００４４】ここで、第１のヒューズ領域６２には、不
良メモリセルを冗長メモリセルに切り替えるための複数
のヒューズ素子が配列されている。第２のヒューズ領域
６４には、不良メモリセルへの電源供給を遮断するため
の複数のヒューズ素子が配列されている。

【００４５】（メモリセルアレイの詳細）図２は、メモ
リセルアレイ２０Ａ〜２０Ｄが共通に有する構成を示す
概略説明図である。図２において、例えばメモリセルア
レイ２０ＣはＹ方向（第１の方向）のセンターにローデ
コーダ７０を有する。ローデコーダ７０の両側はそれぞ
れ１６分割され、計３２個（Ｍ１〜Ｍ３２）のメモリブ
ロック８０に分割されている。

【００４６】一つのメモリブロック８０の記憶容量は、
６４ビット（Ｙ方向）×２０４８ビット（Ｘ方向）＝１
２８ｋビットであり、計３２個のメモリブロック８０の
トータル記憶容量が４Ｍビットとなる。２つのメモリブ
ロック８０，８０の間には、両メモリブロック８０，８
０に共用されるサブローデコーダ９０が配置されてい
る。従って、計１６個のサブローデコーダ９０が設けら
れている。なお、各一つのメモリブロック８０に対して
各一つのサブローデコーダ９０を配置しても良い。

【００４７】メモリセルアレイ２０Ｃには、Ｙ方向のほ
ぼ全幅に亘って、Ｙ方向に沿って例えば５１２本のメイ
ンワード線ＭＷＬ１，ＭＷＬ２，…が設けられている。
この他、冗長メインワード線を２本備えている。

【００４８】３２個のメモリブロック８０の各々には、
５１２本のメインワード線ＭＷＬのそれぞれに従属する
例えば４本のサブワード線ＳＷＬ１〜ＳＷＬ４が設けら
れ、計２０４８本のサブワード線ＳＷＬが存在する。３
２個のメモリブロック８０の各々はさらに、２本の冗長
メインワード線に従属する計８本の冗長サブワード線を
有する。

【００４９】ここで、上述したＸ，Ｙ，Ｚのアドレス信
号のうち、Ｘ，Ｙアドレス信号は図１及び図２に示す
Ｘ，Ｙ方向のアドレスを指定するものであり、Ｚアドレ
ス信号は例えば３２個のメモリブロック８０の中から一
つを選択するものである。

【００５０】ローデコーダ７０は、Ｘプリデコード信号
に基づいて、５１２本のメインワード線ＭＷＬの中から
１本を選択する。サブローデコーダ９０は、一つのメモ
リブック８０内にて、選択された１本のメインワード線
ＭＷＬに従属する４本のサブワード線ＳＷＬ１〜４の中
から１本を選択する。この４本のサブワード線ＳＷＬ１
〜４の選択には、Ｚプリデコード信号（ブロック選択信
号ＺＳＢ）と、Ｘプリデコード信号の下位４ビットが用
いられる。

【００５１】このように、１本のサブワード線ＳＷＬが
選択され、さらにＹ及びＺプリデコード信号に基づき入
出力駆動回路６６が８ビット分のビット線対を選択する
ことで、一つのメモリブロック８０に対して８ビットデ
ータの書き込みまたは読み出しが可能となっている。本
実施形態では、４つのメモリセルアレイ２０Ａ〜２０Ｂ
の中から同時に２つが選択され、２つのメモリセルアレ
イ中の各一つのメモリブロック８０にて同時に８ビット
データ（計１６ビットデータ）の書き込みまたは読み出
しが可能となっている。

【００５２】（サブローデコーダの詳細）図３は、（ｎ
−１）番目及びｎ番目のメモリブロック領域８０に共用
されるサブローデコーダ９０の詳細を示している。以
下、（ｎ−１）番目及びｎ番目のメモリブロック８０内
のサブワード線ＳＷＬ１〜４を選択するための共通な構
成について説明する。

【００５３】このサブローデコーダ９０には、４本のサ
ブワード選択信号線（Ｘ＆Ｚプリデコード信号線）ＰＤ
ＣＸＺ１〜４が、Ｘ方向（第２の方向）に沿って延びて
いる。この４本のサブワード選択信号線ＰＤＣＸＺ１〜
４には、ハイアクティブであるサブワード選択信号がそ
れぞれ供給される。この各サブワード選択信号は、図３
に示すように、Ｚアドレス信号をＺプリデコーダ４６に
てプリデコードしたブロック選択信号ＺＳＢ（ローアク
ティブ）と、Ｘアドレス信号をＸプリデコーダ４０，４
２にてプリデコードした下位４ビットのＸプリデコード
信号ＰＤＣＸ１〜４（ローアクティブ）とに基づいて生
成される。また、サブローデコーダ９０には、上述のブ
ロック選択信号線ＺＳＢがＸ方向に沿って延びており、
入出力駆動回路６６まで到達している。このブロック選
択信号線ＺＳＢは、入出力駆動回路６６内のセンスアン
プの駆動あるいはＹドライバ（ビット線駆動ドライバ）
の駆動などに供される。

【００５４】５１２本のメインワード線ＭＷＬ１〜５１
２と、４本のサブワード選択信号線ＰＤＣＸＺ１〜４と
から、１本のサブワード線ＳＷＬを選択するために、５
１２個のスイッチ群１００が設けられている。

【００５５】この各スイッチ群１００は、図４に示すよ
うに、４つのトランスファーゲート１０２，１０４，１
０６，１０８を有する。トランスファーゲート１０２〜
１０８の各々は、メインワード線ＭＷＬと反転メインワ
ード線／ＭＷＬとの論理に基づいて、４本のサブワード
選択信号線ＰＤＣＸＺの１本と、それと対応する１本の
サブワード線ＳＷＬとの接続／非接続を切り換える。な
お、本実施形態では、メインワード線ＭＷＬにはローア
クティブのメインワード選択信号が供給される。

【００５６】例えば、メインワード線ＭＷＬ１の電位が
ＬＯＷ、サブワード選択信号線ＰＤＣＸＺ１の電位がＨ
ＩＧＨ、他のサブワード選択信号線ＰＤＣＸＺ２〜４の
電位がＬＯＷであると、メインワード線ＭＷＬ１に従属
するサブワード線ＳＷＬ１の電位がＨＩＧＨとなる。こ
の結果、そのサブワード線ＳＷＬ１に接続されたメモリ
セル１１０に対するデータ書き込みまたはデータ読み出
しが可能となる。

【００５７】（サブワード線の高速駆動の必要性）メモ
リの高集積化に伴い、図３のＸ方向のメモリセル数が多
くなる。このため、図３に示す４本のサブワード選択信
号線ＰＤＣＸＺ１〜４のＸ方向長さが長くなり、負荷抵
抗、負荷容量が大きくなる。従って、サブワード選択信
号線ＰＤＣＸＺに供給されるサブワード選択信号の波形
がなまり、サブワード線ＳＷＬの高速選択駆動が困難に
なる。これが第１の理由である。

【００５８】第２の理由は、図１及び図３に示す第１の
ヒューズ領域６２が、信号供給部６０とサブローデコー
ダ９０との間に存在することである。

【００５９】本実施形態では、サブワード選択信号線Ｐ
ＤＣＸＺ１〜４は、例えば金属第２層（アルミニウム
層）にて形成している。しかし、第１のヒューズ領域６
２のヒューズ素子が金属第２層と同層に形成されるた
め、この領域では、第１のヒューズ領域６２の下方を迂
回する層、例えばポリシリコン層にてサブワード選択信
号線ＰＤＣＸＺ１〜４を形成している。この迂回によ
り、長さが延びることに加えて、迂回層の材質自体が金
属第２層よりも高抵抗であるため、図３図に示すよう
に、サブワード選択信号線ＰＤＣＸＺ１〜４は第１のヒ
ューズ領域６２を迂回することで、高抵抗Ｒを有するこ
とになる。このために、サブワード選択信号線ＰＤＣＸ
Ｚ１〜４の負荷抵抗がさらに増大している。

【００６０】（自己増幅回路の例１）そこで、図３に示
すように、サブワード選択信号線ＰＤＣＸＺ１〜４の一
端に信号供給部６０を接続すると共に、その他端に自己
増幅回路１２０を接続している。

【００６１】この自己増幅回路１２０は、サブワード選
択信号ＰＤＣＸＺ１〜４の１本がアクティブ電位に設定
される時に、それと対応する１本のサブワード選択信号
線の自らの電位変化に基づいて、該１本のサブワード選
択信号線にアクティブ電位を供給するものである。

【００６２】図５は、自己増幅回路１２０の一例を示す
回路図である。この自己増幅回路１２０は、サブワード
選択信号線ＰＤＣＸＺのアクティブ電位（例えばＶｄ
ｄ）を供給する第１の電位設定部１２２と、その第１の
電位設定部１２２とサブワード選択信号線ＰＤＣＸＺ１
〜４の各１本との間にそれぞれ設けられた４つの第１の
スイッチング素子（例えば第１のＰＭＯＳ）１２４と、
サブワード選択信号線ＰＤＣＸＺの各々の電位変化に基
づいて、４つの第１のスイッチング素子１２４をそれぞ
れオン−オフする複数の第１のスイッチ制御部（例えば
第１のインバータ）１２６とを有する。

【００６３】ここで、サブワード選択信号線ＰＤＣＸＺ
１〜４の全てがノンアクティブ電位例えばＬＯＷ電位
（例えば０Ｖ）であると、４つの第１のインバータ１２
６の出力はＨＩＧＨとなり、４つの第１のＰＭＯＳ１２
４がオフ状態となる。よって、サブワード選択信号線Ｐ
ＤＣＸＺ１〜４にアクティブ電位であるＶｄｄ電位は供
給されずに、ノンアクティブ電位（０Ｖ）に維持され
る。

【００６４】次に、例えばサブワード選択信号線ＰＤＣ
ＸＺ１にのみ、図６に示すように、時刻ｔ０にてノンア
クティブ電位（Ｌ）からアクティブ電位（Ｈ）に変化す
るサブワード選択信号が供給されたとする。

【００６５】このとき、サブワード選択信号線ＰＤＣＸ
Ｚ１のＸ方向の各位置Ｘ１，Ｘ２，Ｘ３での電位変化
を、自己増幅の有り無しの場合のそれぞれについて図６
に示す。ただし、信号供給部６０から近い方から順に各
位置Ｘ１，Ｘ２，Ｘ３を示している。図６に示すよう
に、自己増幅無しの場合には、Ｘ方向の位置に依存し
て、信号供給部６０からの距離が遠くなるほど、ＨＩＧ
Ｈ電位に立ち上がるまでの時間が、ｔ１，ｔ２，ｔ３
（ｔ１＜ｔ２＜ｔ３）と長くなっている。

【００６６】一方、自己増幅有りの場合には、サブワー
ド選択信号線ＰＤＣＸＺ１の末端側（自己増幅回路側）
の電位が、第１のインバータ１２６のロジックレベルの
電位Ｖ_Lを超えた時刻ｔ４から自己増幅が開始される。
すなわち、時刻ｔ４にて第１のインバータ１２６の出力
がＨＩＧＨからＬＯＷに転ずるので、第１のＰＭＯＳ１
２６がオンし、サブワード選択信号線ＰＤＣＸＺの末端
側からもＶｄｄ電位が供給される。このため、サブワー
ド選択信号線ＰＤＣＸＺ１は両側から駆動されたことと
同じ結果となり、Ｖｄｄに急速に充電されることにな
る。しかも、両側駆動とは異なり、信号供給部６０をサ
ブワード選択信号線の両端に接続する必要もないため、
回路面積の増大は最小限となる。

【００６７】この結果、最も充電が遅れるのは、サブワ
ード選択信号線ＰＤＣＸＺ１の中間点Ｘ２の位置とな
り、図６の通り時刻ｔ５にてＶｄｄ電位に達する。しか
しこの時刻ｔ５は、両側駆動と同等の効果によって自己
増幅無しの場合の充電完了時刻ｔ２よりも早められる。

【００６８】なお、第１のスイッチ制御部１２６を構成
するインバータは、ＣＭＯＳトランジスタにて通常構成
される。このＣＭＯＳインバータ１２６には１つのＰＭ
ＯＳが用いられる。この場合、Ｖｄｄ給電経路途中の第
１のＰＭＯＳ１２４の電流駆動能力を、ＣＭＯＳインバ
ータ１２６中のＰＭＯＳよりも高めておくことが好まし
い。サブワード選択信号線ＰＤＣＸＺ１〜４を電位Ｖｄ
ｄまで自己増幅させる時間を短縮できるからである。

【００６９】（自己増幅回路の例２）図７は、図５とは
異なる自己増幅回路１３０を示している。図６に示す自
己増幅回路１３０は、図５に示す自己増幅回路１２０の
Ｖｄｄ供給経路と並列に、接地経路を設けたものであ
る。

【００７０】この接地経路には、サブワード選択信号線
ＰＤＣＸＺ１〜４の各々をノンアクティブ電位（例えば
０Ｖ）に設定する第２の電位設定部（グランド）１３２
と、そのグランド１３２とサブワード選択信号線ＰＤＣ
ＸＺ１〜４の各１本との間にそれぞれ設けられた４つの
第２のスイッチング素子（例えばＮＭＯＳ）１３４とが
設けられる。

【００７１】ここで、４つの第１のスイッチング素子
（ＰＭＯＳ）１２４のいずれか一つがオンされる前の所
定期間に、４つの第２のスイッチング素子（ＮＭＯＳ）
１３４の全てがオンされる。さらに好ましくは、４つの
ＰＭＯＳ１２４がオンされるか否かに拘わらず、あるタ
イミングで４つのＮＭＯＳ１３４を全てオンさせて、全
てのサブワード選択信号線ＰＤＣＸＺをある期間にノン
アクティブ電位（０Ｖ）にリセットさせておくことが好
ましい。このために、本実施例では、４つのＮＭＯＳ１
３４のゲートに、Ｘアドレス遷移信号（ＡＴＤ）を供給
している。

【００７２】図８は、図７に示す自己増幅回路１３０の
動作を説明するためのタイミングチャートである。図８
に示すように、ＸアドレスＡＤＤが遷移すると、ＬＯＷ
であったアドレス遷移信号ＡＴＤが一定期間ＨＩＧＨと
なる。

【００７３】このため、図７に示す４つのＮＭＯＳ１３
４が全てオンとなり、サブワード選択信号線ＰＤＣＸＺ
１〜４は全てＬＯＷ（０Ｖ）となる。例えば、前回にて
サブワード選択信号線ＰＤＣＸＺ２がアクティブ電位
（ＨＩＧＨ）であったとしても、他のサブワード選択信
号線ＰＤＣＸＺ１，３，４と同じくＬＯＷにリセットさ
れる。

【００７４】この後、例えばサブワード選択信号線ＰＤ
ＣＸＺ１に入力される信号が図８の通りアクティブ電位
（ＨＩＧＨ）に変化すると、上述した図５に示す自己増
幅回路１２０と同様に、自己増幅回路１３０中の一つの
インバータ１２６の出力がＨＩＧＨからＬＯＷに転じ
て、ＰＭＯＳ１２４を介してサブワード選択信号線ＰＤ
ＣＸＺ１が電位Ｖｄｄに自己増幅される。

【００７５】このように、一旦４本のサブワード選択信
号線ＰＤＣＸＺ１〜４をＬＯＷにリセットしておくと、
サブワード選択信号線ＰＤＣＸＺ１〜４のいずれかに残
存した電荷によって、自己増幅回路１３０が誤動作する
ことを確実に防止できる。

【００７６】なお、この場合においても、接地経路途中
のＮＭＯＳ１３４の電流駆動能力を、ＣＭＯＳインバー
タ１２６中のＮＭＯＳよりも高めておくことが好まし
い。サブワード選択信号線ＰＤＣＸＺ１〜４を接地電位
まで放電させるのに必要な時間を短縮できるからであ
る。

【００７７】（自己増幅回路の例３）図９は、図７とは
異なる自己増幅回路１４０を示している。図９に示す自
己増幅回路１４０は、図７に示す自己増幅回路１３０の
Ｖｄｄ供給経路に、第３のスイッチング素子（例えば第
２のＰＭＯＳ）１４２を設けたものである。

【００７８】この第２のＰＭＯＳ１４２は、ＮＭＯＳ１
３４がオンされる期間にオフされ、Ｖｄｄ電源１２２か
らグランド１３２に貫通電流が流れることを防止してい
る。

【００７９】このために、本実施の形態では、４つのＰ
ＭＯＳ１４２のゲートに、ブロック選択信号線ＺＳＢを
接続している。このブロック選択信号線ＺＳＢには、図
１０に示すように、サブローデコーダ９０によって駆動
されるメモリブロック８０が選択されたときにＬＯＷと
なり、非選択のときにＨＩＧＨとなるローアクティブの
信号が供給される。しかも、ブロック選択信号線ＺＳＢ
に供給される信号の選択時には、図１０に示すように、
アドレス遷移信号ＡＤＤの立下りに基づいてアクティブ
電位（ＬＯＷ）に変化する。よって、アドレス遷移信号
ＡＤＤによってＮＭＯＳ１３４をオンさせてサブワード
選択信号線ＰＤＣＸＺ１〜４をＬＯＷにリセットさせる
時には、ブロック選択信号線ＺＳＢのＨＩＧＨ電位によ
って第２のＰＭＯＳ１４２を必ずオフさせているので、
第１のＰＭＯＳ１２４のスイッチング状況に拘わらず、
上述した貫通電流を防止できる。

【００８０】なお、ブロック選択信号線ＺＳＢはサブロ
ーデコーダ８０の内部をＸ方向に延びているので、それ
を自己増幅回路１４０に接続すれば、図９に示す自己増
幅回路１４０を構成することができる。

【００８１】（自己増幅回路の例４）図１１は、図９と
は異なる自己増幅回路１５０を示している。図１１に示
す自己増幅回路１５０では、図９に示す自己増幅回路１
４０において４つの第２のＰＭＯＳのゲートにブロック
選択信号線ＺＳＢを共通接続していたのに代えて、Ｘア
ドレスの最下位のプリデコード信号ＰＤＣＸ１〜ＰＤＣ
Ｘ４を接続している。

【００８２】図１２は、図１１に示す自己増幅回路１５
０の動作を示すタイミングチャートである。アドレス遷
移信号ＡＴＤの立ち上がりに基づいてＮＭＯＳ１３４が
オンされて、４本のサブワード選択信号線ＰＤＣＸＺ１
〜４が一括してＬＯＷ電位にリセットされるまでの動作
は、図７及び図９の自己増幅回路１３０，１４０と同一
である。また、ＮＭＯＳ１３４がオンしている間は、第
２のＰＭＯＳ１４２がオフしているので、貫通電流が流
れない点は、図９の自己増幅回路１４０と同一である。

【００８３】この後、アドレス遷移信号ＡＴＤの立下り
に同期して、例えばサブワード選択信号線ＰＤＣＸＺ１
へのサブワード選択信号がＬＯＷからＨＩＧＨに変化し
て、サブワード線ＳＷＬ１が選択されるものとする。ア
ドレス遷移信号ＡＴＤの立下りによって４つのＮＭＯＳ
１３４はオフされている。

【００８４】ここで、図９の自己増幅回路１４０では、
ブロック選択信号線ＺＳＢを４つの第２のＰＭＯＳ１４
２に共通接続していたので、ブロック選択信号線ＺＳＢ
がＬＯＷ電位（アクティブ）となると、４つの第２のＰ
ＭＯＳ１４２全てが一斉にオンすることになる。

【００８５】しかし、４つの第２のＰＭＯＳ１４２の全
てをオンさせる必要はない。その後にアクティブとなる
いずれか１本のサブワード選択信号線に接続された第２
のＰＭＯＳ１４２をオンさせるだけで充分である。

【００８６】そこで、図１１に示す自己増幅回路１５０
では、４つの第２のＰＭＯＳ１４２のゲートに、対応す
るＸ方向の最下位のプリデコード信号線ＰＤＣＸ１〜４
を接続している。このプリデコード信号線ＰＤＣＸ１〜
４はローアクティブであり、図３に示すように、サブワ
ード選択信号線ＰＤＣＸＺ１〜４の元になる信号で、い
ずれか１本のみがアクティブとなる。

【００８７】例えば、図１２に示すように、後にサブワ
ード選択信号線ＰＤＣＸＺ１がアクティブ（ＨＩＧＨ）
とされる場合には、必ず、それに対応するプリデコード
信号線ＰＤＣＸ１がアクティブ（ＬＯＷ）となる。よっ
て、この場合には、アクティブとなるプリデコード信号
線ＰＤＣＸ１のＬＯＷ電位によって第２のＰＭＯＳ１４
２のみをオンさせている。他のプリデコード信号線ＰＤ
ＣＸ２〜４はノンアクティブ（ＨＩＧＨ）のままである
ので、それらと対応する第２のＰＭＯＳ１４２はオフの
ままである。

【００８８】このように構成した利点は下記の通りであ
る。上述の通り例えばサブワード選択信号線ＰＤＣＸＺ
１にアクティブ（ＨＩＧＨ）の信号が供給されると、負
荷容量、負荷抵抗によって定まる時定数に従って、その
サブワード選択信号線ＰＤＣＸＺ１の電位が徐々に上昇
する。この選択されたサブワード選択信号線ＰＤＣＸＺ
１の電位変動に対して、他のサブワード選択信号線ＰＤ
ＣＸＺ２〜４が容量結合により電位変動することがあ
る。この傾向は、図９のように４つのＰＭＯＳ１４２の
全てをオンさせることで助長される虞がある。しかし、
図１１の自己増幅回路１５０では、選択されたサブワー
ド選択信号線ＰＤＣＸＺ１に対応する第２のＰＭＯＳの
みをオンさせているので、そのような事態の発生を低減
できる。この結果、多重選択を防止できる。

【００８９】（自己増幅回路の例５）図１３は、図１１
とは異なる自己増幅回路１６０を示している。図１１に
示す自己増幅回路１５０では、ＮＭＯＳ１３４のゲート
にアドレス遷移信号線ＡＴＤを接続していた。これに対
して、図１３に示す自己増幅回路１６０では、サブワー
ド選択信号線ＰＤＣＸＺ１〜４の各一つの電位を反転さ
せる第２のスイッチ制御部（例えば第２のインバータ）
１６２の出力線を、ＮＭＯＳ１３４のゲートに接続して
いる。なお、この付加構成は、図７、図９にも適用する
ことができる。

【００９０】ここで、第１のＰＭＯＳ１２４は、例えば
図１４に示すように、サブワード選択信号線ＰＤＣＸＺ
１の電位が、第１の論理レベルＶ_L1以上になった時に対
応する第１のインバータ１２６より出力されたＨＩＧＨ
電位により、オフからオンに転じ、自己増幅が開始され
る。一方、ＮＭＯＳ１３４は、例えば図１４に示すよう
に、サブワード選択信号線ＰＤＣＸＺ２の電位が、第２
の論理レベルＶ_L2以下になった時に対応する第２のイン
バータ１６２より出力されるＬＯＷ電位により、オフか
らオンに転じ、サブワード選択信号線ＰＤＣＸＺ２をＬ
ＯＷにリセットさせる。

【００９１】このとき、第１の論理レベルＶ_L1を第２の
論理レベルＶ_L2よりも低くしておけば、円滑な自己増幅
動作を実現できる。すなわち、第１のインバータ１２６
は、サブワード選択信号線の電位がアクティブ電位に移
行する初期の段階で第１のＰＭＯＳ１２４をオンさせる
ことができる。一方第２のインバータ１６２は、サブワ
ード選択信号線の電位がノンアクティブ電位に移行する
初期の段階でＮＭＯＳ１３４をオンさせることができ
る。なお、ＮＭＯＳ１３４の電流駆動能力を、第２のイ
ンバータ１６２を構成するＮＭＯＳトランジスタの電流
駆動能力よりも高くしておくと、サブワード選択信号線
ＰＤＣＸＺをＬＯＷに引き込む時間を短縮できる。

【００９２】（電子機器の説明）この半導体記憶装置１
０は、例えば、携帯機器のような電子機器に使用するこ
とができる。図１５は、携帯電話機のシステムの一部の
ブロック図である。ＳＲＡＭが上述した半導体記憶装置
１０である。ＣＰＵ２００、ＳＲＡＭ１０、フラッシュ
メモリ（flash memory）２１０は、バスラインにより相
互に接続されている。また、ＣＰＵ２００、ＳＲＡＭ１
０、フラッシュメモリは２１０、アドレス信号Ａ₀〜Ａ
₁₉、データ信号Ｉ／Ｏ₀〜Ｉ／Ｏ₁₅及びコマンドを伝送
するバスラインにより、相互に接続されている。さら
に、ＣＰＵ２００は、バスラインにより、キーボード２
２０およびＬＣＤドライバ２３０と接続されている。Ｌ
ＣＤドライバ２３０は、バスラインにより、液晶表示部
２４０と接続されている。ＣＰＵ２００、ＳＲＡＭ１０
およびフラッシュメモリ２１０でメモリシステムを構成
している。

【００９３】図１６は、図１５に示す携帯電話機のシス
テムを備える携帯電話３００の斜視図である。携帯電話
機３００は、上述したキーボード２２０及び液晶表示部
２４０の他、受話部３１０およびアンテナ部３２０を含
む本体部３３０と、送話部３４０を含む蓋部３５０と、
を備える。

【００９４】なお、本発明は上述した実施形態に限定さ
れるものではなく、本発明の要旨の範囲内で種々の変形
実施が可能である。例えば、本発明はＳＲＡＭにのみ適
用するものに限らず、メインワード線及びサブワード線
を用いてメモリセルを選択する他の全ての半導体記憶装
置に適用可能である。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る半導体記憶装置の平
面レイアウト図である。

【図２】図１中の一つのメモリセルアレイの詳細を示す
概略説明図である。

【図３】図２中のサブローデコーダの詳細を示す回路図
である。

【図４】図３中のスイッチ群、メインワード線、サブワ
ード線及びサブワード選択信号線の関係を示す回路図で
ある。

【図５】図３に示す自己増幅回路の例１を示す回路図で
ある。

【図６】図５に示す自己増幅回路での自己増幅がない場
合及びある場合のそれぞれについて、サブワード選択信
号線のＸ方向の各位置での電位変化を示す波形図であ
る。

【図７】図３に示す自己増幅回路の例２を示す回路図で
ある。

【図８】図７に示す自己増幅回路の動作を説明するため
のタイミングチャートである。

【図９】図３に示す自己増幅回路の例３を示す回路図で
ある。

【図１０】図９に示す自己増幅回路の動作を説明するた
めのタイミングチャートである。

【図１１】図３に示す自己増幅回路の例４を示す回路図
である。

【図１２】図１１に示す自己増幅回路の動作を説明する
ためのタイミングチャートである。

【図１３】図３に示す自己増幅回路の例５を示す回路図
である。

【図１４】図１３に示す自己増幅回路の動作を説明する
ためのタイミングチャートである。

【図１５】図１に示す半導体記憶装置を使用した携帯電
話機のシステムの一部のブロック図である。

【図１６】図１５に示すシステムを用いた携帯電話機の
外観斜視図である。

【符号の説明】

１０半導体記憶装置（ＳＲＡＭ）２０Ａ〜２０Ｄメモリセルアレイ３０，３２入出力端子群３４アドレス端子群３６，３８電源端子４０，４２Ｘプリデコーダ４４Ｙプリデコーダ４６Ｚプリデコーダ５０，５２電源線６０信号供給部６２第１のヒューズ領域６４第２のヒューズ領域６６入出力駆動回路７０ローデコーダ８０メモリブロック９０サブローデコーダ１００スイッチ群１０２〜１０８トランスファーゲート１１０メモリセル１２０自己増幅回路１２２第１の電位設定部（Ｖｄｄ）１２４第１のスイッチング素子（第１のＰＭＯＳ）１２６第１のスイッチ制御部（第１のインバータ）１３０自己増幅回路１３２第２の電位設定部（グランド）１３４第２のスイッチング素子（ＮＭＯＳ）１４０自己増幅回路１４２第３のスイッチング素子（第２のＰＭＯＳ）１５０自己増幅回路１６０自己増幅回路１６２第２のスイッチ制御部（第２のインバータ）ＰＤＣＸＺ１〜４サブワード選択信号線ＡＴＤアドレス遷移信号線ＺＳＢブロック選択信号線ＰＤＣＸ１〜４Ｘ下位アドレスのプリデコード信号線

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Claims

【特許請求の範囲】

【請求項１】メモリセルアレイと、前記メモリセルア
レイ内にて第１の方向に沿って延びる複数のメインワー
ド線と、前記複数のメインワード線の１本を選択するローデコー
ダと、前記メモリセルアレイを前記第１の方向にて分割した複
数のメモリブロックと、前記複数のメモリブロックの各々に配置され、前記複数
のメインワード線にそれぞれ従属する複数のサブワード
線と、前記複数のメモリブロックに対応して設けられ、それぞ
れ前記第２の方向に沿って延びる複数のサブワード選択
信号線を有して前記複数のサブワード線の１本を選択す
る複数のサブローデコーダと、前記第２の方向の一端に設けられ、前記複数のサブロー
デコーダの各々に配置された前記複数のサブワード選択
信号線に複数のサブワード選択信号をそれぞれ供給する
信号供給部と、前記第２の方向の他端に設けられ、前記複数のサブロー
デコーダの各々に配置された前記複数のサブワード選択
信号線の電位を自己増幅する複数の自己増幅回路と、を有し、前記複数の自己増幅回路の各々は、前記複数のサブワー
ド選択信号の一つがアクティブ電位に設定される時に、
それと対応する１本の前記サブワード選択信号線の電位
変化に基づいて、該１本の前記サブワード選択信号線を
前記アクティブ電位に設定することを特徴とする半導体
記憶装置。
【請求項２】請求項１において、前記複数の自己増幅回路の各々は、前記複数のサブワー
ド選択信号線の各々を前記アクティブ電位に設定する第
１の電位設定部と、前記第１の電位設定部と前記複数のサブワード選択信号
線の各１本との間にそれぞれ設けられた複数の第１のス
イッチング素子と、前記複数のサブワード選択信号線の各々の電位変化に基
づいて、前記複数の第１のスイッチング素子をそれぞれ
オン−オフする複数の第１のスイッチ制御部と、を有することを特徴とする半導体記憶装置。
【請求項３】請求項２において、前記複数の自己増幅
回路の各々は、前記複数のサブワード選択信号線の各々
をノンアクティブ電位に設定する第２の電位設定部と、前記第２の電位設定部と前記複数のサブワード選択信号
線の各１本との間にそれぞれ設けられた複数の第２のス
イッチング素子と、を有し、少なくとも前記複数の第１のスイッチング素子のいずれ
か一つがオンされる前の所定期間に、前記複数の第２の
スイッチング素子の全てがオンされることを特徴とする
半導体記憶装置。
【請求項４】請求項３において、前記複数の自己増幅回路の各々は、前記複数の第１のスイッチング素子の各一つと、それと
対応する前記サブワード選択信号線との間にそれぞれ設
けられた複数の第３のスイッチング素子をさらに有し、
前記複数の第３のスイッチング素子は、前記複数の第
２のスイッチング素子がオンされる期間にオフしている
ことを特徴とする半導体記憶装置。
【請求項５】請求項３または４において、前記複数の自己増幅回路の各々に設けられた前記複数の
第２のスイッチング素子は、前記メモリセルアレイ中の
メモリセルを選択するアドレスが遷移される度に所定期
間アクティブとなるアドレス遷移信号に基づいて、一括
してオンされることを特徴とする半導体記憶装置。
【請求項６】請求項５において、前記複数のサブローデコーダの各々には、対応する前記
メモリブロックが選択される時にアクティブ電位となる
ブロック選択信号線が、前記第２の方向に沿って延びて
いることを特徴とする半導体記憶装置。
【請求項７】請求項６において、前記複数の第３のスイッチング素子の全ては、前記ブロ
ック選択信号線がアクティブ電位となる期間に亘ってオ
ンされることを特徴とする半導体記憶装置。
【請求項８】請求項６において、前記信号供給部は、前記複数のサブワード線の１本を選
択する複数のプリデコード信号線と前記ブロック選択信
号線との論理に基づいて、前記複数のサブローデコーダ
のいずれかに設けられた前記複数のサブワード選択信号
線の１本をアクティブに設定することを特徴とする半導
体記憶装置。
【請求項９】請求項８において、前記複数の第３のスイッチング素子の各々は、対応する
前記プリデコード信号線の電位に基づいてオン−オフさ
れることを特徴とする半導体記憶装置。
【請求項１０】請求項３乃至９のいずれかにおいて、前記複数の第１のスイッチ制御部の各々は、対応する前
記サブワード選択信号線の電位を論理反転する第１のイ
ンバータを含み、前記複数の第１のスイッチング素子の各々は、前記第１
のインバータの出力がゲートに供給される第１のトラン
ジスタを含んでいることを特徴とする半導体記憶装置。
【請求項１１】請求項１０において、前記第１のトランジスタの電流駆動能力を、前記第１の
インバータを構成するトランジスタの電流駆動能力より
も高くしたことを特徴とする半導体記憶装置。
【請求項１２】請求項１０または１１において、前記複数のサブワード選択信号線の各々の電位変化に基
づいて、前記複数の第２のスイッチング素子をそれぞれ
オン−オフする複数の第２のスイッチ制御部をさらに有
することを特徴とする半導体記憶装置。
【請求項１３】請求項１２において、前記複数の第２のスイッチ制御部の各々は、対応する前
記サブワード選択信号線の電位を論理反転する第２のイ
ンバータを含み、前記複数の第２のスイッチング素子の各々は、前記第２
のインバータの出力がゲートに供給される第２のトラン
ジスタを含んでいることを特徴とする半導体記憶装置。
【請求項１４】請求項１３において前記第２のトランジスタの電流駆動能力を、前記第２の
インバータを構成するトランジスタの電流駆動能力より
も高くしたことを特徴とする半導体記憶装置。
【請求項１５】請求項１３または１４において、前記第１のインバータの論理レベルを、前記第２のイン
バータの論理レベルより低く設定したことを特徴とする
半導体記憶装置。
【請求項１６】請求項１乃至１３のいずれかにおい
て、前記複数のサブワード選択信号線の各々は、前記信号供
給部と前記複数のサブローデコーダとの間での単位長さ
当たりの抵抗値が、他の領域での単位長さ当たりの抵抗
値よりも高く設定されていることを特徴とする半導体記
憶装置。
【請求項１７】請求項１６において、前記信号供給部と前記複数のサブローデコーダとの間に
は、不良メモリセルを冗長メモリセルに切り替えるため
の複数のヒューズ素子が配置され、前記複数のサブワー
ド選択信号線の各々は、前記複数のヒューズ素子の下方
を迂回して配線される高抵抗層を有することを特徴とす
る半導体記憶装置。
【請求項１８】請求項１乃至１７のいずれかに記載の
半導体記憶装置を有する電子機器。