JP2009116931A - 集積回路装置、電気光学装置および電子機器 - Google Patents

Abstract

【課題】 簡単な制御で、該当するリピータのバッファリングを禁止し、リピータの内部構成も簡素化すること。
【解決手段】 複数の回路ブロックに共通に使用される信号伝送路Ｌ４と、転送対象の信号をバッファリングするバッファ回路（ＣＢＦ１等）を有するリピータ（Ｒｅｐ（１）等）を有し、リピータは転送禁止回路（ＣＮＴ１等）を含み、転送対象の信号は、バッファ回路（ＣＢＦ１等）および回路ブロック（ブロック（１）等）の双方に並行的に入力され、イネーブル信号に基づいて複数の回路ブロックのうちの少なくとも一つが選択的にイネーブルにされる場合、イネーブルにされる少なくとも一つの回路ブロックに対応した少なくとも一つのリピータに含まれる転送禁止回路（ＣＮＴ１等）は、イネーブル信号に基づいて、少なくとも一つのリピータに含まれるバッファ回路のバッファリングを禁止する。
【選択図】 図１

Description

本発明は、複数の回路ブロックに共通に使用されると共に、信号をバッファリングするリピータを含む信号伝送路を有する集積回路装置、電気光学装置および電子機器等に関する。

例えば半導体メモリ（以下、単にメモリという）が複数のメモリブロック（メモリバンクという場合もある）を含む場合、メモリブロック毎に個別に信号線や制御線を設けると配線数が膨大になるため、各メモリブロックに共通の信号伝送路を経由して各メモリブロックに各種信号を供給する場合がある。

また、複数のメモリブロックが長距離にわたって配置されているとき、共通の信号伝送路を経由して末端のメモリブロックまで所定の信号を伝送すると、長距離の伝送によって波形が鈍り、信号遅延や貫通電流の原因、あるいは回路の誤動作の原因となる場合がある。このような場合、信号伝送路中に、信号をバッファリングする（具体的には波形整形する）リピータを複数段、設けることによって、信号の波形の鈍りを低減することができる。

メモリ（ＲＡＭ）内に複数段のリピータを設ける回路構成は、例えば、特許文献１に記載されている。
特開２００７−２４３１２９号公報（図１４）

リピータとしては、受けた信号をバッファリング（波形整形）して出力するだけの単純リピータと、制御信号によってバッファリングを禁止することができる制御型リピータとがある。

例えば、複数のメモリブロックのうちの一部のメモリブロックのみがイネーブルにされ、他のメモリブロックはディスエーブルにされるとき、ディスエーブルにされている他のメモリブロックには、例えば制御信号等を供給する必要はない。このような場合、制御型リピータを用いて、制御信号等のバッファリングを禁止すれば、他のメモリブロックに、無駄に制御信号等を供給せずに済む。これによって、制御信号等の伝送に伴う充放電電流が零となり、消費電力の低減が可能である。

但し、制御型リピータは、内部構成が複雑化する傾向がある。また、メモリブロックの数が増えると、複数のリピータのうちのどのリピータのバッファリングを禁止するかを特定するのがむずかしくなる。例えば、バッファリングを禁止するための転送制御信号の生成のために、メモリブロック毎のイネーブル信号線を長距離にわたって配線する必要が生じ、レイアウトの複雑化や消費電力の増大という問題が生じる。

以下、一例をあげて、具体的に説明する。例えば、第１、第２、第３、第４のメモリブロックがあるとし、各メモリブロックのうちのいずれか一つのみが、各メモリブロックに対応したイネーブル信号によってイネーブルにされるとする。また、共通の信号伝送路を経由して、第１のメモリブロックから第４のメモリブロックに向けて制御信号等を伝送するものとする。また、各メモリブロックに対応した第１〜第４のリピータ（制御型リピータ）が設けられるものとする。

例えば、第４のメモリブロックに対応したリピータに着目する。第１〜第３のいずれかのメモリブロックがイネーブルにされた場合、第４のメモリブロックに制御信号等を入力する必要はないため、第４のメモリブロックに対応した第４のリピータのバッファリングを禁止する条件は、第１〜第３の各メモリブロックについての第１〜第３のイネーブル信号のいずれかがアクティブとなることである。この判断を行うためには、第４のリピータまで、第１〜第３のイネーブル信号線の各々を引き回し、各イネーブル信号のオア（論理和）をとる必要がある。メモリブロックの数が増えれば、イネーブル信号線も増えるため、各イネーブル信号線を長距離にわたって引き回すようなレイアウトを採用すると、レイアウトの効率が悪く、消費電力も増大する。また、終端付近のリピータには、多数のイネーブル信号のオアをとるためのオア回路が必要となり、リピータの内部回路が複雑化する。

以上の回路構成は一例であり、回路的、レイアウト的な工夫をしてリピータの負担を軽減することも可能ではあろうが、この場合でも、メモリブロックの数が増大すれば、リピータの動作制御のための回路負担が増大し、リピータの構造が複雑化し、また、レイアウトが複雑化するといった傾向は否めない。また、メモリ回路が、例えば、携帯端末のように、低消費電力化が厳しく求められる電子機器に搭載される場合、リピータの制御に伴う余分な消費電力の削減を促進する必要が生じ、この場合、従来の技術では限界があった。

なお、以上の説明では、メモリブロックを例にとって説明しているが、上述の不都合は、メモリ以外の回路（例えば、複数の回路ブロックを含む大規模なロジック回路等）でも生じ得る。

本発明は、このような考察に基づいてなされたものである。本発明の少なくとも一つの態様によれば、簡単な制御で、該当するリピータのバッファリングを禁止することができ、リピータの内部構成も簡素化することがきる。

本発明の実施態様は以下のとおりである。

（１）本発明の集積回路装置の一態様では、前記複数の回路ブロックの各々に信号を供給するための、前記複数の回路ブロックに共通に使用され、複数のリピータを含む信号伝送路と、を有する集積回路装置であって、一つまたは複数の前記回路ブロック毎に少なくとも一つのリピータが設けられ、前記複数のリピータの各々は、前記信号をバッファリングするバッファ回路と、前記バッファ回路によるバッファリングを禁止する転送禁止回路を含み、一つの前記リピータに入力される前記信号は、前記一つのリピータに含まれる前記バッファ回路および前記一つのリピータに対応する少なくとも一つの前記回路ブロックの双方に並行的に入力され、イネーブル信号に基づいて前記複数の回路ブロックのうちの少なくとも一つが選択的にイネーブルにされる場合、前記イネーブルにされる前記少なくとも一つの回路ブロックに対応した前記少なくとも一つのリピータに含まれる前記転送禁止回路は、前記イネーブル信号に基づいて、前記少なくとも一つのリピータに含まれる前記バッファ回路のバッファリングを禁止する。

本態様では、複数の回路ブロックの各々に、共通の信号伝送路を経由して信号を供給する。一つのリピータは、少なくとも一つの回路ブロックに対応している。そして、一つのリピータに入力される信号は、その一つのリピータに対応した回路ブロックにも並行的に入力される。例えば、第ｉ、第（ｉ＋１）、第（ｉ＋２）のリピータと、各リピータに対応する第ｉ、第（ｉ＋１）、第（ｉ＋２）のメモリブロックを想定する（ここで、ｉは自然数である）。第ｉのリピータから第（ｉ＋１）のリピータに向けて転送された信号は、第（ｉ＋１）のリピータおよび第（ｉ＋１）の回路ブロックの双方に入力される。ここで、例えば、第（ｉ＋１）の回路ブロックがイネーブル信号によってイネーブルにされる（すなわち、イネーブル状態とされる、あるいは有効化される）と、そのイネーブル信号に基づいて、第（ｉ＋１）のリピータに含まれる転送禁止回路が、その第（ｉ＋１）のリピータに含まれるバッファ回路のバッファリング（すなわち、信号の出力）を禁止する。これによって、第（ｉ＋１）のリピータから次段の第（ｉ＋２）のリピータへの信号の転送が禁止され、不要な信号転送が防止され、省電力化が実現する。第（ｉ＋１）のリピータのバッファリングの禁止は、対応する第（ｉ＋１）のメモリブロックに関するイネーブル信号のみ（一つのイネーブル信号のみ）に基づいて行うことができ、他のメモリブロックのイネーブル信号の情報は不要であり、従来技術のように、前段の回路ブロックに関する複数のイネーブル信号のオアをとる、といった動作も不要となる。つまり、本発明を用いない回路では、先に説明したように、リピータを通過した信号が、そのリピータに対応する回路ブロックに入力される構成が採用されていたため、その回路ブロックのイネーブル信号によって対応するリピータのバッファリングを禁止すると、その回路ブロックには、転送されてきた信号が格納できないという不都合が生じる。よって、本態様のような制御は実現できない。本態様では、転送されてきた信号は、その信号を受けるリピータを経由せずに、そのリピータに対応するメモリブロックに並行的に格納されるため、リピータのバッファリングを禁止しても、対応するメモリブロックに信号を格納できないという不都合は生じない。また、転送禁止回路は、例えば、イネーブル信号のレベルを反転する１段のインバータで構成することも可能である（イネーブル信号のレベルを反転した信号を転送禁止制御信号として利用できるため）。よって、リピータのバッファリング禁止制御（信号出力禁止制御）を極めて簡単な構成で行うことができ、イネーブル信号線の引き回しも不要となり、リピータの内部回路の構成も簡素化され、コンパクトなレイアウトならびに低消費電力化が実現される。「イネーブル信号」としては、「各回路ブロックのイネーブル信号」の他、「特定の動作モードのイネーブル信号」等も使用することができる。本態様の回路構成は、例えば、複数の回路ブロックのうちの第ｋの回路ブロック（ｋは自然数）が、例えばイネーブル信号によってイネーブルにされるとき、第（ｋ＋１）以降の回路ブロックへの信号供給を停止してもよい、という条件が成立する場合に用いて好適である。但し、イネーブル信号が動作モードのイネーブル信号等である場合、そのイネーブル信号によって特定の回路ブロックが直接的にイネーブルにされるとは限らない。例えば、イネーブル信号によって、特定の回路ブロック以外の回路ブロックがディスエーブル状態とされることによって、前記特定の回路ブロックが結果的に選択されるような場合もあり得る（この結果、特定の回路ブロックは、常にイネーブルにされているということも生じ得る）。この場合、イネーブル信号によって他の回路ブロックがディスエーブル状態となることによって、特定の回路ブロックが間接的に選択されたことになる。このように、「イネーブル信号に基づいて、回路ブロックが選択的にイネーブルになる場合」には、「イネーブル信号によって特定の回路ブロックが、直接的に選択されてイネーブルにされる場合」、ならびに、「他の回路ブロックがディスエーブルにされることによって、特定の回路ブロックが間接的に選択されてイネーブルにされる場合」の双方が含まれる。また、「回路ブロック」には、メモリブロックの他、ロジック回路のブロックやマクロセル等、種々のブロック概念が含まれる。また、転送される「信号」に、例えば、各種制御信号、動作クロック、入力（書き込み）データ等を含めることができる。

（２）本発明の集積回路装置の他の態様では、前記転送禁止回路は、各リピータに対応する各回路ブロックの前記イネーブル信号に基づいて転送禁止信号を生成し、前記リピータの各々に含まれる前記バッファ回路は、前記転送禁止回路から出力される前記転送禁止信号によって前記信号の出力が禁止されるゲート回路を有する。

リピータに含まれる転送禁止回路がインバータで構成され、イネーブル信号に基づいて転送禁止信号が生成される点、ならびに、その転送禁止信号によって信号の出力が禁止されるゲート回路（例えば、アンドゲートやナンドゲート等）である点、を明確化したものである。本態様によれば、リピータの内部の回路構成を簡素化することができる。

（３）本発明の集積回路装置の他の態様では、前記信号伝送路に含まれる前記複数のリピータのうちの少なくとも一つに含まれる前記バッファ回路は、前記信号を保持するラッチ回路を含む。

リピータとしては、信号をバッファリング（波形整形）して通過させる機能しかもたないスルータイプのものと、信号のラッチ（信号保持）機能も含むラッチタイプのものとがあり、本発明では、いずれのリピータも使用することができる。但し、例えば、転送する信号がデジタル信号であり、例えば、“１”，“１”，“１”，“０”を連続的に転送する場合を想定する。スルータイプのリピータでは、１ビットのデータの転送毎に転送線のレベルは０に戻るため、連続して“１”を転送する場合でも転送線の充放電が発生する。ラッチタイプのリピータでは、同じビットが連続した場合、ラッチしている信号をそのまま出力すればよく、転送線の充放電は生じないため、省電力化の点で有利である。

（４）本発明の集積回路装置の他の態様では、前記リピータの各々と、前記リピータの各々が対応する少なくとも一つの前記回路ブロックの各々とは、前記信号の転送方向に沿って配置されている。

各リピータと、各リピータに対応するメモリブロックとが信号の転送方向に沿って配列されることによって、コンパクトで整然としたレイアウトが実現される。

（５）本発明の集積回路装置の他の態様では、前記少なくとも一つのリピータとして、第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられると共に、前記複数の回路ブロックとして、第１〜第ｎの回路ブロックが設けられ、前記第１〜第ｎのリピータのうちの第ｊのリピータ（１≦ｊ≦ｎ）には、第１〜第ｎの回路ブロックのうちの第ｊの回路ブロックが対応すると共に、前記信号の転送方向を第１の方向とした場合、前記第ｊのリピータの、前記第１の方向に、前記第ｊの回路ブロックが配置される。

信号の転送方向を第１方向とした場合、リピータの第１方向側に、対応するメモリブロックが配置されるレイアウトの一例を示したものである。例えば、信号の転送方向に沿って、第ｋのリピータ、第ｋの回路ブロック、第（ｋ＋１）のリピータ、第（ｋ＋１）の回路ブロックが順に配置されるようなレイアウトである。本態様では、コンパクトで整然としたレイアウトを無理なく実現できる。

（６）本発明の集積回路装置の他の態様では、前記少なくとも一つのリピータとして、第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられると共に、前記複数の回路ブロックとして、第１〜第ｎの回路ブロックが設けられ、前記第１〜第ｎのリピータのうちの第ｊのリピータ（１≦ｊ≦ｎ）には、第１〜第ｎの回路ブロックのうちの第ｊの回路ブロックが対応すると共に、前記信号の転送方向を第１の方向とし、前記第１の方向の反対方向を第２の方向とした場合、前記第ｊのリピータの、前記第２の方向に、前記第ｊの回路ブロックが配置される。

レイアウトの他の例を示したものである。信号の転送方向を第１方向とし、第１方向の反対方向を第２の方向とした場合、リピータの第２方向側に、対応するメモリブロックが配置されるレイアウトである。例えば、転送されてきた信号は、第ｋの回路ブロック上を通過して一旦、第ｋのリピータに到達し、転送方向とは逆向きに戻って、第ｋの回路ブロックに入力される、というようなレイアウトである。本態様でも同様に、コンパクトで整然としたレイアウトを無理なく実現することができる。

（７）本発明の集積回路装置の他の態様では、前記少なくとも一つのリピータとして、第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられると共に、前記複数の回路ブロックとして、第１〜第ｎの回路ブロックが設けられ、第１〜第ｎ（ｎは２以上の自然数）のリピータのうちの第ｊのリピータ（１≦ｊ≦ｎ）には、第１〜第ｎの回路ブロックのうちの第２ｊおよび第（２ｊ−１）の回路ブロックが対応すると共に、前記信号の転送方向を第１の方向とし、前記第１の方向の反対方向を第２の方向とした場合、前記第ｊのリピータの前記第１方向および前記第２方向の各々に、前記第２ｊおよび第（２ｊ−１）の回路ブロックの各々が配置される。

レイアウトのさらに他の例を示すものである。本態様では、例えば、一つのリピータに対して、２つの回路ブロックが対応する。例えば、一つのリピータの第１の方向側（例えば、左側）ならびに第２の方向側（例えば、右側）に２つの回路ブロックが配置され、転送されてきた信号は、例えば、中央のリピータを経由して左右の回路ブロックに到達するようなレイアウトである。

（８）本発明の集積回路装置の他の態様では、前記第ｊの回路ブロックに前記イネーブル信号を供給するイネーブル信号線は、前記第ｊのリピータに到達し、かつ、次段の第（ｊ＋１）のリピータには到達しないように配線される。

上述の（６）の場合において、各回路ブロックについてのイネーブル信号線を、対応するリピータの次段のリピータにまで配線しない点を明らかとしたものである。上述のように、本発明によれば、従来のように、リピータのバッファリング禁止制御のために、他の回路ブロックのイネーブル信号の情報は不要であり、一つの回路ブロックについてのイネーブル信号線は、対応するリピータに到達していれば十分である。無駄な配線をしないことによって、配線レイアウトを簡素化できる。また、イネーブル信号の伝達に伴う無駄な充放電が生じず、その分、低消費電力化が可能である。

（９）本発明の集積回路装置の他の態様では、前記第２ｊの回路ブロックおよび前記第（２ｊ−１）の回路ブロックに前記イネーブル信号を供給するイネーブル信号線の各々は、前記第ｊのリピータに到達し、かつ、次段の第（ｊ＋１）のリピータには到達しないように配線される。

上述の（７）の場合において、各回路ブロックについてのイネーブル信号線を、対応するリピータの次段のリピータにまで配線しない点を明らかとしたものである。上述のように、本発明によれば、従来のように、リピータのバッファリング禁止制御のために、他の回路ブロックのイネーブル信号の情報は不要であり、一つの回路ブロックについてのイネーブル信号線は、対応するリピータに到達していれば十分である。無駄な配線をしないことによって、配線レイアウトを簡素化できる。また、イネーブル信号の伝達に伴う無駄な充放電が生じず、その分、低消費電力化が可能である。

（１０）本発明の集積回路装置の他の態様では、少なくとも一つのメモリを有し、前記複数の回路ブロックのうちの少なくとも一部の回路ブロックは、前記メモリに含まれるメモリブロックである。

回路ブロックの少なくとも一部の回路ブロックが、メモリブロックである点を明らかとしたものである。本態様では、例えば、複数のメモリブロックのアクセス制御信号等を各メモリブロックに供給する場合に、リピータによる不要な転送を防止することによって、メモリの低消費電力化を図ることができる。

（１１）本発明の集積回路装置の他の態様では、前記信号の転送方向を第１の方向とした場合、前記メモリの、前記第１の方向に他の回路ブロックが配置されると共に、前記メモリ内において、前記少なくとも一つのリピータとして第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられ、前記第１〜第ｎのリピータのうちの第ｎのリピータは、前記信号を前記他の回路に転送する。

終端部に位置するリピータ（終端リピータ）は、対応するメモリブロック（終端のメモリブロック）に、転送されてきた信号を供給することができるのはもちろんであるが、さらに先に位置する他の回路ブロック（メモリの外のブロック）に、信号を転送することも可能である。例えば、メモリの入力端側に位置する信号供給源が、メモリの入力端の反対の端側にある他の回路に対して長距離の伝送を行う場合、波形の鈍りが問題となる。このようなとき、信号供給源は、メモリ内のリピータを経由して所望の信号を長距離にわたって転送し、そして、終端のリピータが、他の回路に転送信号を送出すれば、終端リピータと他の回路との距離が近いため、波形の鈍りが低減され、かつ、配線の充放電電流が低減されて低消費電力化も可能である。

（１２）本発明の集積回路装置の他の態様では、少なくとも一つのメモリを有し、前記メモリは、画像データを記憶する、前記複数の回路ブロックとしての複数のメモリブロックを含み、通常表示モードでは、前記複数のメモリブロックの各々から前記画像データが読み出され、減色表示モードでは、前記イネーブル信号としての減色表示モードイネーブル信号によって前記複数のメモリブロックの一部のメモリブロックがイネーブルにされ、イネーブルにされた前記一部のメモリブロックから前記画像データが読み出され、前記減色表示モードイネーブル信号がアクティブレベルになると、前記一部のメモリブロックに対応する前記リピータの前記転送禁止回路による、前記減色表示モードイネーブル信号に基づく制御によって、前記バッファ回路による前記信号のバッファリングが禁止される。

本態様では、本発明の回路構成を、メモリブロックからの画像データの読み出しに利用する。通常表示モードでは、複数のメモリブロックの各々から画像データが読み出され、減色表示モードでは、一部のメモリブロックのみから画像データが読み出される。減色表示モードイネーブル信号がアクティブレベルになると、減色モードイネーブル信号に基づいて、その一部のメモリブロックに対応するリピータの転送が禁止され、その他のメモリブロック（画像データが読み出されないメモリブロック）への信号（例えば、アドレス信号や動作クロック信号等）の供給が停止される。これによって、無駄な信号転送が防止され、低消費電力化が可能である。

（１３）本発明の集積回路装置の他の態様では、前記メモリから読み出された前記画像データを受ける次段の回路を含み、前記減色表示モード時にイネーブルにされる前記一部のメモリブロックは、イネーブルにされない他のメモリブロックよりも、前記次段の回路側に配置される。

上述の（１２）の場合において、減色表示モード時に選択択される一部のメモリブロックを、次段の回路側（読み出された画像データを受ける受け側の回路側）に配置することによって、一部のメモリブロックと次段の回路とを結ぶ配線の配線長は最短となる。よって、画像データの伝送に伴う配線の充放電の電流量が低減され、減色表示モード時における、さらなる低消費電力化が実現される。すなわち、減色表示モード時において、リピータによる無駄な転送禁止による低消費電力化の効果に加えて、読み出した画像データの次段の回路への伝送に伴う電力消費の低減の効果も得られる。よって、例えば、減色表示が、携帯端末の待ち受け画面に用いられる場合には、携帯端末におけるバッテリーの消耗をより低減することができ、携帯端末の利便性が向上する。

（１４）本発明の電気光学装置は、本発明のいずれかの態様の集積回路装置を搭載する。

上述のとおり、本発明のいずれかの態様の集積回路装置は、簡単な制御で、該当するリピータのバッファリングを禁止することができ、リピータの内部構成も簡素化することがきるという効果を奏する。よって、本発明のいずれかの態様の集積回路装置を搭載する電気光学装置（液晶表示装置、有機ＥＬ表示装置、その他の表示装置を含む）も同様に、小型化や消費電力の削減の効果を享受できる。

（１５）本発明の電子機器は、本発明のいずれかの態様の電気光学装置を搭載する。

本発明の電気光学装置（液晶表示装置、有機ＥＬ表示装置、その他の表示装置を含む）を搭載する電子機器も同様に、小型化や消費電力の削減の効果を享受できる。したがって、例えば、小型軽量、低消費電力化が厳しく求められる携帯端末において、さらなる小型化や、バッテリーの消耗を抑制することが可能となり、電子機器の利便性が向上する。

次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。

（第１の実施形態）
本実施形態では、メモリ（ＲＡＭ）を含む集積回路装置の構成例について説明する。メモリの基本的な構成は、メモリ全体の書込み／読出し動作を制御する１個のＲＡＭ制御回路を有する構成（図１）と、複数のＲＡＭ制御回路を用意し、少なくとも一つのメモリブロック毎に対応するＲＡＭ制御回路を設ける構成（複数のＲＡＭ制御回路を有する構成：図２）とに大別される。以下、順に説明する。

（１つのＲＡＭ制御回路が設けられる構成）
図１は、集積回路装置（ＩＣ）の主要な構成の一例を示す図である。図１の集積回路装置（ＩＣ）は、例えば、携帯端末用の液晶表示装置に搭載される液晶用ドライバＩＣである（全体構成は図９を用いて後述する）。図１に示されるように、集積回路装置（ＩＣ）は、データ線ドライバ１１と、制御回路（ゲートアレイＧＡ）３１と、ＲＡＭ制御回路（ＲＣＣ）、複数のメモリブロック（ブロック（１）．ブロック（２）・・・）および複数のリピータ（Ｒｅｐ（１），Ｒｅｐ（２），Ｒｅｐ（３）・・・）を有するメモリ（ＲＡＭ）４０と、有している。

複数のメモリブロック(ブロック（１），（２）・・・)の各々は、例えば、デコーダ、書込み回路ならびに読出し回路を含む。制御回路（ＧＡ）は、ＣＰＵ１００から送られてくる画像データや各種の制御信号等を受け、画像データやメモリ制御信号等をメモリ（ＲＡＭ）４０に向けて出力する。

制御回路（ＧＡ）から出力されるアドレス信号等の各種の制御信号（Ｄ（ＩＮ））は、まず、ＲＡＭ制御回路（ＲＣＣ）に入力される。ＲＡＭ制御回路（ＲＣＣ）は、制御回路（ＧＡ）からの制御信号に基づき、各メモリブロック（ブロック（１），ブロック（２）・・・）内のデコーダを制御するためのデコーダ制御信号、各メモリブロックについての書込み制御信号ならびに読出し制御信号等を生成する。生成されたデコーダ制御信号や書込み制御信号ならびに読出し制御信号等は、動作クロック（ＣＬＫ）と共に各メモリブロック（ブロック（１），ブロック（２）・・・）に供給される。

ＲＡＭ制御回路（ＲＣＣ）によって生成されたデコーダ制御信号、書込み制御信号ならびに読出し制御信号等は、複数のリピータ（Ｒｅｐ（１），Ｒｅｐ（２）・・・）の各々を経由して、複数のリピータの各々が対応する少なくとも一つのメモリブロック（ブロック（１），ブロック（２）・・・）の各々に供給される。

メモリ（ＲＡＭ）４０は、例えば、行デコーダ２２と、カラムデコーダならびに書込み・読出し回路（ＣＰＵ側）８２と、複数のメモリブロック(ブロック（１）〜ブロック（ｎ）)と、各メモリブロックに対応した制御型のリピータ（Ｒｅｐ（１）〜Ｒｅｐ（ｎ））を有している。図１において、複数のリピータの各々（（Ｒｅｐ（１），Ｒｅｐ（２）・・・）と、複数のリピータの各々が対応する少なくとも一つのメモリブロックの各々（(ブロック（１）〜ブロック（ｎ）)とは、リピータを経由した信号の転送方向に沿って配置されている。

また、制御回路（ＧＡ）３１は、各メモリブロックをイネーブルにする（イネーブル状態とするあるいは有効化する）ためのブロックイネーブル信号（ＢＥ（１）〜ＢＥ（３））を、イネーブル信号毎に設けられたイネーブル信号線Ｌ１〜Ｌ３を経由してメモリ（ＲＡＭ）４０に供給する。また、制御回路（ＧＡ）３１は、ＲＡＭ制御回路（ＲＣＣ）によって生成されたデコーダ制御信号、書込み制御信号、読出し制御信号等の各種の制御信号や動作クロック（ＣＬＫ）等は、各メモリブロックに共通の伝送路（転送線）Ｌ４を経由して、各メモリブロック（ブロック（１），ブロック（２）・・・）に供給する。

この共通の伝送路（転送線）Ｌ４を経由して転送される上記の各種の信号は、各リピータと、そのリピータに対応する各メモリブロックに並列に（並行的に）入力される。例えば、初段のリピータＲｅｐ（１）に着目すると、各種の信号は、初段のリピータＲｅｐ（１）内のバッファ回路ＣＢＦ１に入力されてバッファリングされるが、これと並行してメモリブロック（１）にも入力される。

メモリ（ＲＡＭ）４０内のリピータＲｅｐ（１）は、各イネーブル信号（ＢＥ（１）〜ＢＥ（３））をバッファリング（波形整形）する２段のインバータ（ＩＮＶ１とＩＮＶ２，ＩＮＶ３とＩＮＶ４，ＩＮＶ５とＩＮＶ６）と、転送禁止回路ＣＮＴ１として機能するインバータＩＮＶ２１と、転送対象の信号Ｄ（ＩＮ）をバッファリングするバッファ回路ＣＢＦ１と、を有している。転送禁止回路ＣＮＴ１として機能するインバータＩＮＶ２１は、メモリブロック（１）をイネーブルにするブロックイネーブル信号ＢＥ（１）のレベルを反転することによって、転送禁止信号ＣＴＲＬ１を生成する（これは転送禁止信号の生成態様の一例であり、これに限定されるものではない）。バッファ回路ＣＢＦ１は、転送禁止信号ＣＴＲＬ１と、共通の伝送路（転送線）Ｌ４を経由して転送される上記の各種の信号（以下、転送対象の信号という場合がある）とが入力されるナンドゲートＮＡＮＤ４１およびインバータＩＮＶ３１を有し、これによってアンドゲートが構成される。イネーブル信号ＢＥ（１）がアクティブレベル（Ｈ）になると、転送禁止信号ＣＴＲＬ１がＬレベルになり、バッファ回路ＣＢＦ１の出力レベルはＬレベルに固定され、これによって、バッファ回路ＣＢＦ１のバッファリング（信号転送）が禁止される。

２段目のリピータＲｅｐ（２）も同様の回路構成を有している。すなわち、リピータＲｅｐ（２）は、イネーブル信号ＢＥ（２）およびＢＥ（３）をバッファリングする２段のインバータ（ＩＮＶ７とＩＮＶ８，ＩＮＶ９とＩＮＶ１０）と、転送禁止回路ＣＮＴ２として機能するインバータＩＮＶ２２と、転送対象の信号をバッファリングするバッファ回路ＣＢＦ２と、を有している。バッファ回路ＣＢＦ２は、転送禁止信号ＣＴＲＬ２と転送対象の信号が入力されるナンドゲートＮＡＮＤ４２およびインバータＩＮＶ３２を有する。

３段目のリピータＲｅｐ（２）も同様の回路構成を有している。すなわち、リピータＲｅｐ（３）は、イネーブル信号ＢＥ（３）をバッファリングする２段のインバータ（ＩＮＶ１２とＩＮＶ１３）と、転送禁止回路ＣＮＴ３として機能するインバータＩＮＶ２３と、転送対象の信号Ｄ（ＩＮ）をバッファリングするバッファ回路ＣＢＦ３と、を有している。バッファ回路ＣＢＦ３は、転送禁止信号ＣＴＲＬ３と転送対象の信号が入力されるナンドゲートＮＡＮＤ４３およびインバータＩＮＶ３３を有する。

図１のメモリ（ＲＡＭ）４０では、イネーブル信号によって一つのメモリブロックが有効化されると、そのイネーブル信号に基づいて、その一つのメモリブロックに対応するリピータのバッファリングが禁止され、次段以降のリピータへの信号Ｄ（ＩＮ）の転送が行われない。よって、不要な信号転送が防止され、省電力化が実現する。

また、各リピータのバッファリングの禁止は、対応するメモリブロックに関するイネーブル信号のみ（一つのイネーブル信号のみ）に基づいて行うことができ、他のメモリブロックのイネーブル信号の情報は不要であり、前段の回路ブロックに関する複数のイネーブル信号のオアをとる、といった動作も不要となる。よって、配線レイアウトおよび回路の簡素化を図ることができる。

この点について、比較例と対比して説明する。図３は、図１の回路と対比するための比較例の構成を示す図である。図３の比較例は、本発明の発明者によって、本発明前に検討された構成であり、従来技術ではない。図３の回路の全体の構成は、図１の回路と同様であり、構成の説明を省略する。

図３の回路では、各リピータを通過した後の信号が、そのリピータに対応するメモリブロックに入力される構成が採用されているため、そのメモリブロックのイネーブル信号によって対応するリピータのバッファリングを禁止すると、そのメモリブロックには、転送されてきた信号が格納できないという不都合が生じる。よって、図１の回路のような制御は実現できない。よって、例えば、オア回路（図３のＯＲ１，ＯＲ２）を設けて、該当するメモリブロックよりも前段にあたる各メモリブロックのイネーブル信号のオアをとって、転送禁止信号（図３中のＣＴＲＬ２０，３０，４０）を生成するといった方式が採用される。この場合、メモリブロックの数が増えれば、オアの入力数も増大し、配線が複雑化し、リピータの内部回路も大型化する。また、図３では、各メモリブロックに対応した各イネーブル信号線を、終端まで引き回す必要があり、冗長な配線レイアウトとなる。

これに対して、図１の回路では、転送されてきた信号は、その信号を受けるリピータを経由せずに、そのリピータに対応するメモリブロックに並行的に格納されるため、リピータのバッファリングを禁止しても、対応するメモリブロックに信号を格納できないという不都合は生じない。また、転送禁止回路は、図示されるように、イネーブル信号のレベルを反転する１段のインバータで構成することも可能である。よって、リピータのバッファリング禁止制御（信号出力禁止制御）を極めて簡単な構成で行うことができ、イネーブル信号線の引き回しも不要となり、リピータの内部回路の構成も簡素化され、コンパクトなレイアウトならびに低消費電力化が実現される。

また、図１の回路では、各イネーブル信号線Ｌ１，Ｌ２，Ｌ３は、該当するメモリブロックに対応するリピータまで延在し、それ以上は延在しないため、図３のような冗長的な配線レイアウトにはならない。よって、イネーブル信号の不要な転送に伴う充放電が防止され、低消費電力化が可能である。

なお、図１の回路では、イネーブル信号として回路ブロックのイネーブル信号を使用しているが、これに限定されるものではない。例えば、特定の動作モードのイネーブル信号も使用することができる（この例については、図１２を用いて後述する）但し、イネーブル信号が動作モードのイネーブル信号等である場合、そのイネーブル信号によって回路ブロックが直接的にイネーブルにされるとは限らない。

例えば、イネーブル信号によって、特定のメモリブロック以外のメモリブロックがディスエーブル状態とされることによって、特定のメモリブロックのみが結果的に選択されるような場合もあり得る（この結果、特定のメモリブロックは、動作モードに関わりなく常にイネーブルにされているということも生じ得る）。この場合、イネーブル信号によって他のメモリブロックがディスエーブル状態となることによって、特定のメモリブロックが間接的に選択されたことになる。このように、「イネーブル信号に基づいて、メモリブロックが選択的にイネーブルになる場合」には、「イネーブル信号によって特定のメモリブロックが、直接的に選択されてイネーブルにされる場合」、ならびに、「他のメモリブロックがディスエーブルにされることによって、特定のメモリブロックが間接的に選択されてイネーブルにされる場合」の双方が含まれる。図１に示されるような回路構成は、例えば、複数の回路ブロックのうちの第ｋの回路ブロック（ｋは自然数）がイネーブル信号によって有効化されるとき、第（ｋ＋１）以降の回路ブロックへの信号供給を停止してもよい、という条件が成立する場合に用いて好適である。なお、回路ブロックはメモリブロックに限定されるものではない。すなわち、「回路ブロック」には、ロジック回路のブロックやマクロセル等、種々のブロック概念を含めることができる。また、転送対象の「信号」には、例えば、各種制御信号、動作クロック、入力（書き込み）データ等を含めることができる。

（複数のＲＡＭ制御回路が設けられる構成）
図２は、集積回路装置（ＩＣ）の主要な構成の他の例を示す図である。図１の集積回路装置（ＩＣ）は、図１と同様にメモリ（ＲＡＭ）４０を搭載している。但し、図２のメモリ（ＲＡＭ）４０では、ＲＡＭ制御回路（ＲＣＣ）を複数に分割し、各ＲＡＭ制御回路（ＲＣＣ１，ＲＣＣ２・・・）を、対応するメモリブロック（ブロック（１），ブロック（２）・・・）の各々毎に設けた構成が採用されている。それ以外は、図１の回路と同様である。図２の回路においても、図１の回路と同様の効果が得られる。

図２において、制御回路（ＧＡ）から出力されるアドレス信号等の各種の制御信号（Ｄ（ＩＮ））は、リピータ（Ｒｅｐ（１），Ｒｅｐ（２）・・・）の各々ならびにＲＡＭ制御回路（ＲＣＣ１，ＲＣＣ２・・・）の各々を経由して、各リピータおよび各ＲＡＭ制御回路に対応するメモリブロック（ブロック（１），ブロック（２）・・・）の各々に供給される。

各ＲＡＭ制御回路（ＲＣＣ１，ＲＣＣ２・・・）は、制御回路（ＧＡ）からの制御信号（Ｄ（ＩＮ））に基づき、対応するメモリブロック（ブロック（１），ブロック（２）・・・）の各々に含まれるデコーダを制御するためのデコーダ制御信号、各メモリブロックについての書込み制御信号ならびに読出し制御信号等を生成する。生成されたデコーダ制御信号や書込み制御信号ならびに読出し制御信号等は、動作クロック（ＣＬＫ）と共に各メモリブロック（ブロック（１），ブロック（２）・・・）に供給される。

メモリ（ＲＡＭ）４０の構成として、図１および図２の構成のいずれを採用してもよい。図１の構成では、ＲＡＭ制御回路を周辺に１つだけ設けるだけでよいため、メモリ（ＲＡＭ）４０の内部の構成は簡素化される。図２の構成では、メモリブロックの各々に近接してＲＡＭ制御回路が配置されるため、ＲＡＭ制御回路によって生成した制御信号を、信号遅延や波形の鈍りなく、対応する各回路ブロックに確実に供給することができる。

（リピータに含まれるバッファ回路の構成例）
図４（Ａ），図４（Ｂ）は、図１に示されるリピータに含まれるバッファ回路の構成例を示す回路図である。図４（Ａ）のバッファ回路（ＣＢＦ）は、図１に示されるバッファ回路そのものの構成であり、信号をバッファリング（波形整形）して通過させる機能しかもたない単純リピータ（スルータイプのリピータ）である。このタイプのバッファ回路は、構成が簡単であり高集積化に適する。

図４（Ｂ）に示されるバッファ回路ＣＢＦは、入力信号のラッチ機能をもつバッファである。すなわち、バッファ回路ＣＢＦは、制御端子付のインバータＩＮＶａと、出力段のインバータＩＮＶｂと、フリップフロップＦＦと、を含む。制御端子付のインバータＩＮＶａおよび出力段のインバータＩＮＶｂによって正相のバッファが構成される。また、フリップフロップＦＦは、制御端子付のインバータＩＮＶａの出力信号をラッチ（一時的に保持）する。

図４（Ａ），図４（Ｂ）のいずれのリピータも使用することができる。図４（Ａ）の回路の場合、回路構成が簡素化される。図４（Ｂ）の場合は、充放電電流の減少による省電力化が期待できる。例えば、転送する信号が連続したデジタル信号であり、例えば、“１”，“１”，“１”，“０”を連続的に転送する場合を想定する。スルータイプのリピータでは、１ビットのデータの転送毎に転送線のレベルは０に戻るため、連続して“１”を転送する場合でも転送線の充放電が発生する。ラッチタイプのリピータでは、同じビットが連続した場合、ラッチしている信号をそのまま出力すればよく、転送線の充放電は生じないため、省電力化の点で有利である。

（リピータとブロックのレイアウトのバリエーション）
図１の回路では、信号の転送方向に沿って、第ｋのリピータ、第ｋのメモリブロック、第（ｋ＋１）のリピータ、第（ｋ＋１）のメモリブロックが順に配置されており、コンパクトで整然としたレイアウトが無理なく実現可能である。但し、このレイアウト以外にも、種々の変形例（バリエーション）が考えられる。

図５は、リピータとブロックのレイアウトの他の例を示す図である。図５では、一つのリピータに対して、２つのメモリブロックが対応する。例えばＲｅｐ（１）に対して、メモリブロック（１）およびメモリブロック（２）が対応する。同様に、Ｒｅｐ（２）に対して、メモリブロック（３）およびメモリブロック（４）が対応する。図示されるように、リピータが中央に位置し、その両サイド（信号の転送方向側（左側）ならびにその反対方向側（右側）に２つの回路ブロックが配置され、転送されてきた信号は、例えば、中央のリピータを経由して左右の回路ブロックに到達する。

リピータの基本的な構成は、図１に示されるリピータと同様である。但し、図５の場合、転送信号Ｄ（ＩＮ）は、２つのメモリブロックに入力される。例えば、Ｒｅｐ（１）の場合、Ｄ（ＩＮ）は２系統に分かれ、一方は、ＩＮＶ１０１，ＩＮＶ１０３を経由してブロック（１）に入力され、他方は、そのままブロック（２）に入力される。また、例えば、対応する２つのメモリブロック（１），（２）のいずれかがイネーブルにされる（有効化される）と、対応するリピータＲｅｐ（１）から、次段のリピータＲｅｐ（２）へのＤ（ＩＮ）の転送を禁止する必要があるため、Ｒｅｐ（１）には、イネーブル信号ＢＥ（１）およびＢＥ（２）のオアをとるオア回路ＯＲ１０が設けられている。ＯＲ１０の出力信号のレベルをインバータＩＮＶ１００で反転することによって、転送禁止信号ＣＴＲＬ（０）が生成される。リピータＲｅｐ（２）についても同様である。図５の回路では、リピータの占有面積を削減できるという効果が得られる。

図５の回路をより一般化して記載すると以下のようになる。すなわち、第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられると共に、複数の回路ブロックとして、第１〜第ｎの回路ブロックが設けられ、第１〜第ｎ（ｎは２以上の自然数）のリピータのうちの第ｊのリピータ（１≦ｊ≦ｎ）には、第１〜第ｎの回路ブロックのうちの第２ｊおよび第（２ｊ−１）の回路ブロックが対応すると共に、信号の転送方向を第１の方向とし、前記第１の方向の反対方向を第２の方向とした場合、第ｊのリピータの第１方向および第２方向の各々に、第２ｊおよび第（２ｊ−１）の回路ブロックの各々が配置される。

図６（Ａ）および図６（Ｂ）は、リピータとブロックのレイアウトのさらに他の例を示す図である。図６（Ａ）および図６（Ｂ）では、リピータと、ブロックと、データ線ドライバとが一組となって配置されていることである。図６（Ａ）では、信号Ｄ（ＩＮ）は、右側から左側に伝送されて例えばリピータＲｅｐ（１）に到達し、今度は反対に伝送されてブロック（１）に入力され、さらにデータ線ドライバ（１）に入力される。図６（Ｂ）では、信号Ｄ（ＩＮ）は、右側から左側に伝送されることになる。図６（Ａ）および図６（Ｂ）のレイアウトは、共にコンパクトかつ整然としたレイアウトであり、高密度の回路配置に適する。

（他の回路に向けて信号をバッファリングする例）
図７は、他の回路に向けて信号をバッファリングする例を示す図である。図７では、メモリブロック（１）〜（Ｑ）が設けられており、さらに、メモリ４０の外に、他の回路（これも回路ブロックの一つとみることができる）が設けられている。メモリブロック（Ｑ）は、メモリ４０内のメモリブロックのうちの終端のメモリブロック（終端ブロック）である。Ｒｅｐ（Ｑ）は、終端のメモリブロック（Ｑ）に対応する終端部に位置するリピータ（終端リピータ）である。

図７では、終端リピータＲｅｐ（Ｑ）は、対応する終端のメモリブロック（Ｑ）に、転送されてきた信号を供給することができるのはもちろんであるが、さらに先に位置する他の回路ブロック９３に、信号Ｄ（ＩＮ）を転送することも可能である。すなわち、メモリ４０の入力端側に位置する信号供給源としての制御回路（ＧＡ）３１が、メモリ４０の入力端の反対の端側にある他の回路９３に対して長距離の伝送を行う場合、波形の鈍りが問題となる。このようなとき、信号供給源としての制御回路（ＧＡ）３１は、メモリ４０内のリピータを経由して所望の信号を長距離にわたって転送し、そして、終端のリピータ（Ｒｅｐ（Ｑ））が、他の回路９３に信号を送出すれば、終端リピータ（Ｒｅｐ（Ｑ））と他の回路９３との距離が近いため、波形の鈍りが低減され、かつ、配線の充放電電流が低減されて低消費電力化も可能である。

（液晶表示モジュールの構成例）
図８は、本発明の集積回路装置を搭載する液晶表示モジュールの構成例を示す図である。図８の液晶モジュールＭＤは、液晶ドライバＩＣ１０と、ＬＣＤパネル（表示部）２０と、ガラス基板３０と、を含んでいる。例えば、ＬＣＤパネル２０は、３２０×２４０個の画素を有するＱＶＧＡ（quarter video graphics array）タイプのパネルである。

ガラス基板３０上には、透明なセグメント配線ＬＳ１〜ＬＳ３２０とコモン配線ＬＣ１〜ＬＣ２４０とが形成されている。セグメント配線ＬＳ１〜ＬＳ３２０の各々は、ＬＣＤパネル２０上に形成されたデータ線ＤＬ１〜ＤＬ３２０に接続され、コモン配線ＬＣ１〜ＬＣ２４０の各々は、走査線ＷＬ１〜ＷＬ２４０の各々に接続される。なお、ＰＴ１〜ＰＴｎ、ＰＣ１〜ＰＣ２４０、ＰＳ１〜ＰＳ３２０は各々、接続端子を示す。

（液晶ドライバＩＣの構成例）
図９は、液晶ドライバＩＣの構成例を示す図である。図示されるように、液晶ドライバＩＣ１０は、先に図１を用いて説明した複数のメモリブロックならびに複数のリピータをもつメモリ（ＲＡＭ）４０と、制御回路としてのゲートアレイ（ＧＡ）３１と、電源部１４と、データ線ドライバ１１と、走査線ドライバ１２ａ，１２ｂと、を有する。

（メモリセルの構成例）
図１０は、１ビットの画像データを記憶するメモリセルの構成例を示す回路図である。図１０のメモリセルは、ＳＲＡＭ型のメモリセルであり、２つのインバータ（ＩＮＶ１，ＩＮＶ２）と、２つのトランスファーゲート（ＮＭＯＳトランジスタＱＮ３，ＮＭＯＳトランジスタＱＮ４）を含んで構成される。インバータＩＮＶ１は、ＰＭＯＳトランジスタＱＰ１と、ＮＭＯＳトランジスタＱＮ１とで構成される。同様に、インバータＩＮＶ２は、ＰＭＯＳトランジスタＱＰ２と、ＮＭＯＳトランジスタＱＮ２とで構成される。但し、このメモリセルの回路は一例であり、これに限定されるものではない。例えば、ＤＲＡＭ型のメモリセルを使用することもできる。
（第２の実施形態）
本実施形態では、本発明の回路構成を、減色表示モードにおけるメモリの省電力化に利用する態様について説明する。本実施形態では、一つのメモリが複数のメモリブロック（上述の回路ブロックに相当）を有し、アドレス制御信号や動作クロック信号等が、共通の信号伝送路を経由して各メモリブロックに供給される。各メモリブロックには、特に限定されるものではないが、例えば、各色の画像データのうちの各桁のビットデータが格納される。

通常表示モードでは、複数のメモリブロックの各々から画像データが読み出され、減色表示モードでは、一部のメモリブロックのみから画像データが読み出される。減色表示モードイネーブル信号によって一部のメモリブロックがイネーブル状態となると、減色モードイネーブル信号によって、その一部のメモリブロックに対応するリピータの転送が禁止され、その他のメモリブロック（画像データが読み出されないメモリブロック）への信号（例えば、アドレス信号や動作クロック信号等）の供給が停止される。これによって、無駄な信号転送が防止され、低消費電力化が可能である。

また、減色表示モード時に選択される一部のメモリブロックを、次段の回路側（読み出された画像データを受ける受け側の回路側）に配置することによって、一部のメモリブロックと次段の回路とを結ぶ配線の配線長は最短となる。よって、画像データの伝送に伴う配線の充放電の電流量が低減され、減色表示モード時における、さらなる低消費電力化が実現される。すなわち、減色表示モード時において、リピータによる無駄な転送禁止による低消費電力化の効果に加えて、読み出した画像データの次段の回路への伝送に伴う電力消費の低減の効果も得られる。以下、順を追って説明する。

（メモリの、１画素分の画像データを格納する部分の基本構成例）
図１１は、メモリにおける、１画素分の画像データを格納する回路の構成の一例を示す図である。図１１では、減色表示モード時における省電力化を最優先としたメモリ構成が採用される。すなわち、本実施形態では、１画素（１ピクセル）が、Ｒ（赤），Ｇ（緑），Ｂ（青）の３色のサブピクセルで構成され、各サブピクセルの１画素分の画像データがｎビット（ｎは２以上の自然数）である場合を想定する。但し、これに限定されるものではなく、色の数は３色以上であってもよい。例えば、ｎ＝８であり、この場合、1画素の画像データは２４ビットとなる。

減色表示モードでは、フルカラーの表示は必要なく、例えば最小限のカラー表示ができればよいから、Ｒ，Ｇ，Ｂの各色の、例えば最上位ビット（ＭＳＢ）のみを用いて減色されたカラー画像表示を行うことができる。Ｒ，Ｇ，Ｂの各色のＭＳＢのみを用いる場合、減色表示モードにおける１画素の画像データは３ビットである。よって、３ビットを一組とし、これを単位として書き込みや読み出しを行うことができるようにすれば、減色表示モード時に、無理なくＭＳＢの３ビットのみを選択的に読み出すことが可能となり、アクセス制御も容易である。このような観点から、図１では、メモリ（ＲＡＭ）４０の１画素分の画像データを記憶する回路を、ｎ個のメモリブロックに分割し、各メモリブロックに、Ｒ，Ｇ，Ｂの各桁のビット（合計３ビット）を格納している。以下、具体的に説明する。

図１１の上側に示されるように、ＬＣＤ（液晶）パネル２０には、横一列に、画素Ｇ１１〜Ｇ１ｍのｍ個の画素が配置されている。画素Ｇ１ｍは、１行ｍ列目の画素という意味である。図示されるように、画素Ｇ１１〜Ｇ１ｍの各々は、Ｒ（ｎビット），Ｇ（ｎビット），Ｂ（ｎビット）の３色のサブピクセル（合計で３ｎビット）を含んで構成される。図中、参照符号ＳＰ１，ＳＰ２，ＳＰ３は、Ｒ，Ｇ，Ｂ各々のサブピクセルを示している。また、ＤＬ１〜ＤＬｍはデータ線である。なお、図１１において走査線は省略している。例えば、ｎ＝８のとき、１画素の画像データは２４ビットで構成されることになる。

また、メモリ（ＲＡＭ）４０は、ｍ個のメモリブロック（メモリブロック（１）〜メモリブロック（ｍ））を有している。なお、図中、メモリブロックは単にブロックと記載してある。また、以下の説明においても、メモリブロックを単にブロックと記載する場合がある。メモリブロック（１）には、１画素分の画像データとして、Ｒの最下位ビットＲ（１）、Ｇの最下位ビットＧ（１）、Ｂの最下位ビットＧ（１）の合計３ビットが格納される。同様に、メモリブロック（２）には、ＲＧＢの２桁目のビットデータＲ（２），Ｇ（２），Ｂ（２）の合計３ビットが格納される。以下同様であり、メモリブロック（ｍ）には、Ｒの最上位ビットＲ（ｍ）、Ｇの最上位ビットＧ（ｍ）、Ｂの最上位ビットＢ（ｍ）の合計３ビットが格納される。

以上の説明では、１画素分の画像データの格納態様について説明しているが、実際には、各メモリブロックには、複数画素についての画像データが格納されている。例えば、図１に記載されているＲ（１）〜Ｒ（ｍ），Ｇ（１）〜Ｇ（ｍ），Ｂ（１）〜Ｂ（ｍ）が１画素分の合計３ｍビットの画像データであり、例えば、この画像データがＬＣＤパネル２０の画素Ｇ１１用の画像データであるとすると、各メモリブロックには、同様に、Ｇ１２〜Ｇ１ｍの各々の画素用の画像データも格納されている。各メモリブロックに、ＬＣＤパネルの表示領域に含まれる全画素分の各色の各桁の画像データを格納しておくこともできる。但し、この場合、各メモリブロックの容量が大きくなってしまい、かつ、全画像データの蓄積まで画像表示を待つ必要が生じる。例えば、１行（１走査線）単位で画像データを蓄積しておき（図１１でいえば、少なくともＧ１１〜Ｇ１ｍの１ライン分の画素の画像データは蓄積しておき）、１行に含まれる画素から画像を読み出しながら、他の行に含まれる画素に画像を書き込むという並行的なアクセスを実行できれば、メモリ容量を削減しつつ、リアルタイムに近い高速な画像表示が可能となる。但し、各メモリブロックに何画素分の画像データを蓄積するのかについては、特に限定はなく、自由に設計することができる。

また、各メモリブロックは、統一されたサイズかつ統一された回路構成を有するため、無駄なスペースを生じさせることなく高密度なメモリブロックのレイアウトが可能である。また、各メモリブロックは同様の回路構成をしているため、各メモリブロックに対する画像データの入出力制御（リードアクセス／ライトアクセス）の制御も容易である。但し、図１１の構成で重要なのは、減色表示モード時において選択される最上位ビット（ＭＳＢ）を格納しているメモリブロック（ｍ）が、選択されない他のメモリブロック（１）〜メモリブロック（ｍ−１）とは区別されている点であり、減色表示時に選択されないメモリ回路部分を、必ずしも、メモリブロック（ｍ）と同様のサイズのブロックに分割する必要はない。つまり、最上位ビットを格納するメモリブロック（ｍ）と、その他のビット群を格納する一つのメモリブロックとに２分割するような構成であってもよい。

また、図１１のメモリ（ＲＡＭ）４０は、点順次駆動のために、１画素単位の画像データを時分割で出力することができる。線順次駆動の場合、１行に含まれる画素の画像データを一括して供給する必要があり、配線が複雑化する。液晶表示装置等の電気光学装置の駆動方式として点順次駆動を採用することによって、フルカラーの画像データを表示部（図１のＬＣＤパネル２０）に供給するための転送系が大幅に簡略化され、回路の簡素化による実装面積の削減を図ることができる。

（減色表示モード時の低消費電力化が可能な好ましいレイアウト例）
図１２は、減色表示モード時の低消費電力化が可能な好ましいレイアウト例を示す図である。図１２のメモリ４０は、行デコーダ２２と、カラムデコーダ・読出し回路（ＬＣＤ側）９０と、図１１に示したメモリブロック（１）〜メモリブロック（ｍ）と、メモリブロック（１）〜（ｍ）の各々に対応した複数のリピータ（Ｒｅｐ（１）〜Ｒｅｐ（ｍ））と、を有している。減色表示モード時に画像データが読み出されるメモリブロック（ｍ）に対応したリピータＲｅｐ（ｍ）は、第１の実施形態で説明した、イネーブル信号によって信号の転送を禁止するタイプの制御型のリピータである。すなわち、リピータＲｅｐ（ｍ）は、パーシャルモードイネーブル信号ＰＥのレベルを反転することによってＲｅｐ（ｍ）についての転送禁止信号ＣＴＲＬ（ｍ）を生成する、転送禁止回路として機能するインバータＩＮＶ（ｍ）と、転送対象の信号（アドレス制御信号や動作クロック信号等）をバッファリングするバッファＣＢＦ（ｍ）と、を有している。

その他のリピータ（Ｒｅｐ（１）〜Ｒｅｐ（ｍ−１））は、入力された信号を波形整形してそのまま出力するだけの単純リピータである（但し、これに限定されるものではなく、Ｒｅｐ（ｍ）と同様の制御型リピータとすることもできる）。なお、リピータ（Ｒｅｐ（１）〜Ｒｅｐ（ｍ−１））の各々は、２段のインバータからなる正転バッファ（ＢＦ（１）〜ＢＦ（ｍ））を有している。

通常表示モードでは、メモリブロック（１）〜メモリブロック（ｍ）の各々から画像データが読み出され、減色表示モードでは、メモリブロック（ｍ）のみから画像データが読み出される。メモリブロック（ｍ）は、表示モードにかかわらず常にイネーブル状態であり、よって、リピータＲｅｐ（ｍ）の転送を制御するために、第１の実施形態のようにブロックのイネーブル信号を用いることはできない。そこで、図１２の回路では、パーシャルモードイネーブル信号ＰＥに基づいて、リピータＲｅｐ（ｍ）のバッファリング（転送）を制御する。

パーシャルモードイネーブル信号ＰＥがアクティブになると、例えば、カラムデコーダ・読出し回路（ＬＣＤ側）９０の動作が制御されて、ＭＳＢの色データを格納しているメモリブロック（ブロック（ｍ））以外のメモリブロック（ブロック（１）〜ブロック（ｍ−１））からのデータの読出しが禁止される。つまり、最上位のメモリブロック（ブロック（ｍ））以外のメモリブロック（ブロック（１）〜ブロック（ｍ−１））がディスエーブル状態となることによって、結果的に（間接的に）、最上位のメモリブロック（ブロック（ｍ））のみが選択的にイネーブルにされたことになる。

そこで、第１の実施形態と同様の考え方に基づいて、パーシャルモードイネーブル信号ＰＥのレベルを反転して、転送禁止信号を生成し、次段のリピータへの転送を禁止する。すなわち、減色表示モードイネーブル信号ＰＥがアクティブレベル（Ｈ）になると、Ｒｅｐ（ｍ)内の、転送禁止回路として機能するインバータ（ｍ）から出力される転送禁止信号ＣＴＲＬ（ｍ）がＬレベルとなり、バッファ回路ＣＢＦ（ｍ）のバッファリング（信号出力）が禁止される。これによって、その他のメモリブロック（画像データが読み出されないメモリブロック（１）〜（ｍ−１））への信号（例えば、アドレス信号や動作クロック信号等）の供給が停止される。これによって、無駄な信号転送が防止され、低消費電力化が実現される。

メモリ４０の右側には、制御ブロックしてのゲートアレイ（ＧＡ）３１が隣接して配置されている。ゲートアレイ（ＧＡ）３１は、画像表示制御回路７４と、入出力インタフェース回路７２と、メモリ制御回路７６と、を含む。メモリ制御回路７６は、パーシャルモード制御信号ＰＥを生成、出力することによって、画像表示モードを通常表示モードから減色表示モードに切り換えることができる。

メモリ（ＲＡＭ）４０から読み出された画像データは、一旦、ゲートアレイ内の画像表示制御回路７４に送られ、所定の画像処理を受けた後、データ線ドライバ１１を経由して、ＬＣＤパネル２０に送られる。ＬＣＤパネル２０は、例えば、携帯端末に搭載されており、表示モードとして通常表示モードと減色表示モードとを有している。減色表示モードは、例えば、パーシャルモードである。パーシャルモードでは、例えば図１２の左上に示されるように、電波の受信状況を示す表示のみがなされる。画像表示制御回路７４は、例えば、ＬＣＤパネル２０の裏面に設置されるバックライトの減光処理を実施すると共に、その減光に伴って画像が暗くなるのを補正するための、画質低下防止のための画像処理を各画素の画像データに施す(但し、これに限定されるものではない)。

ここで、メモリ（ＲＡＭ）４０から読み出された画像データは、画像データ転送用の配線Ｌ（１）〜Ｌ（ｍ）を経由してゲートアレイ（ＧＡ）３１に送られる。画像データを受ける側のゲートアレイ（ＧＡ）３１は、メモリ４０の次段の回路（画像データの受け側回路）ということができる。

本実施形態では、その次段の回路３１側に、減色表示モード時に選択されるメモリブロック（ｍ）が配置される。つまり、メモリブロック（ｍ）は、他のメモリブロック（１）〜（ｍ−１）よりも、次段の回路３１に近い位置に配置される。このようなレイアウトを採用することによって、減色表示モードにおける低消費電力化を、さらに促進することができる。なお、以上の説明では、「減色表示モード時に選択（有効化）されるメモリブロックが次段の回路側に配置される」と記載したが、この意味は、他のメモリブロックに比べて次段の回路により近い位置に配置されるという意味である。また、見方を変えれば、「選択（有効化）されないメモリブロックと次段の回路との間に、選択されるメモリブロックが配置される」と表現することも可能である。

すなわち、減色表示モード時において選択されるメモリブロック（ｍ）と、次段の回路としてのゲートアレイ（ＧＡ）３１とを接続する配線Ｌ（ｍ）の配線長は、他のメモリブロック（１）〜メモリブロック（ｍ）の各々と次段の回路としてのゲートアレイ（ＧＡ）３１とを接続する配線Ｌ（１）〜Ｌ（ｍ−１）の配線長よりも短い。各配線には、図１２に示されるように、寄生容量ＣＰが存在するが、配線長が短いほど、寄生容量は小さくなる。よって、図１２においては、減色表示時に選択されるメモリブロック（ｍ）の読み出しアクセスに伴う配線Ｌ（ｍ）の充放電の電流量が低減され、減色表示モード時における、さらなる低消費電力化が実現される。

すなわち、本実施形態では、減色表示モード時において、リピータによる無駄な転送禁止による低消費電力化の効果に加えて、読み出した画像データの次段の回路への伝送に伴う電力消費の低減の効果も得られる。よって、例えば、減色表示が、携帯端末の待ち受け画面に用いられる場合には、携帯端末におけるバッテリーの消耗をより低減することができ、携帯端末の利便性が向上する。

なお、上述の例では、減色表示モード時において、メモリブロック（ｍ）からのみ画像データを読み出しているが、これに限定されるものではなく、他のメモリブロック（例えば、メモリブロック（ｍ−１））からも画像データを読み出してもよい。但し、減色モード時には、メモリブロック（ｍ）に格納されている各色の最上位ビットの画像データは必ず使用されるものとする。

また、図１２において、各メモリブロック（１）〜（ｍ）は、統一されたサイズかつ統一された回路構成とするのが好ましく、これによって、無駄なスペースを生じさせることなく高密度なメモリブロックのレイアウトが可能である。また、各メモリブロック（１）〜（ｍ）は同様の回路構成をしているため、各メモリブロックに対する画像データの入出力制御（リードアクセス／ライトアクセス）の制御が容易であるという効果も得られる。図１２のメモリ構成は、減色表示モード時における低パワー化を最優先とした構成であり、したがって、例えば、携帯端末の待ち受け画面等の表示時における消費電力を最小化することができる。また、図１２では、各メモリブロック（１）〜（ｍ）は、各々が隣接して所定方向（横方向）に規則的に配置され、次段の回路（ＧＡ）３１も、同様に、所定方向（横方向）側に配置されている。これにより、規則的かつ無駄のない高密度な回路レイアウトが実現される。また、例えば、各メモリブロック（好ましくは次段の回路も含めて）の高さ（縦方向のサイズ）や横幅（横方向のサイズ）等を揃えるといった工夫をすれば、よりコンパクトなレイアウトが可能である。

以上、本発明の実施形態について説明したが、本発明はこれらに限定されるものではなく、本発明の趣旨から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。例えば、リピータの転送を禁止するために用いられるイネーブル信号の種類は、上述の実施形態に示すものに限定されない。イネーブル信号としては、「回路ブロックのイネーブル信号」の他、「特定の動作モードのイネーブル信号」等も使用することができる。また、各リピータおよび各メモリブロックのレイアウトは、コンパクト性かつ低消費電力性を考慮して、自由に設計でき、直線状の配置だけでなく、一部に曲折部があるような配置も採ることができる。各リピータの内部の回路構成も、上述の実施形態において示したものに限定されるものではない。また、「回路ブロック」には、メモリブロックの他、ロジック回路のブロックやマクロセル等、種々のブロック概念が含まれる。また、転送される「信号」には、例えば、各種制御信号、動作クロック、入力（書き込み）データ等が含まれる。

以上説明したように、本発明の少なくとも一つの実施態様によれば、例えば、以下の効果を得ることができる。但し、以下の効果は同時に得られるとは限らず、以下の効果の列挙が、本発明を不当に限定する根拠とされてはならない。
（１）簡単な制御で、該当するリピータのバッファリングを禁止することができ、リピータの内部構成も簡素化することがきる。よって、回路の小型化、低消費電力化が促進される。
（２）イネーブル信号用の配線を、冗長的に引き回す必要がなくなり、配線レイアウトが簡素化される。
（３）特定の回路ブロックと、その特定の回路ブロックからのデータを受ける次段の回路とを近接して配置することによって、低消費電力化をさらに促進することができる。
（４）電気光学装置および電子機器の省電力化と小型化を推進することができる。したがって、例えば、フルカラーの高精細画像の表示が可能な小型、軽量の携帯端末において、バッテリーの消耗を抑制することが可能となり、電気光学装置や電子機器の利便性が向上する。

本発明は、複数の回路ブロックを含む集積回路装置のさらなる低消費電力化を実現することができるという効果を奏し、したがって、集積回路装置、電気光学装置および電子機器等として有用である。

集積回路装置（ＩＣ）の主要な構成の一例を示す図 集積回路装置（ＩＣ）の主要な構成の他の例を示す図 図１の回路と対比するための比較例の構成を示す図 図４（Ａ），図４（Ｂ）は、図１に示されるリピータに含まれるバッファ回路の構成例を示す回路図 リピータとブロックのレイアウトの他の例を示す図 図６（Ａ）および図６（Ｂ）は、リピータとブロックのレイアウトのさらに他の例を示す図 他の回路に向けて信号をバッファリングする例を示す図 本発明の集積回路装置を搭載する液晶表示モジュールの構成例を示す図 液晶ドライバＩＣの構成例を示す図 １ビットの画像データを記憶するメモリセルの構成例を示す回路図 メモリにおける、１画素分の画像データを格納する回路の構成の一例を示す図 減色表示モード時の低消費電力化が可能な好ましいレイアウト例を示す図

符号の説明

１１ データ線ドライバ、２０ ＬＣＤパネル（表示部）、２２ 行デコーダ、
４０ メモリ（ＲＡＭ）、３１ ゲートアレイ（ＧＡ）、７２ 入出力インタフェース、
７４ 画像表示制御回路、７６ メモリ制御部、８２ カラムデコーダ（ＣＰＵ側）、
Ｒｅｐ（１）〜Ｒｅｐ（Ｑ） リピータ、Ｇ１１〜Ｇ１ｍ 画素、
ＳＰ１〜ＳＰ３ サブピクセル、
ブロック（１）〜（ｎ） メモリセルブロックや回路ブロック

Claims (15)

1. 複数の回路ブロックと、
   前記複数の回路ブロックの各々に信号を供給するための、前記複数の回路ブロックに共通に使用され、複数のリピータを含む信号伝送路と、を有する集積回路装置であって、
   一つまたは複数の前記回路ブロック毎に少なくとも一つのリピータが設けられ、
   前記複数のリピータの各々は、前記信号をバッファリングするバッファ回路と、前記バッファ回路によるバッファリングを禁止する転送禁止回路を含み、
   一つの前記リピータに入力される前記信号は、前記一つのリピータに含まれる前記バッファ回路および前記一つのリピータに対応する少なくとも一つの前記回路ブロックの双方に並行的に入力され、
   イネーブル信号に基づいて前記複数の回路ブロックのうちの少なくとも一つが選択的にイネーブルにされる場合、前記イネーブルにされる前記少なくとも一つの回路ブロックに対応した前記少なくとも一つのリピータに含まれる前記転送禁止回路は、前記イネーブル信号に基づいて、前記少なくとも一つのリピータに含まれる前記バッファ回路のバッファリングを禁止することを特徴とする集積回路装置。
2. 請求項１記載の集積回路装置であって、
   前記転送禁止回路は、各リピータに対応する各回路ブロックの前記イネーブル信号に基づいて転送禁止信号を生成し、
   前記リピータの各々に含まれる前記バッファ回路は、前記転送禁止回路から出力される前記転送禁止信号によって前記信号の出力が禁止されるゲート回路を有することを特徴とする集積回路装置。
3. 請求項１または請求項２記載の集積回路装置であって、
   前記信号伝送路に含まれる前記複数のリピータのうちの少なくとも一つに含まれる前記バッファ回路は、前記信号を保持するラッチ回路を含むことを特徴とする集積回路装置。
4. 請求項１〜請求項３のいずれかに記載の集積回路装置であって、
   前記複数のリピータの各々と、前記複数のリピータの各々が対応する少なくとも一つの前記回路ブロックの各々とは、前記信号の転送方向に沿って配置されていることを特徴とする集積回路装置。
5. 請求項４記載の集積回路装置であって、
   前記少なくとも一つのリピータとして、第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられると共に、前記複数の回路ブロックとして、第１〜第ｎの回路ブロックが設けられ、
   前記第１〜第ｎのリピータのうちの第ｊのリピータ（１≦ｊ≦ｎ）には、第１〜第ｎの回路ブロックのうちの第ｊの回路ブロックが対応すると共に、
   前記信号の転送方向を第１の方向とした場合、前記第ｊのリピータの、前記第１の方向に、前記第ｊの回路ブロックが配置されることを特徴とする集積回路装置。
6. 請求項４記載の集積回路装置であって、
   前記少なくとも一つのリピータとして、第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられると共に、前記複数の回路ブロックとして、第１〜第ｎの回路ブロックが設けられ、
   前記第１〜第ｎのリピータのうちの第ｊのリピータ（１≦ｊ≦ｎ）には、第１〜第ｎの回路ブロックのうちの第ｊの回路ブロックが対応すると共に、
   前記信号の転送方向を第１の方向とし、前記第１の方向の反対方向を第２の方向とした場合、前記第ｊのリピータの、前記第２の方向に、前記第ｊの回路ブロックが配置されることを特徴とする集積回路装置。
7. 請求項４記載の集積回路装置であって、
   前記少なくとも一つのリピータとして、第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられると共に、前記複数の回路ブロックとして、第１〜第ｎの回路ブロックが設けられ、
   第１〜第ｎ（ｎは２以上の自然数）のリピータのうちの第ｊのリピータ（１≦ｊ≦ｎ）には、第１〜第ｎの回路ブロックのうちの第２ｊおよび第（２ｊ−１）の回路ブロックが対応すると共に、
   前記信号の転送方向を第１の方向とし、前記第１の方向の反対方向を第２の方向とした場合、前記第ｊのリピータの前記第１方向および前記第２方向の各々に、前記第２ｊおよび第（２ｊ−１）の回路ブロックの各々が配置されることを特徴とする集積回路装置。
8. 請求項５または請求項６記載の集積回路装置であって、
   前記第ｊの回路ブロックに前記イネーブル信号を供給するイネーブル信号線は、前記第ｊのリピータに到達し、かつ、次段の第（ｊ＋１）のリピータには到達しないように配線されることを特徴とする集積回路装置。
9. 請求項７記載の集積回路装置であって、
   前記第２ｊの回路ブロックおよび前記第（２ｊ−１）の回路ブロックに前記イネーブル信号を供給するイネーブル信号線の各々は、前記第ｊのリピータに到達し、かつ、次段の第（ｊ＋１）のリピータには到達しないように配線されることを特徴とする集積回路装置。
10. 請求項１〜請求項９のいずれかに記載の集積回路装置であって、
    少なくとも一つのメモリを有し、
    前記複数の回路ブロックのうちの少なくとも一部の回路ブロックは、前記メモリに含まれるメモリブロックであることを特徴とする集積回路装置。
11. 請求項１０記載の集積回路装置であって、
    前記信号の転送方向を第１の方向とした場合、前記メモリの、前記第１の方向に他の回路ブロックが配置されると共に、
    前記メモリ内において、前記少なくとも一つのリピータとして第１〜第ｎ（ｎは２以上の自然数）のリピータが設けられ、前記第１〜第ｎのリピータのうちの第ｎのリピータは、前記信号を前記他の回路に転送することを特徴とする集積回路装置。
12. 請求項１〜請求項９のいずれかに記載の集積回路装置であって、
    少なくとも一つのメモリを有し、
    前記メモリは、画像データを記憶する、前記複数の回路ブロックとしての複数のメモリブロックを含み、
    通常表示モードでは、前記複数のメモリブロックの各々から前記画像データが読み出され、
    減色表示モードでは、前記イネーブル信号としての減色表示モードイネーブル信号によって前記複数のメモリブロックの一部のメモリブロックがイネーブルにされ、イネーブルにされた前記一部のメモリブロックから前記画像データが読み出され、
    前記減色表示モードイネーブル信号がアクティブレベルになると、前記一部のメモリブロックに対応する前記リピータの前記転送禁止回路による、前記減色表示モードイネーブル信号に基づく制御によって、前記バッファ回路による前記信号のバッファリングが禁止されることを特徴とする集積回路装置。
13. 請求項１２記載の集積回路装置であって、
    前記メモリから読み出された前記画像データを受ける次段の回路を含み、
    前記減色表示モード時にイネーブルにされる前記一部のメモリブロックは、イネーブルにされない他のメモリブロックよりも、前記次段の回路側に配置されることを特徴とする集積回路装置。
14. 請求項１〜請求項１３のいずれかに記載の集積回路装置を搭載する電気光学装置。
15. 請求項１４記載の電気光学装置を搭載する電子機器。

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