JP2012159633A

JP2012159633A - アクティブマトリクス基板、電気光学装置及び電子機器

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Publication number: JP2012159633A
Application number: JP2011018427A
Authority: JP
Inventors: Takeshi Nomura; 猛野村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2011-01-31
Filing date: 2011-01-31
Publication date: 2012-08-23

Abstract

【課題】レイアウトの自由度を高め、基板上の熱源による表示品質の低下を防止できるアクティブマトリクス基板を提供する。
【解決手段】走査線２２、データ線２４及び画素２６を含む画素回路と、半導体基板の一辺に沿って形成された複数のパッドを含む入力パッド部３０と、高速シリアルインターフェース回路４０と、高速シリアルインターフェース回路からの出力に基づいて階調データを生成するロジック回路５０と、階調データに基づいて複数のデータ線を駆動するデータ線駆動回路６０と、制御信号に基づいて走査線を駆動する走査線駆動回路７０とを有し、半導体基板の一辺と画素回路との間で、該一辺側から順に、入力パッド部、高速シリアルインターフェース回路及びロジック回路が配置され、ロジック回路と画素回路との間に、データ線駆動回路及び走査線駆動回路の一方が配置される。
【選択図】図１

Description

本発明は、アクティブマトリクス基板、電気光学装置及び電子機器等に関する。

例えばアクティブマトリクス型液晶表示装置では、矩形ガラス基板であるアクティブマトリクス基板の長辺方向に沿って複数のゲート線（走査線）があり、基板の短辺方向に沿って複数のソース線（データ線）が設けられる。よって、長手方向に沿ってソース線と同数のデータ入力端子を設けて外付けの駆動ＩＣにより駆動されるか、あるいは基板の長手方向に沿った長辺を有する駆動ＩＣをガラス基板の配線上に配置せざるを得ない。このように、レイアウトの自由度がなかった。

アクティブマトリクス基板をガラス基板とせずに半導体基板を用いたＬＣＯＳ（Liquid
Crystal On Silicon）とし、画素と駆動回路とを同一基板に形成した反射型液晶表示装置も提供されている（特許文献１）。

特開２００３−１７７３８８号公報

特許文献１の図２でも、入出力端子パッド部は基板の長辺と平行に配置され、上述した自由度のないレイアウトを採用している。これとは異なり特許文献２の図１６では、入出力端子パッド部は基板の短辺と平行に配置されているが、入出力端子パッド部の全長は表示部（画素回路）の長辺よりも長く、基板が大型化している。

本発明の幾つかの態様は、画素回路、駆動回路及び高速シリアルインターフェース等を同一基板に形成して基板上での入力パッド部や各種回路のレイアウトの自由度を高め、しかも高速シリアルインターフェースを採用しながらも熱源による表示品質の低下を防止できるアクティブマトリクス基板、電気光学装置及び電子機器等を提供できる。

（１）本発明の一態様は、矩形の半導体基板上に、
複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記複数の走査線の各１本と前記複数のデータ線の各１本に各々が接続された複数の画素と、を含む画素回路と、
前記半導体基板の少なくとも一辺に沿って形成された複数のパッドを含む入力パッド部と、
前記入力パッド部の複数のパッドを介して入力された画像データ、制御信号及びクロック信号を含む差動信号をシングルエンド信号に変換し、前記画像データ及び前記制御信号をパラレル信号に変換する高速シリアルインターフェース回路と、
前記高速シリアルインターフェース回路からの前記画像データ、前記制御信号及び前記クロック信号に基づいて階調データを生成するロジック回路と、
前記ロジック回路からの前記階調データに基づいて、前記複数のデータ線を駆動するデータ線駆動回路と、
高速シリアルインターフェース回路からの前記制御信号に基づいて前記複数の走査線を駆動する走査線駆動回路と、
を有し、
前記半導体基板の少なくとも一辺と前記画素回路との間で、前記半導体基板の少なくとも一辺側から順に、前記入力パッド部、前記高速シリアルインターフェース回路及び前記ロジック回路が配置され、
前記ロジック回路と前記画素回路との間に、前記データ線駆動回路及び前記走査線駆動回路の一方が配置されるアクティブマトリクス基板に関する。

本発明の一態様では、インターフェースとして高速シリアルインターフェースを用いることで、入力パッド部に必要なパッド数はデータ線の本数よりも格段に少なくて済む。このため、入力パッド部の全長は画素回路の長辺よりも短くできる。それにより、入力パッド部を矩形の半導体基板の長辺に沿って常に配置する硬直化したレイアウトに限らず、半導体基板の任意の少なくとも一辺に配置しても基板の大型化を伴わないレイアウトが可能になり、レイアウトの自由度が広がる。

高速シリアルインターフェース回路は、例えば４００ＭＨｚ等で高速駆動とすると、受信回路１個あたりで数アンペアの差動信号が流れ、熱源として無視できなくなる。この熱源とり得る高速シリアルインターフェース回路を、画素回路から遠ざけて配置することができる。画素回路と高速シリアルインターフェース回路との間には、ロジック回路と、データ線駆動回路及び走査線駆動回路の一方とが介在するからである。それにより、熱源が与える電気光学素子の特性への悪影響を低減でき、表示品質の面内均一性を高めることができる。

（２）本発明の一態様では、前記半導体基板の少なくとも一辺は、前記半導体基板の短辺とすることができる。高速シリアルインターフェース回路を用いることで入力パッド部に必要なパッド数はデータ線の本数よりも格段に少なくなる結果、入力パッド部を半導体基板の短辺に沿って配置するレイアウトとしても、特許文献１の図１６とは異なり、基板の大型化を伴わない。

（３）本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記データ線駆動回路は、前記半導体基板の長辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の短辺と平行に配置され、前記ロジック回路は、前記ロジック回路と前記画素回路との間に配置される第１ロジック回路と、前記前記半導体基板の長辺と前記データ線駆動回路との間に配置される第２ロジック回路とを含むことができる。

第１ロジック回路は、半導体基板の短辺と平行に配置されるので、半導体基板の長辺と平行に配置される場合と比較すると、半導体基板の短辺と平行な方向（例えばＹ方向とする）での全長が短くなる分だけ、Ｙ方向と直交するＸ方向の寸法が大きくなる。ロジック回路を第１，第２ロジック回路の２つに分割することにより、第１ロジック回路のＸ方向の寸法を過度に大きくすることなく、熱源となる高速シリアルインターフェース回路をＸ方向にて画素回路から遠ざけることができる。

（４）本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、前記データ線駆動回路は、前記ロジック回路と隣接して前記半導体基板の短辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の長辺と平行に配置することができる。

このようなレイアウトでも、特許文献１の図１６とは異なり基板の大型化を伴わず、熱源となる高速シリアルインターフェース回路を画素回路から遠ざけることができる。

（５）本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、前記入力パッド部は第１，第２入力パッド部を含み、前記高速シリアルインターフェース回路は第１，第２高速シリアルインターフェース回路を含み、前記ロジック回路は第１，第２ロジック回路を含み、前記データ線駆動回路は第１，第２データ線駆動回路を含み、前記半導体基板の第１短辺と前記画素回路との間で、前記半導体基板の前記第１短辺側から順に、前記第１入力パッド部、前記第１高速シリアルインターフェース回路、前記第１ロジック回路及び前記第１データ線駆動回路が配置され、前記半導体基板の第２短辺と前記画素回路との間で、前記半導体基板の前記第２短辺側から順に、前記第２入力パッド部、前記第２高速シリアルインターフェース回路、前記第２ロジック回路及び前記第２データ線駆動回路が配置されても良い。

こうすると、熱源となる第１，第２高速シリアルインターフェース回路を、画素回路に対して分散配置できるので、画素回路に対して偏った熱源の影響を弱めることができる。

（６）本発明の一態様では、前記半導体基板の少なくとも一辺は、前記半導体基板の長辺とすることができる。この場合には、高速シリアルインターフェース回路を用いることで入力パッド部に必要なパッド数はデータ線の本数よりも格段に少なくなる利点をレイアウト上で生かすことができないが、数あるレイアウトの一つとして採用できる。このレイアウトでも、画素回路と高速シリアルインターフェース回路との間には、ロジック回路と、データ線駆動回路及び走査線駆動回路の一方とが介在する。よって、熱源が与える電気光学素子の特性への悪影響を低減でき、表示品質の面内均一性を高めることができる。

（７）本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記データ線駆動回路は、前記ロジック回路と隣接して前記半導体基板の長辺と平行に配置され、前記走査線駆動回路は、前記半導体基板の短辺と平行に配置することができる。このレイアウトも、数あるレイアウトの一つとして採用できる。また、熱源となる高速シリアルインターフェース回路と画素回路との間には、ロジック回路及びデータ線駆動回路が介在され、熱源となる高速シリアルインターフェース回路を画素回路から遠ざけることができる。

（８）本発明の一態様では、前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、前記入力パッド部は第１，第２入力パッド部を含み、前記高速シリアルインターフェース回路は第１，第２高速シリアルインターフェース回路を含み、前記ロジック回路は第１，第２ロジック回路を含み、前記データ線駆動回路は第１，第２データ線駆動回路を含み、前記半導体基板の第１長辺と前記画素回路との間に、前記半導体基板の前記第１長辺側から順に、前記第１入力パッド部、前記第１高速シリアルインターフェース回路、前記第１ロジック回路及び前記第１データ線駆動回路が配置され、前記半導体基板の第２長辺と前記画素回路との間に、前記半導体基板の前記第２長辺側から順に、前記第２入力パッド部、前記第２高速シリアルインターフェース回路、前記第２ロジック回路及び前記第２データ線駆動回路が配置されても良い。

この場合も、熱源となる第１，第２高速シリアルインターフェース回路を、画素回路に対して分散配置できるので、画素回路に対して偏った熱源の影響を弱めることができる。

（９）本発明の他の態様は、上述したアクティブマトリクス基板と、前記アクティブマトリクス基板の前記複数の画素と対向する共通電極を有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に配置される電気光学素子と、を有する電気光学装置を定義している。

（１０）本発明のさらに他の態様は、上述の電気光学装置を有する電子機器を定義している。

本発明の第１実施形態に係るアクティブマトリクス基板の回路レイアウトを示す概略平面図である。高速シリアルインターフェース回路の回路図である。高速シリアルインターフェース回路シリアル−パラレル変換を示すタイミングチャートである。ロジック回路及びデータ線駆動回路の回路図である。本発明の第２実施形態に係るアクティブマトリクス基板の回路レイアウトを示す概略平面図である。本発明の第３実施形態に係るアクティブマトリクス基板の回路レイアウトを示す概略平面図である。本発明の第４実施形態に係るアクティブマトリクス基板の回路レイアウトを示す概略平面図である。本発明の第５実施形態に係るアクティブマトリクス基板の回路レイアウトを示す概略平面図である。本発明の電気光学装置を概略的に示す組み立て分解図である。本発明の電子機器の一例であるプロジェクターのブロック図である。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．第１実施形態
１．１．アクティブマトリクス基板上のレイアウト
図１は、本発明の第１実施形態に係るアクティブマトリクス基板の概略平面図である。各種回路が形成されるアクティブマトリクス基板のベースはシリコン基板（広義には半導体基板）であり、シリコン基板１０上に画素回路２０と他の各種回路が形成される。シリコン基板１０は矩形に形成され、互いに平行な第１，第２長辺１２Ａ，１２Ｂと、互いに平行な第１，第２短辺１４Ａ，１４Ｂを輪郭線として有する。

シリコン基板１０上にて最大面積を占める画素回路２０も矩形に形成され、画素回路２０の長辺はシリコン基板１０の第１，第２長辺１２Ａ，１２Ｂと平行である。画素回路２０は、複数の走査線２２と、複数の走査線２２と交差する複数のデータ線２４と、複数の走査線２２の各１本と複数のデータ線２４の各１本に各々が接続された複数の画素２６とを含む。図１では、複数の走査線２２はシリコン基板１０の第１，第２長辺１２Ａ，１２Ｂと平行に配置され、複数のデータ線２４がシリコン基板１０の第１，第２短辺１４Ａ，１４Ｂと平行に配置されている。複数の画素２６は、薄膜トランジスタ（ＴＦＴ）等で形成される画素スイッチと、保持容量とを含むことができる。

シリコン基板１０には、画素回路２０の他に、画素回路２０駆動に必要な次の各種回路等が形成される。入力パッド部３０は、シリコン基板１０の少なくとも一辺例えば第１短辺１２Ａに沿って形成された複数のパッドを含む。高速シリアルインターフェース回路４０は、入力パッド部３０の複数のパッドを介して入力された差動信号をシングルエンド信号のパラレル信号に変換する。ロジック回路５０（図１では第１，第２ロジック回路５０Ａ，５０Ｂ）は、高速シリアルインターフェース回路からのデータに基づいて階調データを生成する。データ線駆動回路６０は、ロジック回路５０からの階調データに基づいて複数のデータ線２４を駆動する。走査線駆動回路７０（図１では第１，第２走査線駆動回路７０Ａ，７０Ｂ）は、高速シリアルインターフェース回路４０からの水平・垂直同期信号に基づいて複数の走査線２２を駆動する。

データ線駆動回路６０は、画素回路２０のＹ方向の例えば一端の第１長辺１２Ａ側にて、シリコン基板１０の第１長辺１２Ａと平行に配置される。シリコン基板１０の第１長辺１２Ａとデータ線駆動回路６０との間には、第２ロジック回路５０Ｂが配置される。走査線駆動回路７０は、シリコン基板１０の第１，第２短辺１４Ａ，１４Ｂと平行に配置され、図１では第１，第２走査線駆動回路７０Ａ，７０Ｂが画素回路２０のＸ方向での両側に配置されている。第１走査線駆動回路７０Ａは複数の走査線２２の一部を駆動し、第２走査線駆動回路７０Ｂは複数の走査線２２の他の一部を駆動する。

ここで、図１に示すレイアウトでは、シリコン基板１０の少なくとも一辺例えば第１短辺１４Ａと画素回路２０との間で、第１短辺１４Ａ側から順に、入力パッド部３０、高速シリアルインターフェース回路４０、第１ロジック回路５０Ａ及び第１走査線駆動回路７０Ａが配置されている。

このようなレイアウトによれば、次の効果を奏することができる。先ず、インターフェースとして高速シリアルインターフェース回路４０を用いることで、入力パッド部３０に必要なパッド数はデータ線２４の本数よりも格段に少なくて済むため、特許文献１の図１６とは異なり、入力パッド部３０の全長は画素回路２０の長辺よりも短くできる。このため、入力パッド部３０を図１に示すようにシリコン基板１０の第１短辺１４Ａと平行に配置しても、シリコン基板１０は大型化しない。それにより、特許文献１の図２に示す従来の多くの液晶表示装置のレイアウト以外の回路レイアウトが可能になり、レイアウトの自由度が広がる。

次に、シリコン基板１０上に画素回路２０の他に各種回路３０〜７０を搭載しながら、熱源となる高速シリアルインターフェース回路４０を画素回路２０から遠ざけて配置することができる。画素回路２０と高速シリアルインターフェース回路４０との間には、第１ロジック回路５０Ａと第１走査線駆動回路７０Ａが介在するからである。

ここで、アクティブマトリクス基板と対向基板との間に液晶を封入して形成される液晶表示装置（広義には電気光学装置）では、画素回路２０の領域に形成される表示画面の近くに発熱源が配置されると、発熱源に近い箇所にて液晶の応答速度が速くなる。液晶の応答速度が変わると色の見え方が異なり、面内での表示品質の均一性が損なわれる。本実施形態では、熱源となる高速シリアルインターフェース回路４０を画素回路２０から遠ざけて配置することで、表示品質の面内均一性を高めることができる。

しかも、図１のレイアウトによれば、第１ロジック回路５０Ａはシリコン基板１０の第１短辺１４Ａと平行に配置されるので、第１，第２長辺１２Ａ，１２Ｂと平行に配置される場合と比較すると、Ｙ方向の全長が短くなる分だけＸ方向の寸法が大きくなる。本実施形態では、ロジック回路５０を第１，第２ロジック回路５０Ａ，５０Ｂの２つに分割している。それにより、第１ロジック回路５０ＡのＸ方向の寸法を過度に大きくすることなく、熱源となる高速シリアルインターフェース回路４０を画素回路２０から遠ざけることができる。

次に、シリコン基板１０上に設けられる他の回路及びパッド等について説明する。先ず、画素回路２０のＹ方向にてデータ線駆動回路６０とは反対側に、テスト回路８０を設けることができる。さらに、シリコン基板１０上には複数のテストパッド８２が設けられる。テスト回路８０は、複数のデータ線２４を選択的に複数のテストパッド８２に接続して、例えばテスト信号を画素２６の保持容量に書き込み、それを読み出して検査するものである。

次に、シリコン基板１０の複数の箇所に、温度センサー８４を設けることができる。このアクティブマトリクス基板を用いたプロジェクターでは、ランプの光が熱源となり、上述した通り画質に悪影響を及ぼす。プロジェクターでは風量を変え、あるいは水冷のパワーを変えて熱を逃がしており、その調整のために画素周辺と熱源である高速シリアルインターフェース回路４０の近くにも温度センサー８４を設けている。

シリコン基板２１には、図示しない対向基板と接続するための複数の接続部８６が設けられる。この接続部８６は、シリコン基板１０に設けた例えばＡｌパッドであり、対向基板上に設けられる透明電極（ＩＴＯ）パッドとの間に銀の素材を用いて接続される。対向基板にはＩＴＯから成る共通電極（ＣＯＭ）が設けられる。この共通電極を、Ａｌパッド８６−Ａｕ（銀）−ＩＴＯパッドから成る銀点パッドを介して駆動するためのＣＯＭプリバッファー８８が、シリコン基板１０上に設けられている。

１．２．高速シリアルインターフェース回路
図２は、図１に示す高速シリアルインターフェース回路４０を概略的に示している。高速シリアルインターフェース回路４０では、高速シリアルバス及び入力パッド部３０を介して送られてきた３チャンネルの差動信号Ｄ０＋／Ｄ０−、Ｄ１＋／Ｄ１−、Ｄ２＋／Ｄ２−をレシーバー回路４２Ａ〜４２Ｃでシングルエンドの出力信号に変換し、さらにシリアル／パラレル変換回路４４でパラレル信号に変換する。クロック受信用のレシーバー回路４２Ｄは、差動信号ＣＬＫ＋／ＣＬＬ−をシングルエンドの出力信号に変換してＰＬＬ回路４６に出力する。

ここで、図示しない送信側の高速シリアルインターフェース回路では、例えばＲ，Ｇ，Ｂの３色に対応する画像データＴＸ＿Ｒ、ＴＸ＿Ｇ、ＴＸ＿Ｂと、垂直同期信号ＴＸ＿ＶＳと、水平同期信号ＴＸ＿ＨＳと、データイネーブル信号ＴＸ＿ＤＥと、をシリアルデータに変換した後、トランスミッター回路で３チャンネルの差動信号Ｄ０＋／Ｄ０−、Ｄ１＋／Ｄ１−、Ｄ２＋／Ｄ２−、として出力する。なお、垂直同期信号ＴＸ＿ＶＳと、水平同期信号ＴＸ＿ＨＳと、データイネーブル信号ＴＸ＿ＤＥ等を制御信号と称する。また、クロック信号ＴＸ＿ＰＣＬＫは、トランスミッター回路から差動信号ＣＬＫ＋／ＣＬＫ−として出力される。

よって、図２に示す受信側の高速シリアルインターフェース回路４０でも、送信側データに対応する画像データＲＸ＿Ｒ、ＲＸ＿Ｇ、ＲＸ＿Ｂと、垂直同期信号ＲＸ＿ＶＳと、水平同期信号ＲＸ＿ＨＳと、データイネーブル信号ＲＸ＿ＤＥと、クロック信号ＴＸ＿ＰＣＬＫとを出力することができる。

図３に、入力パッド部３０を介してレシーバー回路４２Ａ〜４２Ｂに入力される差動信号の構成と、ＰＬＬ回路４４で生成される多相クロックの一例を示す。差動信号Ｄ０によって、クロック信号ＣＬＫの１周期の期間に、Ｒ７〜Ｒ０、ＶＳ、ＣＰからなる１０ｂｉｔのデータが送られるが、これらのデータは、多相クロックＣＬＫ０〜ＣＬＫ９（ＣＬＫ３〜ＣＬＫ８は図示していない）の立ち上がりエッジＥＧ０〜ＥＧ９（ＥＧ３〜ＥＧ８は図示していない）に同期して、シリアル／パラレル変換回路４４でパラレル信号に変換される。また、ＰＬＬ回路４６からはクロック信号ＲＸ＿ＰＣＬＫが出力される。

高速シリアルインターフェース回路４０からの画像データＲＸ＿Ｒ、ＲＸ＿Ｇ、ＲＸ＿Ｂと、データイネーブル信号ＲＸ＿ＤＥと、水平同期信号ＲＸ＿ＨＳと、クロック信号ＲＸ＿ＰＣＬＫは、ロジック回路５０（第１，第２ロジック回路５０Ａ，５０Ｂ）に入力され。高速シリアルインターフェース回路４０からの水平同期信号ＲＸ＿ＨＳと、垂直同期信号ＲＸ＿ＶＳとは、走査線駆回路７０（第１，第２走査線駆動回路７０Ａ，７０Ｂ）に入力される。

１．３．ロジック回路及びデータ線駆動回路
図４に、図１のロジック回路５０及びデータ線駆動回路６０の構成例を示す。ロジック回路５０は、例えば、シフトレジスター５１、ラインラッチ５２、５３、多重化回路５４及びマルチプレクス駆動制御部５５を含んでいる。ロジック回路５０はロジック信号を出力するものである。ロジック信号に基づいて動作するデータ線駆動回路６０は、例えば、基準電圧発生回路６１、ＤＡＣ６２（データ電圧生成回路）、データ線駆動バッファー６３を含んでいる。

シフトレジスター５１は、クロック信号ＲＸ＿ＣＬＫに同期して隣接するフリップフロップにデータイネーブル信号ＲＸ＿ＤＥを順次シフトする。

ラインラッチ５２には、例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（階調データ）ＲＸ＿Ｒ、ＲＸ＿Ｇ、ＲＸ＿Ｂが入力される。ラインラッチ５２は、この階調データを、シフトレジスター５１で順次シフトされたデータイネーブル信号ＲＸ＿ＤＥに同期してラッチする。

ラインラッチ５３は、高速シリアルインターフェース回路４０から供給される水平同期信号ＲＸ＿ＨＳに同期して、ラインラッチ５２でラッチされた１水平走査単位の階調データをラッチする。

多重化回路５４は、ラインラッチ５３において各データ線に対応してラッチされた３本のデータ線分の階調データを時分割多重する。

マルチプレクス駆動制御部５５は、データ電圧供給線の時分割タイミングを規定するマルチプレクス制御信号を生成し、１水平走査期間内に、マルチプレクス制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬを順番にアクティブにする。多重化回路５４は、マルチプレクス制御信号に基づいて、階調電圧を時分割でデータ電圧供給線に供給するように多重化を行う。なお、マルチプレクス制御信号は、液晶パネルのデマルチプレクサーにも供給される。

基準電圧発生回路６１は、例えば６４種類の基準電圧を生成する。基準電圧発生回路６１によって生成された６４種類の基準電圧は、ＤＡＣ６２に供給される。

ＤＡＣ６２は、多重化回路５４からのデジタルの階調データに基づいて、基準電圧発生回路６１からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を各データ線に出力する。

データ線駆動バッファー６３は、複数のデータ線２４毎に設けられたボルテージフォロワ接続の演算増幅器ＯＰＣが、ＤＡＣ６２からのデータ電圧をバッファリングしてデータ線２４に出力し、データ線２４を駆動する。

なお、ロジック回路５０を構成する各回路５１〜５５を２分割して、信号上流側の回路を第１ロジック回路５０Ａとし、信号下流側の回路を第２ロジック回路５０Ｂとすることができる。

あるいは、ロジック回路５０を、高速シリアルインターフェース回路４０からのデータをマルチ数分または出力の奇数と偶数とに分けてデータ伝送する第１ロジック回路５０Ａと、図４に示す各回路５１〜５５から成る第２ロジック回路５０Ｂとに分割しても良い。

２．第２実施形態
図５は、本発明の第２実施形態に係るアクティブマトリクス基板の概略平面図である。図５は、図１とは異なり、複数の走査線２２はシリコン基板１０の第１，第２短辺１４Ａ，１４Ｂと平行に配置され、複数のデータ線２４がシリコン基板１０の第１，第２長短辺１２Ａ，１２Ｂと平行に配置されている。

このために、ロジック回路５０は図１のように第１，第２ロジック回路５０Ａ，５０Ｂに分割されずに、シリコン基板１０の短辺１４Ａと平行に配置されている。データ線駆動回路６０は、シリコン基板１０の第１短辺１４Ａと平行に、画素回路２０とロジック回路５０との間に配置されている。また、第１，第２走査線駆動回路７０Ａ，７０Ｂは、シリコン基板１０の第１，第２長辺１２Ａ，１２Ｂと平行に、画素回路２０のＹ方向での両側に配置されている。テスト回路８０は、シリコン基板１０の第２短辺１４Ｂと平行に、画素回路２０のＸ方向にてデータ線駆動回路６０とは反対側に配置されている。

図５に示す第２実施形態でも、図１に示す第１実施形態と同様な効果を奏することができる。つまり、高速シリアルインターフェース回路４０を用いることで、パッド数を削減した入力パッド部３０をシリコン基板１０の第１短辺１４Ａに沿って配置するレイアウトを採用できる。

また、熱源となる高速シリアルインターフェース回路４０と画素回路２０との間には、ロジック回路５０及びデータ線駆動回路６０が介在され、熱源となる高速シリアルインターフェース回路４０を画素回路２０から遠ざけることができる。ただし、ロジック回路５０が分割されないので、シリコン基板１０のＸ方向の寸法は、図１よりも拡大する。

なお、図５において走査線駆動回路７０を第１，第２走査線駆動回路７０Ａ，７０Ｂに分割しなくても良い。図１とは異なり走査線駆動回路７０をシリコン基板１０の第１，第２長辺と平行に配置できる結果、走査線駆動回路７０の全長を長くでき、片側にのみ配置で切るからである。また、走査線２２の寸法が短くなるので、片側にのみ走査線駆動回路７０を配置しても、寄生抵抗などに起因した信号波形の劣化は生じ難い。

３．第３実施形態
図６は、本発明の第３実施形態を示している。図６は、図５に示す入力パッド部３０を第１，第２入力パッド部３０Ａ，３０Ｂに分割し、高速シリアルインターフェース回路４０を第１，第２高速シリアルインターフェース回路４０Ａ，４０Ｂに分割し、ロジック回路５０を、第１，第２ロジック回路５０Ａ，５０Ｂに分割し、データ線駆動回路６０を第１，第２データ線駆動回路６０Ａ，６０Ｂに分割している。

第１入力パッド部３０Ａ、第１高速シリアルインターフェース回路４０Ａ、第１ロジック回路５０Ａ及び第１データ線駆動回路６０Ａは、図２及び図４に示す回路によって複数のデータ線２４の一部を駆動する。第２入力パッド部３０Ａ、第２高速シリアルインターフェース回路４０Ｂ、第２ロジック回路５０Ｂ及び第２データ線駆動回路６０Ｂは、図２及び図４に示す回路によって複数のデータ線２４の他の一部を駆動する。

そして、シリコン基板１０の第１短辺１４Ａと画素回路２０との間に、シリコン基板１０の第１短辺１４Ａ側から順に、第１入力パッド部３０Ａ、第１高速シリアルインターフェース回路４０Ａ、第１ロジック回路５０Ａ及び第１データ線駆動回路６０Ａが配置される。

同様に、シリコン基板１０の第２短辺１４Ｂと画素回路２０との間に、シリコン基板１０の第２短辺１４Ｂ側から順に、第２入力パッド部３０Ｂ、第２高速シリアルインターフェース回路４０Ｂ、第２ロジック回路５０Ｂ及び第２データ線駆動回路６０Ｂが配置される。

こうすると、熱源となる第１，第２高速シリアルインターフェース回路４０Ａ，４０Ｂを、画素回路２０を中心として線対称で分散配置できるので、画素回路２０に対して偏った熱源の影響を弱めることができる。しかも、第１，第２高速シリアルインターフェース回路４０Ａ，４０Ｂにより分割された熱源は、それぞれ介在する回路５０Ａ及び６０Ａ、または５０Ｂ及び６０Ｂにより、画素回路２０から遠ざけられる。なお、図６においても、図５と同じ理由により、走査線駆動回路７０を第１，第２走査線駆動回路７０Ａ，７０Ｂに分割しなくても良い。

４．第４実施形態
図７は、本発明の第４実施形態を示している。図７では、複数の走査線２２はシリコン基板１０の第１，第２長辺１２Ａ，１２Ｂと平行に配置され、複数のデータ線２４がシリコン基板１０の第１，第２短辺１４Ａ，１４Ｂと平行に配置されている。この点で、図７は図１と同様であり、図５及び図６とは異なる。

図７が図１と異なる点は、入力パッド部３０の複数のパッドが配列される方向が、図１のように第１短辺１４Ａと平行ではなく、第１長辺１２Ａと平行である点である。従って、図７では、シリコン基板１０の第１長辺１２Ａと画素回路２０との間で、第１長辺１２Ａ側から順に、入力パッド部３０、高速シリアルインターフェース回路４０、ロジック回路５０及びデータ線駆動回路６０が配置されている。

この場合も、高速シリアルインターフェース回路４０を用いることで入力パッド部３０のパッド数を削減できる。ただし、第１〜第３実施形態のように入力パッド部３０を第１短辺１４Ａに沿って配置するレイアウトは、図７では採用されていない。しかし、第１〜第４実施形態のように多くのバリエーションで回路レイアウトが実現できたのは、シリコン基板１０上に高速シリアルインターフェース回路４０を形成したことに起因している。

図７の実施形態でも、熱源となる高速シリアルインターフェース回路４０と画素回路２０との間には、ロジック回路５０及びデータ線駆動回路６０が介在され、熱源となる高速シリアルインターフェース回路４０を画素回路２０から遠ざけることができる。

５．第５実施形態
図８は、本発明の第５実施形態を示している。図８では、図７に示す入力パッド部３０を第１，第２入力パッド部３０Ａ，３０Ｂに分割し、高速シリアルインターフェース回路４０を第１，第２高速シリアルインターフェース回路４０Ａ，４０Ｂに分割し、ロジック回路５０を、第１，第２ロジック回路５０Ａ，５０Ｂに分割し、データ線駆動回路６０を第１，第２データ線駆動回路６０Ａ，６０Ｂに分割している。第１ロジック回路５０Ａはさらに、第１−１ロジック回路５０Ａ−１と第１−２ロジック回路５０Ａ−２に分割され、第２ロジック回路５０Ｂはさらに、第２−１ロジック回路５０Ｂ−１と第２−２ロジック回路５０Ｂ−２に分割されている。また、テスト回路８０も、第１，第２テスト回路８０Ａ，８０Ｂに分割されている。

そして、シリコン基板１０の第１長辺１２Ａと画素回路２０との間に、第１長辺１２Ａ側から順に、第１入力パッド部３０Ａ、第１高速シリアルインターフェース回路４０Ａ、第１ロジック回路５０Ａ（第１−１ロジック回路５０Ａ−１）及び第１データ線駆動回路６０Ａが配置される。第１ロジック回路５０Ａが第１−１ロジック回路５０Ａ−１と第１−２ロジック回路５０Ａ−２に分割される場合には、第１−２ロジック回路５０Ａ−２は、第１高速シリアルインターフェース回路４０ＡとＸ方向にて隣接して配置できる。第１テスト回路８０Ａは、第１データ線駆動回路６０ＡとＸ方向にて隣接して配置することができる。

また、シリコン基板１０の第２長辺１２Ｂと画素回路２０との間に、第２長辺１２Ｂ側から順に、第２入力パッド部３０Ｂ、第２高速シリアルインターフェース回路４０Ｂ、第２ロジック回路５０Ｂ（第２−１ロジック回路５０Ｂ−１）及び第２データ線駆動回路６０Ｂが配置される。第２ロジック回路５０Ｂが第２−１ロジック回路５０Ｂ−１と第２−２ロジック回路５０Ｂ−２に分割される場合には、第２−２ロジック回路５０Ｂ−２は、第２高速シリアルインターフェース回路４０ＢとＸ方向にて隣接して配置できる。第２テスト回路８０Ｂは、第２データ線駆動回路６０ＢとＸ方向にて隣接して配置することができる。

第５実施形態によれば、第４実施形態の効果を奏することができる上に、第３実施形態の効果も奏することができる。つまり、熱源となる第１，第２高速シリアルインターフェース回路４０Ａ，４０Ｂを、画素回路２０を中心として線対称で分散配置できるので、画素回路２０に対して偏った熱源の影響を弱めることができる。しかも、第１，第２高速シリアルインターフェース回路４０Ａ，４０Ｂにより分割された熱源は、それぞれ介在する回路５０Ａ（５０Ａ−１）及び６０Ａ、または５０Ｂ（５０Ｂ−１）及び６０Ｂにより、画素回路２０から遠ざけられる。

６．電気光学装置
電気光学装置である液晶表示装置１００は、図９に示すアクティブマトリクス基板１１０と、アクティブマトリクス基板１１０の複数の画素２６を含む画素回路２０と対向する共通電極（図示せず）を有する対向基板１２０とを含む。２つの基板１１０，１２０を、例えば図示しないスペーサーを介して対向配置し、２つの基板１１０，１２０間に液晶（電気光学素子）を封入して、液晶表示装置１００が形成される。

２つの基板１１０，１２０は、アクティブマトリクス基板１１０に設けられた複数のＡｌパッド８６と、対向基板１２０側のＩＴＯパッドとを銀素材で接続した銀点パッドを介して電気的に接続される。

それにより、図１等に示すＣＯＭ駆動バッファー８８が複数の銀点パッドを介して、対向基板１２０に形成された共通電極ＣＯＭを駆動できる。

７．電子機器
図１０のプロジェクター２００は、ライトバルブとして機能する液晶表示装置１００を含んで構成される。液晶表示装置１００は、大別して液晶パネル１１２とその駆動回路１１４を含む。プロジェクター２００は、液晶表示装置１００に加えて、表示情報出力源２１０、表示情報処理回路２２０、クロック発生回路２３０及び電源回路２４０を含んで構成される。表示情報出力源２１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリー、画像信号を同調して出力する同調回路等を含み、クロック発生回路２３０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路２２０に出力する。表示情報処理回路２２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示情報処理回路２２０は、上述した送信側の高速シリアルインターフェース回路を含み、シリアルバスを介して、画像データやクロック等を差動信号として液晶表示装置１００に伝送する。電源回路２４０は、上述の各回路に電力を供給する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できる。例えば、データ信号線及び走査信号線の駆動方式は、図２及び図３に示す画像データ、制御信号及びクロック信号に基づいて駆動するものに限らない。例えば特開２００７−１４８４１７号公報、特開２００１−１００７０７号公報または特願２０１０−２０２１７２号に記載された等間隔サブフレーム駆動方式を採用し、その駆動に必要な画像データ、制御信号及びクロック信号差動信号として入力するものであっても良い。

１０半導体基板、１２Ａ，１２Ｂ長辺、１４Ａ，１４Ｂ短辺、２０画素回路、３０入力パッド部、３０Ａ，３０Ｂ第１，第２入力パッド部、４０高速シリアルインターフェース回路、４０Ａ，４０Ｂ第１，第２高速シリアルインターフェース回路、５０ロジック回路、５０Ａ，５０Ｂ第１，第２ロジック回路、６０データ線駆動回路、６０Ａ，６０Ｂ第１，第２データ線駆動回路、７０走査線駆動回路、７０Ａ，７０Ｂ第１，第２走査線駆動回路、８０テスト回路、８０Ａ，８０Ｂ第１，第２テスト回路

Claims

矩形の半導体基板上に、
複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記複数の走査線の各１本と前記複数のデータ線の各１本に各々が接続された複数の画素と、を含む画素回路と、
前記半導体基板の少なくとも一辺に沿って形成された複数のパッドを含む入力パッド部と、
前記入力パッド部の複数のパッドを介して入力された画像データ、制御信号及びクロック信号を含む差動信号をシングルエンド信号に変換し、前記画像データ及び前記制御信号をパラレル信号に変換する高速シリアルインターフェース回路と、
前記高速シリアルインターフェース回路からの前記画像データ、前記制御信号及び前記クロック信号に基づいて階調データを生成するロジック回路と、
前記ロジック回路からの前記階調データに基づいて、前記複数のデータ線を駆動するデータ線駆動回路と、
高速シリアルインターフェース回路からの前記制御信号に基づいて前記複数の走査線を駆動する走査線駆動回路と、
を有し、
前記半導体基板の少なくとも一辺と前記画素回路との間で、前記半導体基板の少なくとも一辺側から順に、前記入力パッド部、前記高速シリアルインターフェース回路及び前記ロジック回路が配置され、
前記ロジック回路と前記画素回路との間に、前記データ線駆動回路及び前記走査線駆動回路の一方が配置されることを特徴とするアクティブマトリクス基板。
請求項１において、
前記半導体基板の少なくとも一辺は、前記半導体基板の短辺であることを特徴とするアクティブマトリクス基板。
請求項２において、
前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、
前記データ線駆動回路は、前記半導体基板の長辺と平行に配置され、
前記走査線駆動回路は、前記半導体基板の短辺と平行に配置され、
前記ロジック回路は、前記ロジック回路と前記画素回路との間に配置される第１ロジック回路と、前記前記半導体基板の長辺と前記データ線駆動回路との間に配置される第２ロジック回路とを含むことを特徴とするアクティブマトリクス基板。
請求項２において、
前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、
前記データ線駆動回路は、前記画素回路と前記ロジック回路との間に前記半導体基板の短辺と平行に配置され、
前記走査線駆動回路は、前記半導体基板の長辺と平行に配置されることを特徴とするアクティブマトリクス基板。
請求項２において、
前記画素回路は、前記複数の走査線が前記半導体基板の短辺と平行に配置され、前記複数のデータ線が前記半導体基板の長辺と平行に配置され、
前記入力パッド部は第１，第２入力パッド部を含み、前記高速シリアルインターフェース回路は第１，第２高速シリアルインターフェース回路を含み、前記ロジック回路は第１，第２ロジック回路を含み、前記データ線駆動回路は第１，第２データ線駆動回路を含み、
前記半導体基板の第１短辺と前記画素回路との間で、前記半導体基板の前記第１短辺側から順に、前記第１入力パッド部、前記第１高速シリアルインターフェース回路、前記第１ロジック回路及び前記第１データ線駆動回路が配置され、
前記半導体基板の第２短辺と前記画素回路との間で、前記半導体基板の前記第２短辺側から順に、前記第２入力パッド部、前記第２高速シリアルインターフェース回路、前記第２ロジック回路及び前記第２データ線駆動回路が配置されることを特徴とするアクティブマトリクス基板。
請求項１において、
前記半導体基板の少なくとも一辺は、前記半導体基板の長辺であることを特徴とするアクティブマトリクス基板。
請求項６において、
前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、
前記データ線駆動回路は、前記画素回路と前記ロジック回路との間に前記半導体基板の長辺と平行に配置され、
前記走査線駆動回路は、前記半導体基板の短辺と平行に配置されることを特徴とするアクティブマトリクス基板。
請求項６において、
前記画素回路は、前記複数の走査線が前記半導体基板の長辺と平行に配置され、前記複数のデータ線が前記半導体基板の短辺と平行に配置され、
前記入力パッド部は第１，第２入力パッド部を含み、前記高速シリアルインターフェース回路は第１，第２高速シリアルインターフェース回路を含み、前記ロジック回路は第１，第２ロジック回路を含み、前記データ線駆動回路は第１，第２データ線駆動回路を含み、
前記半導体基板の第１長辺と前記画素回路との間に、前記半導体基板の前記第１長辺側から順に、前記第１入力パッド部、前記第１高速シリアルインターフェース回路、前記第１ロジック回路及び前記第１データ線駆動回路が配置され、
前記半導体基板の第２長辺と前記画素回路との間に、前記半導体基板の前記第２長辺側から順に、前記第２入力パッド部、前記第２高速シリアルインターフェース回路、前記第２ロジック回路及び前記第２データ線駆動回路が配置されることを特徴とするアクティブマトリクス基板。
請求項１乃至８のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板の前記複数の画素と対向する共通電極を有する対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に配置される電気光学素子と、
を有することを特徴とする電気光学装置。
請求項９に記載の電気光学装置を有することを特徴とする電子機器。