JP2007127769A - 半導体集積回路 - Google Patents

Abstract

【課題】パーシャルモード時において消費電力を低減することが可能な半導体集積回路を提供する。
【解決手段】Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分がそれぞれ６ビットのデータで構成される１つの画素データを格納するための画素データ格納部は、１８個のメモリセルＣＥＬＬ１〜ＣＥＬＬ１８を有する。メモリセルＣＥＬＬ１〜ＣＥＬＬ３は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のそれぞれのＭＳＢを格納する。メモリセルＣＥＬＬ４〜ＣＥＬＬ１８は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のそれぞれのＭＳＢ以外の下位ビットデータを格納する。メモリセルＣＥＬＬ１〜ＣＥＬＬ３は、通常動作モード又はパーシャルモードにおいて読み出され、メモリセルＣＥＬＬ４〜ＣＥＬＬ１８は、通常動作モードにおいて読み出される。
【選択図】図４

Description

本発明は、画像データを格納することが可能な半導体集積回路に関し、特に、省電力動作モードを有する半導体集積回路に関する。

ＬＣＤ等の表示デバイスを駆動するためのドライバＩＣにおいては、ＣＰＵ（central processing unit）から入力される画像データを一時的に記憶するために、ＳＲＡＭ（static random access memory）メモリセルを内蔵したタイプのものが存在する。このような従来のドライバＩＣについて、図１１〜図１２を参照しながら説明する。なお、ここでは、１つの画像データは、２４０行×３２０列の画素データによって構成され、１つの画素データは、Ｒ（赤）成分の６ビット、Ｇ（緑）成分の６ビット、Ｂ（青）成分の６ビットの計１８ビットで構成されるものとする。

図１１は、従来のドライバＩＣの画像データ記憶部の概要を示す図である。図１１に示すように、画像データ記憶部６０は、コントロール回路６１と、行（row）デコーダ６２と、列（column）デコーダ６３と、書込み回路６４と、記憶部６５と、出力回路６６とを具備する。記憶部６５は、１つの画像データを構成する２４０行×３２０列の画素データを格納するため、２４０行×３２０列のマトリクス状に配列された２４０×３２０個の画素データ格納部ＳＴ４（１，１）〜ＳＴ４（３２０，２４０）を含んでいる。

コントロール回路６１は、外部のＣＰＵ（図示せず）の制御下で、行デコーダ６２、列デコーダ６３、書込み回路６４を制御する。行デコーダ６２は、画素データ格納部ＳＴ４（１，１）〜ＳＴ４（３２０，２４０）の所望の行を選択する。列デコーダ６３は、画素データ格納部ＳＴ４（１，１）〜ＳＴ４（３２０，２４０）の所望の列を選択する。書込み回路６４は、外部から供給される画素データを画素データ格納部ＳＴ４（１，１）〜ＳＴ４（３２０，２４０）の所望の行に書き込む。出力回路６６は、画素データ格納部ＳＴ４（１，１）〜ＳＴ４（３２０，２４０）の所望の行に格納されている画素データを読み出してセグメント信号出力回路（図示せず）に出力する。

図１２は、１つの画素データ格納部を示す図である。図１２に示すように、画素データ格納部は、１つの画素データを構成する計１８ビットのデータを格納するため、１８個のＳＲＡＭメモリセルＣＥＬＬ１０１〜ＣＥＬＬ１１８を含んでいる。メモリセルＣＥＬＬ１０１〜ＣＥＬＬ１０６は、Ｒ（赤）成分の６ビットのデータを格納し、メモリセルＣＥＬＬ１０７〜１１２は、Ｇ（緑）成分の６ビットのデータを格納し、メモリセルＣＥＬＬ１１３〜１１８は、Ｂ（青）成分の６ビットのデータを格納する。メモリセルＣＥＬＬ１０１〜ＣＥＬＬ１１８は、行選択線ＳＬ１１を介して行デコーダ６２により選択される。

画素データの画素データ格納部への書込みは、行デコーダ６２及び／又は列デコーダ６３により所望の行及び／又は列を選択し、書込み回路６４から画素データを供給することで実現される。同様に、画素データの画素データ格納部からの読出しは、行デコーダ６２及び／又は列デコーダ６３により所望の行及び／又は列を選択することで実現される。

ところで、近年、ＬＣＤは、携帯電話装置等の携帯機器に搭載されるようになってきている。ＬＣＤを搭載している携帯電話装置は、バッテリの電力消費を低減するため、パーシャルモードと呼ばれる省電力動作モードを有することが多い。パーシャルモードとは、一般に、ＬＣＤの各画素を減色表示するモードをいう。なお、減色表示を伴い又は減色表示を伴わずに、ＬＣＤの一部の画素のみを駆動するモードがパーシャルモードと呼ばれることもある。

パーシャルモードの一例として、上記のように１つの画素データがＲ（赤）成分の６ビット、Ｇ（緑）成分の６ビット、Ｂ（青）成分の６ビットの計１８ビットで構成されている場合、Ｒ（赤）成分のＭＳＢ（most significant bit）、Ｇ（緑）成分のＭＳＢ、Ｂ（青）成分のＭＳＢの計３ビットで１つの画素の表示が行われる場合がある。この場合、ＬＣＤドライバＩＣの駆動信号出力回路は、１画素当たり３ビット分のデータを出力すれば足りる。しかしながら、従来のＬＣＤドライバＩＣにおいては、図１２に示すように、１画素当たり１８個のメモリセルＣＥＬＬ１０１〜ＣＥＬＬ１１８が全て選択されてしまう。そのため、メモリセル１８個分のビットラインのプリチャージと、メモリセル１８個分のデータの読出し（プリチャージされたビットラインのディスチャージを伴う）とが行われ、無駄な電力が消費されてしまっていた。

ところで、下記の特許文献１には、互いに直交して配置される複数本の信号線及び走査線と、この信号線と走査線との交点近傍にスイッチング素子を介して配置される画素電極とを備えたアレイ基板と、アレイ基板と光変調層を挟んで配された対向基板と、を含んだ表示セルと、信号線に接続され、画像信号を供給する信号線駆動回路と、走査線に接続され、スイッチング素子をＯＮ状態にして画像信号を画素電極に書き込むゲート信号を供給する走査線駆動回路と、対向基板に対向電圧を供給する対向電圧駆動回路と、を有する平面表示装置において、表示セルの表示状態が画像の表示領域と非表示領域とよりなる場合に、走査線駆動回路は、表示領域に属するゲート線へゲート信号を供給し、非表示領域に属する少なくとも一部のゲート線は所定の電圧状態に固定することを特徴する平面表示装置が掲載されている。

この平面表示装置によれば、パーシャル表示を行う場合に消費電力を極力少なくすることができる。しかしながら、特許文献１におけるパーシャル表示とは、減色表示を伴わずに一部の画素のみを駆動するものであり、減色表示に関するものではない。

特開２００２−９９２６２号公報（第１頁、図１）

そこで、上記の点に鑑み、本発明は、パーシャルモード時において消費電力を低減することが可能な半導体集積回路を提供することを目的とする。

以上の課題を解決するため、本発明に係る半導体集積回路は、１つの画像データを構成するＩ行Ｊ列（Ｉ，Ｊは自然数）の画素データを格納するためにＩ行Ｋ列（Ｋは、Ｊ以下の自然数）に配列された（Ｉ×Ｋ）個の画素データ格納部を具備する半導体集積回路であって、画素データ格納部が、画素データを構成する複数のビットデータの内の所定のビットデータを格納し、通常動作モード又は省電力動作モードにおいて読み出される第１群のメモリセルと、画素データを構成する複数のビットデータの内の所定のビットデータ以外のビットデータを格納し、通常動作モードにおいて読み出され、省電力動作モードにおいて読み出されない第２群のメモリセルと、を含む。

この半導体集積回路において、Ｉ行Ｋ列（Ｋ＝Ｊ）に配列された（Ｉ×Ｋ）個の画素データ格納部を具備し、画素データが、第１〜第Ｌ（Ｌは、自然数）の色成分にそれぞれ対応する第１〜第Ｌ群のビットデータによって構成されており、第１群のメモリセルが、第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータを格納し、第２群のメモリセルが、第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータ以外の下位ビットデータを格納するようにしても良い。さらに、第１群のメモリセルが連続して配置されているとともに、第２群のメモリセルが連続して配置されているようにしても良い。また、第１群のメモリセルが、第１〜第Ｌ群のビットデータのそれぞれのＭＳＢ（most significant bit）データを格納し、第２群のメモリセルが、第１〜第Ｌ群のビットデータのそれぞれのＭＳＢデータ以外の下位ビットデータを格納するようにしても良い。

また、Ｉ行Ｋ列（Ｋ＜Ｊ）に配列された（Ｉ×Ｋ）個の画素データ格納部を具備し、画素データが、第１〜第Ｌ（Ｌは、自然数）の色成分にそれぞれ対応する第１〜第Ｌ群のビットデータによって構成されており、第１群のメモリセルが、Ｉ行Ｊ列の画素データの中の同一行内において連続するＭ個（Ｍは、２以上の整数）の画素データに含まれている第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータを格納し、第２群のメモリセルが、Ｍ個の画素データに含まれている第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータ以外の下位ビットデータを格納するようにしても良い。

また、Ｉ行Ｋ列（Ｋ＝Ｊ／Ｍ）に配列された（Ｉ×Ｋ）個の画素データ格納部を具備するようにしても良い。
また、第１群のメモリセルが連続して配置されているとともに、第２群のメモリセルが連続して配置されているようにしても良い。

また、第１群のメモリセルが、Ｍ個の画素データに含まれている第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータを色成分ごとに格納するとともに、第２群のメモリセルが、Ｍ個の画素データに含まれている第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータ以外の下位ビットデータを色成分ごとに格納するようにしても良い。
また、第１群のメモリセルが、Ｍ個の画素データに含まれている第１〜第Ｌ群のビットデータのそれぞれのＭＳＢデータを格納し、第２群のメモリセルが、Ｍ個の画素データに含まれている第１〜第Ｌ群のビットデータのそれぞれのＭＳＢデータ以外の下位ビットデータを格納するようにしても良い。

また、画素データが、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の色成分にそれぞれ対応する第１〜第３群のビットデータによって構成されているようにしても良い。

また、Ｉ行Ｋ列に配列された画素データ格納部の各行内の第１群のメモリセルを選択するためのＩ本の第１群の行選択線と、Ｉ行Ｋ列に配列された画素データ格納部の各行内の第２群のメモリセルを選択するためのＩ本の第２群の行選択線と、通常動作モード又は省電力動作モードにおいて、第１群の行選択線の内のＩ行Ｋ列に配列された画素データ格納部の所望の行に接続された行選択線を活性化する第１の行デコーダと、通常動作モードにおいて、第２群の行選択線の内のＩ行Ｋ列に配列された画素データ格納部の所望の行に接続された行選択線を活性化する第２の行デコーダとを更に具備するようにしても良い。

また、Ｉ行Ｋ列に配列された画素データ格納部の各行を選択するためのＩ本のメイン行選択線と、通常動作モード及び／又は省電力動作モードにおいて、Ｉ本のメイン行選択線の内のＩ行Ｋ列に配列された画素データ格納部の所望の行に接続されたメイン行選択線を活性化するメイン行デコーダと、を更に具備し、画素データ格納部が、第１群のメモリセルを選択するための第１のサブ行選択線と、第２群のメモリセルを選択するための第２のサブ行選択線と、通常動作モード又は省電力動作モードにおいて、メイン行選択線が活性化された場合に第１のサブ行選択線を活性化する第１のサブ行デコーダと、通常動作モードにおいて、メイン行選択線が活性化された場合に第２のサブ行選択線を活性化する第２のサブ行デコーダと、を更に含むようにしても良い。

以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路を用いたＬＣＤモジュールを示す図である。図１に示すように、このＬＣＤモジュールは、ドライバＩＣ１０と、上部パネル２０と、ガラス基板３０とを含んでいる。ＬＣＤパネルは、ガラス基板３０と上部パネル２０との間に、液晶材料を挟み込んで構成される。

ＬＣＤパネルは、セグメント方向において複数のセグメント領域Ｓ１〜Ｓ３２０を有し、コモン方向においても複数のコモン領域Ｃ１〜Ｃ２４０を有している。ここで、１つのセグメント領域と１つのコモン領域を特定することにより、１つの画素（ドット）が特定される。本実施形態においては、ＬＣＤパネルが、３２０個のセグメント領域と２４０個のコモン領域を有するものとする。この場合には、ＬＣＤパネルは、３２０×２４０個の画素を有する（ＱＶＧＡ（quarter video graphics array）と呼ばれる）こととなる。

ガラス基板３０上には、透明なセグメント配線ＬＳ１〜ＬＳ３２０とコモン配線ＬＣ１〜ＬＣ２４０とが形成されている。セグメント配線ＬＳ１〜ＬＳ３２０の一端は、ＬＣＤパネルのセグメント領域Ｓ１〜Ｓ３２０に接続され、セグメント配線ＬＳ１〜ＬＳ３２０の他端は、ドライバＩＣ１０のセグメント信号出力パッドＰＳ１〜ＰＳ３２０を接続するための電極（信号電極）を構成している。同様に、コモン配線ＬＣ１〜ＬＣ２４０の一端は、ＬＣＤパネルのコモン領域Ｃ１〜Ｃ２４０に接続され、コモン配線ＬＣ１〜ＬＣ２４０の他端は、ドライバＩＣ１０のコモン信号出力パッドＰＣ１〜ＰＣ２４０を接続するための電極（走査電極）を構成している。

図１に示すドライバＩＣ１０について、図２を参照しながら説明する。図２は、本発明の一実施形態に係る半導体集積回路（ＬＣＤドライバＩＣ）を示す図である。なお、図１及び図２においては、ドライバＩＣ１０の表面が示されている。

図２に示すように、ドライバＩＣ１０を構成するシリコン基板１７の長手方向の一辺（図中上側の長辺）に沿って、セグメント信号出力部１１が配置されている。また、シリコン基板１７の長手方向と直交する二辺（図中左右の短辺）に沿って、コモン信号出力部１２及び１３が配置されている。さらに、シリコン基板１７の長手方向の他辺（図中下側の長辺）に沿って、電源部１４、制御部１５、画像データ記憶部１６が配置されている。

電源部１４は、入出力パッドから電源電圧を供給されてレギュレーションを行い、セグメント信号出力部１１、コモン信号出力部１２及び１３、制御部１５、画像データ記憶部１６に電源を供給する。画像データ記憶部１６は、外部から供給される画像データを一時的に記憶する。制御部１５は、入出力パッドから制御信号を受けて、セグメント信号出力部１１、コモン信号出力部１２及び１３、画像データ記憶部１６の制御を行う。

セグメント信号出力部１１、コモン信号出力部１２及び１３、電源部１４、制御部１５、画像データ記憶部１６は、相互に接続されている。また、セグメント信号出力部１１は、シリコン基板１７の図中上側の長辺に沿って設けられているセグメント信号出力パッドＰＳ１〜ＰＳ３２０に接続されており、セグメント信号出力パッドからセグメント信号（表示信号）を出力する。

一方、コモン信号出力部１２は、シリコン基板１１の図中左側の短辺に沿って設けられているコモン信号出力パッドＰＣ１〜ＰＣ１２０に接続されており、これらのコモン信号出力パッドからコモン信号（走査信号）を出力する。同様に、コモン信号出力部１３は、シリコン基板１７の図中右側の短辺に沿って設けられているコモン信号出力パッドＰＣ１２１〜ＰＣ２４０に接続されており、これらのコモン信号出力パッドからコモン信号を出力する。

シリコン基板１７の図中下側の長辺に沿って、入出力パッドＰＴ１〜ＰＴｎが設けられている。これらの入出力パッドを用いて、電源電圧が供給され、また、ＣＰＵ（central processing unit）から画像データが入力されたり、制御信号が入出力される。

次に、図２に示す画像データ記憶部１６について、図３を参照しながら説明する。図３は、画像データ記憶部１６を示す図である。図３に示すように、画像データ記憶部１６は、コントロール回路２１と、第１、第２の行（row）デコーダ２２、２３と、列（column）デコーダ２４と、書込み回路２５と、記憶部２６と、出力回路２７とを具備する。記憶部２６は、１つの画像データを構成する２４０行×３２０列の画素データを格納するため、２４０行×３２０列のマトリクス状に配列された２４０×３２０個の画素データ格納部ＳＴ１（１，１）〜ＳＴ１（３２０，２４０）を含んでいる。

なお、本実施形態においては、１つの画素データは、Ｒ（赤）６ビット、Ｇ（緑）６ビット、Ｂ（青）６ビットの計１８ビットで構成されるものとする。また、ドライバＩＣ１０は、通常動作モードと省電力動作モードを有しており、通常動作モードにおいては、１画素当たり１８ビット相当の駆動信号をＬＣＤパネルに出力し、省電力動作モード（パーシャルモード）においては、１画素当たり３ビット（Ｒ（赤）、Ｇ（緑）、Ｂ（青）各１ビット）相当の駆動信号をＬＣＤパネルに出力するものとする。

コントロール回路２１は、制御部１５（図２参照）及び／又は外部のＣＰＵの制御下で、第１、第２の行デコーダ２２、２３、列デコーダ２４、書込み回路２５を制御する。
第１の行デコーダ２２は、通常動作モード又は省電力動作モードにおいて、コントロール回路２１から供給される制御信号に従って、マトリクス状に配列された画素データ格納部の所定の行を選択する。

第２の行デコーダ２３は、通常動作モードにおいて、コントロール回路２１から供給される制御信号に従って、マトリクス状に配列された画素データ格納部の所望の行を選択する。
列デコーダ２４は、コントロール回路２１から供給される制御信号に従って、マトリクス状に配列された画素データ格納部の所望の列を選択する。

書込み回路２５は、コントロール回路２１から供給される制御信号に従って、外部から供給される画素データを、マトリクス状に配列された画素データ格納部の所望の行に書き込む。
出力回路２７は、マトリクス状に配列された画素データ格納部の所望の行に格納されている画素データを読み出してセグメント信号出力部１１（図２参照）に出力する。

画素データの画素データ格納部への書込みは、第１、第２の行デコーダ２２、２３及び／又は列デコーダ２４により所望の行及び／又は列を選択し、書込み回路２５から画素データを供給することで実現される。同様に、画素データの画素データ格納部からの読出しは、第１、第２の行デコーダ２２、２３及び／又は列デコーダ２４により所望の行及び／又は列を選択することで実現される。

図４は、１つの画素データ格納部を示す図である。図４に示すように、画素データ格納部は、第１群のメモリセルと、第２群のメモリセルとを含んでいる。先に説明したように、本実施形態においては、１つの画素データは、Ｒ（赤）６ビット、Ｇ（緑）６ビット、Ｂ（青）６ビットの計１８ビットで構成される。これらの１８ビットデータを格納するため、第１群のメモリセルは、３個のＳＲＡＭメモリセルＣＥＬＬ１〜ＣＥＬＬ３を含んでおり、第２群のメモリセルは、１５個のＳＲＡＭメモリセルＣＥＬＬ４〜ＣＥＬＬ１８を含んでいる。

図５は、ＳＲＡＭメモリセルの回路構成を示す図である。図５に示すように、メモリセルは、リング状に接続された第１のインバータＩＮＶ１と第２のインバータＩＮＶ２とを含んでいる。これらのインバータは、電源電位ＶＤＤと電源電位ＶＳＳ（本実施形態においては、接地電位とする）とが供給されて動作する。第１のインバータＩＮＶ１は、ストアノードＮ２のレベルを反転してストアノードＮ１に出力し、第２のインバータＩＮＶ２は、ストアノードＮ１のレベルを反転してストアノードＮ２に出力する。

第１のインバータＩＮＶ１は、ＰチャネルＭＯＳトランジスタＱＰ１及びＮチャネルＭＯＳトランジスタＱＮ１によって構成される。また、第２のインバータＩＮＶ２は、ＰチャネルＭＯＳトランジスタＱＰ２及びＮチャネルＭＯＳトランジスタＱＮ２によって構成される。

さらに、メモリセルは、スイッチング用のＮチャネルＭＯＳトランジスタＱＮ３及びＱＮ４を含んでいる。トランジスタＱＮ３及びＱＮ４のゲートは、ワードラインＷＬに接続されている。トランジスタＱＮ３は、第１のストアノードＮ１とビットラインＢＬとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第１のストアノードＮ１をビットラインＢＬに接続する。トランジスタＱＮ４は、第２のストアノードＮ２とビットラインＢＬバーとの間に接続されたドレイン〜ソース経路を有し、ワードラインＷＬに印加される信号に従って、第２のストアノードＮ２をビットラインＢＬバーに接続する。

再び図４を参照すると、第１群のメモリセルは、第１の行選択線ＳＬ１を介して第１の行デコーダ２２により選択され、第２群のメモリセルは、第２の行選択線ＳＬ２を介して第２の行デコーダ２３により選択される。
メモリセルＣＥＬＬ１は、Ｒ（赤）成分の６ビットのデータの内のＭＳＢ（most significant bit）を格納し、メモリセルＣＥＬＬ２は、Ｇ（緑）成分の６ビットのデータの内のＭＳＢを格納し、メモリセルＣＥＬＬ３は、Ｂ（青）成分の６ビットのデータの内のＭＳＢを格納する。

メモリセルＣＥＬＬ４〜ＣＥＬＬ８は、Ｒ（赤）成分の６ビットのデータの内のＭＳＢ以外の下位５ビットのデータを格納し、メモリセルＣＥＬＬ９〜ＣＥＬＬ１３は、Ｇ（緑）成分の６ビットのデータの内のＭＳＢ以外の下位５ビットのデータを格納し、メモリセルＣＥＬＬ１４〜ＣＥＬＬ１８は、Ｂ（青）の６ビットデータの内のＭＳＢ以外の下位５ビットのデータを格納する。

通常動作モードにおける読出し時において、第１の行デコーダ２２は、コントロール回路２１から供給される制御信号に従って、第１の行選択線ＳＬ１を活性化する。また、第２の行デコーダ２３も、コントロール回路２１から供給される制御信号に従って、第２の行選択線ＳＬ２を活性化する。これにより、メモリセルＣＥＬＬ１〜ＣＥＬＬ１８が選択され、画素データを構成する全１８ビットのデータが、ビットラインを介して出力回路２７に出力される。

省電力動作モードにおける読出し時において、第１の行デコーダ２２は、コントロール回路２１から供給される制御信号に従って、第１の行選択線ＳＬ１を活性化する。一方、第２の行デコーダ２３は、第２の行選択線ＳＬ２を活性化しない。これにより、メモリセルＣＥＬＬ１〜３が選択され、画素データを構成する１８ビットのデータの内のＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢの計３ビットがビットラインを介して出力回路２７に出力される。

本実施形態によれば、省電力動作モードにおける読出し時において、１５個のメモリセルＣＥＬＬ４〜１８のビットラインのプリチャージと、メモリセルＣＥＬＬ４〜１８からのデータの読出し（プリチャージされたビットラインのディスチャージを伴う）を行う必要がない。従って、画素データ格納部の消費電力を従来の画素データ格納部（図１２参照）の約３／１８に低減することができる。

なお、従来の画素データ格納部（図１２参照）においては、Ｒ（赤）成分の６ビットのデータが、連続して配置されているメモリセルＣＥＬＬ１０１〜ＣＥＬＬ１０６に、Ｇ（緑）成分の６ビットのデータが、連続して配置されているメモリセルＣＥＬＬ１０７〜ＣＥＬＬ１１２に、Ｂ（青）成分の６ビットデータが、連続して配置されているメモリセルＣＥＬＬ１１３〜ＣＥＬＬ１１８に、それぞれ格納されている。一方、本実施形態においては、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢの計３ビットのデータが、連続して配置されている３個のメモリセルＣＥＬＬ１〜３に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢ以外の計１５ビットのデータが、連続して配置されている１５個のメモリセルＣＥＬＬ４〜１８に、それぞれ格納されている。このようにすることで、配線（特に、行選択線ＳＬ１、ＳＬ２）のレイアウトの自由度を高めることが可能である。

次に、本発明の第２の実施形態について説明する。図６は、本発明の第２の実施形態に係るドライバＩＣの画像データ記憶部を示す図である。なお、本実施形態に係るドライバＩＣの全体構成は、先に説明した第１の実施形態に係るドライバＩＣ（図２参照）と同様である。

図６に示すように、画像データ記憶部３０は、コントロール回路３１と、メイン行（row）デコーダ３２と、列（column）デコーダ２４と、書込み回路２５と、記憶部３３と、出力回路２７とを具備する。記憶部３３は、１つの画像データを構成する２４０行×３２０列の画素データを格納するため、２４０行×３２０列のマトリクス状に配列された２４０×３２０個の画素データ格納部ＳＴ２（１，１）〜ＳＴ２（３２０，２４０）を含んでいる。

なお、本実施形態においても、１つの画素データは、Ｒ（赤）６ビット、Ｇ（緑）６ビット、Ｂ（青）６ビットの計１８ビットで構成されるものとする。また、ドライバＩＣは、通常動作モードと省電力動作モードを有しており、通常動作モードにおいては、１画素当たり１８ビット相当の駆動信号をＬＣＤパネルに出力し、省電力動作モードにおいては、１画素当たり３ビット（Ｒ（赤）、Ｇ（緑）、Ｂ（青）各１ビット）相当の駆動信号をＬＣＤパネルに出力するものとする。

コントロール回路３１は、制御部１５（図２参照）及び／又は外部のＣＰＵの制御下で、メイン行デコーダ３２、列デコーダ２４、書込み回路２５を制御する。
メイン行デコーダ３２は、通常動作モード又は省電力動作モードにおいて、コントロール回路３１から供給される制御信号に従って、マトリクス状に配列された画素データ格納部の所望の行を選択する。

画素データの画素データ格納部への書込みは、メイン行デコーダ３２及び／又は列デコーダ２４により所望の行及び／又は列を選択し、書込み回路２５から画素データを供給することで実現される。同様に、画素データの画素データ格納部からの読出しは、メイン行デコーダ３２及び／又は列デコーダ２４により所望の行及び／又は列を選択することで実現される。

図７は、１つの画素データ格納部を示す図である。図７に示すように、画素データ格納部は、第１群のメモリセルと、第２群のメモリセルと、第１、第２のサブ行デコーダ３４、３５とを含んでいる。先に説明したように、本実施形態においては、１つの画素データは、Ｒ（赤）６ビット、Ｇ（緑）６ビット、Ｂ（青）６ビットの計１８ビットで構成される。これらの１８ビットデータを格納するため、第１群のメモリセルは、３個のＳＲＡＭメモリセルＣＥＬＬ１〜ＣＥＬＬ３を含んでおり、第２群のメモリセルは、１５個のＳＲＡＭメモリセルＣＥＬＬ４〜ＣＥＬＬ１８を含んでいる。

サブ行デコーダ３４、３５は、メイン行選択線ＳＬ３を介してメイン行デコーダ３２に接続されている。サブ行デコーダ３４は、第１のサブ行選択線ＳＬ４を介して第１群のメモリセルに接続されており、サブ行デコーダ３５は、第２のサブ行選択線ＳＬ５を介して第２群のメモリセルに接続されている。

通常動作モードにおける読出し時において、メイン行デコーダ３２は、コントロール回路３１から供給される制御信号に従って、メイン行選択線ＳＬ３を活性化する。サブ行デコーダ３４は、メイン行選択線ＳＬ３が活性化されると、サブ行選択線ＳＬ４を活性化する。サブ行デコーダ３５は、メイン行選択線ＳＬ３が活性化され且つ通常動作モードを表す通常動作モード信号（一例として、コントロール回路３１又はＣＰＵから供給される）が活性化されると、サブ行選択線ＳＬ５を活性化する。これにより、メモリセルＣＥＬＬ１〜ＣＥＬＬ１８が選択され、画素データを構成する全１８ビットのデータが、ビットラインを介して出力回路２７に出力される。

省電力動作モードにおける読出し時において、メイン行デコーダ３２は、コントロール回路３１から供給される制御信号に従って、メイン行選択線ＳＬ３を活性化する。サブ行デコーダ３４は、メイン行選択線ＳＬ３が活性化されると、サブ行選択線ＳＬ４を活性化する。サブ行デコーダ３５は、メイン行選択線ＳＬ３が活性化されても、通常動作モードを表す通常動作モード信号が活性化されていないと、サブ行選択線ＳＬ５を活性化しない。これにより、メモリセルＣＥＬＬ１〜ＣＥＬＬ３が選択され、画素データを構成する１８ビットのデータの内のＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢの計３ビットのデータが、ビットラインを介して出力回路２７に出力される。

本実施形態においては、メイン行デコーダ３２とサブ行デコーダ３４、３５とをカスケード状に接続することにより、メイン行デコーダ３２の負荷容量を低減することができ、画素データの読出しを高速化することが可能である。

また、先に説明した第１の実施形態においては、１つの行当たり２本の行選択線が行デコーダ２２、２３から記憶部２６の左端部の画素データ格納部まで配線される必要があった。一方、本実施形態においては、１つの行当たり１本の行選択線がメイン行デコーダ３２から記憶部３３の左端部の画素データ格納部まで配線されれば足りる。そのため、レイアウトの自由度をより高くすることが可能である。

次に、本発明の第３の実施形態について説明する。図８は、本発明の第３の実施形態に係るドライバＩＣの画像データ記憶部を示す図である。なお、本実施形態に係るドライバＩＣの全体構成は、先に説明した第１の実施形態に係るドライバＩＣ（図２参照）と同様である。

図８に示すように、画像データ記憶部４０は、コントロール回路２１と、第１、第２の行（row）デコーダ２２、２３と、列（column）デコーダ２４と、書込み回路２５と、記憶部４１と、出力回路２７とを具備する。記憶部４１は、１つの画像データを構成する２４０行×３２０列の画素データを同一行内において連続する２個の画素データごとに格納するため、２４０行×１６０列のマトリクス状に配列された２４０×１６０個の画素データ格納部ＳＴ３（１，１）〜ＳＴ３（１６０，２４０）を含んでいる。

なお、本実施形態においても、１つの画素データは、Ｒ（赤）６ビット、Ｇ（緑）６ビット、Ｂ（青）６ビットの計１８ビットで構成されるものとする。また、ドライバＩＣは、通常動作モードと省電力動作モードを有しており、通常動作モードにおいては、１画素当たり１８ビット相当の駆動信号をＬＣＤパネルに出力し、省電力動作モードにおいては、１画素当たり３ビット（Ｒ（赤）、Ｇ（緑）、Ｂ（青）各１ビット）相当の駆動信号をＬＣＤパネルに出力するものとする。

図９は、１つの画素データ格納部を示す図である。図９に示すように、画素データ格納部は、第１群のメモリセルと、第２群のメモリセルとを含んでいる。先に説明したように、本実施形態においては、１つの画素データは、Ｒ（赤）６ビット、Ｇ（緑）６ビット、Ｂ（青）６ビットの計１８ビットで構成される。このような画素データの２つ分の計３６ビットデータを格納するため、第１群のメモリセルは、６個のメモリセルＣＥＬＬ１〜ＣＥＬＬ６を含んでおり、第２群のメモリセルは、３０個のメモリセルＣＥＬＬ７〜ＣＥＬＬ３６を含んでいる。

第１群のメモリセルは、第１の行選択線ＳＬ１１を介して第１の行デコーダ２２により選択され、第２群のメモリセルは、第２の行選択線ＳＬ１２を介して第２の行デコーダ２３により選択される。

第１群のメモリセルのメモリセルＣＥＬＬ１〜ＣＥＬＬ３は、一方の画素データのＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢを格納し、メモリセルＣＥＬＬ４〜ＣＥＬＬ６は、他方の画素データのＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢを格納する。

第２群のメモリセルのメモリセルＣＥＬＬ７〜ＣＥＬＬ２１は、一方の画素データのＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢ以外の下位ビットデータを格納し、メモリセルＣＥＬＬ２２〜ＣＥＬＬ３６は、他方の画素データのＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢ以外の下位ビットデータを格納する。

通常動作モードにおける読出し時において、第１の行デコーダ２２は、コントロール回路２１から供給される制御信号に従って、第１の行選択線ＳＬ１１を活性化する。また、第２の行デコーダ２３も、コントロール回路２１から供給される制御信号に従って、第２の行選択線ＳＬ１２を活性化する。これにより、メモリセルＣＥＬＬ１〜ＣＥＬＬ３６が選択され、２つの画素データを構成する全３６ビットのデータが、ビットラインを介して出力回路２７に出力される。

省電力動作モードにおける読出し時において、第１の行デコーダ２２は、コントロール回路２１から供給される制御信号に従って、第１の行選択線ＳＬ１１を活性化する。一方、第２の行デコーダ２３は、第２の行選択線ＳＬ１２を活性化しない。これにより、メモリセルＣＥＬＬ１〜ＣＥＬＬ６が選択され、２つの画素データのＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢの計６ビットがビットラインを介して出力回路２７に出力される。

本実施形態によれば、書込み回路２５の内部回路及び／又は出力回路２７の内部回路を各色成分のＭＳＢごと、各色成分のＭＳＢ以外のビットごとにまとめることが可能となり、書込み回路及び／又は読出し回路の素子数の削減及び／又は面積の縮小を図ることができる。

なお、図１０に示すように、第１群のメモリセルが、２つの画素データに含まれているＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のＭＳＢデータを色成分ごとに格納するとともに、第２群のメモリセルが、２つの画素データに含まれているＲ（赤）、Ｇ（緑）、Ｂ（青）の各色成分のビットデータのそれぞれのＭＳＢデータ以外の下位ビットデータを色成分ごとに格納するようにしても良い。このようにすることで、色成分ごとにビットデータの書込み及び／又は読出しをする場合に、書込み回路２５の内部回路及び／又は出力回路２７の内部回路を色成分ごとにまとめることができ、書込み回路及び／又は読出し回路の更なる素子数の削減及び／又は面積の縮小を図ることができる。

また、本実施形態に係る画素データ格納部において、第２の実施形態に係る画素データ格納部と同様に、第１群のメモリセルを選択する第１のサブ行デコーダと、第２群のメモリセルを選択する第２のサブ行デコーダを具備するようにしても良い。

また、本実施形態においては、画像データ格納部が、同一行内において連続する２個の画素データを格納することとしているが、同一行内において連続する３個以上の画素データを格納することとしても良い。

本実施形態は、本発明をＬＣＤドライバＩＣに適用したものであるが、本発明を他の表示装置を駆動する回路に適用することができる。例えば、本発明を、有機ＥＬ（electroluminescence）パネルを駆動するドライバＩＣに適用することができる。

本発明は、画像データを格納し省電力動作モードを有する半導体集積回路において利用可能である。この半導体集積回路は、表示デバイスを駆動するためのドライバＩＣに適用可能である。このドライバＩＣは、表示モジュールに実装可能であり、表示モジュールは、携帯電話装置等の電子機器に搭載可能である。

本発明の第１の実施形態に係る半導体集積回路を用いたＬＣＤモジュール。 本発明の第１の実施形態に係る半導体集積回路を示す図。 図２の画像データ記憶部を示す図。 図３の画素データ格納部を示す図。 図４のメモリセルを示す図。 本発明の第２の実施形態に係る半導体集積回路の画像データ記憶部を示す図。 図６の画素データ格納部を示す図。 本発明の第３の実施形態に係る半導体集積回路の画像データ記憶部を示す図。 図８の画素データ格納部の一例を示す図。 図８の画素データ格納部の他の例を示す図。 従来のＬＣＤドライバＩＣの画像データ記憶部を示す図。 図１１の画素データ格納部を示す図。

符号の説明

１０ ドライバＩＣ、 １１ セグメント信号出力部、 １２、１３ コモン信号出力部、 １４ 電源部、 １５ 制御部、 １６、３０、４０、６０ 画像データ記憶部、 １７ シリコン基板、 ２０ 上部パネル、 ２１、３１、６１ コントロール回路、 ２２、２３、３２、３４、３５、６２ 行デコーダ、 ２４、６３ 列デコーダ、 ２５、６４ 書込み回路、 ２６、３３、４１、６５ 記憶部、 ２７、６６ 出力回路、 ３０ ガラス基板、 Ｓ１、Ｓ２、・・・セグメント領域、 Ｃ１、Ｃ２、・・・ コモン領域、 ＬＳ１〜ＬＳ３２０ セグメント配線、 ＬＣ１〜ＬＣ２４０ コモン配線、 ＰＳ１〜ＰＳ３２０ セグメント信号出力パッド、 ＰＣ１〜ＰＣ２４０ コモン信号出力パッド、 ＰＴ１〜ＰＴｎ 入出力パッド、 ＳＴ１（１，１）、ＳＴ１（１，２）、・・・、ＳＴ２（１，１）、ＳＴ２（１，２）、・・・、ＳＴ３（１，１）、ＳＴ３（１，２）、・・・、ＳＴ４（１，１）、ＳＴ４（１，２）、・・・、 画素データ格納部、ＳＬ１、ＳＬ２、・・・ 行選択線、 ＣＥＬＬ１、ＣＥＬＬ２、・・・ メモリセル、 ＢＬ０、ＢＬ０バー、ＢＬ１、ＢＬ１バー ビットライン、 ＷＬ０、ＷＬ１ ワードライン、 ＩＮＶ１、ＩＮＶ２ インバータ、 ＱＰ１〜ＱＰ２ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ４ ＮチャネルＭＯＳトランジスタ

Claims (12)

1. １つの画像データを構成するＩ行Ｊ列（Ｉ，Ｊは自然数）の画素データを格納するためにＩ行Ｋ列（Ｋは、Ｊ以下の自然数）に配列された（Ｉ×Ｋ）個の画素データ格納部を具備する半導体集積回路であって、
   前記画素データ格納部が、
   前記画素データを構成する複数のビットデータの内の所定のビットデータを格納し、通常動作モード又は省電力動作モードにおいて読み出される第１群のメモリセルと、
   前記画素データを構成する複数のビットデータの内の前記所定のビットデータ以外のビットデータを格納し、通常動作モードにおいて読み出され、省電力動作モードにおいて読み出されない第２群のメモリセルと、
   を含む、半導体集積回路。
2. Ｉ行Ｋ列（Ｋ＝Ｊ）に配列された（Ｉ×Ｋ）個の前記画素データ格納部を具備し、
   前記画素データが、第１〜第Ｌ（Ｌは、自然数）の色成分にそれぞれ対応する第１〜第Ｌ群のビットデータによって構成されており、
   前記第１群のメモリセルが、前記第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータを格納し、
   前記第２群のメモリセルが、前記第１〜第Ｌ群のビットデータのそれぞれの前記所定の上位ビットデータ以外の下位ビットデータを格納する、請求項１記載の半導体集積回路。
3. 前記第１群のメモリセルが連続して配置されているとともに、前記第２群のメモリセルが連続して配置されている、請求項２記載の半導体集積回路。
4. 前記第１群のメモリセルが、前記第１〜第Ｌ群のビットデータのそれぞれのＭＳＢ（most significant bit）データを格納し、
   前記第２群のメモリセルが、前記第１〜第Ｌ群のビットデータのそれぞれのＭＳＢデータ以外の下位ビットデータを格納する、請求項２又は３記載の半導体集積回路。
5. Ｉ行Ｋ列（Ｋ＜Ｊ）に配列された（Ｉ×Ｋ）個の前記画素データ格納部を具備し、
   前記画素データが、第１〜第Ｌ（Ｌは、自然数）の色成分にそれぞれ対応する第１〜第Ｌ群のビットデータによって構成されており、
   前記第１群のメモリセルが、前記Ｉ行Ｊ列の画素データの中の同一行内において連続するＭ個（Ｍは、２以上の整数）の画素データに含まれている前記第１〜第Ｌ群のビットデータのそれぞれの所定の上位ビットデータを格納し、
   前記第２群のメモリセルが、前記Ｍ個の画素データに含まれている前記第１〜第Ｌ群のビットデータのそれぞれの前記所定の上位ビットデータ以外の下位ビットデータを格納する、請求項１記載の半導体集積回路。
6. Ｉ行Ｋ列（Ｋ＝Ｊ／Ｍ）に配列された（Ｉ×Ｋ）個の前記画素データ格納部を具備する、請求項５記載の半導体集積回路。
7. 前記第１群のメモリセルが連続して配置されているとともに、前記第２群のメモリセルが連続して配置されている、請求項５又は６記載の半導体集積回路。
8. 前記第１群のメモリセルが、前記Ｍ個の画素データに含まれている前記第１〜第Ｌ群のビットデータのそれぞれの前記所定の上位ビットデータを色成分ごとに格納するとともに、前記第２群のメモリセルが、前記Ｍ個の画素データに含まれている前記第１〜第Ｌ群のビットデータのそれぞれの前記所定の上位ビットデータ以外の下位ビットデータを色成分ごとに格納する、請求項５〜７のいずれか１項に記載の半導体集積回路。
9. 前記第１群のメモリセルが、前記Ｍ個の画素データに含まれている前記第１〜第Ｌ群のビットデータのそれぞれのＭＳＢデータを格納し、
   前記第２群のメモリセルが、前記Ｍ個の画素データに含まれている前記第１〜第Ｌ群のビットデータのそれぞれのＭＳＢデータ以外の下位ビットデータを格納する、請求項５〜８のいずれか１項に記載の半導体集積回路。
10. 前記画素データが、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の色成分にそれぞれ対応する第１〜第３群のビットデータによって構成されている、請求項２〜９のいずれか１項に記載の半導体集積回路。
11. 前記Ｉ行Ｋ列に配列された画素データ格納部の各行内の前記第１群のメモリセルを選択するためのＩ本の第１群の行選択線と、
    前記Ｉ行Ｋ列に配列された画素データ格納部の各行内の前記第２群のメモリセルを選択するためのＩ本の第２群の行選択線と、
    通常動作モード又は省電力動作モードにおいて、前記第１群の行選択線の内の前記Ｉ行Ｋ列に配列された画素データ格納部の所望の行に接続された行選択線を活性化する第１の行デコーダと、
    通常動作モードにおいて、前記第２群の行選択線の内の前記Ｉ行Ｋ列に配列された画素データ格納部の前記所望の行に接続された行選択線を活性化する第２の行デコーダと、
    を更に具備する、請求項１〜１０のいずれか１項に記載の半導体集積回路。
12. 前記Ｉ行Ｋ列に配列された画素データ格納部の各行を選択するためのＩ本のメイン行選択線と、
    通常動作モード及び／又は省電力動作モードにおいて、前記Ｉ本のメイン行選択線の内の前記Ｉ行Ｋ列に配列された画素データ格納部の所望の行に接続されたメイン行選択線を活性化するメイン行デコーダと、
    を更に具備し、
    前記画素データ格納部が、
    前記第１群のメモリセルを選択するための第１のサブ行選択線と、
    前記第２群のメモリセルを選択するための第２のサブ行選択線と、
    通常動作モード又は省電力動作モードにおいて、前記メイン行選択線が活性化された場合に前記第１のサブ行選択線を活性化する第１のサブ行デコーダと、
    通常動作モードにおいて、前記メイン行選択線が活性化された場合に前記第２のサブ行選択線を活性化する第２のサブ行デコーダと、
    を更に含む、請求項１〜１０のいずれか１項に記載の半導体集積回路。
    

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