JP2009192673A - 論理回路、アドレスデコーダ回路、電気光学装置及び電子機器 - Google Patents

Abstract

【課題】出力信号のバラつきを抑制する。
【解決手段】論理回路（３２１）は、相互に直列に接続された複数の第１型トランジスタ（３２１５、３２１６）を含む第１回路部分と、第１回路部分に直列に接続されると共に、相互に並列に接続された複数の第２型トランジスタ（３２１３、３２１４）を含む第２回路部分と、複数の第２型トランジスタの夫々に直列に接続される動作点補償素子（３２１１、３２１２）を含む第３回路部分と、第１回路部分に直列に接続されると共に、第１電位信号（Ｖｄｄ）を出力する第１電圧源と、第３回路部分に直列に接続されると共に、第１電位信号とは異なる第２電位信号（Ｖｓｓ、ＧＮＤ）を出力する第２電源とを備え、動作点補償素子は、第１回路部分の動作点と、第２回路部分及び第３回路部分を含む回路部分の動作点とを相互に揃える
【選択図】図７

Description

本発明は、例えばＮＡＮＤ回路等の論理回路、このような論理回路を備えるアドレスデコーダ回路、このようなアドレスデコーダ回路を備える液晶装置等の電気光学装置、及びこのような電気光学装置を備える電子機器の技術分野に関する。

従来から、携帯電話等の電子機器においては、表示用ディスプレイとして、液晶装置等の電気光学装置が広く利用されている。液晶装置は、複数のマトリクス状に配置された複数の画素部を備え、各画素部の状態を変更する（言い換えれば、書き換える）ことによって、所望の画像を表示することができる。このような電気光学装置においては、表示内容に関係なく、１フレーム毎に各画素部の状態をリフレッシュする必要があるため、各画素部を駆動する駆動回路やその制御回路等による消費電力が多くなり、結果として低消費電力化が阻害されている。

このため、１ビットを保持するスタティック型のメモリ回路を画素部毎に内蔵させると共に、該メモリ回路に保持されたビットに従って画素部をオン又はオフさせる技術が開発されている（例えば、特許文献１及び２参照）。この技術によれば、状態を変更する必要のない画素部に対しては、メモリ回路をリフレッシュする必要がなくなる。このため、静止画を表示する場合であれば、駆動回路等を動作させる必要がなくなる。従って、その分だけ低消費電力化を図ることができる。

このようなメモリ回路が画素部毎に内蔵された液晶装置においては、通常シフトレジスタを含むデータ線駆動回路及び走査線駆動回路の夫々を用いて１ライン毎に順に書き換える構成に代えて、アドレスデコーダ（例えば、ＸアドレスデコーダやＹアドレスデコーダ）を用いて、複数の画素部のうちの所望の画素部を選択すると共に、該選択された画素部に内蔵されているメモリ回路の状態を部分的に変更することが可能な構成を採用している（例えば、特許文献２参照）。

特開２００７−９４２６２号公報 特開２００７−１０２１６７号公報

このようなアドレスデコーダには、多数のＮＡＮＤ回路（例えば、正論理論理積否定回路や負論理論理積否定回路）が含まれている。ここで、ＮＡＮＤ回路においては、ＮＡＮＤ回路を構成するＴＦＴ（例えば、ｎチャネル型ＴＦＴやｐチャネル型ＴＦＴ）の特性のバラつきに依存して、ＮＡＮＤ回路の出力信号（特に、出力信号の立ち下がりタイミング）にバラつきが生じてしまうという技術的な問題点が生ずる。具体的には、例えば、相互に直列に配列された２個のｎチャネル型ＴＦＴと、当該ｎチャネル型ＴＦＴに直列に接続されると共に相互に並列に接続された２個のｐチャネル型ＴＦＴとを含むＮＡＮＤ回路（つまり、正論理論理積否定回路）においては、直列の段数が多い分だけｎチャネル型ＴＦＴの充電により時間がかかり、結果として、入力に対して出力信号がハイレベルからローレベルへと切り替わる（つまり、立ち下がる）タイミングが相対的に遅れてしまう。これは、ｎチャネル型ＴＦＴの充電速度が相対的に遅い場合又はｐチャネル型ＴＦＴの充電速度が相対的に速い場合において特に顕著になる。同様に、例えば、相互に並列に配列された２個のｎチャネル型ＴＦＴと、当該ｎチャネル型ＴＦＴに直列に接続されると共に相互に直列に接続された２個のｐチャネル型ＴＦＴとを含むＮＡＮＤ回路（つまり、負論理論理積否定回路）においては、直列の段数が多い分だけｐチャネル型ＴＦＴの充電により時間がかかり、結果として、入力に対して出力信号がローレベルからハイレベルへと切り替わる（つまり、立ち上がる）タイミングが相対的に遅れてしまう。これは、ｎチャネル型ＴＦＴの充電速度が相対的に速い場合又はｐチャネル型ＴＦＴの充電速度が相対的に遅い場合において特に顕著になる。

また、アドレスデコーダが複数のＮＡＮＤ回路を備えていることを考慮すれば、個々のＮＡＮＤ回路が備える個々のＴＦＴの特性のバラつき次第では、アドレスデコーダが備える複数のＮＡＮＤ回路の夫々の出力信号の間でもバラつきが生じてしまいかねない。その結果、アドレスデコーダとしての出力信号のパルス幅が不安定なものになりかねない。

このような出力信号のバラつき（つまり、出力信号のパルス幅のバラつき）は、画素部（言い換えれば、画素部に内蔵されるメモリ回路）への書込みに必要な時間を確保することができないという不都合を引き起こしかねない。その結果、書込み不良を引き起こしかねず、表示品位のよい液晶装置を提供することができないという技術的な問題点を有している。

本発明は、例えば上述した従来の問題点に鑑みなされたものであり、出力信号のバラつきを抑制する論理回路、このような論理回路を備えるアドレスデコーダ回路、このようなアドレスデコーダ回路を備える電気光学装置、及びこのような電気光学装置を備える電子機器を提供することを課題とする。

（論理回路）
本発明の論理回路は、相互に直列に接続された複数の第１型トランジスタを含む第１回路部分と、前記第１回路部分に直列に接続されると共に、相互に並列に接続された複数の第２型トランジスタを含む第２回路部分と、前記第１回路部分と接続される側とは反対側において前記複数の第２型トランジスタの夫々に直列に接続される動作点補償素子を含む第３回路部分と、前記第２回路部分と接続される側とは反対側において前記第１回路部分に直列に接続されると共に、第１電位信号を出力する第１電圧源と、前記第２回路部分と接続される側とは反対側において前記第３回路部分に直列に接続されると共に、第１電位信号とは異なる第２電位信号を出力する第２電圧源とを備え、前記動作点補償素子は、前記第１回路部分の動作点と、前記第２回路部分及び前記第３回路部分を含む回路部分の動作点とを相互に揃える。

本発明の論理回路によれば、第１電圧源、第１回路部分、第２回路部分、第３回路部分及び第２電圧源が、この順に相互に直列に接続されている。そして、論理回路からは、当該論理回路への入力信号（具体的には、第１回路部分、第２回路部分及び第３回路部分へ入力される入力信号）に応じた出力信号が出力される。この出力信号は、例えば第１回路部分に直列に接続される第１電圧源（例えば、高位電圧源及び低位電圧源の一方）から第１回路部分を介して供給される第１電位信号（例えば、高位信号及び低位信号の一方）や、例えば第３回路部分に直列に接続される第２電圧源（例えば、高位電圧源及び低位電圧源の他方）から第２回路部分及び第３回路部分を介して供給される第２電位信号（例えば、高位信号及び低位信号の他方）が一例となる。つまり、当該論理回路への入力信号に応じて、第１電位信号及び第２電位信号のいずれか一方が、出力信号として出力される。

尚、本発明における「第１型トランジスタ」及び「第２型トランジスタ」とは、種類が異なる２種類のトランジスタを示す趣旨であって、典型的には、後に詳述するようにチャネルを構成する半導体の種類に応じて区別される２種類のトランジスタを示す趣旨である。また、「相互に直列に接続される」とは、トランジスタの入力端子（例えば、ソース端子）から出力端子（例えば、ドレイン端子）へ至る電流パスを一構成要素としてみた場合に、当該構成要素が直列に（例えば、電気的に並列に）接続される構成を示す趣旨である。同様に、「相互に並列に接続される」とは、トランジスタの入力端子（例えば、ソース端子）から出力端子（例えば、ドレイン端子）へ至る電流パスを一構成要素としてみた場合に、当該構成要素が並列に（例えば、電気的に並列に）接続される構成を示す趣旨である。

本発明では特に、第２回路部分に含まれる複数の第２型トランジスタの夫々には、動作点補償素子が接続されている。言い換えれば、第２回路部分に含まれる複数の第２型トランジスタのうち対応する第２型トランジスタに直列に接続される動作点補償素子を、第２回路部分に含まれる複数の第２型トランジスタの数だけ含む第３回路部分が、第２回路部分に直列に接続されている。動作点補償素子は、第１回路部分の動作点と、第２回路部分及び第３回路部分を含む回路部分の動作点とを相互に揃えるための回路素子である。

ここで、第１回路部分は相互に直列に接続された複数の第１型トランジスタを含んでいるため、第１電圧源から供給される第１電位信号が第１回路部分を介して出力されるためには（つまり、相互に直列に接続された複数の第１型トランジスタの全てが充電されるためには）、第１型トランジスタの直列接続の段数に応じた時間を要する。

一方で、第２回路部分は相互に並列に接続された複数の第２型トランジスタを含んでいるため、第２回路部分における第２型トランジスタの直列接続の段数は第１回路部分における第１型トランジスタの直列接続の段数より少ない。このため、仮に動作点補償素子を含む第３回路部分を備えていなければ、第２電圧源から供給される第２電位信号が第２回路部分を介して出力されるために要する時間（つまり、相互に並列に接続された複数の第２型トランジスタの少なくとも１つが充電されるために要する時間）は、第１電圧源から供給される第１電位信号が第１回路部分を介して出力されるために要する時間よりも短くなってしまいかねない。つまり、論理回路への入力信号に対して、論理回路からの出力信号のバラつき（例えば、出力信号の立ち上がり又は立ち下がりのタイミングのずれ）が発生してしまう。これは、相互に直列に接続された複数の第１型トランジスタの夫々の充電速度が相対的に遅い場合若しくは相互に並列に接続された複数の第２型トランジスタの夫々の充電速度が相対的に速い場合、又は相互に直列に接続された複数の第１型トランジスタの夫々の特性にバラつきがある場合に特に顕著になる。

しかるに、本発明においては、動作点補償素子が第２型トランジスタに直列に接続されているため、第１回路部分の動作点と、第２回路部分及び第３回路部分を含む回路部分の動作点とを相互に揃えることができる。従って、論理回路への入力信号に対して、第１電圧源から供給される第１電位信号が第１回路部分を介して出力されるために要する時間と第２電圧源から供給される第２電位信号が第２回路部分及び第３回路部分を介して出力されるために要する時間とは概ね同一となる。これは、実質的には、動作点補償素子を設けることによって、第２回路部分における第２型トランジスタの直列接続の段数を実質的に増加させた状態と同視することができる状態を実現しているとも言える。これにより、本発明に係る論理回路からの出力信号（特に、そのパルス幅）にバラつきが生ずるという不都合を相応に減らす又は殆ど若しくは全くなくすことができる。これに伴って、複数の論理回路の夫々から出力信号が出力されるタイミングが、個々の論理回路毎にばらついてしまう（例えば、論理積否定回路の出力タイミングと、論理和否定回路の出力タイミングとがずれてしまう）不都合をも相応に減らす又は殆ど若しくは全くなくすことができる。言い換えれば、複数の論理回路の夫々の動作点が、個々の論理回路毎にばらついてしまう不都合をも相応に減らす又は殆ど若しくは全くなくすことができる。

これにより、当該論理回路を備えるアドレスデコーダ回路（特に、複数の論理回路を備えるアドレスデコーダ回路）を用いたとしても、個々の論理回路の夫々の出力信号の間でもバラつきが生じてしまうという不都合を相応に減らす又は殆ど若しくは全くなくすことができる。このため、当該アドレスデコーダ回路からの出力信号のパルス幅にバラつきが生じてしまうという不都合を相応に減らす又は殆ど若しくは全くなくすことができる。従って、アドレスデコーダ回路からの出力信号に基づいて、複数の画素部のうちの所望の画素部を好適に選択することができる。従って、電気光学装置が備える複数の画素部（つまり、画素部に内蔵されるメモリ回路）への書込み不良が生ずるという不都合を相応に減らす又は殆ど若しくは全くなくすことができるため、表示品位のよい電気光学装置を提供することができる。

尚、本発明において「動作点を揃える」とは、動作点を一致させる状態の他に、当該論理回路を用いた装置の正常な動作に対して当該論理回路の出力信号が悪影響を殆ど或いは全く与えない程度に動作点を揃える（つまり、動作点が一致する状態に近づける）状態をも含んだ広い趣旨である。

本発明の論理回路の一の態様では、前記動作点補償素子は、少なくとも１つの前記第２型トランジスタを含む。

この態様によれば、第１回路部分における第１型トランジスタの直列接続の段数と、第２回路部分及び第３回路部分における第２型トランジスタの直列接続の段数とを概ね揃えることができる。従って、上述した各種効果を好適に享受することができる。

上述の如く動作点補償素子が少なくとも１つの第２型トランジスタを含む論理回路の態様では、前記第１回路部分は、ｋ（但し、ｋは２以上の整数）個の前記第１型トランジスタを含んでおり、前記第２回路部分は、ｋ個の前記第２型トランジスタを含んでおり、前記動作点補償素子は、相互に直列に接続されたｋ−１個の前記第２型トランジスタを含むように構成してもよい。

このように構成すれば、第１回路部分における第１型トランジスタの直列接続の段数がｋ段である場合に、第２回路部分及び第３回路部分における第２型トランジスタの直列接続の段数をｋ段（つまり、第２回路部分における第２型トランジスタの直列接続の段数である１段と、第３回路部分における第２型トランジスタの直列接続の段数であるｋ−１段との和であるｋ段）にすることができる。このため、第１回路部分における第１型トランジスタの直列接続の段数と、第２回路部分及び第３回路部分における第２型トランジスタの直列接続の段数とを概ね揃えることができる。従って、上述した各種効果を好適に享受することができる。

上述の如く第１回路部分がｋ個の第１型トランジスタを含み、第２回路部分がｋ個の第２型トランジスタを含み且つ動作点補償素子が相互に直列に接続されたｋ−１個の第２型トランジスタである論理回路の態様では、当該論理回路は、ｋ個の入力端子と１個の出力端子とを備え、当該論理回路のｋ個の入力端子の夫々は、前記第１回路部分が含む前記ｋ個の第１型トランジスタのうちの対応する第１型トランジスタ、前記第２回路部分が含む前記ｋ個の第２型トランジスタのうちの対応する第２型トランジスタ、及び前記第３回路部分が含む前記動作点補償素子のうちの前記対応する第２型トランジスタに直列に接続される動作点補償素子が含む前記ｋ−１個の第２型トランジスタの夫々のゲート端子に接続され、当該論理回路の１個の出力端子が、前記第１回路部分と前記第２回路部分との接続部分に接続されているように構成してもよい。

このように構成すれば、ｋ個の入力端子と１個の出力端子とを備えるＮＡＮＤ回路（例えば、正論理論理積否定回路や負論理論理積否定回路）を実現することができると共に、当該ＮＡＮＤ回路においても上述した各種効果を好適に享受することができる。

本発明の論理回路の他の態様では、前記第１型トランジスタは、ｐチャネル型トランジスタ及びｎチャネル型トランジスタのいずれか一方であり、前記第２型トランジスタは、前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタのいずれか他方である。

この態様によれば、ｐチャネル型トランジスタ及びｎチャネル型トランジスタを用いた論理回路を実現することができる共に、当該論理回路においても上述した各種効果を好適に享受することができる。

本発明の論理回路の他の態様では、前記第１型トランジスタ及び前記第２型トランジスタは、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）である。

トランジスタ（特に、ＴＦＴ素子）においては、通常の半導体を用いたＩＣ（特に、アナログ回路に用いられるＩＣ）と比較して、出力（特に、オン電流）のバラつきが数倍程度のオーダーで大きくなる。また、トランジスタ（特に、ＴＦＴ素子）は、一般的にガラス基板上に形成されることが多いがゆえにホットキャリアを逃がしにくく、結果として、その出力のバラつきが大きくなりやすい。このようなトランジスタ（特に、ＴＦＴ素子）の特性を考慮すれば、トランジスタ（特に、ＴＦＴ素子）を用いて上述した構成の論理回路を構成することは、通常の半導体を用いたＩＣにおける論理回路と比較して、より一層顕著な効果が得られる。

本発明の論理回路の他の態様では、前記論理回路は、複数の画素部が配列されてなる電気光学装置に対して、所望の位置の画素部を選択するための選択信号を出力するアドレスデコーダ回路に用いられる。

この態様によれば、当該論理回路を備えるアドレスデコーダ回路（特に、複数の論理回路を備えるアドレスデコーダ回路）を用いたとしても、アドレスデコーダ回路からの出力信号に基づいて、複数の画素部のうちの所望の画素部を好適に選択することができる。従って、上述したように、表示品位のよい電気光学装置を提供することができる。

（アドレスデコーダ回路）
本発明のアドレスデコーダ回路は、複数の画素部が配列されてなる電気光学装置に対して、所望の位置の画素部を選択するための選択信号を出力するアドレスデコーダ回路であって、上述した本発明の論理回路（但し、その各種態様を含む）を複数備える。

本発明のアドレスデコーダ回路によれば、上述したように、複数の論理回路を備えるアドレスデコーダ回路を用いたとしても、アドレスデコーダ回路からの出力信号に基づいて、複数の画素部のうちの所望の画素部を好適に選択することができる。従って、上述したように、表示品位のよい電気光学装置を提供することができる。

本発明のアドレスデコーダ回路の一の態様では、前記複数の画素部は、前記電気光学装置が備える複数のＸ選択線と複数のＹ選択線との交差に対応して設けられ、前記アドレスデコーダ回路は、２つの入力端子及び１つの出力端子を備える前記論理回路である２入力１出力論理回路を複数備えると共に、前記所望の位置を指定する位置信号が入力される少なくとも１つのプリデコーダ回路と、４つの入力端子及び１つの出力端子を備える前記論理回路である４入力１出力論理回路を備えると共に、前記プリデコーダ回路の出力を入力信号として、前記複数のＸ選択線のうちの前記所望の位置に対応するＸ選択線にＸ選択信号を出力する、又は前記複数のＹ選択線のうちの前記所望の位置に対応するＹ選択線にＹ選択信号を出力する少なくとも一つのデコーダ回路とを備える。

この態様によれば、上述したように、複数の２入力１出力論理回路を備えるプリデコーダ回路及び４入力１出力論理回路を備えるデコーダ回路を含むアドレスデコーダ回路を用いたとしても、アドレスデコーダ回路からの出力信号に基づいて、複数の画素部のうちの所望の画素部を好適に選択することができる。従って、上述したように、表示品位のよい電気光学装置を提供することができる。

上述の如くプリデコーダ回路とを備えるアドレスデコーダ回路の態様では、前記プリデコーダ回路は、４つの前記２入力１出力論理回路を備え、前記４つの２入力１出力論理回路の夫々は、相互に直列に配列された２つの前記第１型トランジスタを含む前記第１回路部分及び相互に並列に配列された２つの前記第２型トランジスタを含む前記第２回路部分の夫々を含み、且つ前記第２回路部分に含まれる前記２つの第２型トランジスタの夫々に１つの前記第２型トランジスタが前記第３回路部分として更に直列に接続されるように構成してもよい。

このように構成すれば、上述した各種効果を好適に享受しつつ、複数の２入力１出力論理回路を備えるプリデコーダ回路を用いて、複数の画素部のうちの所望の画素部を好適に選択するための選択信号をデコーダ回路が出力するために必要な信号を、デコーダ回路に対して好適に供給することができる。

尚、この構成では、前記プリデコーダ回路へ入力される第１入力信号が前記４つの２入力１出力論理回路のうちの第１の２入力１出力論理回路及び第２の２入力１出力論理回路の夫々（特に、それらが備える第１型トランジスタ及び第２型トランジスタの夫々のゲート端子、以下同じ）に入力され、前記第１入力信号の反転信号が前記４つの２入力１出力論理回路のうちの第３の２入力１出力論理回路及び第４の２入力１出力論理回路の夫々に入力され、前記プリデコーダ回路へ入力される第２入力信号が前記第１の２入力１出力論理回路及び前記第３の２入力１出力論理回路の夫々に入力され、前記第２入力信号の反転信号が前記第２の２入力１出力論理回路及び前記第４の２入力１出力論理回路の夫々に入力されるように構成してもよい。また、この場合、プリデコーダ回路からの出力は、４つの２入力１出力論理回路の夫々の出力（つまり、４つの２入力１出力論理回路の夫々が備える第１回路部分と第２回路部分との接続部分の出力）となる。

上述の如くデコーダ回路を備えるアドレスデコーダ回路の態様では、前記デコーダ回路は、１つの前記４入力１出力論理回路を備え、前記第２論理回路は、相互に直列に配列された４つの前記第１型トランジスタを含む前記第１回路部分及び相互に並列に配列された４つの前記第２型トランジスタを含む前記第２回路部分の夫々を含み、且つ前記第２回路部分に含まれる前記４つの第２型トランジスタの夫々に３つの前記第２型トランジスタが前記第３回路部分として更に直列に接続されるように構成してもよい。

このように構成すれば、上述した各種効果を好適に享受しつつ、４入力１出力論理回路を備えるデコーダ回路を用いて、複数の画素部のうちの所望の画素部を好適に選択するための選択信号を好適に出力することができる。

（電気光学装置）
本発明の電気光学装置は、複数のＸ選択線と、複数のＹ選択線と、前記複数のＸ選択線と前記複数のＹ選択線との交差に対応して設けられる複数の画素部と、所望の位置の画素部を選択するための選択信号を、前記複数のＸ選択線のうちの前記所望の位置に対応するＸ選択線及び前記複数のＹ選択線のうちの前記所望の位置に対応するＹ選択線の少なくとも一方に出力するアドレスデコーダ回路とを備え、前記アドレスデコーダ回路は、上述した本発明のアドレスデコーダ回路（但し、その各種態様を含む）である。

本発明の電気光学装置によれば、アドレスデコーダ回路から、複数のＸ選択線のうちの所望の位置に対応するＸ選択線に対して選択信号（具体的には、選択状態であることを示す選択信号であって、例えば、ハイレベルの選択信号）が出力される。同様に、アドレスデコーダ回路から、複数のＹ選択線のうちの所望の位置に対応するＹ選択線に対して選択信号が出力される。その結果、選択信号が出力されるＸ選択線とＹ選択線との交差位置に対応する画素部（つまり、所望の位置の画素部）が選択される。そして、選択された画素部に対してデータ信号の書込みを行うと共に、適宜選択される画素部を切り替えることで、所望の画像を表示することができる。

特に、本発明の電気光学装置では、上述した本発明のアドレスデコーダ回路を備えているため、上述したように、複数の論理回路を備えるアドレスデコーダ回路を用いたとしても、アドレスデコーダ回路からの出力信号に基づいて、複数の画素部のうちの所望の画素部を好適に選択することができる。従って、上述したように、表示品位のよい電気光学装置を提供することができる。

尚、本発明における「画素部」とは、単一の画素を示す他に、複数の画素を１群として構成される画素ブロックをも示す広い趣旨である。

本発明の電気光学装置の一の態様では、前記複数の画素部の夫々は、電気光学物質と、前記電気光学物質に対して電界を印加するための画素電極と、夫々の画素部に供給されるデータ信号を保持するメモリ回路と、前記メモリ回路に保持される前記データ信号に基づいて前記電気光学物質を駆動する信号を前記画素電極に選択的に供給する選択回路とを備える。

この態様によれば、メモリ回路に保持されたデータ信号（例えば、データビット）に従って画素部を駆動させることができる。このため、状態を変更する必要のない画素部に対しては、メモリ回路をリフレッシュする必要がなくなる。このため、静止画を表示する場合であれば、駆動回路等を動作させる必要がなくなる。従って、その分だけ低消費電力化を図ることができる。

（電子機器）
上記課題を解決するために、本発明の電子機器は、上述した本発明の電気光学装置（但し、その各種態様を含む）を備える。

本発明の電子機器によれば、上述した本発明の電気光学装置（或いは、その各種態様）備えているため、上述した本発明の電気光学装置が享受する各種効果と同様の効果を享受することができる。つまり、上述した本発明の電気光学装置が享受する各種効果と同様の効果を享受することができる投射型表示装置、テレビ、携帯電話、電子手帳、携帯オーディオプレーヤ、ワードプロセッサ、デジタルカメラ、ビューファインダ型又はモニタ直視型のビデオレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現することができる。

本発明の作用及び他の利得は次に説明する実施の形態から更に明らかにされよう。

以下、本発明を実施するための最良の形態を、図面に基づいて説明する。尚、以下では、本発明に係る電気光学装置の一例として、液晶装置を用いて説明を進める。また、このような液晶装置として、各種ＴＦＴや画素電極が形成されたＴＦＴアレイ基板と、共通電極が形成された対向基板とが、互いに電極形成面が対向するように且つ一定の間隙を保つように貼り合わせられると共に、この間隙に液晶が挟持された構成を採用する液晶装置を例にあげて説明する。

（１）液晶装置の基本構成
初めに、図１を参照して、本実施形態に係る液晶装置の基本構成（特に、電気的な構成）について説明する。ここに、図１は、本実施形態に係る液晶装置の要部の電気的な構成を概念的に示すブロック図である。

図１に示すように、本実施形態に係る液晶装置１の表示領域１００では、２４０行のＹ選択線Ｙ３１１が、夫々行方向（Ｘ方向）に延在するように形成されている。また、１２０列のＸ選択線４１１が、夫々列方向（Ｙ方向）に延在するように形成されている。画素ブロック１０は、２４０行のＹ選択線３１１の夫々と１２０列のＸ選択線４１１の夫々との交差に対応して設けられる。このため、本実施形態に係る液晶装置１においては、画素ブロック１０は、表示領域１００において、縦２４０行×横１２０列で配列されている。

Ｙアドレスデコーダ３０は、図示省略した上位制御回路から供給されるＹアドレス信号ＡＤＹで指定された行のＹ選択線３１１に対して、ハイレベルの行選択信号を排他的に出力する。尚、図１においては、便宜的に、表示領域１００において、上から数えて１行目、２行目、３行目、・・・、２４０行目のＹ選択線３１１に供給される行選択信号をＹ１、Ｙ２、Ｙ３、・・・、Ｙ２４０と表記する。尚、行選択信号について、特に行を特定しないで一般的に説明するときには、Ｙｉと表記する。ここで、ｉは、０≦ｉ≦２４０を満たす整数である。

一方、Ｘアドレスデコーダ４０は、図示省略した上位制御回路から供給されるＸアドレス信号ＡＤＸで指定された列のＸ選択線４１１に対して、ハイレベルの列選択信号を排他的に出力する。尚、図１においては、便宜的に、表示領域１００において、左から数えて１列目、２列目、３列目、・・・、１２０列目のＸ選択線４１１に供給される列選択信号をＸ１、Ｘ２、Ｘ３、・・・、Ｘ１２０と表記する。尚、列選択信号について、特に列を特定しないで一般的に説明するときには、Ｘｊと表記する。ここで、ｊは、０≦ｊ≦１２０を満たす整数である。

複数の画素ブロック１０の夫々は、構成的には互いに同一であり、Ｘ方向に沿って配列する８個の画素回路２０から構成される。このため、本実施形態に係る液晶装置１においては、画素回路２０は、表示領域１００において、縦２４０行×横９６０列のマトリクス状に配列されている。

続いて、図２及び図３を参照して、画素回路２０の詳細な構成について説明を進める。ここに、図２は、画素回路２０の構成を概念的に示す回路図であり、図３は、画素回路２０に供給される信号の一部を示すタイミングチャートである。尚、各画素回路２０は、構成的には互いに同一であることから、説明の簡略化のために、ｉ行目のＹ選択線３１１とｊ行目のＸ選択線４１１との交差に対応する画素ブロック１０の中の１列目の画素回路２０を代表例として用いて説明を進める。また、例えば、ＲＧＢの３つの画素で１つの色を表す場合には、各画素回路２０は、１つの色を構成する３つの画素のうちの１つのサブ画素に相当する。

図２に示すように、マトリクス状に配列する画素回路２０においては、ビット線４２１及び相補ビット線４２２が、Ｙ方向に延在するように且つ画素回路２０の列毎に形成されている。上述したように、本実施形態においては、横９６０列の画素回路２０が形成されているため、ビット線４２１及び相補ビット線４２２についても９６０組形成される。

尚、便宜的に、表示領域１００において、左から数えて１列目、２列目、３列目、・・・、９６０列目のビット線４２１に供給されるデータビットを、Ｄ１、Ｄ２、Ｄ３、・・・、Ｄ９６０と表記する。同様に、便宜的に、表示領域１００において、左から数えて１列目、２列目、３列目、・・・、９６０列目の相補ビット線４２２に供給されるデータビット（反転データビット）を、／Ｄ１、／Ｄ２、／Ｄ３、・・・、／Ｄ９６０と表記する。このような表記を用いると、ｊ列目の画素ブロック１０については、（８ｊ−７）列目から（８ｊ）列目までのビット線４２１及び相補ビット線４２２が対応する。従って、ｊ列目の画素ブロック１０の中の１列目の画素回路２０については、（８ｊ−７）列目のビット線４２１及び相補ビット線４２２が対応する。

画素回路２０は、スタティック型のメモリ回路２１と、選択回路２２と、液晶素子２３とを備えている。

メモリ回路２１は、スイッチング素子として機能するｎチャネル型の薄膜トランジスタ（thin film transistor：以下、単位“ＴＦＴ”と称する）２１１と、ＴＦＴ２１２と、ＴＦＴ２１３と、ＴＦＴ２１４と、インバータ回路２１５と、インバータ回路２１６とを備えている。ＴＦＴ２１１については、ソース端子がビット線４２１に接続され、ドレイン端子がＴＦＴ２１２のソース端子に接続され、ゲート端子がＹ選択線３１１に接続されている。ＴＦＴ２１２については、ドレイン端子がインバータ回路２１５の入力端子に接続され、ゲート端子がＸ選択線４１１に接続されている。インバータ回路２１５の出力端子は、インバータ回路２１６の入力端子に接続され、インバータ回路２１６の出力端子は、インバータ回路２１５の入力端子に正帰還されている。

ここで、インバータ回路２１５の入力端子（言い換えれば、インバータ回路２１６の出力端子）を、メモリ回路２１の正転端子Ｑとし、インバータ回路２１６の入力端子（言い換えれば、インバータ回路２１５の出力端子）を、メモリ回路２１の反転端子／Ｑとする。

尚、メモリ回路２１は相補型であるため、ＴＦＴ２１３については、ソース端子が相補ビット線４２２に接続され、ドレイン端子がＴＦＴ２１４のソース端子に接続され、ゲート端子がＹ選択線３１１に接続されている。ＴＦＴ２１４については、ドレイン端子がインバータ回路２１５の出力端子に接続され、ゲート端子がＸ選択線４１１に接続されている。

このようなメモリ回路２１は、Ｙ選択線３１１に供給される行選択信号Ｙｉがハイレベルになり且つＸ選択線４１１に供給される列選択信号Ｘｊがハイレベルになったときに、ＴＦＴ２１１、ＴＦＴ２１２、ＴＦＴ２１３及びＴＦＴ２１４の夫々が同時にオン状態となる。その結果、ビット線４２１に供給されるデータビットＤ（８ｊ−７）を端子Ｑにおいて保持する一方で、当該ビットを論理反転した反転データビット／Ｄ（８ｊ−７）を端子／Ｑにおいて保持する。

選択回路２２は、トランスミッションゲート２２１と、トランスミッションゲート２２２とを備える。トランスミッションゲート２２１の入力端子には信号Ｆが供給される一方で、トランスミッションゲート２２２の入力端子には信号／Ｆが供給される。また、トランスミッションゲート２２１の出力端子及びトランスミッションゲート２２２の出力端子の夫々は、画素回路２０毎に個別に形成される画素電極２３１に接続されている。また、トランスミッションゲート２２１の正転制御ゲート及びトランスミッションゲート２２２の反転制御ゲートの夫々は、メモリ回路２１の端子Ｑに接続される一方で、トランスミッションゲート２２１の反転制御ゲート及びトランスミッションゲート２２２の正転制御ゲートの夫々は、メモリ回路２１の端子／Ｑに接続される。ここで、信号Ｆ及び信号／Ｆは、液晶素子２３を駆動させるための交流信号であり、不図示の上位制御回路から各画素回路２０に対して共通に供給される。また、信号／Ｆは、信号Ｆの反転信号に相当する。

トランスミッションゲート２２１及びトランスミッションゲート２２２の夫々では、正転制御ゲートがハイレベルであり且つ反転制御ゲートがローレベルであるときに、入力端子と出力端子との間がオン状態（導通状態）となる。従って、メモリ回路２１の端子Ｑがハイレベルである場合には、トランスミッションゲート２２１がオン状態となり且つトランスミッションゲート２２２がオフ状態となるため、信号Ｆが画素電極２３１に印加される。メモリ回路２１の端子Ｑがローレベルである場合には、トランスミッションゲート２２１がオフ状態となり且つトランスミッションゲート２２２がオン状態となるため、信号／Ｆが画素電極２３１に印加される。

液晶素子２３は、画素回路２０毎に個別の画素電極２３１と、全ての画素回路２０に対して共通して形成される共通電極２３１と、画素電極２３１と共通電極との間に挟持される液晶２３３とを備える。

本実施形態においては、共通電極２３２には、図３に示すように、１フレーム（１Ｆ：約１６．７ミリ秒）毎に極性反転する信号ＬＣｃｏｍが印加されている。信号ＬＣｃｏｍは、信号Ｆ及び信号／Ｆと同様に、上位制御回路から各画素回路２０に対して共通に供給される。図３に示すように、信号Ｆは、信号ＬＣｃｏｍとは論理レベルを反転した関係にある一方で、信号／Ｆは、信号ＬＣｃｏｍとは論理レベルが同一の関係にある。尚、信号Ｆ、信号／Ｆ及び信号ＬＣｃｏｍの夫々は、ハイレベルのときに電源電圧Ｖｄｄをとり、ローレベルのときに接地電位Ｇｎｄ（或いは、電源電圧Ｖｄｄよりも低い他の電源電圧Ｖｓｓ）をとる。

従って、メモリ回路２１の端子Ｑがハイレベルである場合には、信号Ｆが画素電極２３１に印加される。このため、液晶２３３に印加される電圧ＶＬＣは、電源電圧Ｖｄｄとなるため、ノーマリーホワイトモードであれば、その画素回路２０は暗いオン状態となる。

他方、メモリ回路２１の端子Ｑがローレベルである場合には、信号／Ｆが画素電極２３１に印加される。このため、液晶２３３に印加される電圧ＶＬＣは、電源電圧０となるため、ノーマリーホワイトモードであれば、その画素回路２０は明るいオフ状態となる。

再び図１において、サンプルホールド回路５０は、Ｘアドレスデコーダ４０によって選択されたＸ選択線４１１に対応する８列のビット線４２１に、上位制御回路から供給される８個のデータビットＤをサンプリングして夫々転送すると共に、当該８個のデータビットＤを夫々論理反転して、Ｘアドレスデコーダ４０によって選択されたＸ選択線４１１に対応する８列の相補ビット線４２２に供給する。

尚、本実施形態において、Ｙアドレスデコーダ３０や、Ｘアドレスデコーダ４０や、サンプルホールド回路５０及び画素ブロック１０における素子構成は、全て低温ポリシリコンプロセスにより同時に形成することができる。

（２）液晶装置の基本動作
続いて、本実施形態に係る液晶装置１の動作について、以下に説明する。

まず、液晶装置１では、各画素回路のメモリ回路２１にデータビットＤが保持された状態が前提となるため、このメモリ回路２１へのデータビットＤの保持動作について説明を進める。

本実施形態では、メモリ回路２１に対するデータビットＤの保持動作は、画素ブロック１０の単位で実行される。ここで、例えば、ｉ行ｊ列の画素ブロック１０における８個の画素回路２０に対してデータビットＤ（８ｊ−７）からデータビットＤ（８ｊ）を保持させる場合、上位制御回路は、ｉ行目を指定するＹアドレス信号ＡＤＹをＹアドレスデコーダ３０に供給すると共に、ｊ列目を指定するＸアドレス信号ＡＤＸをＸアドレスデコーダ４０に供給する。更に、上位制御回路は、ｉ行ｊ列の画素ブロック１０における８個の画素回路２０（つまり、ｉ行目の画素ブロック１０に属すると共に、（８ｊ−７）列目から８ｊ列目までの８つの画素回路２０）に保持されるべきデータビットＤ（８ｊ−７）からデータビットＤ（８ｊ）をサンプルホールド回路５０へ供給する。

このｊ列目を指定するＸアドレス信号ＡＤＸに基づいて、Ｘアドレスデコーダ４０は、列選択信号Ｘｊをハイレベルとする。これに伴い、サンプルホールド回路５０は、保持させるべきデータビットＤ（８ｊ−７）からデータビットＤ（８ｊ）をサンプリングして、ｊ列目の画素ブロック１０に対応する８つのビット線４２１に供給すると共に、データビットＤ（８ｊ−７）からデータビットＤ（８ｊ）の反転データビット／Ｄ（８ｊ−７）から反転データビット／Ｄ（８ｊ）をｊ列目の画素ブロック１０に対応する８つの相補ビット線４２２に供給する。尚、サンプルホールド回路５０は、ｊ列目の画素ブロック１０に対応する８組のビット線４２１及び相補ビット線４２２以外のビット線４２１及び相補ビット線４２２に対しては、データビットＤを何ら供給することはない。

一方、ｉ列目を指定するＹアドレス信号ＡＤＹに基づいて、Ｙアドレスデコーダ３０は、列選択信号Ｙｉをハイレベルとする。

ｉ行ｊ列の画素ブロック１０における８個の画素回路２０では、行選択信号Ｙｉがハイレベルとなるため、ＴＦＴ２１１及びＴＦＴ２１３がオン状態となり、且つ列選択信号Ｘｊがハイレベルとなるため、ＴＦＴ２１２及びＴＦＴ２１４がオン状態となる。このため、ビット線４２１に供給されたデータビットＤが端子Ｑに書き込まれると共に、相補ビット線４２２に供給された反転データビット／Ｄが端子／Ｑに書き込まれる。

この状態において、行選択信号Ｙｉ及び列選択信号Ｘｊの一方又は双方がローレベルになると、ｉ行ｊ列の画素ブロック１０における８個の画素回路２０では、ＴＦＴ２１１及びＴＦＴ２１３並びにＴＦＴ２１２及びＴＦＴ２１４の一方又は双方がオフ状態となる。このため、メモリ回路２１において、端子Ｑがビット線４２１から電気的に切り離されると共に端子／Ｑが相補ビット線４２２から電気的に切り離されることになるが、メモリ回路２１は、書き込まれたデータビットＤ及び反転データビット／Ｄを端子Ｑ及び端子／Ｑにおいて保持し続ける。

尚、行選択信号Ｙｊがハイレベルであり且つ列選択信号Ｘｊがハイレベルである場合には、ｉ行ｊ列の画素ブロック１０以外の画素ブロック１０における画素回路２０においては、行選択信号及び列選択信号の一方又は双方がローレベルである。このため、ｉ行ｊ列の画素ブロック１０以外の画素ブロック１０における画素回路２０においては、ＴＦＴ２１１及びＴＦＴ２１３並びにＴＦＴ２１２及びＴＦＴ２１４の一方又は双方がオフ状態となる。従って、ｉ行ｊ列の画素ブロック１０以外の画素ブロック１０における画素回路２０のメモリ回路２１においては、端子Ｑがビット線４２１から電気的に切り離されるか、又は端子／Ｑが相補ビット線４２２から電気的に切り離されることになる。このため、ｉ行ｊ列の画素ブロック１０以外の画素ブロック１０における画素回路２０においては、ビット線４２１及び相補ビット線４２２の電圧状態とは無関係に、当該画素回路２０のメモリ回路２１に保持されているデータビットＤ及び反転データビット／Ｄを端子Ｑ及び端子／Ｑにおいて保持し続ける。

液晶装置１の電源投入直後にあっては、このような画素回路２０（特に、画素回路２０が備えるメモリ回路２１）への書込み動作が、全ての画素回路２０（言い換えれば、全ての画素ブロック１０）に対して実行される。これにより、全ての画素回路２０におけるメモリ回路２１において、ハイレベル又はローレベルのいずれかのデータビットＤが保持される。

また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットＤが８ビット分まとめて、Ｘアドレス信号ＡＤＸ及びＹアドレス信号ＡＤＹと共に、上位制御回路から供給される。その結果、当該Ｘアドレス信号ＡＤＸ及びＹアドレス信号ＡＤＹにて指定される画素ブロック１０における８個の画素回路２０の夫々が備えるメモリ回路２１に保持されたデータビットが書き換えられる。

次に、このような各画素回路２０においてデータビットＤが保持された場合に、液晶素子２３がどのように駆動するかという観点から、液晶装置１の動作について説明する。

まず、画素回路２０のメモリ回路２１における端子ＱにハイレベルのデータビットＤが保持されている（つまり、端子／Ｑにローレベルの反転データビット／Ｄが保持されている）場合について説明する。この場合、トランスミッションゲート２２１がオン状態となり且つトランスミッションゲート２２２がオフ状態となるため、共通電極２３２に供給される信号ＬＣｃｏｍと論理反転の関係にある信号Ｆが画素電極２３１に印加される。従って、液晶２３３に印加される電圧ＶＬＣが電源電圧Ｖｄｄとなるため、ノーマリーホワイトモードであれば、その画素回路２０は暗いオン状態となる。

他方、画素回路２０のメモリ回路２１における端子ＱにローレベルのデータビットＤが保持されている（つまり、端子／Ｑにハイレベルの反転データビット／Ｄが保持されている）場合について説明する。この場合、トランスミッションゲート２２１がオフ状態となり且つトランスミッションゲート２２２がオン状態となるため、共通電極２３２に供給される信号ＬＣｃｏｍと同一論理の関係にある信号／Ｆが画素電極２３１に印加される。従って、液晶２３３に印加される電圧ＶＬＣが０となるため、ノーマリーホワイトモードであれば、その画素回路２０は明るいオフ状態となる。

このようなオン状態及びオフ状態のいずれかの状態が、メモリ回路２１におけるデータビットＤの保持状態に応じて、全ての画素回路２０において実現されることで、所定の画像が表示される。

（３）アドレスデコーダ回路の構成
続いて、図４から図６を参照して、液晶装置１が備える構成要素のうちのＹアドレスデコーダ３０及びＸアドレスデコーダ４０の夫々の詳細な構成について説明する。ここに、図４は、アドレスデコーダの基本構成を概念的に示すブロック図であり、図５は、アドレスデコーダが備えるプリデコーダ回路のより詳細な構成を示す回路図であり、図６は、アドレスデコーダが備えるデコーダ回路のより詳細な構成を示す回路図である。尚、Ｙアドレスデコーダ３０とＸアドレスデコーダ４０とは、基本的な構成は同一であるため、以下の説明では、Ｙアドレスデコーダ３０をアドレスデコーダの代表例として説明を進める。

図４に示すようにＹアドレスデコーダ３０は、Ｙアドレス信号ＡＤＹが入力されるプリデコーダ回路部分３２と、プリデコーダ回路部分３２の出力に基づいて、Ｙアドレス信号ＡＤＹで指定された行のＹ選択線３１１に対してハイレベルの行選択信号を排他的に出力するデコーダ回路部分３３０とを備えている。

プリデコーダ回路部分３２は、複数のプリデコーダ回路３２０を備えている。Ｙアドレス信号ＡＤＹは、ｓ個のビットを含むビット列{ＡＤＹ＿ｂ（１）、ＡＤＹ＿ｂ（２）、・・・、ＡＤＹ＿ｂ（ｓ）}として、プリデコーダ回路部分３２に入力される。そして、このｓ個のビットを含むビット列は、各プリデコーダ回路３２０に２ビットずつ入力される。つまり、各プリデコーダ回路３２０は、２つの入力端子を備えている。また、各プリデコーダ回路３２０は、４つの出力端子を備えており、入力される２ビットのＹアドレス信号を４ビットのＹプリデコード信号ＰＤＹに変換する。つまり、プリデコーダ回路部分３２においては、ｓ個のビットを含むＹアドレス信号ＡＤＹ＝{ＡＤＹ＿ｂ（１）、ＡＤＹ＿ｂ（２）、・・・、ＡＤＹ＿ｂ（ｓ）}が、２ｓ個のビットを含むＹプリデコード信号ＡＤＹｐｄ＝{ＡＤＹｐｄ＿ｂ（１）、ＡＤＹｐｄ＿ｂ（２）、・・・、ＡＤＹｐｄ＿ｂ（２ｓ）}に変換される。Ｙプリデコード信号ＡＤＹｐｄは、デコーダ回路部分３３へ入力される。

図５に示すように、プリデコーダ回路３２０は、正論理ＮＡＮＤ回路３２１と、正論理ＮＡＮＤ回路３２２と、正論理ＮＡＮＤ回路３２３と、正論理ＮＡＮＤ回路３２４と、インバータ３２５と、インバータ３２６と、インバータ３２７と、インバータ３２８とを備えている。プリデコーダ回路３２０の第１入力端子ＩＮ１（ＰＤ）には、正論理ＮＡＮＤ回路３２１の第１入力端子と、正論理ＮＡＮＤ回路３２２の第１入力端子と、インバータ３２６の入力端子と、インバータ３２７の入力端子とが電気的に接続されている。また、プリデコーダ回路３２０の第２入力端子ＩＮ２（ＰＤ）には、正論理ＮＡＮＤ回路３２１の第２入力端子と、インバータ３２５の入力端子と、正論理ＮＡＮＤ回路３２３の第２入力端子と、インバータ３２８の入力端子とが電気的に接続されている。インバータ３２５の出力端子には、正論理ＮＡＮＤ回路３２２の第２入力端子が電気的に接続されている。インバータ３２６の出力端子には、正論理ＮＡＮＤ回路３２３の第１入力端子が電気的に接続されている。インバータ３２７の出力端子には、正論理ＮＡＮＤ回路３２４の第１入力端子が電気的に接続されている。インバータ３２８の出力端子には、正論理ＮＡＮＤ回路３２４の第２入力端子が電気的に接続されている。正論理ＮＡＮＤ回路３２１の出力端子は、プリデコーダ回路３２０の第１出力端子ＯＵＴ１（ＰＤ）となる。正論理ＮＡＮＤ回路３２２の出力端子は、プリデコーダ回路３２０の第２出力端子ＯＵＴ２（ＰＤ）となる。正論理ＮＡＮＤ回路３２３の出力端子は、プリデコーダ回路３２０の第３出力端子ＯＵＴ３（ＰＤ）となる。正論理ＮＡＮＤ回路３２４の出力端子は、プリデコーダ回路３２０の第４出力端子ＯＵＴ４（ＰＤ）となる。

再び図４において、デコーダ回路部分３３は、２４０行のＹ選択線３１１の夫々に対応するように２４０個のデコーダ回路３３０を備えている。つまり、各デコーダ回路３３０は、１つの出力端子を備えており、該出力端子が２４０行のＹ選択線３１１のうちの対応する１つのＹ選択線に接続されている。また、各デコーダ回路３３０は、４つの入力端子を備えており、プリデコーダ回路３２部分より出力されるＹプリデコード信号ＡＤＹｐｄ＝{ＡＤＹｐｄ＿ｂ（１）、ＡＤＹｐｄ＿ｂ（２）、・・・、ＡＤＹｐｄ＿ｂ（２ｓ）}のうちの４つのビットが入力される。具体的には、図６に示すように、デコーダ回路３３０は、４つの入力端子ＩＮ１（Ｄ）からＩＮ４（Ｄ）及び１つの出力端子ＯＵＴ（Ｄ）を備える、正論理ＮＡＮＤ回路から構成される。

続いて、図７及び図８を参照して、プリデコーダ回路３２０が備える正論理ＮＡＮＤ回路（２入力１出力ＮＡＮＤ回路）３２１から３２４及びデコーダ回路３３０を構成する正論理ＮＡＮＤ回路（４入力１出力ＮＡＮＤ回路）の夫々の詳細な構成について説明する。ここに、図７は、プリデコーダ回路３２０が備える正論理ＮＡＮＤ回路３２１の詳細な構成をトランジスタレベルで示す回路図であり、図８は、デコーダ回路３３０を構成する正論理ＮＡＮＤ回路の詳細な構成をトランジスタレベルで示す回路図である。

図７に示すように、正論理ＮＡＮＤ回路３２１は、ｐチャネル型ＴＦＴ３２１１と、ｐチャネル型ＴＦＴ３２１２と、ｐチャネル型ＴＦＴ３２１３と、ｐチャネル型ＴＦＴ３２１４と、ｎチャネル型ＴＦＴ３２１５と、ｎチャネル型ＴＦＴ３２１６とを備えている。

ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１２の夫々のソース端子には、電源電圧Ｖｄｄが供給される。ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１２の夫々のドレイン端子には、ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の夫々のソース端子が電気的に接続されている。ｐチャネル型ＴＦＴ３２１１のゲート端子には、正論理ＮＡＮＤ回路３２１の第１入力端子ＩＮ１１が電気的に接続されている。ｐチャネル型ＴＦＴ３２１２のゲート端子には、正論理ＮＡＮＤ回路３２１の第２入力端子ＩＮ１２が電気的に接続されている。

ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の夫々のドレイン端子には、ｎチャネル型ＴＦＴ３２１５のドレイン端子及び正論理ＮＡＮＤ回路３２１の出力端子ＯＵＴ１１の夫々が電気的に接続されている。ｐチャネル型ＴＦＴ３２１３のゲート端子には、正論理ＮＡＮＤ回路３２１の第１入力端子ＩＮ１１が電気的に接続されている。ｐチャネル型ＴＦＴ３２１４のゲート端子には、正論理ＮＡＮＤ回路３２１の第２入力端子ＩＮ１２が電気的に接続されている。

ｎチャネル型ＴＦＴ３２１５のソース端子には、ｎチャネル型ＴＦＴ３２１６のドレイン端子が電気的に接続されている。ｎチャネル型ＴＦＴ３２１５のゲート端子には、正論理ＮＡＮＤ回路３２１の第１入力端子ＩＮ１１が電気的に接続されている。

ｎチャネル型ＴＦＴ３２１６のソース端子には、電源電圧Ｖｓｓ（但し、電源電圧Ｖｓｓの電位は、電源電圧Ｖｄｄの電位よりも低い）又は接地電位ＧＮＤが供給されている。ｎチャネル型ＴＦＴ３２１６のゲート端子には、正論理ＮＡＮＤ回路３２１の第２入力端子ＩＮ１２が電気的に接続されている。

尚、正論理ＮＡＮＤ回路３２２から３２４についても、図７に示した正論理ＮＡＮＤ回路３２１と同一の回路構成を採用している。また、図７においては、ｎチャネル型ＴＦＴ３２１５及びｎチャネル型ＴＦＴ３２１６を含む回路系が、本発明における「第１回路部分」の一具体例を構成している。ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４を含む回路系が、本発明における「第２回路部分」の一具体例を構成している。ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１２を含む回路系が、本発明における「第３回路部分」の一具体例を構成すると共に、ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１２の夫々が、本発明における「動作点補償素子」の一具体例を構成している。

この正論理ＮＡＮＤ回路３２１は以下のように動作する。

まず、第１入力端子ＩＮ１１にローレベルの信号が入力し且つ第２入力端子ＩＮ１２にローレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２１１、ｐチャネル型ＴＦＴ３２１２、ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の夫々がオン状態になると共に、ｎチャネル型ＴＦＴ３２１５及びｎチャネル型ＴＦＴ３２１６の夫々がオフ状態となる。従って、ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１２の少なくとも一方並びにｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の少なくとも一方の夫々が電源電圧Ｖｄｄにて充電された後、電源電圧Ｖｄｄ（つまり、ハイレベルの信号）が出力端子ＯＵＴ１１より出力される。つまり、直列に接続された２つのｐチャネル型ＴＦＴの充電が完了した後に、ハイレベルの信号が出力される。

また、第１入力端子ＩＮ１１にローレベルの信号が入力し且つ第２入力端子ＩＮ１２にハイレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１３並びにｎチャネル型ＴＦＴ３２１６の夫々がオン状態になると共に、ｐチャネル型ＴＦＴ３２１２及びｐチャネル型ＴＦＴ３２１４並びにｎチャネル型ＴＦＴ３２１５の夫々がオフ状態となる。従って、ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１３が電源電圧Ｖｄｄにて充電された後、電源電圧Ｖｄｄが出力端子ＯＵＴ１１より出力される。つまり、直列に接続された２つのｐチャネル型ＴＦＴの充電が完了した後に、ハイレベルの信号が出力される。

また、第１入力端子ＩＮ１１にハイレベルの信号が入力し且つ第２入力端子ＩＮ１２にローレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２１２及びｐチャネル型ＴＦＴ３２１４並びにｎチャネル型ＴＦＴ３２１５の夫々がオン状態になると共に、ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１３並びにｎチャネル型ＴＦＴ３２１６の夫々がオフ状態となる。従って、ｐチャネル型ＴＦＴ３２１２及びｐチャネル型ＴＦＴ３２１４が電源電圧Ｖｄｄにて充電された後、電源電圧Ｖｄｄが出力端子ＯＵＴ１１より出力される。つまり、直列に接続された２つのｐチャネル型ＴＦＴの充電が完了した後に、ハイレベルの信号が出力される。

また、第１入力端子ＩＮ１１にハイレベルの信号が入力し且つ第２入力端子ＩＮ１２にハイレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２１１、ｐチャネル型ＴＦＴ３２１２、ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の夫々がオフ状態になると共に、ｎチャネル型ＴＦＴ３２１５及びｎチャネル型ＴＦＴ３２１６の夫々がオン状態となる。従って、ｎチャネル型ＴＦＴ３２１５及びｎチャネル型ＴＦＴ３２１６の夫々が電源電圧Ｖｓｓにて充電された後、電源電圧Ｖｓｓ又は接地電位ＧＮＤ（つまり、ローレベルの信号）が出力端子ＯＵＴ１１より出力される。つまり、直列に接続された２つのｎチャネル型ＴＦＴの充電が完了した後に、ローレベルの信号が出力される。

続いて、図８に示すように、正論理ＮＡＮＤ回路（デコーダ回路）３３０は、ｐチャネル型ＴＦＴ３３０１と、ｐチャネル型ＴＦＴ３３０２と、ｐチャネル型ＴＦＴ３３０３と、ｐチャネル型ＴＦＴ３３０４と、ｐチャネル型ＴＦＴ３３１１と、ｐチャネル型ＴＦＴ３３１２と、ｐチャネル型ＴＦＴ３３１３と、ｐチャネル型ＴＦＴ３３１４と、ｐチャネル型ＴＦＴ３３２１と、ｐチャネル型ＴＦＴ３３２２と、ｐチャネル型ＴＦＴ３３２３と、ｐチャネル型ＴＦＴ３３２４と、ｐチャネル型ＴＦＴ３３３１と、ｐチャネル型ＴＦＴ３３３２と、ｐチャネル型ＴＦＴ３３３３と、ｐチャネル型ＴＦＴ３３３４と、ｎチャネル型ＴＦＴ３３４１と、ｎチャネル型ＴＦＴ３３４２と、ｎチャネル型ＴＦＴ３３４３と、ｎチャネル型ＴＦＴ３３４４とを備えている。

正論理ＮＡＮＤ回路３３０の出力端子ＯＵＴ２１と電源電圧Ｖｄｄとの間には、ｐチャネル型ＴＦＴ３３０１と、ｐチャネル型ＴＦＴ３３０２と、ｐチャネル型ＴＦＴ３３０３と、ｐチャネル型ＴＦＴ３３０４とが、この順に直列接続されている。ｐチャネル型ＴＦＴ３３１１（３３２１／３３３１）と、ｐチャネル型ＴＦＴ３３１２（３３２２／３３３２）と、ｐチャネル型ＴＦＴ３３１３（３３２３／３３３３）と、ｐチャネル型ＴＦＴ３３１４（３３２４／３３３４）とについても、同様の態様で、正論理ＮＡＮＤ回路３３０の出力端子ＯＵＴ２１と電源電圧Ｖｄｄとの間において直列接続されている。

また、正論理ＮＡＮＤ回路３３０の出力端子ＯＵＴ２１と電源電圧Ｖｓｓとの間には、ｎチャネル型ＴＦＴ３３４１と、ｎチャネル型ＴＦＴ３３４２と、ｎチャネル型ＴＦＴ３３４３と、ｐチャネル型ＴＦＴ３３４４とが、この順に直列接続されている。

正論理ＮＡＮＤ回路３３０の第１入力端子ＩＮ２１は、ｐチャネル型ＴＦＴ３３０１、ｐチャネル型ＴＦＴ３３０２、ｐチャネル型ＴＦＴ３３０３及びｐチャネル型ＴＦＴ３３０４並びにｎチャネル型ＴＦＴ３３４１の夫々のゲート端子と電気的に接続されている。正論理ＮＡＮＤ回路３３０の第２入力端子ＩＮ２２は、ｐチャネル型ＴＦＴ３３１１、ｐチャネル型ＴＦＴ３３１２、ｐチャネル型ＴＦＴ３３１３及びｐチャネル型ＴＦＴ３３１４並びにｎチャネル型ＴＦＴ３３４２の夫々のゲート端子と電気的に接続されている。正論理ＮＡＮＤ回路３３０の第３入力端子ＩＮ２３は、ｐチャネル型ＴＦＴ３３２１、ｐチャネル型ＴＦＴ３３２２、ｐチャネル型ＴＦＴ３３２３及びｐチャネル型ＴＦＴ３３２４並びにｎチャネル型ＴＦＴ３３４３の夫々のゲート端子と電気的に接続されている。正論理ＮＡＮＤ回路３３０の第４入力端子ＩＮ２４は、ｐチャネル型ＴＦＴ３３３１、ｐチャネル型ＴＦＴ３３３２、ｐチャネル型ＴＦＴ３３３３及びｐチャネル型ＴＦＴ３３３４並びにｎチャネル型ＴＦＴ３３４４の夫々のゲート端子と電気的に接続されている。

尚、図８においては、ｎチャネル型ＴＦＴ３３４１、ｎチャネル型ＴＦＴ３３４２、ｎチャネル型ＴＦＴ３３４３及びｎチャネル型ＴＦＴ３３４４を含む回路系が、本発明における「第１回路部分」の一具体例を構成している。ｐチャネル型ＴＦＴ３３０４（３３１４、３３２４及び３３３４）を含む回路系が、本発明における「第２回路部分」の一具体例を構成している。ｐチャネル型ＴＦＴ３３０１（３３１１、３３２１及び３３３１）、ｐチャネル型ＴＦＴ３３０２（３３１２、３３２２及び３３３２）及びｐチャネル型ＴＦＴ３３０３（３３１３、３３２３及び３３３３）を含む回路系が、本発明における「第３回路部分」の一具体例を構成すると共に、ｐチャネル型ＴＦＴ３３０１（３３１１、３３２１及び３３３１）、ｐチャネル型ＴＦＴ３３０２（３３１２、３３２２及び３３３２）及びｐチャネル型ＴＦＴ３３０３（３３１３、３３２３及び３３３３）の夫々が、本発明における「動作点補償素子」の一具体例を構成している。

この正論理ＮＡＮＤ回路３３０は以下のように動作する。

まず、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の少なくとも１つにローレベルの信号が入力する場合には、電源電圧Ｖｄｄと出力端子ＯＵＴ２１との間においては、ｐチャネル型ＴＦＴ３３０１からｐチャネル型ＴＦＴ３３０４に至る電流パス、ｐチャネル型ＴＦＴ３３１１からｐチャネル型ＴＦＴ３３１４に至る電流パス、ｐチャネル型ＴＦＴ３３２１からｐチャネル型ＴＦＴ３３２４に至る電流パス及びｐチャネル型ＴＦＴ３３３１からｐチャネル型ＴＦＴ３３３４に至る電流パスの少なくとも１つが形成される。他方で、ｎチャネル型ＴＦＴ３３４１、ｎチャネル型ＴＦＴ３３４２、ｎチャネル型ＴＦＴ３３４３及びｎチャネル型ＴＦＴ３３４４のうちの少なくとも１つがオフ状態となるため、電源電圧Ｖｓｓと出力端子ＯＵＴ２１との間に電流パスは形成されない。従って、ｐチャネル型ＴＦＴ３３０１からｐチャネル型ＴＦＴ３３０４に至る電流パスが形成されるとすれば、ｐチャネル型ＴＦＴ３３０１からｐチャネル型ＴＦＴ３３０４の夫々が電源電圧Ｖｄｄにて充電された後、電源電圧Ｖｄｄ（つまり、ハイレベルの信号）が出力端子ＯＵＴ２１より出力される。つまり、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の少なくとも１つにローレベルの信号が入力する場合には、直列に接続された４つのｐチャネル型ＴＦＴの充電が完了した後に、ハイレベルの信号が出力される。

また、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の全てにハイレベルの信号が入力する場合には、ｎチャネル型ＴＦＴ３３４１、ｎチャネル型ＴＦＴ３３４２、ｎチャネル型ＴＦＴ３３４３及びｎチャネル型ＴＦＴ３３４４の全てがオン状態となるため、電源電圧Ｖｓｓと出力端子ＯＵＴ２１との間に電流パスが形成される。他方で、全てのｐチャネル型ＴＦＴ３３０１（３３１１、３３２１、３３３１）からｐチャネル型ＴＦＴ３３０４（３３１４、３３２４、３３３４）がオフ状態となるため、電源電圧Ｖｄｄと出力端子ＯＵＴ２１との間に電流パスは形成されない。従って、ｎチャネル型ＴＦＴ３３４１からｎチャネル型ＴＦＴ３３４４の夫々が電源電圧Ｖｓｓにて充電された後、電源電圧Ｖｓｓ又は接地電位ＧＮＤ（つまり、ローレベルの信号）が出力端子ＯＵＴ２１より出力される。つまり、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の全てにハイレベルの信号が入力する場合には、直列に接続された４つのｎチャネル型ＴＦＴの充電が完了した後に、ローレベルの信号が出力される。

ここで、本実施形態における正論理ＮＡＮＤ回路３２１（３３０）の技術的効果をより明確に説明するために、図９及び図１０を参照して、比較例に係る正論理ＮＡＮＤ回路について説明する。ここに、図９は、比較例に係る第１の正論理ＮＡＮＤ回路（２入力１出力ＮＡＮＤ回路）の詳細な構成をトランジスタレベルで示す回路図であり、図１０は、比較例に係る第２の正論理ＮＡＮＤ回路（４入力１出力ＮＡＮＤ回路）の詳細な構成をトランジスタレベルで示す回路図である。

図９に示すように、比較例に係る第１の正論理ＮＡＮＤ回路３２１ａは、上述した正論理ＮＡＮＤ回路３２１から、ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１２を取り除いた構成を有している。

この正論理ＮＡＮＤ回路３２１ａは、以下のように動作する。

まず、第１入力端子ＩＮ１１及び第２入力端子ＩＮ１２の少なくとも一方にローレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の少なくとも一方がオン状態になると共に、ｎチャネル型ＴＦＴ３２１５及びｎチャネル型ＴＦＴ３２１６の少なくとも一方がオフ状態となる。従って、ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の少なくとも一方が電源電圧Ｖｄｄにて充電された後、電源電圧Ｖｄｄ（つまり、ハイレベルの信号）が出力端子ＯＵＴ１１より出力される。つまり、１つのｐチャネル型ＴＦＴの充電が完了した後に、ハイレベルの信号が出力される。

他方で、第１入力端子ＩＮ１１及び第２入力端子ＩＮ１２の夫々にハイレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の夫々がオフ状態になると共に、ｎチャネル型ＴＦＴ３２１５及びｎチャネル型ＴＦＴ３２１６の夫々がオン状態となる。従って、ｎチャネル型ＴＦＴ３２１５及びｎチャネル型ＴＦＴ３２１６の夫々が電源電圧Ｖｓｓにて充電された後、電源電圧Ｖｓｓ（つまり、ローレベルの信号）が出力端子ＯＵＴ１１より出力される。つまり、直列に接続された２つのｎチャネル型ＴＦＴの充電が完了した後に、ローレベルの信号が出力される。

また、図１０に示すように、比較例に係る第２の正論理ＮＡＮＤ回路３３０ａは、上述した正論理ＮＡＮＤ回路３３０から、ｐチャネル型ＴＦＴ３３０１と、ｐチャネル型ＴＦＴ３３０２と、ｐチャネル型ＴＦＴ３３０３と、ｐチャネル型ＴＦＴ３３１１と、ｐチャネル型ＴＦＴ３３１２と、ｐチャネル型ＴＦＴ３３１３と、ｐチャネル型ＴＦＴ３３２１と、ｐチャネル型ＴＦＴ３３２２と、ｐチャネル型ＴＦＴ３３２３と、ｐチャネル型ＴＦＴ３３３１と、ｐチャネル型ＴＦＴ３３３２と、ｐチャネル型ＴＦＴ３３３３ととを省いた構成を有している。

この正論理ＮＡＮＤ回路３３０ａは、以下のように動作する。

まず、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の少なくとも１つにローレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３３０４、ｐチャネル型ＴＦＴ３３１４、ｐチャネル型ＴＦＴ３３２４及びｐチャネル型ＴＦＴ３３３４の少なくとも１つがオン状態となると共に、ｎチャネル型ＴＦＴ３３４１、ｎチャネル型ＴＦＴ３３４２、ｎチャネル型ＴＦＴ３３４３及びｎチャネル型ＴＦＴ３３４４のうちの少なくとも１つがオフ状態となる。従って、ｐチャネル型ＴＦＴ３３０４、ｐチャネル型ＴＦＴ３３１４ｐ、チャネル型ＴＦＴ３３２４及びｐチャネル型ＴＦＴ３３３４の少なくとも１つが電源電圧Ｖｄｄにて充電された後、電源電圧Ｖｄｄ（つまり、ハイレベルの信号）が出力端子ＯＵＴ２１より出力される。つまり、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の少なくとも１つにローレベルの信号が入力する場合には、１つのｐチャネル型ＴＦＴの充電が完了した後に、ハイレベルの信号が出力される。

また、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の全てにハイレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３３０４、ｐチャネル型ＴＦＴ３３１４、ｐチャネル型ＴＦＴ３３２４及びｐチャネル型ＴＦＴ３３３４の全てがオフ状態となると共に、ｎチャネル型ＴＦＴ３３４１、ｎチャネル型ＴＦＴ３３４２、ｎチャネル型ＴＦＴ３３４３及びｎチャネル型ＴＦＴ３３４４の全てがオン状態となる。従って、ｎチャネル型ＴＦＴ３３４１、ｎチャネル型ＴＦＴ３３４２、ｎチャネル型ＴＦＴ３３４３及びｎチャネル型ＴＦＴ３３４４の夫々が電源電圧Ｖｓｓにて充電された後、電源電圧Ｖｓｓ（つまり、ローレベルの信号）が出力端子ＯＵＴ２１より出力される。つまり、第１入力端子ＩＮ２１から第４入力端子ＩＮ２４の全てにハイレベルの信号が入力する場合には、直列に接続された４つのｎチャネル型ＴＦＴの充電が完了した後に、ローレベルの信号が出力される。

このように、比較例に係る第１の正論理ＮＡＮＤ回路３２１ａ及び第２の正論理ＮＡＮＤ回路３３０ａによれば、ｐチャネル型ＴＦＴの直列接続の段数と、ｎチャネル型ＴＦＴの直列接続の段数とが等しくないため、電源電圧Ｖｄｄが出力端子に出力されるまでに充電される必要があるｐチャネル型ＴＦＴの数と、電源電圧Ｖｓｓが出力端子に出力されるまでに充電される必要があるｎチャネル型ＴＦＴの数とが等しくない。このため、任意の入力に対して、電源電圧Ｖｄｄが出力されるタイミングと電源電圧Ｖｓｓが出力されるタイミングとの間にずれが生じてしまう。具体的には、任意の入力がなされてから電源電圧Ｖｓｓが出力端子に出力されるまでの時間は、任意の入力がなされてから電源電圧Ｖｄｄが出力端子に出力されるまでの時間よりも長くなってしまう。このずれは、ｐチャネル型ＴＦＴの充電速度が相対的に速い場合若しくはｎチャネル型ＴＦＴの充電速度が相対的に遅い場合、又は各ｎチャネル型ＴＦＴの特性にばらつきがある場合等において特に顕著になる。このような状態は、安定的な信号の出力という観点からは好ましくない。

しかるに、本実施形態に係る正論理ＮＡＮＤ回路３２１（３３０）では、ｐチャネル型ＴＦＴの直列接続の段数と、ｎチャネル型ＴＦＴの直列接続の段数とが等しくなっている。その結果、電源電圧Ｖｄｄが出力端子に出力されるまでに充電される必要があるｐチャネル型ＴＦＴの数と、電源電圧Ｖｓｓが出力端子に出力されるまでに充電される必要があるｎチャネル型ＴＦＴの数とが等しくなる。このため、任意の入力に対して、電源電圧Ｖｄｄが出力されるタイミングと電源電圧Ｖｓｓが出力されるタイミングとが概ね一致する。これにより、本実施形態に係る正論理ＮＡＮＤ回路３２１（３３０）からの出力信号（特に、そのパルス幅）にバラつきが生ずるという不都合を相応に減らす又は殆ど若しくは全くなくすことができる。これに伴って、複数の正論理ＮＡＮＤ回路３２１（３３０）の夫々から出力信号が出力されるタイミングや該出力信号のパルス幅が、個々の正論理ＮＡＮＤ回路３２１（３３０）毎にばらついてしまう不都合をも相応に減らす又は殆ど若しくは全くなくすことができる。言い換えれば、複数の正論理ＮＡＮＤ回路３２１（３３０）の夫々の動作点が、個々の正論理ＮＡＮＤ回路３２１（３３０）毎にばらついてしまう不都合をも相応に減らす又は殆ど若しくは全くなくすことができる。

これにより、正論理ＮＡＮＤ回路３２１（３３０）を多数備えるＹアドレスデコーダ３０及びＸアドレスデコーダ４０においても、Ｙアドレスデコーダ３０及びＸアドレスデコーダ４０に含まれる多数の正論理ＮＡＮＤ回路３２１（３３０）の夫々の出力信号が本来意図したタイミングで出力されない（個々の正論理ＮＡＮＤ回路３２１（３３０）毎にばらばらのタイミングで出力されてしまう）又は出力信号のパルス幅がバラついてしまうという不都合を相応に減らす又は殆ど若しくは全くなくすことができる。このため、Ｙアドレスデコーダ３０及びＸアドレスデコーダ４０からの出力信号のパルス幅が、Ｙ選択線３１１毎に或いはＸ選択線４１１毎にバラついてしまうという不都合を相応に減らす又は殆ど若しくは全くなくすことができる。従って、Ｙアドレスデコーダ３０及びＸアドレスデコーダ４０から、適切なパルス幅を有する行選択信号Ｙｉ及び列選択信号Ｘｊを、各Ｙ選択線３１１に或いは各Ｘ選択線４１１に対して供給することができる。これにより、画素ブロック１０が選択されている期間（つまり、画素ブロック１０に対して書込みが行われる期間）が、画素ブロック１０毎にバラついてしまうという不都合を相応に減らす又は殆ど若しくは全くなくすことができると共に、書込みが行われている間は確実に画素ブロック１０が選択されている状態を維持することができる。従って、液晶装置１が備える複数の画素部２０（つまり、画素部２０に内蔵されるメモリ回路２１）への書込み不良が生ずるという不都合を相応に減らす又は殆ど若しくは全くなくすことができるため、表示品位のよい液晶装置１を提供することができる。

尚、上述した説明では、正論理ＮＡＮＤ回路の例について説明したが、負論理ＮＡＮＤ回路においても同様の構成を採用してもよいことは言うまでもない。ここで、図１１を参照して、負論理ＮＡＮＤ回路についても簡単に説明を進める。ここに、図１１は、本実施形態に係る負論理ＮＡＮＤ回路の詳細な構成をトランジスタレベルで示す回路図である。

図１１に示すように、負論理ＮＡＮＤ回路３２９は、ｐチャネル型ＴＦＴ３２９１と、ｐチャネル型ＴＦＴ３２９２と、ｎチャネル型ＴＦＴ３２９５と、ｎチャネル型ＴＦＴ３２９６と、ｎチャネル型ＴＦＴ３２９７と、ｎチャネル型ＴＦＴ３２９８とを備えている。

ｎチャネル型ＴＦＴ３２９７及びｎチャネル型ＴＦＴ３２９８の夫々のソース端子には、電源電圧Ｖｓｓ又は接地電位ＧＮＤが供給される。ｎチャネル型ＴＦＴ３２９７及びｎチャネル型ＴＦＴ３２９８の夫々のドレイン端子には、ｎチャネル型ＴＦＴ３２９５及びｎチャネル型ＴＦＴ３２９６の夫々のソース端子が電気的に接続されている。ｎチャネル型ＴＦＴ３２９７のゲート端子には、負論理ＮＡＮＤ回路３２９の第１入力端子ＩＮ９１が電気的に接続されている。ｎチャネル型ＴＦＴ３２９８のゲート端子には、負論理ＮＡＮＤ回路３２９の第２入力端子ＩＮ９２が電気的に接続されている。

ｎチャネル型ＴＦＴ３２９５及びｎチャネル型ＴＦＴ３２９６の夫々のドレイン端子には、ｐチャネル型ＴＦＴ３２９２のドレイン端子及び負論理ＮＡＮＤ回路３２９の出力端子ＯＵＴ９１の夫々が電気的に接続されている。ｎチャネル型ＴＦＴ３２９５のゲート端子には、負論理ＮＡＮＤ回路３２９の第１入力端子ＩＮ９１が電気的に接続されている。ｎチャネル型ＴＦＴ３２９６のゲート端子には、負論理ＮＡＮＤ回路３２９の第２入力端子ＩＮ９２が電気的に接続されている。

ｐチャネル型ＴＦＴ３２９２のソース端子には、ｐチャネル型ＴＦＴ３２９１のドレイン端子が電気的に接続されている。ｐチャネル型ＴＦＴ３２９２のゲート端子には、負論理ＮＡＮＤ回路３２９の第１入力端子ＩＮ９１が電気的に接続されている。

ｐチャネル型ＴＦＴ３２９１のソース端子には、電源電圧Ｖｄｄが供給されている。ｐチャネル型ＴＦＴ３２９１のゲート端子には、負論理ＮＡＮＤ回路３２９の第２入力端子ＩＮ９２が電気的に接続されている。

尚、図１１においては、ｐチャネル型ＴＦＴ３２９１及びｐチャネル型ＴＦＴ３２９２を含む回路系が、本発明における「第１回路部分」の一具体例を構成している。ｎチャネル型ＴＦＴ３２９５及びｎチャネル型ＴＦＴ３２９６を含む回路系が、本発明における「第２回路部分」の一具体例を構成している。ｎチャネル型ＴＦＴ３２９７及びｎチャネル型ＴＦＴ３２９８を含む回路系が、本発明における「第３回路部分」の一具体例を構成すると共に、ｎチャネル型ＴＦＴ３２９７及びｎチャネル型ＴＦＴ３２９８の夫々が、本発明における「動作点補償素子」の一具体例を構成している。

この負論理ＮＡＮＤ回路３２９は以下のように動作する。

まず、第１入力端子ＩＮ１１及び第２入力端子ＩＮ１２の夫々にローレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２９１及びｐチャネル型ＴＦＴ３２９２の夫々がオン状態になると共に、ｎチャネル型ＴＦＴ３２９５、ｎチャネル型ＴＦＴ３２９６、ｎチャネル型ＴＦＴ３２９７及びｎチャネル型ＴＦＴ３２９８の夫々がオフ状態となる。従って、ｐチャネル型ＴＦＴ３２９１及びｐチャネル型ＴＦＴ３２９２の夫々が電源電圧Ｖｄｄにて充電された後、電源電圧Ｖｄｄ（つまり、ハイレベルの信号）が出力端子ＯＵＴ９１より出力される。つまり、直列に接続された２つのｐチャネル型ＴＦＴの充電が完了した後に、ハイレベルの信号が出力される。

他方、第１入力端子ＩＮ１１及び第２入力端子ＩＮ１２の少なくとも一方にハイレベルの信号が入力する場合には、ｐチャネル型ＴＦＴ３２９１及びｐチャネル型ＴＦＴ３２９２の少なくとも一方がオフ状態になると共に、ｎチャネル型ＴＦＴ３２９５及びｎチャネル型ＴＦＴ３２９７並びにｎチャネル型ＴＦＴ３２９６及びｎチャネル型ＴＦＴ３２９８の少なくとも一方がオン状態となる。従って、ｎチャネル型ＴＦＴ３２９５及びｎチャネル型ＴＦＴ３２９７並びにｎチャネル型ＴＦＴ３２９６及びｎチャネル型ＴＦＴ３２９８の少なくとも一方が電源電圧Ｖｓｓにて充電された後、電源電圧Ｖｓｓ（つまり、ローレベルの信号）が出力端子ＯＵＴ９１より出力される。つまり、直列に接続された２つのｎチャネル型ＴＦＴの充電が完了した後に、ローレベルの信号が出力される。

このように、負論理ＮＡＮＤ回路３２９においても、ｐチャネル型ＴＦＴの直列接続の段数とｎチャネル型ＴＦＴの直列接続の段数とを等しくすることで、上述した各種効果を好適に享受することができる。もちろん、負論理ＮＡＮＤ回路３２９においても、正論理ＮＡＮＤ回路３３０と同様に、他入力（具体的には、３入力以上）を受け付ける構成を採用しても良いことは言うまでもない。

尚、上述した実施形態においては、ｐチャネル型ＴＦＴの直列接続の段数とｎチャネル型ＴＦＴの直列接続の段数とを等しくする構成を例にあげて説明を進めている。しかしながらｐチャネル型ＴＦＴの直列接続の段数とｎチャネル型ＴＦＴの直列接続の段数とを等しくすることに代えて、電源電圧Ｖｄｄ又は電源電圧Ｖｓｓの出力を所定時間遅らせるための素子を用いても良い。例えば、図７において示した正論理ＮＡＮＤ回路３２１においては、ｐチャネル型ＴＦＴ３２１１及びｐチャネル型ＴＦＴ３２１２に代えて、入力端子ＩＮ１１及び入力端子ＩＮ１２の少なくとも一方にローレベルの信号が入力されてから所定時間（例えば、１つのｐチャネル型ＴＦＴの充電に要する時間）経過した後に電源電圧Ｖｄｄをｐチャネル型ＴＦＴ３２１３及びｐチャネル型ＴＦＴ３２１４の少なくとも一方に供給する素子を設けてもよい。同様に、図８において示した正論理ＮＡＮＤ回路３３０においては、ｐチャネル型ＴＦＴ３３０１、ｐチャネル型ＴＦＴ３３０２及びｐチャネル型ＴＦＴ３３０３に代えて、入力端子ＩＮ２１にローレベルの信号が入力されてから所定時間（例えば、３つのｐチャネル型ＴＦＴの充電に要する時間）経過した後に電源電圧Ｖｄｄをｐチャネル型ＴＦＴ３３０４に供給する素子を設けてもよい。ｐチャネル型ＴＦＴ３３１１（３３２１、３３３１）、ｐチャネル型ＴＦＴ３３１２（３３２２、３３３２）及びｐチャネル型ＴＦＴ３３１３（３３２３、３３３３）においても同様である。同様に、図１１において示した負論理ＮＡＮＤ回路３２９においては、ｎチャネル型ＴＦＴ３２９７及びｎチャネル型ＴＦＴ３２９８に代えて、入力端子ＩＮ９１及び入力端子ＩＮ９２の少なくとも一方にハイレベルの信号が入力されてから所定時間（例えば、１つのｎチャネル型ＴＦＴの充電に要する時間）経過した後に電源電圧Ｖｓｓをｎチャネル型ＴＦＴ３２９５及びｎチャネル型ＴＦＴ３２９６の少なくとも一方に供給する素子を設けてもよい。このように構成しても、上述した各種効果を享受することができる。

或いは、これらの素子に代えて、正論理ＮＡＮＤ回路３２１（３３０）や負論理ＮＡＮＤ回路３２９における動作点を揃えることが可能な素子を設けても、上述した各種効果を享受することができる。

尚、上述したプリデコーダ回路部分３２０及びデコーダ回路部分３３０の夫々の構成はあくまで一例であり、液晶装置１の仕様（或いは、アドレス指定に係る構成の仕様）に合わせた任意の構成を採用しても良いことは言うまでもない。どのような構成を採用しても、上述した正論理ＮＡＮＤ回路３２１（３３０）や負論理ＮＡＮＤ回路３２９を用いていれば、上述した各種効果を享受することができる。

また、上述した実施形態においては、正論理ＮＡＮＤ回路３２１（３３０）や負論理ＮＡＮＤ回路３２９を、液晶装置１に用いられるＹアドレスデコーダ３０及びＸアドレスデコーダ４０に用いる例について説明を進めている。しかしながら、液晶装置１に用いられるＹアドレスデコーダ３０及びＸアドレスデコーダ４０に限らず、任意の機器（例えば、任意のデジタル回路等）に正論理ＮＡＮＤ回路３２１（３３０）や負論理ＮＡＮＤ回路３２９を用いてもよい。このように構成しても、上述した効果を相応に教授することができる。

（４）電子機器
続いて、図１２及び図１３を参照しながら、上述の液晶装置１を具備してなる電子機器の例を説明する。

図１２は、上述した液晶装置１が適用されたモバイル型のパーソナルコンピュータの斜視図である。図１２において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、上述した液晶装置１００を含んでなる液晶表示ユニット１２０６とから構成されている。液晶表示ユニット１２０６は、液晶装置１から構成されている。

次に、上述した液晶装置１を携帯電話に適用した例について説明する。図１３は、電子機器の一例である携帯電話の斜視図である。図１３において、携帯電話１３００は、複数の操作ボタン１３０２とともに、半透過反射型の表示形式を採用し、且つ上述した液晶装置１と同様の構成を有する液晶装置１００５を備えている。

これらの電子機器においても、上述した液晶装置１を含んでいるため、上述した各種効果を好適に享受することができる。

尚、図１２及び図１３を参照して説明した電子機器の他にも、液晶テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた直視型の表示装置や、液晶プロジェクタ等の投射型の表示装置等が挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。

本発明は、上述した実施例に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう論理回路、アドレスデコーダ回路、電気光学装置及び電子機器もまた本発明の技術的範囲に含まれるものである。

本実施形態に係る液晶装置の要部の電気的な構成を概念的に示すブロック図である。 画素回路の構成を概念的に示す回路図である。 画素回路に供給される信号の一部を示すタイミングチャートである。 アドレスデコーダの基本構成を概念的に示すブロック図である。 アドレスデコーダが備えるプリデコーダ回路のより詳細な構成を示す回路図である。 アドレスデコーダが備えるデコーダ回路のより詳細な構成を示す回路図である。 プリデコーダ回路が備える正論理ＮＡＮＤ回路の詳細な構成をトランジスタレベルで示す回路図である。 デコーダ回路が備える正論理ＮＡＮＤ回路の詳細な構成をトランジスタレベルで示す回路図である。 比較例に係る第１の正論理ＮＡＮＤ回路（２入力１出力ＮＡＮＤ回路）の詳細な構成をトランジスタレベルで示す回路図である。 比較例に係る第２の正論理ＮＡＮＤ回路（４入力１出力ＮＡＮＤ回路）の詳細な構成をトランジスタレベルで示す回路図である。 本実施形態に係る負論理ＮＡＮＤ回路の詳細な構成をトランジスタレベルで示す回路図である。 液晶装置が適用されたモバイル型のパーソナルコンピュータの斜視図である。 液晶装置が適用された携帯電話の斜視図である。

符号の説明

１…液晶装置、１０…画素ブロック、２０…画素回路、２１…メモリ回路、２２…選択回路、２３…液晶素子、３０…Ｙアドレスデコーダ、３１１…Ｙ選択線、３２…プリデコーダ回路部分、３２０…プリデコーダ、３２１…正論理ＮＡＮＤ回路（２入力１出力ＮＡＮＤ回路）、３２１１〜３２１４…ｐチャネル型ＴＦＴ、３２１５〜３２１６…ｎチャネル型ＴＦＴ、３３０…正論理ＮＡＮＤ回路（４入力１出力ＮＡＮＤ回路）、３３０１〜３３０４、３３１１〜３３１４、３３２１〜３３２４、３３３１〜３３３４…ｐチャネル型ＴＦＴ、３３４１〜３３４４…ｎチャネル型ＴＦＴ、

Claims (14)

1. 相互に直列に接続された複数の第１型トランジスタを含む第１回路部分と、
   前記第１回路部分に直列に接続されると共に、相互に並列に接続された複数の第２型トランジスタを含む第２回路部分と、
   前記第１回路部分と接続される側とは反対側において前記複数の第２型トランジスタの夫々に直列に接続される動作点補償素子を含む第３回路部分と、
   前記第２回路部分と接続される側とは反対側において前記第１回路部分に直列に接続されると共に、第１電位信号を出力する第１電圧源と、
   前記第２回路部分と接続される側とは反対側において前記第３回路部分に直列に接続されると共に、第１電位信号とは異なる第２電位信号を出力する第２電圧源と
   を備え、
   前記動作点補償素子は、前記第１回路部分の動作点と、前記第２回路部分及び前記第３回路部分を含む回路部分の動作点とを相互に揃えることを特徴とする論理回路。
2. 前記動作点補償素子は、少なくとも１つの前記第２型トランジスタを含むことを特徴とする請求項１に記載の論理回路。
3. 前記第１回路部分は、ｋ（但し、ｋは２以上の整数）個の前記第１型トランジスタを含んでおり、
   前記第２回路部分は、ｋ個の前記第２型トランジスタを含んでおり、
   前記動作点補償素子は、相互に直列に接続されたｋ−１個の前記第２型トランジスタを含むことを特徴とする請求項２に記載の論理回路。
4. 前記論理回路は、ｋ個の入力端子と１個の出力端子とを備え、
   当該論理回路のｋ個の入力端子の夫々は、前記第１回路部分が含む前記ｋ個の第１型トランジスタのうちの対応する第１型トランジスタ、前記第２回路部分が含む前記ｋ個の第２型トランジスタのうちの対応する第２型トランジスタ、及び前記第３回路部分が含む前記動作点補償素子のうちの前記対応する第２型トランジスタに直列に接続される動作点補償素子が含む前記ｋ−１個の第２型トランジスタの夫々のゲート端子に接続され、
   当該論理回路の１個の出力端子が、前記第１回路部分と前記第２回路部分との接続部分に接続されていることを特徴とする請求項３のいずれか一項に記載の論理回路。
5. 前記第１型トランジスタは、ｐチャネル型トランジスタ及びｎチャネル型トランジスタのいずれか一方であり、
   前記第２型トランジスタは、前記ｐチャネル型トランジスタ及び前記ｎチャネル型トランジスタのいずれか他方であることを特徴とする請求項１から４のいずれか一項に記載の論理回路。
6. 前記第１型トランジスタ及び前記第２型トランジスタは、薄膜トランジスタであることを特徴とする請求項１から５のいずれか一項に記載の論理回路。
7. 前記論理回路は、複数の画素部が配列されてなる電気光学装置に対して、所望の位置の画素部を選択するための選択信号を出力するアドレスデコーダ回路に用いられることを特徴とする請求項１から６のいずれか一項に記載の論理回路。
8. 複数の画素部が配列されてなる電気光学装置に対して、所望の位置の画素部を選択するための選択信号を出力するアドレスデコーダ回路であって、
   請求項１から７のいずれか一項に記載の論理回路を複数備えることを特徴とするアドレスデコーダ回路。
9. 前記複数の画素部は、前記電気光学装置が備える複数のＸ選択線と複数のＹ選択線との交差に対応して設けられ、
   前記アドレスデコーダ回路は、
   ２つの入力端子及び１つの出力端子を備える前記論理回路である２入力１出力論理回路を複数備えると共に、前記所望の位置を指定する位置信号が入力される少なくとも１つのプリデコーダ回路と、
   ４つの入力端子及び１つの出力端子を備える前記論理回路である４入力１出力論理回路を備えると共に、前記プリデコーダ回路の出力を入力信号として、前記複数のＸ選択線のうちの前記所望の位置に対応するＸ選択線にＸ選択信号を出力する、又は前記複数のＹ選択線のうちの前記所望の位置に対応するＹ選択線にＹ選択信号を出力する少なくとも一つのデコーダ回路とを備えることを特徴とする請求項８に記載のアドレスデコーダ回路。
10. 前記プリデコーダ回路は、４つの前記２入力１出力論理回路を備え、
    前記４つの２入力１出力論理回路の夫々は、相互に直列に配列された２つの前記第１型トランジスタを含む前記第１回路部分及び相互に並列に配列された２つの前記第２型トランジスタを含む前記第２回路部分の夫々を含み、且つ前記第２回路部分に含まれる前記２つの第２型トランジスタの夫々に１つの前記第２型トランジスタが前記第３回路部分として更に直列に接続されることを特徴とする請求項９に記載のアドレスデコーダ回路。
11. 前記デコーダ回路は、１つの前記４入力１出力論理回路を備え、
    前記４入力１出力論理回路は、相互に直列に配列された４つの前記第１型トランジスタを含む前記第１回路部分及び相互に並列に配列された４つの前記第２型トランジスタを含む前記第２回路部分の夫々を含み、且つ前記第２回路部分に含まれる前記４つの第２型トランジスタの夫々に３つの前記第２型トランジスタが前記第３回路部分として更に直列に接続されることを特徴とする請求項９又は１０に記載のアドレスデコーダ回路。
12. 複数のＸ選択線と、
    複数のＹ選択線と、
    前記複数のＸ選択線と前記複数のＹ選択線との交差に対応して設けられる複数の画素部と、
    所望の位置の画素部を選択するための選択信号を、前記複数のＸ選択線のうちの前記所望の位置に対応するＸ選択線及び前記複数のＹ選択線のうちの前記所望の位置に対応するＹ選択線の少なくとも一方に出力するアドレスデコーダ回路と
    を備え、
    前記アドレスデコーダ回路は、請求項９から１１のいずれか一項に記載のアドレスデコーダ回路であることを特徴とする電気光学装置。
13. 前記複数の画素部の夫々は、電気光学物質と、前記電気光学物質に対して電界を印加するための画素電極と、夫々の画素部に供給されるデータ信号を保持するメモリ回路と、前記メモリ回路に保持される前記データ信号に基づいて前記電気光学物質を駆動する信号を前記画素電極に選択的に供給する選択回路とを備えることを特徴とする請求項１２に記載の電気光学装置。
14. 請求項１２又は１３に記載の電気光学装置を備えることを特徴とする電子機器。

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