JP4595700B2 - 電気光学装置、駆動方法および電子機器 - Google Patents

Description

本発明は、画素毎にメモリ回路を有する構成の低消費電力化の技術に関する。

携帯可能な電子機器には、薄型化や軽量化などが要求されるので、電子機器の表示装置として用いる電気光学装置には、この要求に適した液晶素子や有機ＥＬ素子などの電気光学素子が用いられる。ここで、この種の電気光学装置は、表示内容に関係なく、１フレーム毎に各画素の状態を書き換える（リフレッシュする）ので、各画素を駆動する駆動回路やその制御回路などによって電力が消費されて、低消費電力化を阻害する要因があった。
そこで、画素毎に１ビットを記憶するスタティックメモリ回路を内蔵させるとともに、当該メモリ回路に記憶されたビットにしたがって画素をオンまたはオフさせる技術が提案された（特許文献１参照）。この技術では、メモリ回路のリフレッシュが不要となるので、静止画を表示するであれば、駆動回路等を動作させないで済み、その分、低消費電力化を図ることが可能となる。
特開平８−２８６１７０号公報

ところで、このような電気光学素子を用いた電気光学装置は、もともと低消費電力であるが、近年の電子機器には、連続使用時間の拡大や電池の小型化など様々な理由により、電気光学装置単体のさらなる低消費電力化も強く求められている。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、画素毎にメモリ回路を有する構成において、階調表示を可能とする電気光学装置、その駆動方法および電子機器を提供することにある。

上記課題を解決するために、本発明は、ワード線と、ビット線と、前記ビット線と対応する相補ビット線と、前記ワード線と前記ビット線の交差に対応して設けられた画素と、前記画素毎に、前記ワード線が選択されたとき、前記ビット線に供給された低振幅論理の第１ビットを高振幅論理にて保持し、前記第１ビットを論理反転して前記相補ビット線に供給された低振幅論理の第２ビットを高振幅論理にて保持するメモリ回路と、供給される信号にしたがった表示となり前記画素に対応した電気光学素子と、前記電気光学素子をオンにするオン信号と前記メモリ回路に保持された第１ビットが供給される第１トランスミッションゲートと、前記電気光学素子をオフにするオフ信号と前記メモリ回路に保持された第２ビットが供給される第２トランスミッションゲートとを有し、前記第１ビットの論理レベルが一方であり前記第２ビットの論理レベルが他方である場合、前記オン信号を前記第１トランスミッションゲートから前記電気光学素子へ供給し、前記第２ビットの論理レベルが前記一方であり前記第１ビットの論理レベルが前記他方である場合、前記オフ信号を前記第２トランスミッションゲートから前記電気光学素子へ供給する選択回路と、を備えることを特徴とする電気光学装置を備えることを特徴とする。本発明によれば、データビットの書き込み時では、ビット線が低振幅論理で駆動されるので、その分、電力消費を抑えることが可能となる。

本発明において、前記メモリ回路は、供給された前記第１ビットを論理反転するＮＯＴ回路と、供給された前記第２ビットを論理反転するＮＯＴ回路を有し、前記ＮＯＴ回路の閾値電圧は、前記低振幅論理の高位側の論理レベルに相当する電圧よりも低く設定されている構成が好ましい。また、本発明において、前記複数のワード線のいずれかを選択するワード線駆動回路と、前記ワード線選択回路に選択されたワード線に対応する画素に、前記第１ビットを、前記ビット線を介して供給し、前記第２ビットを、前記相補ビット線を介して供給するビット線駆動回路と、をさらに備える構成としても良い。
さらに、本発明において、前記メモリ回路は、スタティック型である構成が望ましい。
なお、本発明は、電気光学装置のみならず、電気光学装置の駆動方法としても、さらには、当該電気光学装置を有する電子機器としても概念することが可能である。

以下、本発明の実施の形態について図面を参照して説明する。
実施形態に係る電気光学装置は、電気光学素子として液晶素子を有する液晶装置であって、各種トランジスタや画素電極が形成された素子基板と、共通電極が形成された対向基板とが互いに電極形成面が対向するように、一定の間隙を保って貼付され、この間隙にＴＮ（twisted nematic）型の液晶が挟持された構成となっている。

図１は、この電気光学装置１０の電気的な構成を示すブロック図である。
この図に示されるように、電気光学装置１０の表示領域１００では、３２０行のワード線３１１が、それぞれ行（Ｘ）方向に延在する一方、２４０対のビット線２１１および相補ビット線２１３が列（Ｙ）方向に延在するように設けられている。画素１１０は、３２０行のワード線３１１と２４０列のビット線２１１（相補ビット線２１３）との交差に対応して設けられる。このため、本実施形態では、画素１１０は縦３２０行×横２４０列でマトリクス状に配列することになるが、本発明をこの配列に限定する趣旨ではない。

Ｙアドレスデコーダ３５０は、図示省略した上位制御回路から供給されるＹアドレスＡｄｙで指定された行のワード線３１１に対し、Ｈレベルの行選択信号を排他的に出力するものである。なお便宜的に、表示領域１００において、上から数えて１、２、３、…、３２０行目のワード線３１１に供給される行選択信号を、Ｗ１、Ｗ２、Ｗ３、…、Ｗ３２０とそれぞれ表記している。また、画素１１０の配列行を特定しない場合には、１≦ｉ≦３２０を満たす整数ｉを用いて、ｉ行目のワード線に供給される行選択信号をＷｉとして表記する。

Ｘアドレスデコーダ２４０は、上位制御回路から供給されるＸアドレスＡｄｘで指定された列に対応するサンプリング信号Ｓ１、Ｓ２、Ｓ３、…、Ｓ２４０のいずれかを排他的にＨレベルとして出力するものである。
サンプル・ホールド回路２５０は、Ｈレベルとなったサンプリング信号に対応する列のビット線２１１に対し、上位制御回路から供給されるデータビットＤｂをサンプリングして供給するとともに、当該データビットＤｂを論理反転して、対応する列の相補ビット線２１３に供給する一方、それ以外のビット線２１１および相補ビット線２１３については、ハイインピーダンス状態とするものである。
このときのデータビットＤｂは、ＹアドレスＡｄｙで指定された行と、ＸアドレスＡｄｘで指定された列との交差に対応する画素１１０の表示内容を指定する１ビットのデータである。
ここで便宜的に、表示領域１００において、左から数えてｊ列目のビット線２１１に供給されるビットをＸｊと表記し、ｊ列目の相補ビット線２１３に供給されるビットを／Ｘｊと表記する。なお、ｊは、画素１１０の位置する列を一般的に示す場合の記号であって、１≦ｊ≦２４０を満たす整数である。

一方、表示領域１００には、上位制御回路から、液晶素子をオンさせる信号Ｖon、オフさせる信号Ｖoff、および、共通電極に供給される信号Ｌcomが、それぞれ各画素１１０に共通に供給される。

次に、画素１１０の詳細について説明する。各画素１１０は、構成的には互いに同一である。そこで、画素１１０については、ｉ行ｊ列に位置するもので代表させて説明する。図２（ａ）は、その構成を示す回路図である。

図２（ａ）に示されるように、画素１１０は、スタティック型のメモリ回路１２０、選択回路１４０および液晶素子１５０を有する。
このうち、メモリ回路１２０は、ｎチャネル型ＴＦＴ（薄膜トランジスタ）１２２、１２４と、ＮＯＴ回路１２６、１２８を備える。ＴＦＴ１２２については、そのソースがビット線２１１に接続され、そのドレインがＮＯＴ回路１２６の入力端に接続され、そのゲートがワード線３１１に接続されている。ＮＯＴ回路１２６の出力端は、ＮＯＴ回路１２８の入力端に接続され、ＮＯＴ回路１２８の出力端は、ＮＯＴ回路１２６の入力端に帰還されている。
ここで、ＮＯＴ回路１２６の入力端（ＮＯＴ回路１２８の入力端）がメモリ回路１２０の正転出力端Ｑ（ｉ．ｊ）であり、ＮＯＴ回路１２８の入力端（ＮＯＴ回路１２６の入力端）がメモリ回路１２０の反転出力端／Ｑ（ｉ．ｊ）である。

これらのＮＯＴ回路１２６、１２８は、詳細には図２（ｂ）に示されるように、それぞれ、ｐチャネル型およびｎチャネル型ＴＦＴを有し、ｐチャネル型ＴＦＴのソースが電源電圧の高位側電位ＶddHの給電線に接続され、ｎチャネル型ＴＦＴのソースが電源電圧の低位側電位（接地電位）Ｇndの給電線に接続され、さらに、両ＴＦＴのゲートの共通接続部分が入力端であり、両ＴＦＴのドレイン共通接続部分が出力端とした構成となっている。

なお、メモリ回路１２０は相補型であるので、ＴＦＴ１２４については、そのソースが相補ビット線２１３に接続され、そのドレインがＮＯＴ回路１２８の入力端に接続され、そのゲートがワード線３１１に接続されている。
このような構成のメモリ回路１２０は、ワード線３１１に供給された行選択信号ＷｉがＨレベルになると、ＴＦＴ１２２、１２４が同時にオンして、ビット線２１１に供給されたビットＸｊを正転出力端Ｑ（ｉ，ｊ）にて保持する一方、当該ビットＸｊを論理反転した／Ｘｊを反転出力端／Ｑ（ｉ，ｊ）にて、それぞれ保持する構成となっている。

選択回路１４０は、トランスミッションゲート１４３、１４５を有する。ここで、トランスミッションゲート１４３の入力端には信号Ｖonが供給される一方、トランスミッションゲート１４５の入力端には、上位信号Ｖoffが供給されて、トランスミッションゲート１４３、１４５の出力端は、画素毎に個別に形成された画素電極１１８に共通接続されている。また、トランスミッションゲート１４３の正転制御ゲートおよびトランスミッションゲート１４５の反転制御ゲートは、メモリ回路１２０の正転出力端Ｑ（ｉ，ｊ）に接続され、トランスミッションゲート１４３の反転制御ゲートおよびトランスミッションゲート１４５の正転制御ゲートは、メモリ回路１２０の反転出力端／Ｑ（ｉ，ｊ）に接続されている。
ここで、トランスミッションゲート１４３、１４５は、正転制御ゲートがＨレベル（反転制御レベルがＬレベル）であるときに、入力端および出力端の間がオン（導通状態）となるものである。
したがって、メモリ回路１２０の正転出力端Ｑ（ｉ，ｊ）がＨレベルである場合、トランスミッションゲート１４３、１４５はそれぞれオン、オフとなり、信号Ｖonが画素電極１１８に印加される一方、正転出力端Ｑ（ｉ，ｊ）がＬレベルである場合、トランスミッションゲート１４３、１４５はそれぞれオフ、オンとなり、信号Ｖoffが画素電極１１８に印加される構成となっている。

電気光学素子の一例である液晶素子１５０は、画素毎に個別の画素電極１１８と全画素にわたって共通の共通電極１０８との間に、ＴＮ型の液晶１０５が挟持された構成となっている。また、本実施形態において、共通電極１０８には、１フレーム毎（約１６．７ミリ秒毎）に極性反転する信号Ｌcomが印加されている。
なお、特に図示はしないが、両基板の各対向面には、液晶分子の長軸方向が両基板間で例えば約９０度連続的に捻れるようにラビング処理された配向膜がそれぞれ設けられる一方、両基板の各背面側には配向方向に応じた偏光子がそれぞれ設けられる。このため、画素電極１１８と共通電極１０８との間を通過する光は、両電極間の電圧実効値がゼロであれば、液晶分子の捻れに沿って約９０度旋光する一方、当該電圧実効値が大きくなるにつれて、液晶分子が電界方向に傾く結果、その旋光性が消失する。このため、例えば透過型において、入射側と背面側とに、それぞれ偏光軸が配向方向に一致するように偏光子を配置させると、当該電圧実効値がゼロに近ければ、光の透過率が最大となる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小になる（ノーマリーホワイトモード）。

ここで、共通電極１０８に印加される信号Ｌcomが、図４に示されるように、１フレーム（１Ｆ）毎に極性反転する場合、液晶素子１５０をオンさせる信号Ｖonは、当該信号Ｌcomとは論理レベルを反転した関係となる一方、液晶素子１５０をオフさせる信号Ｖoffは、当該信号Ｌcomとは論理レベルが同一の関係となる。

本実施形態において、電源電圧には（ＶddL、Ｇnd）と（ＶddH、Ｇnd）との２種類が存在する。ここで、Ｇndが電圧基準の接地電位であり、ＶddH＞ＶddL（＞Ｇnd＝０）である。
Ｘアドレスデコーダ２４０、サンプル・ホールド回路２５０およびＹアドレスデコーダ３５０は、（ＶddL、Ｇnd）を電源電圧とする。このため、本実施形態において行選択信号Ｗｉや、ビットＸｊ、／Ｘｊでは、Ｈレベルが電位ＶddLであり、Ｌレベルが接地電位Ｇndとなる低振幅論理信号となる。
一方、上位制御回路から、表示領域１００に供給される信号Ｖon、Ｖoff、Ｌcomは、いずれもＨレベルが電位ＶddHであり、Ｌレベルが接地電位Ｇndとなる高振幅論理信号である。
また、本実施形態において、低振幅論理の電位ＶddLは、電圧（ＶddH、Ｇnd）を電源とするＮＯＴ回路１２６および１２８の閾値電圧よりも、高くなるように設定されている。
なお、本実施形態において、Ｘアドレスデコーダ２４０や、サンプル・ホールド回路２５０、Ｙアドレスデコーダ３５０および画素１１０における構成素子は、すべて低温ポリシリコンプロセスにより同時に形成することが可能である。

次に、本実施形態に係る電気光学装置の動作について説明する。
まず、電気光学装置１０では、各画素１１０のメモリ回路１２０に、データビットが記憶された状態が前提となるので、このメモリ回路１２０へのデータビットの記憶動作について説明する。
本実施形態では、メモリ回路１２０に対するデータビットの記憶動作は、画素毎に実行される。ここで例えばｉ行ｊ列の画素のデータビットを記憶させる場合、上位制御回路は、ｉ行目を指定するＹアドレスＡｄｙとともに、ｊ列目を指定するＸアドレスＡｄｘを出力し、さらに、記憶させるべきデータビットＤｂを出力する。

このＸアドレスＡｄｘによってＸアドレスデコーダ２４０は、サンプリング信号ＳｊをＨレベルとする。これにより、サンプル・ホールド回路２５０は、記憶させるべきデータビットＤｂをサンプリングして、ｊ列目のビット線２１１にビットＸｊとして供給する。なお、サンプル・ホールド回路２５０は、記憶させるべきデータビットＤｂを論理反転させて、ｊ列目の相補ビット線２１３にビット／Ｘｊとして供給する動作も併せて実行する。
一方、ｉ行目を指定するＹアドレスＡｄｙによって、Ｙアドレスデコーダ３５０は、行選択信号ＷｉだけをＨレベルとする。

ここで、ビットＸｊ、／Ｘｊがそれぞれ、Ｌ、Ｈレベルとすると、図３に示されるように変化する。すなわち、行選択信号Ｗｉが期間Ｔ１にてＨレベルとなる前のタイミングｔ_１１にて、ビットＸｊは接地電位ＧndのＬレベルに、ビット／Ｘｊは低振幅論理の高位側電位ＶddLのＨレベルに、それぞれ確定する。なお、タイミングｔ_１１より前においては、前の描き込み状態に依存するので、ビット線２１１および相補ビット線２１３の電位は不確定である。

一方、メモリ回路１２０において、データビットを書き換える前における正転出力端Ｑ（ｉ、ｊ）および反転出力端／Ｑ（ｉ，ｊ）の状態がそれぞれＨ、Ｌレベルであるとする。ここで、行選択信号ＷｉがＨレベルになると、ｉ行目に位置する２４０個の画素１１０においては、それぞれＴＦＴ１２２、１２４がオンになる。このうち、ｊ列目に位置する画素１１０においては、正転出力端Ｑ（ｉ、ｊ）がビット線２１１に、反転出力端／Ｑ（ｉ、ｊ）が相補ビット線２１３に、それぞれ電気的に接続された状態となる。ここで、ｊ列目のビット線２１１には、低振幅論理でＬレベルのビットＸｊが供給されるので、正転出力端Ｑ（ｉ、ｊ）は、Ｈレベルに相当する電位ＶddHからＬレベルに相当する接地電位Ｇndに低下する一方、ｊ列目の相補ビット線２１３には、低振幅論理でＨレベルのビットＸｊが供給されるので、反転出力端／Ｑ（ｉ、ｊ）は、Ｌレベルに相当する接地電位Ｇndから低振幅論理のＨレベルに相当する電位ＶddLにむかって上昇する。

この状態において、行選択信号ＷｉがＬレベルになると、それぞれＴＦＴ１２２、１２４がオフになって、正転出力端Ｑ（ｉ、ｊ）はビット線２１１から、反転出力端／Ｑ（ｉ、ｊ）は相補ビット線２１３から、それぞれ電気的に切り離される。ここで、ＮＯＴ回路１２６の入力端、すなわち、メモリ回路１２０の正転出力端Ｑ（ｉ、ｊ）は接地電位Ｇndであるので、ＮＯＴ回路１２６の出力端たる反転出力端／Ｑ（ｉ，ｊ）は、高振幅論理でＨレベルの電位ＶddHまで上昇する。
反転出力端／Ｑ（ｉ、ｊ）の電位がＶddLからＶddHに上昇しても、電位ＶddL、ＶddHの電位は、いずれもＮＯＴ回路１２８の閾値電圧を超えているので、正転出力端Ｑ（ｉ，ｊ）の電位Ｇndに影響を与えることはない。
なお、ここでは、メモリ回路１２０において、データビットを書き換える前における正転出力端Ｑ（ｉ、ｊ）および反転出力端／Ｑ（ｉ，ｊ）の状態がそれぞれＨ、Ｌレベルである場合に、それぞれＬ、Ｈレベルのデータビットに書き換える動作について説明したが、正転出力端Ｑ（ｉ、ｊ）および反転出力端／Ｑ（ｉ，ｊ）の状態がそれぞれＬ、Ｈレベルである場合に、それぞれＨ、Ｌレベルのデータビットに書き換える動作についても互いの関係が逆転するだけの同様な動作となる。

このように、本実施形態において、ビット線２１１に供給されるビットＸｊ、および、相補ビット線２１３に供給されるビット／Ｘｊは、それぞれ（ＶddL、Ｇnd）の低振幅論理であるが、メモリ回路１２０の正転出力端Ｑ（ｉ，ｊ）および反転出力端／Ｑ（ｉ、ｊ）には、それぞれ（ＶddH、Ｇnd）の高振幅論理で保持される。
なお、ｉ行目に位置する画素１１０のうち、ｊ列目以外の画素のについては、ビット線２１１および相補ビット線２１３がそれぞれハイインピーダンス状態であるので、ＴＦＴ１２２、１２４がオンするものの、メモリ回路１２０において記憶されたデータビットに影響を与えることはない。
また、行選択信号ＷｉがＬレベルとなっても、書き込まれたデータビットは、ＮＯＴ回路１２６、１２８によって保持され続けることになる。

電源投入直後にあっては、このような書き込み動作が、縦３２０行×横２４０列の画素１１０のすべてに対して実行されて、すべての画素１１０のメモリ回路１２０において、ＨまたはＬレベルのいずれかのデータビットが保持される。
また、表示内容が変更されるときにも、変更後の表示内容を規定するデータビットＤｂが、ＸアドレスＡｄｘおよびＹアドレスＡｄｙとともに上位制御回路から供給されて、メモリ回路１２０に保持されたデータビットが書き換えられる。

次に、このように各画素１１０においてそれぞれデータビットが保持された場合に、液晶素子１５０がどうなるか、という観点で説明する。
まず、ｉ行ｊ列の画素１１０のメモリ回路１２０において、正転出力端Ｑ（ｉ，ｊ）がＬレベルに保持された場合（すなわち、反転出力端／Ｑ（ｉ，ｊ）にＨレベルが保持された場合）、トランスミッションゲート１４３、１４５はそれぞれオフ、オンするので、当該画素の画素電極１１８には、図４に示されるように、共通電極１０８と同一論理の関係にある信号Ｖoffが印加される。このため、液晶素子１５０に印加される電圧ＶＬＣ、ここでは、画素電極１１８の電位から共通電極１０８の電位を差し引いた電圧がゼロとなるので、ノーマリーホワイトモードであれば、当該画素は、対応する色において最も明るい状態（オフ状態）となる。
一方、ｉ行ｊ列の画素１１０のメモリ回路１２０において、正転出力端Ｑ（ｉ，ｊ）がＨレベルに保持された場合（すなわち、反転出力端／Ｑ（ｉ，ｊ）にＬレベルが保持された場合）、トランスミッションゲート１４３、１４５はそれぞれオン、オフするので、当該画素の画素電極１１８には、図４に示されるように、共通電極１０８と論理反転の関係にある信号Ｖonが印加される。このため、液晶素子１５０に印加される電圧ＶＬＣが２Ｖccとなるので、ノーマリーホワイトモードであれば、当該画素は、対応する色において最も暗い状態（オン状態）となる。
このようなオンまたはオフのいずれかの表示が、メモリ回路１２０の保持状態に応じて、各画素１１０において実行されて、所定の画像が表示されることとなる。

ビット線２１１や相補ビット線２１３には、多くの容量が寄生するので、ビットＸｊ、／Ｘｊを高振幅論理信号とした構成では、その分、多くの電力が消費されてしまう。一方、液晶素子１５０を駆動するには、比較的高い電圧（高振幅論理）が要求される。これに対して、本実施形態では、メモリ回路１２０までの経路を低振幅論理信号で駆動する一方、メモリ回路１２０から液晶素子１５０までを高振幅論理信号で駆動するので、ビット線の低電圧駆動による低電力消費電力化と、液晶素子１５０の駆動とを両立することが可能となる。

また一般に、電源の負荷が高いと、電源回路を構成するトランジスタサイズや、出力段のコンデンサが大きくなるので、ポリシリコンプロセスでは形成が困難となり、電気光学装置１０内に形成することができず、電源回路を別体とする必要がある。本実施形態では、低消費電力化により、電源回路に高い負荷が要求されないので、低振幅論理用とともに高振幅論理用の電源回路を電気光学装置１０にポリシリコンプロセスによって他の素子と一体形成することが可能となる。
なお、電源回路については、低振幅論理の電圧（ＶddL、Ｇnd）を昇圧して、高振幅論理の電圧（ＶddH、Ｇnd）を生成する構成が望ましい。

また、実施形態にあっては、信号Ｌcomを１フレームの周期でレベル反転することにより液晶素子１５０を交流駆動したが、本発明は、これに限られず、例えば、２フレーム以上の周期でレベル反転する構成としても良い。
さらに、液晶素子１５０はノーマリーホワイトモードとしたが、電圧無印加状態において最も暗い状態となるノーマリーブラックモードとしても良い。
また、実施形態では、オンオフの２値的な表示としたが、例えばＲＧＢの３原色でカラー表示する構成としても良い。

くわえて、透過型に限られず、反射型や、両者の中間的な半透過半反射型であっても良い。さらに、ＴＮ型のほか、ＳＴＮ型など、分子の長軸方向と短軸方向とで可視光の吸収に異方性を有する染料（ゲスト）を一定の分子配列の液晶（ホスト）に溶解して、染料分子を液晶分子と平行に配列させたゲストホスト型などの液晶を用いても良い。くわえて、電圧無印加時には液晶分子が両基板に対して垂直方向に配列する一方、電圧印加時には液晶分子が両基板に対して水平方向に配列する、という垂直配向（ホメオトロピック配向）の構成や、いわゆるＩＰＳ（面内スイッチング方式、ＦＳＳを含む）方式としても良い。
さらに、電気光学素子としては、液晶素子のほかに、ＥＬ（エレクトロルミネッセンス）素子や、電気泳動素子、電子放出素子、デジタルミラー素子などや、プラズマディスプレイなどにも適用可能である。すなわち、本発明は、オンまたはオフを指示する２値的なデータビットをメモリ回路に記憶する電気光学装置のすべてに適用可能である。

＜電子機器＞
次に、上述した実施形態に係る電気光学装置１０を表示装置として有する電子機器について説明する。図５は、実施形態に係る電気光学装置１０を用いた携帯電話１２００の構成を示す斜視部である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１０の表示領域１００を備えるものである。なお、電気光学装置１０のうち、表示領域１００以外の構成要素については外観としては現れない。

なお、電気光学装置１０が適用される電子機器としては、図５に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１０が適用可能であることは言うまでもない。そして、いずれの電子機器においても、電気光学装置１０による低消費電力化の恩恵を受けることになる。

本発明の実施形態に係る電気光学装置の構成を示すブロック図である。 同電気光学装置における画素の構成を示す図である。 同電気光学装置のメモリ回路に対する書込動作を示す図である。 同電気光学装置の液晶素子における動作を示す図である。 実施形態に係る電気光学装置を適用した携帯電話の構成を示す図である。

符号の説明

１０…電気光学装置、１０５…液晶、１０８…共通電極、１１８…画素電極、１２０…メモリ回路、１４０…選択回路、１５０…液晶素子、２１１…ビット線、２１３…相補ビット線、３１１…ワード線、１２００…携帯電話

Claims (5)

1. ワード線と、
   ビット線と、
   前記ビット線と対応する相補ビット線と、
   前記ワード線と前記ビット線の交差に対応して設けられた画素と、
   前記画素毎に、前記ワード線が選択されたとき、前記ビット線に供給された低振幅論理の第１ビットを高振幅論理にて保持し、前記第１ビットを論理反転して前記相補ビット線に供給された低振幅論理の第２ビットを高振幅論理にて保持するメモリ回路と、
   供給される信号にしたがった表示となり前記画素に対応した電気光学素子と、
   前記電気光学素子をオンにするオン信号と前記メモリ回路に保持された第１ビットが供給される第１トランスミッションゲートと、前記電気光学素子をオフにするオフ信号と前記メモリ回路に保持された第２ビットが供給される第２トランスミッションゲートとを有し、前記第１ビットの論理レベルが一方であり前記第２ビットの論理レベルが他方である場合、前記オン信号を前記第１トランスミッションゲートから前記電気光学素子へ供給し、前記第２ビットの論理レベルが前記一方であり前記第１ビットの論理レベルが前記他方である場合、前記オフ信号を前記第２トランスミッションゲートから前記電気光学素子へ供給する選択回路と、
   を備えることを特徴とする電気光学装置。
2. 前記メモリ回路は、
   供給された前記第１ビットを論理反転するＮＯＴ回路と、供給された前記第２ビットを論理反転するＮＯＴ回路を有し、
   前記ＮＯＴ回路の閾値電圧は、前記低振幅論理の高位側の論理レベルに相当する電圧よりも低く設定されている
   ことを特徴とする請求項１に記載の電気光学装置。
3. 前記複数のワード線のいずれかを選択するワード線駆動回路と、
   前記ワード線選択回路に選択されたワード線に対応する画素に、前記第１ビットを、前記ビット線を介して供給し、前記第２ビットを、前記相補ビット線を介して供給するビット線駆動回路と、
   をさらに備えることを特徴とする請求項１に記載の電気光学装置。
4. ワード線とビット線との交差に対応して設けられた画素と、供給される信号にしたがった表示となり前記画素に対応した電気光学素子とを有する電気光学装置の駆動方法であって、
   前記画素毎に、
   前記ワード線が選択されたとき、前記ビット線に供給された低振幅論理の第１ビットを高振幅論理にて保持し、前記第１ビットを論理反転して相補ビット線に供給された低振幅論理の第２ビットを高振幅論理にて保持し、
   前記電気光学素子をオンにするオン信号と前記保持された第１ビットとを第１トランスミッションゲートへ供給し、
   前記電気光学素子をオフにするオフ信号と前記保持された第２ビットとを第２トランスミッションゲートへ供給し、
   前記第１ビットの論理レベルが一方であり前記第２ビットの論理レベルが他方である場合、前記オン信号を前記第１トランスミッションゲートから前記電気光学素子へ供給し、前記第２ビットの論理レベルが前記一方であり前記第１ビットの論理レベルが前記他方である場合、前記オフ信号を前記第２トランスミッションゲートから前記電気光学素子へ供給する
   ことを特徴とする電気光学装置の駆動方法。
5. 請求項１乃至３のいずれかに記載の電気光学装置を備える
   ことを特徴とする電子機器。

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