JP2005038557A - メモリ回路およびメモリ回路を有する表示装置 - Google Patents

メモリ回路およびメモリ回路を有する表示装置 Download PDF

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Abstract

【課題】 薄膜トランジスタを使用したメモリ回路において、トランジスタのバラツキによって、メモリ回路の歩留まりの低下や、応答速度の低下などの問題が発生していた。
【解決方法】 本発明は、メモリセルの論理振幅と異なる電圧でワード線を駆動することによって、メモリセルの歩留まり向上、応答速度の向上を図るものである。本発明はＳＲＡＭ、ＤＲＡＭ、マスクＲＯＭなどに適応が可能であり、本発明のメモリ回路を表示装置と一体形成することで、より多機能な表示装置を構成することが可能になる。
【選択図】 図１

Description

本発明は、メモリ回路に関し、特に薄膜半導体素子で構成されたメモリ回路に関する。また、メモリ回路を有する表示装置に関する。
近年、通信技術の進歩に伴って、携帯電話が普及している。今後は更に動画の伝送やより多くの情報伝達が予想される。一方、パーソナルコンピュータもその軽量化によって、モバイル対応の製品が生産されている。電子手帳に始まったＰＤＡと呼ばれる情報端末も多数生産され普及しつつある。また、表示装置の発展により、それらの携帯情報機器のほとんどにはフラットパネルディスプレイが装備されている。
また、アクティブマトリクス型の表示装置の中でも、近年、低温ポリシリコン薄膜トランジスタ（以下薄膜トランジスタをＴＦＴと表記する）を用いた表示装置の製品化が進められている。低温ポリシリコンＴＦＴでは画素だけでなく、画素部の周囲に信号線駆動回路を一体形成することが可能であるため、表示装置の小型化や、高精細化が可能であり、今後はさらに普及が見込まれる。
このようなＴＦＴでは駆動回路、さらなる発展型として、画素、信号線駆動回路のほかに、コントローラ回路、ＣＰＵ、メモリ回路などが開発されている。（例えば非特許文献１）
日経エレクトロニクス ８４１号 ｐ１２３〜１３０
このようなロジック回路をＴＦＴで画素と一体形成することによって、ガラス基板上にディスプレイシステムを形成することも夢ではなくなる。
システムを形成するのにあたって、必要とされる回路の代表的なものとして、メモリ回路がある。メモリ回路は揮発性のメモリ回路として、ＳＲＡＭ、ＤＲＡＭ、また不揮発性のメモリ回路として、フラッシュやマスクＲＯＭがある。
このようなメモリ回路は図２に示すように、Ｙデコーダー２０１、Ｙセレクター２０２、Ｘデコーダー２０３、メモリセルアレイ２０４によって構成されている。Ｘデコーダー２０３は入力されたアドレス信号に基づき、ワード線を選択する。Ｙデコーダー２０１は同様に入力されたアドレス信号に基づき、Ｙセレクター２０２に含まれるビット線に接続されたスイッチを選択する。Ｘデコーダー２０１、Ｙデコーダー２０３にアドレスを入力することによって、メモリセルアレイ２０４に含まれる１つのメモリセルを指定することができ、指定したメモリセルにデータを書き込む、またはデータを読み出すことができる。
ここでＸデコーダーはロウ（行）デコーダー、Ｙデコーダーはカラム（列）デコーダーとも呼ばれる。本明細書ではＸデコーダー、Ｙデコーダーと表記をおこなう。またメモリセルアレイ２０４に含まれるＸ方向の配線をワード線、Y方向の配線をビット線と表記する。ワード線は図２においてはＸデコーダー２０３によって駆動される。Ｘデコーダー２０３、Ｙデコーダー２０１、Ｙセレクター２０２、メモリセルアレイ２０４は通常同一の電源で駆動され、図２においては高電位側電源をＶＤＤ、低電位側電源をＶＳＳで表記している。
メモリ素子は記憶容量を大きくするため、できるだけメモリセルを小さくした方がよい。そのためにはメモリセルを構成するトランジスタの数を少なくする必要がある。よって、マスクＲＯＭ、ＤＲＡＭなどではメモリセル中のトランジスタは１素子で、ＳＲＡＭでは６素子である。また、書き込み、読み出しのトランジスタは共用している。以下ＳＲＡＭを例にとり、説明をおこなう。
図３に従来のＳＲＡＭのメモリセルを示す。図３には説明簡略化のため１つのメモリセル３０２しか記載していないが、１つに限定されるものではない。ＳＲＡＭのメモリセル３０２はＴＦＴ３０８、ＴＦＴ３１０によって構成されるインバータ回路と、ＴＦＴ３０９、ＴＦＴ３１１によって構成されるインバータ回路と、スイッチトランジスタ３１２、３１３によって構成される。
以下に、その書き込み動作を説明する。Ｘデコーダー３０１によって特定のワード線３０５がＨｉになると、スイッチトランジスタ３１２、３１３がオンし、ＴＦＴ３０８〜３１１によって構成されるインバータ回路対にデータを書き込む。書き込みが終了するとスイッチトランジスタ３１２、３１３はオフし、インバータ対に書き込まれたデータが保持される。
次に、読み出しの場合を説明する。まず、ビット線３０３、３０４がメモリセルアレイの外から特定の電位にプリチャージされる。通常この電位はメモリセルを構成するインバータ対の電源の中央付近に設定される。プリチャージが終了すると、ビット線はプリチャージ電位から切り離され、フローティング状態となる。次に、ワード線はＨｉになり、スイッチトランジスタ３１２、３１３がオンして、インバータ対によって、ビット線３０３、３０４が逆方向に駆動され、その差電圧をセンスアンプ（図示せず）によって検知し、データを呼び出す。
前述したような薄膜半導体で構成したメモリ回路には以下のような課題があった。薄膜半導体、特に多結晶シリコンを用いたトランジスタでは単結晶シリコンを用いたトランジスタと比較して、トランジスタ特性たとえば移動度、しきい値のばらつきが大きいという問題点があった。
図４にＳＲＡＭのメモリセルを示す。データを書き込むとき、メモリセルに書き込もうとするデータと逆のデータ、すなわち、Ｈ（ハイ、以下同じ）を書き込もうとした場合にはＬ（ロウ、以下同じ）、Ｌを書き込もうとした場合にはＨが記憶されている場合には、論理衝突が発生するため、インバータ対の保持能力よりスイッチトランジスタの書き込み能力が勝っていなければならない。
図４におけるＴＦＴ４０４とＴＦＴ４０６によって構成されるインバータ回路と、ＴＦＴ４０５とＴＦＴ４０７によって構成されるインバータ回路において、ＴＦＴ４０６のドレインにはＬ、ＴＦＴ４０７のドレインにはＨが保持されていたとする。書き込みをおこなうときビット線４０２、４０３にはそれぞれＨ、Ｌが与えられた場合、ＴＦＴ４０８、ＴＦＴ４０９がオンすると、電流はビット線４０２、ＴＦＴ４０８、ＴＦＴ４０６、低電位側電源４１１という経路と、高電位側電源４１０、ＴＦＴ４０５、ＴＦＴ４０９、ビット線４０３という経路で流れる。
ここでＴＦＴ４０６の電流能力よりもＴＦＴ４０８の電流能力が勝っていればＴＦＴ４０６のドレイン電位は上昇し、Ｈを書き込むことが可能である。またＴＦＴ４０５の電流能力よりもＴＦＴ４０９の電流能力が勝っていればＴＦＴ４０７のドレイン電位は降下し、Ｌを書き込むことが可能である。しかし、ＴＦＴ４０６の電流能力がＴＦＴ４０８の電流能力より勝っていると、書き込みはできない。ＴＦＴ４０５の電流能力がＴＦＴ４０９の電流能力より勝っているときも同様である。
トランジスタの特性ばらつきが大きいと、このような不具合が発生する。このような問題を対策するためにはスイッチトランジスタの大きさを十分大きくして、その電流能力を十分上げることが上げられるが、そのような対策を講じた場合、メモリセル自体の大きさが大きくなり、前述したようなメモリ回路の集積度を上げることと反対の結果となってしまうという課題があった。
また、データの読み出しをおこなうとき、本来はメモリセルのデータをビット線にはきだすのであるが、スイッチトランジスタの電流能力が大きすぎると、読み出し時にプリチャージ電位をメモリセルに書き込んでしまい、データが変化してしまうという不具合があった。この対策としては、インバータ対のトランジスタを大きくすることが考えられるがこれはメモリセルを大きくし、高集積化に反するという課題があった。
このような動作不具合や、集積度の低下によるメモリ素子の歩留まりの低下は、コストの上昇を招き、とくにメモリ回路を内蔵した表示装置では、表示装置全体の大きなコストアップにつながるという課題があった。
以上のような問題を解決するため、本発明はワード線の信号振幅とメモリセル内の信号振幅とを変えることによって、書き込みまたは読み出しトランジスタの電流能力変化させ、メモリセルサイズを大きくすることなく、書き込みまたは読み出し時の動作不具合を改善するものである。
本発明は、ワード線と、複数のメモリセルと、ワード線を駆動するワード線駆動回路とを有するメモリ回路であって、ワード線駆動回路はレベルシフト回路を有し、メモリセルの出力振幅と前記レベルシフト回路の出力振幅は異なることを特徴としている。
本発明は、ワード線と、複数のメモリセルと、ワード線を駆動するワード線駆動回路とを有するメモリ回路において、ワード線駆動回路はレベルシフト回路を有し、レベルシフト回路の出力振幅は、メモリセルの出力振幅より大きいことを特徴としている。
本発明は、ワード線と、複数のメモリセルと、ワード線を駆動するワード線駆動回路とを有するメモリ回路において、ワード線駆動回路はレベルシフト回路を有し、レベルシフト回路の出力振幅は、メモリセルの出力振幅より小さいことを特徴としている。
本発明は、ワード線と、複数のメモリセルと、ワード線を駆動するワード線駆動回路とを有するメモリ回路において、ワード線駆動回路はレベルシフト回路を有し、レベルシフト回路は出力振幅を変化させる手段を有することを特徴としている。
本発明は、ワード線と、複数のメモリセルと、ワード線を駆動するワード線駆動回路とを有するメモリ回路において、ワード線駆動回路はレベルシフト回路を有し、レベルシフト回路は書き込み時と読み出し時で出力振幅を変化させる手段を有することを特徴としている。
本発明は、上記のメモリ回路において、レベルシフト回路の振幅はＣＰＵによって制御されることを特徴としている。
本発明は、ワード線と、複数のメモリセルと、ワード線を駆動するワード線駆動回路とを有するメモリ回路において、ワード線駆動回路はレベルシフト回路を有し、レベルシフト回路の出力振幅は、書き込み時の振幅が読み出し時の振幅より大きいことを特徴としている。
本発明は、上記のメモリ回路において、メモリ回路はＳＲＡＭ回路であることを特徴としている。
本発明は、上記のメモリ回路において、メモリ回路はＤＲＡＭ回路であることを特徴としている。
本発明は、上記のメモリ回路において、メモリ回路はマスクＲＯＭであることを特徴としている。
本発明は、上記メモリ回路において、メモリ回路は薄膜トランジスタで構成されていることを特徴としている。
本発明は、上記メモリ回路を具備した表示装置であることを特徴としている。
本発明は、上記の表示装置において、その表示部は薄膜トランジスタで形成され、メモリ回路は前記表示部を構成する薄膜トランジスタと一体形成されていることを特徴としている。
本発明は、上記の表示装置は液晶表示装置であることを特徴としている。
本発明は、上記の表示装置はＥＬ表示装置であることを特徴としている。
本発明は、上記の表示装置において、表示装置はサブフレームを用いて階調を表現する手段を有するＥＬ表示装置であることを特徴としている。
本発明は、上記の表示装置を備える電子機器である。
前述したように、本発明のメモリ回路では、ワード線の駆動振幅をＸデコーダーやメモリセルの信号振幅と変えることにより、メモリセルの書き込み、読み出し時の不具合をメモリセルの大きさを大きくすることなく、低減することが可能である。また、ワード線の駆動振幅を書き込み時と読み出し時で変えることによって、消費電力の低減をはかることが可能である。
そして、本発明のメモリ回路を有する一体型表示装置では、表示装置の歩留まり向上、コストの低減をはかることができる。
以下、本発明の実施形態を、図面を用いて説明する。
（実施形態１）
図１は本発明の実施形態を示す図である。本発明の実施形態は図１に示すように、Ｙデコーダー１０１、Ｙセレクター１０２、Ｘデコーダー１０３、メモリセルアレイ１０４、レベルシフト回路１０５によって構成され、Ｘデコーダー１０３およびレベルシフト回路１０５はワード線駆動回路を構成している。従来のメモリ回路に比べて、Ｘデコーダー１０３やメモリセル１０４の出力振幅と異なる出力振幅を出力するレベルシフト回路１０５を追加している。このレベルシフト回路によって、Ｘデコーダー１０３の出力信号は振幅を変化させてメモリセルアレイ１０４に入力される。従来例と同様にＸデコーダー１０３、Ｙデコーダー１０１、Ｙセレクター１０２、メモリセルアレイ１０４は高電位側電源ＶＤＤ、低電位側電源ＶＳＳによって電源供給される。レベルシフト回路１０５は信号振幅をＸデコーダー１０３、Ｙデコーダー１０１、Ｙセレクター１０２、メモリセルアレイ１０４と変えるため、電源を別系統として、高電位側電源をＶＤＤＨ、低電位側電源をＶＳＳＬとしている。このようにすることによって、メモリセルアレイ１０４中のワード線を、メモリセルの高電位電源より高い電位の信号や、メモリセルの低電位側電源より低い電位の信号で駆動することが可能となる。また、ワード線をメモリセルの高電位電源より低い電位の信号や、メモリセルの低電位側電源より高い電位の信号で駆動することが可能となる。すなわち、メモリセルの信号振幅より大きな振幅でワード線を駆動することによってメモリ回路の書き込み不具合を低減することができ、またはメモリセルの信号振幅より小さな振幅でワード線を駆動することにより、メモリ回路の読み出し不具合を低減することができる。
ワード線をメモリセルの高電位電源より高い電位の信号で駆動することによって、メモリセル内のスイッチトランジスタのゲートを高い電位で駆動することが可能になる。メモリセル内のスイッチトランジスタがＮ型であるとき、トランジスタのゲート幅を大きくすることなく、電流能力を向上させることが可能になり、書き込み時の動作不具合を解消することが可能になる。
また、ワード線をメモリセルの高電位電源より低い電位の信号で駆動することによって、メモリセル内のスイッチトランジスタのゲートを低い電位で駆動することが可能になる。メモリセル内のスイッチトランジスタがＮ型であるとき、電流能力を低下させることが可能になり、読み出し時の動作不具合を解消することが可能になる。
ワード線をメモリセルの低電位電源より低い電位の信号で駆動することによって、メモリセル内のスイッチトランジスタのゲートを低い電位で駆動することが可能になる。メモリセル内のスイッチトランジスタがＰ型であるとき、トランジスタのゲート幅を大きくすることなく、電流能力を向上させることが可能になり、書き込み時の動作不具合を解消することが可能になる。
また、ワード線をメモリセルの低電位電源より高い電位の信号で駆動することによって、メモリセル内のスイッチトランジスタのゲートを高い電位で駆動することが可能になる。メモリセル内のスイッチトランジスタがＰ型であるとき、電流能力を低下させることが可能になり、読み出し時の動作不具合を解消することが可能になる。
上記に示した書き込み時の不具合対策、読み出し時の不具合対策は両方同時におこなっても良いし、いずれか片方でも良い。書き込み対策のみおこなう場合には、読み出し時はメモリセルの信号振幅とレベルシフト回路の信号振幅は同じであっても良い。読み出し対策のみおこなう場合には、書き込み時はメモリセルの信号振幅とレベルシフト回路の信号振幅は同じであっても良い。
（実施形態２）
図７に本発明の第２の実施形態を示す。図７において、本実施形態のメモリ回路はＹデコーダー７０１、Ｙセレクター７０２、Ｘデコーダー７０３、メモリセルアレイ７０４、可変レベルシフト回路７０５より構成される。可変レベルシフト回路は切り換え信号入力端子７０６より、切り換え信号が入力され、その信号に応じて異なる振幅の出力信号を出力する手段を有する。このような手段を持つことによって、必要な状態に応じて最適な出力振幅を得ることができる。書き込み時と読み込み時で出力振幅を変えることができる。
すなわち、書き込み時はメモリセルの出力振幅よりも大きな振幅でワード線を駆動し、読み出し時にはメモリセルの出力振幅よりも小さな振幅でワード線を駆動することによって、従来の課題であった書き込み時、読み出し時の不具合を低減することが可能になる。また、各状態に応じて必要な振幅でワード線駆動をおこなうため、不要に大きな振幅でおこなうことによる消費電力の増加を防ぐことができる。
図８は図７で示した可変レベルシフタ回路の制御をＣＰＵにおいておこなったものである。ＣＰＵによってメモリのモードは制御され、ソフトウエア上で管理することによって、メモリセルの応答速度を必要に応じて変えることも可能となる。
図５に本発明の第１の実施例を示す。本実施例は図５に示すようにＸデコーダー５０１の出力をハイレベルシフト回路５１４およびロウレベルシフト回路５１５の２つのレベルシフタを用いて、信号振幅を増幅させ、ＳＲＡＭメモリセル５０２のワード線５０５を駆動している。Ｘデコーダー５０１は高電位側電源ＶＤＤ、低電位側電源ＶＳＳが印加され、ハイレベルシフト回路５１４は高電位側電源ＶＤＤＨ、低電位側電源ＶＳＳが印加され、ロウレベルシフト回路５１５は高電位側電源ＶＤＤＨ、低電位側電源ＶＳＳＬが印加される。また、メモリセルには高電位側電源ＶＤＤ、低電位側電源ＶＳＳが印加される。ここでＶＤＤ≦ＶＤＤＨ、ＶＳＳ≧ＶＳＳＬである。
スイッチトランジスタ５１２、５１３のゲート電極にはＴＦＴ５０８〜５１１で構成されるインバータ対の高電位側電源５０６、低電位側電源５０７よりも大きな信号電圧が加わるため、スイッチトランジスタ５１２、５１３の電流能力をインバータ対の電流能力を大きくすることが可能になる。このようにして、本実施例では、スイッチトランジスタ５１２、５１３のサイズを大きくすることなく、電流能力を増やすことができ、ＴＦＴのバラツキによるメモリ回路の書き込み時不具合を対策することが可能となる。
本実施形態ではレベルシフト回路をハイレベルシフト回路とロウレベルシフト回路の２つに分けて構成してあるが、これには限定されない。また、スイッチトランジスタがＮｃｈトランジスタの場合は、ロウレベルシフト回路は無くとも良い。同様にスイッチトランジスタがＰｃｈの場合は、ハイレベルシフト回路は無くとも良い。
図１７に本発明の第２の実施例を示す。本実施例は図１７に示すようにＸデコーダー１７０１の出力をハイレベルシフト回路１７１４およびロウレベルシフト回路１７１５の２つのレベルシフタを用いて、信号振幅を減少させ、ＳＲＡＭメモリセル１７０２のワード線１７０５を駆動している。Ｘデコーダー１７０１は高電位側電源ＶＤＤ、低電位側電源ＶＳＳが印加され、ハイレベルシフト回路１７１４は高電位側電源ＶＤＤＬ、低電位側電源ＶＳＳが印加され、ロウレベルシフト回路１７１５は高電位側電源ＶＤＤＬ、低電位側電源ＶＳＳＨが印加される。また、メモリセルには高電位側電源ＶＤＤ、低電位側電源ＶＳＳが印加される。ここでＶＤＤ≧ＶＤＤＬ、ＶＳＳ≦ＶＳＳＨである。
スイッチトランジスタ１７１２、１７１３のゲート電極にはＴＦＴ１７０８〜１７１１で構成されるインバータ対の高電位側電源１７０６、低電位側電源１７０７よりも小さな信号電圧が加わるため、スイッチトランジスタ１７１２、１７１３の電流能力をインバータ対の電流能力を大きくすることが可能になる。このようにして、本実施例では、スイッチトランジスタ１７１２、１７１３のサイズを大きくすることなく、電流能力を減らすことができ、ＴＦＴのバラツキによるメモリ回路の読み出し時不具合を対策することが可能となる。
本実施形態ではレベルシフト回路をハイレベルシフト回路とロウレベルシフト回路の２つに分けて構成してあるが、これには限定されない。また、スイッチトランジスタがＮｃｈトランジスタの場合は、ロウレベルシフト回路は無くとも良い。同様にスイッチトランジスタがＰｃｈの場合は、ハイレベルシフト回路は無くとも良い。
図６にレベルシフト回路の実施例を示す。本実施例は実施例１で述べたハイレベルシフト回路、ロウレベルシフト回路を具体化したものである。Ｘデコーダー６０１の出力はハイレベルシフト回路６０２に入力され、ハイレベルシフト回路はＴＦＴ６０８〜６１３で構成される。まずＴＦＴ６０８、６０９で構成されるインバータによって、Ｘデコーダー６０１の出力は反転される。このインバータの高電位側電源６０４、低電位側電源６０５はＸデコーダー６０１と同じであるので、信号の振幅はＸデコーダー出力の振幅と同じである。つぎに、Ｘデコーダー６０１の出力と、前記インバータの出力をそれぞれＴＦＴ６１３、６１２のゲートに入力する。
ＴＦＴ６１３のドレインはＴＦＴ６１０のゲート、ＴＦＴ６１１のドレインに接続される。ＴＦＴ６１２のドレインは６１１のゲート、６１０のドレインに接続される。ＴＦＴ６１３のゲートとＴＦＴ６１２のゲートに入力される信号は互いに逆相であるため、ＴＦＴ６１３がオンするとＴＦＴ６１０がオン、ＴＦＴ６１１がオフとなる。このときＴＦＴ６１２はオフであるから、ＴＦＴ６１１のドレイン電位は低電位側電源６０５と同じになり、ＴＦＴ６１０のドレイン電位は高電位側電源６０６と同じとなる。高電位側電源６０６を高電位側電源６０４より高く設定することによってハイ側レベルシフトが可能となる。
次に、ＴＦＴ６１０、６１１のドレインはロウレベルシフト回路６０３のＴＦＴ６１５、６１４のゲートにそれぞれ接続される。ＴＦＴ６１５のドレインはＴＦＴ６１６のゲート、ＴＦＴ６１７のドレインに接続される。ＴＦＴ６１４のドレインは６１７のゲート、６１６のドレインに接続される。ＴＦＴ６１５のゲートとＴＦＴ６１４のゲートに入力される信号は互いに逆相であるため、ＴＦＴ６１５がオンするとＴＦＴ６１６がオン、ＴＦＴ６１７がオフとなる。このときＴＦＴ６１４はオフであるから、ＴＦＴ６１５のドレイン電位は高電位側電源６０６と同じになり、ＴＦＴ６１４のドレイン電位は低電位側電源６０７と同じとなる。低電位側電源６０７を低電位側電源６０５より低く設定することによって、ロウ側レベルシフトが可能となる。そして、ＴＦＴ６１５のドレインをメモリセルのワード線へ接続することによって、駆動をおこなうことができる。
本発明のレベルシフト回路は本実施例に限定されず、他の構成のレベルシフト回路を用いても良い。
図９にマスクＲＯＭに本発明を用いた場合の実施例を示す。図９のマスクＲＯＭはメモリセル９０３、９０４がスイッチＴＦＴ９１２、９１３、高電位配線９０８、９０９、低電位配線９１０、９１１、ビット線９０６、９０７によって構成されている。Ｘデコーダー９０１は公知のものとし、レベルシフト回路は実施例２でのべたもの、または公知のものとする。Ｘデコーダーの高電位側電源をＶＤＤ、低電位側電源をＶＳＳとし、レベルシフタ９０２の高電位側電源をＶＤＤＨ、低電位側電源をＶＳＳＬとする。また、高電位配線９０８、９０９は前記ＶＤＤに接続され、低電位配線９１０、９１１は前記ＶＳＳに接続されるものとする。スイッチＴＦＴ９１２、９１３がＮｃｈの場合にはロウレベルシフト回路はなくとも良い。スイッチＴＦＴ９１２、９１３がＰｃｈの場合にはハイレベルシフト回路はなくとも良い。
スイッチＴＦＴがＮｃｈとして、以下動作を説明する。Ｘデコーダーの出力がハイになると、それにあわせてロウレベルシフト回路の出力もハイとなり、ワード線９０５が駆動される。スイッチＴＦＴ９１２はソースまたはドレインの一方がビット線９０６に、他方が高電位配線９０８に接続されている。スイッチＴＦＴ９１２がオンするとビット線９０６の電位は高電位配線電位すなわちＶＤＤまで引き上げられる。また、スイッチＴＦＴ９１３はソースまたはドレインの一方がビット線に、他方が低電位配線に接続されている。スイッチＴＦＴ９１３がオンするとビット線９０７の電位は低電位配線９１１すなわちＶＳＳまで引き下げられる。
レベルシフト回路９０２がない場合、ワード線９０５の電位はＶＤＤまでしか上がらないため、メモリセル９０３のようにスイッチＴＦＴが高電位配線に接続されるメモリセルでは、ビット線はＶＤＤよりＴＦＴの閾値分だけ低い電位までしか到達しない。その場合、低電位配線電位との差が小さくなるため、メモリされた値を間違える、また、到達時間が遅くなるなどの不具合が発生する。本発明ではレベルシフト回路の追加によってワード線の電位を高電位配線より高く設定することができ、ビット線電位を高電位配線電位まで上げることができる。また、到達時間を短縮できるなどの長所がある。
図１０にＤＲＡＭに本発明を用いた場合の実施例を示す。図１０のＤＲＡＭはメモリセル１００３、１００４がスイッチＴＦＴ１０１０、１０１１、保持容量１０１２、１０１３、低電位配線１００８、１００９、ビット線１００６、１００７によって構成されている。Ｘデコーダー１００１は公知のものとし、レベルシフト回路１００２は実施例２でのべたもの、または公知のものとする。Ｘデコーダー１００１の高電位側電源をＶＤＤ、低電位側電源をＶＳＳとし、レベルシフト回路１００２の高電位側電源をＶＤＤＨ、低電位側電源をＶＳＳＬとする。
スイッチＴＦＴがＮｃｈとして、以下動作を説明する。書き込み時においては、Ｘデコーダー１００１の出力がハイになると、それにあわせてレベルシフト回路１００２の出力もハイとなり、ワード線１００５が駆動される。スイッチＴＦＴ１０１０、１０１１はソースまたはドレインの一方がビット線１００６、１００７に、他方が保持容量１０１２、１０１３に接続されている。スイッチＴＦＴ１０１０、１０１１がオンするとビット線１００６、１００７のデータは保持容量１０１２、１０１３にかきこまれる。次に、ワード線１００５がロウになるとスイッチＴＦＴ１０１０、１０１１がオフになり、保持容量１０１２、１０１３に蓄えられた電荷は保持される。読み出し時においては、まずビット線１００６、１００７を特定の電位に接続しプリチャージをおこなう。次に、接続を解除して、ビット線１００６、１００７をフローティングにする。さらに、ワード線１００５がハイとなるとスイッチＴＦＴ１０１０、１０１１がオンし、保持容量１０１２、１０１３が放電し、ビット線１００６、１００７の電位が変化する。この変化をセンスアンプ（図示せず）で検出し、データを読み取ることができる。
レベルシフト回路１００２がない場合、ワード線１００５の電位はＶＤＤまでしか上がらないため、メモリセル９０３のようにスイッチＴＦＴが高電位配線に接続されるメモリセルでは、ビット線はＶＤＤよりＴＦＴの閾値分だけ低い電位までしか到達しない。その場合、低電位配線電位との差が小さくなるため、メモリされた値を間違える、また、到達時間が遅くなるなどの不具合が発生する。本発明ではレベルシフト回路の追加によってワード線の電位を高電位配線より高く設定することができ、ビット線電位を高電位配線電位まで上げることができる。また、到達時間を短縮できるなどの長所がある。
図１１に本発明のメモリ回路を用いた表示装置１１０１の実施例を示す。図１１において、絶縁基板１１０７上にＴＦＴを形成し、そのＴＦＴを用いて、信号線駆動回路１１０２、１１０３、画素部１１０４、ロジック回路部１１０５を形成する。ロジック回路部は本発明のメモリ回路１１０９、ＣＰＵ１１１０、コントローラ１１１１、画像処理回路１１１２からなる。ＦＰＣ１１０６よりクロックなどの外部信号、電源などを供給する。対向基板１１０８は絶縁基板１１０７に張り合わせ、外周をシール材１１１３で封止する。
表示に使用する材料は液晶材料、ＥＬ（エレクトロルミネッセンス）材料、電気泳動材料が使用可能であり、これらを絶縁基板１１０７、対向基板１１０８の間に注入する、または成膜することにより表示装置を形成することが可能である。また、絶縁基板はガラス、プラスチック、石英などの材料をもちいて表示装置を構成することが可能である。
また、前述したメモリ回路１１０９はＳＲＡＭ、ＤＲＡＭ、マスクＲＯＭに限定されず、他のメモリ素子も可能であり、これらを２種類以上組み合わせてもよい。ＣＰＵはメモリ回路１１０９に記憶されたデータやプログラムの処理や、コントローラ１１１１、画像処理回路１１１２の制御などをおこなう。コントローラは信号線駆動回路１１０２、１１０３に必要なクロック、同期信号、制御パルスなどを形成する。画像処理回路はＣＰＵの指示に従い、必要な画像データを形成する役割を有する。
本実施例は実施形態１〜２または実施例１〜４と併用することが可能である。
図１４に本発明をＥＬ表示装置に使用した例を示す。ＥＬ表示装置において、階調を表現する方式として、時間階調を用いる方式が提案されている。この方式は特開２００１−３４３９３３に開示されているように、1フレーム期間を複数のサブフレーム期間に分割し、それぞれのサブフレーム期間の長さを変え、画素ごとにその点灯期間を変えることにより、階調を表現するものである。
このような時間階調方式の表示装置では、映像信号をサブフレームに対応したものに変換する必要があり、その具体的方法について図１４をもちいて説明をおこなう。図１４のＥＬ表示装置はＥＬ画素を複数有する画素部１４０１、画素部に含まれる複数の信号線を駆動する信号線駆動回路１４０２、１４０３、メモリ回路１４０４および１４０５、外部のクロックに同期し、基本クロックを生成するＰＬＬ回路１４０６、基本クロックを受けて信号線駆動回路１４０２、１４０３やメモリ回路１４０４、１４０５にクロックなどを供給するクロックジェネレータ１４０７、クロックジェネレータを制御する制御ロジック１４０８より構成されている。
つぎにその動作について説明する。まず1フレーム分のデジタル映像信号をメモリ回路１４０４に記憶する。映像が４ビットの映像の場合、それぞれビットごとに記憶するのが望ましい。次のフレームのデジタル映像信号はメモリ回路１４０５に記憶する。メモリ回路１４０５がデジタル映像信号を記憶している間に、メモリ回路１４０４に記憶されたデジタル映像信号を信号線駆動回路１４０３に出力する。このとき、映像信号はビットごと、すなわち、まず1ビット目の映像信号を全て出力し、次に２ビット目の映像信号を全て出力する。このように、ビットごとに映像信号を出力することにより、サブフレーム変換をおこなうことができる。
以上の手段をＴＦＴで一体形成したＥＬ表示装置において、本発明を応用することが可能である。上述したメモリ回路１４０４およびメモリ回路１４０５は通常ＳＲＡＭまたはＤＲＡＭを用いる、本発明を使用することによって、
画素部１４０１と一体化したメモリ回路１４０４、１４０５の動作不具合を防止し、歩留まりを向上させることが可能となる。尚、一体化した表示装置はガラス基板上、プラスチック基板上などに構成が可能である。
本実施例は実施形態１〜２または実施例１〜４と併用することが可能である。
図１５に一体型ＰＤＡに本発明を使用した例を示す。図１５の一体型ＰＤＡは同一基板上に表示部１５０１、ＣＰＵ１５０２、画像処理回路１５０３、アナログアンプ１５０４、フラッシュメモリ１５０５、ＤＲＡＭ１５０６、ＶＲＡＭ１５０７、マスクＲＯＭ１５０８を一体形成している。また、基板外部にタッチセンサー１５０９、メモリカードインターフェース１５１０を接続している。尚ＤＲＡＭ１５０６はＳＲＡＭを使用してもよい。
表示部１５０１は液晶、ＥＬ（エレクトロルミネッセンス）、電気泳動素子などの表示材料をもちいて表示を行い、ＣＰＵ１５０２は各メモリ回路のデータ、命令、タッチセンサーの信号に基づきデータ処理をおこなう、画像処理回路１５０３はＣＰＵに制御され、具体的な画像データを形成する。フラッシュメモリ１５０５は電源ＯＦＦ時などにデータの保管をおこない、ＶＲＡＭ１５０７、ＤＲＡＭ１５０６は一時的なデータを保管する。また、マスクＲＯＭ１５０８は変更不要なＯＳなどのプログラムを保管する。タッチセンサーはユーザーがデータをペンなどで入力するもので、その信号はアナログアンプ１５０４、ＡＤ変換回路１５１１を介して、他のブロックに伝達される。インターフェース回路は外部信号接続、メモリカード使用時などにインターフェースをおこなう。
このような一体型ＰＤＡを構成するＴＦＴ基板に本発明は応用することが可能である。特に、フラッシュメモリ１５０５、ＤＲＡＭ１５０６、ＶＲＡＭ１５０７、マスクＲＯＭ１５０８に本発明を使用することにより、画素部１５０１と一体化したメモリ回路の動作不具合を防止し、歩留まりを向上させることが可能となる。尚、一体化した表示装置はガラス基板上、プラスチック基板上などに構成が可能である。
本実施例は実施形態１〜２または実施例１〜４と併用することが可能である。
図１６に可変レベルシフト回路の実施例を示す。図１６において、可変レベルシフト回路はＸデコーダー１６０１、レベルシフト回路１６０２、１６０３、１６０７、スイッチ１６０４、１６０５、切り換え信号入力端子１６０６、インバータ１６０８、１６０９によって構成されている。Ｘデコーダー１６０１の出力信号はレベルシフト回路１６０２および１６０３に入力され、それぞれ異なる振幅の信号として出力される。一方切り換え信号入力端子１６０６に入力された切り換え信号はレベルシフト回路１６０７でシフトされる。ここで、切り換え信号が十分大きな振幅を持っている場合は、レベルシフト回路１６０７は不要である。レベルシフト回路１６０７の出力はインバータ１６０８に入力され、インバータ１６０８の出力はインバータ１６０９とスイッチ１６０４、１６０５の制御端子へ入力される。インバータ１６０９の出力はスイッチ１６０４、１６０５の前記と異なる制御端子に入力される。
レベルシフト回路１６０７の出力がハイの場合、スイッチ１６０５がオンとなり、スイッチ１６０６がオフとなる、従って、レベルシフト回路１６０３の出力がワード線に接続される。また、レベルシフト回路１６０７の出力がロウの場合、スイッチ１６０５がオフとなり、スイッチ１６０６がオンとなる。従って、レベルシフト回路１６０２の出力がワード線に接続される。
ここで、レベルシフト回路は公知のものが仕様できる。また、可変レベルシフタ回路の構成は本実施例に限定されず他の回路を用いてもかまわない。
以上のようにして作製される表示装置は各種電子機器の表示部として用いることができる。以下に、本発明を用いて形成された表示装置を表示媒体として組み込んだ電子機器について説明する。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２に示す。
図１２（Ａ）はデジタルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の表示装置をカメラの表示部３１０２に用いることで、小型軽量のデジタルカメラを構成することができる。
図１２（Ｂ）はノートパソコンであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の表示装置を表示部３２０３に使用することで小型軽量のノートパソコンを構成することができる。
図１２（Ｃ）は携帯情報端末であり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の表示装置を表示部３３０２に使用することで、小型軽量な携帯情報端末を構成することができる。
図１２（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４０１、筐体３４０２、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）読込部３４０５、操作スイッチ３４０６、表示部（ａ）３４０３、表示部（ｂ）３４０４等を含む。表示部Ａは主として画像情報を表示し、表示部Ｂは主として文字情報を表示するが、本発明の表示装置は記録媒体を備えた画像再生装置の表示部（ａ）、（ｂ）に用いることができる。なお、記録媒体を備えた画像再生装置としては、ＣＤ再生装置、ゲーム機器などに本発明を用いることで小型軽量な画像再生装置を構成することができる。
図１２（Ｅ）は折りたたみ式携帯表示装置であり、本体３５０１に本発明を用いた表示部３５０２を装着することにより小型軽量な携帯表示装置を構成することができる。
図１２（Ｆ）は腕時計型コミュニケーターであり、本体３６０１は、表示部３６０２、操作スイッチ３６０３などを含む。本発明の表示装置を表示部３６０２に用いることで小型軽量な腕時計型コミュニケーターを構成することができる。
図１２（Ｇ）は携帯電話であり、本体３７０１は、筐体３７０２、表示部３７０３、音声入力部３７０４、アンテナ３７０５、操作キー３７０６、外部接続ポート３７０７などを含む。本発明の表示装置を表示部３７０３に用いることで小型軽量な携帯電話を構成することができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施形態１および２、実施例１のどのような組み合わせからなる構成を用いても実現することができる。
本発明のメモリ回路の実施形態を示す図。 従来のメモリ回路を示す図。 従来のＳＲＡＭを示す図。 ＳＲＡＭのメモリセルを示す図。 本発明のメモリ回路の実施例を示す図。 本発明のメモリ回路の実施例を示す図。 本発明のメモリ回路の実施形態を示す図。 本発明のメモリ回路の実施形態を示す図。 本発明をマスクＲＯＭに応用した実施例を示す図。 本発明をＤＲＡＭに応用した実施例を示す図。 本発明のメモリ回路を一体型した表示装置を示す図。 本発明を使用した電子機器を示す図。 マスクＲＯＭのメモリセルの平面図。 本発明のメモリ回路を一体化したＥＬ表示装置を示す図。 本発明のメモリ回路を一体化したＰＤＡを示す図。 本発明のメモリ回路の実施例を示す図。 本発明のメモリ回路の実施例を示す図。

Claims (17)

  1. ワード線と、複数のメモリセルと、前記ワード線を駆動する駆動回路とを有するメモリ回路において、
    前記ワード線を駆動する駆動回路は、レベルシフト回路を有し、
    前記メモリセルの出力振幅と前記レベルシフト回路の出力振幅は異なることを特徴としたメモリ回路。
  2. ワード線と、複数のメモリセルと、前記ワード線に接続された駆動回路とを有するメモリ回路において、
    前記ワード線駆動回路は、レベルシフト回路を有し、
    前記レベルシフト回路の出力振幅は、前記メモリセルの出力振幅より大きいことを特徴としたメモリ回路。
  3. ワード線と、複数のメモリセルと、前記ワード線に接続された駆動回路とを有するメモリ回路において、
    前記ワード線駆動回路は、レベルシフト回路を有し、
    前記レベルシフト回路の出力振幅は、前記メモリセルの出力振幅より小さいことを特徴としたメモリ回路。
  4. ワード線と、複数のメモリセルと、前記ワード線に接続された駆動回路とを有するメモリ回路において、
    前記ワード線駆動回路は、レベルシフト回路を有し、
    前記レベルシフト回路は出力振幅を変化させる手段を有することを特徴としたメモリ回路。
  5. ワード線と、複数のメモリセルと、前記ワード線に接続された駆動回路とを有するメモリ回路において、
    前記ワード線駆動回路は、レベルシフト回路を有し、
    前記レベルシフト回路は書き込み時と読み込み時で出力振幅を変化させる手段を有することを特徴としたメモリ回路。
  6. 請求項４乃至請求項５のいずれかに記載のメモリ回路において、
    前記レベルシフト回路の出力振幅はＣＰＵによって制御されることを特徴としたメモリ回路。
  7. ワード線と、複数のメモリセルと、前記ワード線に接続された駆動回路とを有するメモリ回路において、
    前記ワード線駆動回路は、レベルシフト回路を有し、
    前記レベルシフト回路の出力振幅は、書き込み時の振幅が読み出し時の振幅より大きいことを特徴としたメモリ回路。
  8. 請求項１乃至請求項７に記載のメモリ回路において、
    前記メモリ回路は、ＳＲＡＭであることを特徴としたメモリ回路。
  9. 請求項１乃至請求項７に記載のメモリ回路において、
    前記メモリ回路は、ＤＲＡＭであることを特徴としたメモリ回路。
  10. 請求項１乃至請求項４に記載のメモリ回路において、
    前記メモリ回路は、マスクＲＯＭであることを特徴としたメモリ回路。
  11. 請求項１乃至請求項１０のいずれか一項に記載のメモリ回路において、
    前記メモリ回路は薄膜トランジスタで構成されていることを特徴としたメモリ回路。
  12. 請求項１乃至請求項１１のいずれか一項に記載のメモリ回路を具備したことを特徴とした表示装置。
  13. 請求項１２に記載の表示装置において、
    前記表示装置の表示部は薄膜トランジスタで形成され、
    前記メモリ回路は前記表示部と一体形成されていることを特徴とした表示装置。
  14. 請求項１２に記載の表示装置において、
    前記表示装置は液晶表示装置であることを特徴とした表示装置。
  15. 請求項１２に記載の表示装置において、
    前記表示装置はＥＬ表示装置であることを特徴とした表示装置。
  16. 請求項１２に記載の表示装置において、
    前記表示装置はサブフレームを用いて階調を表現する手段を有するＥＬ表示装置であることを特徴とした表示装置。
  17. 請求項１２乃至請求項１６のいずれか一項に記載の表示装置を備える電子機器。
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