KR100875324B1 - 고 대역폭을 가지며 작은 영역을 점유하는 정적 랜덤액세스 메모리 장치 - Google Patents

고 대역폭을 가지며 작은 영역을 점유하는 정적 랜덤액세스 메모리 장치 Download PDF

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Abstract

SRAM 장치가 게재된다. SRAM 장치는 각각이 워드 라인에 연결되며, SRAM 셀들로 이루어진 복수의 행들과 라인 버퍼 SRAM 셀을 포함한다. SRAM 셀들로 이루어진 각각의 행들은 워드 라인에 의해 제어된다. 라인 버퍼 SRAM 셀은 SRAM 셀들로 이루어진 행과 연결되고 독출 인에이블 라인에 의해 제어된다. 워드 라인 상의 신호가 활성화된 후에 독출 인에이블 라인 상의 신호가 활성화되고, 독출 인에이블 라인 상의 활성화된 신호의 일부가 워드 라인 상의 활성화된 신호와 겹친다. 라인 버퍼 SRAM 셀에 제공되는 전압은 선택적으로 차단된다. 대안으로는, 독출 인에이블 라인 상의 신호가 비활성화되기 전에, 라인 버퍼 SRAM 셀에 제공되는 전원이 다시 연결된다.

Description

고 대역폭을 가지며 작은 영역을 점유하는 정적 랜덤 액세스 메모리 장치{STATIC RANDOM ACCESS MEMORY DEVICE HAIVNG A HIGH-BANDWIDTH AND OCCUPYING A SMALL AREA}
도 1은 종래 기술에 따른 전형적인 SRAM 셀의 회로도를 나타내는 도면이다.
도 2는 종래 기술에 따른 전형적인 SRAM 셀의 회로도를 나타내는 도면이다.
도 3은 종래 기술에 따라 전형적인 SRAM 셀을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따라 SRAM 장치를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따라 SRAM 셀 어레이와 Y-컴포넌트를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따라 SRAM 장치를 독출하기 위한 타이밍 도이다.
본 발명은 SRAM(Static Random Access Memeory) 장치에 관한 것이며, 구체적으로는 소형 및 고 대역폭 SRAM 장치에 관한 것이다.
휴대폰은 일반적으로 디스플레이를 가지며, 이는 일반적으로 LCD나 OLED 패 널로 형성된다. 패널의 각 픽셀의 영상 신호는 SRAM 장치에 저장된다. SRAM 장치는 저장된 데이터를 보존하기 위해 DRAM(Dynamic Random Access Memory)에서와 같이 주기적인 리프레시 신호를 필요로 하지 않는 메모리 유형이다. 일반적으로, SRAM 장치는 SRAM 셀의 어레이로 구성된다.
도 1을 참조하면, 전형적인 SRAM 셀의 회로도가 도시된다. 커패시터에 데이터를 저장하는 DRAM 장치와 달리, SRAM 셀에 저장된 데이터는 한 쌍의 교차 연결된 인버터들에 저장된다. 이러한 인버터는, 플립플롭으로 알려진, NMOS(N-Channel Metal Oxide Semiconductor) 트랜지스터들(11, 12) 및 PMOS(P-Channel Metal Oxide Semiconductor) 트랜지스터들(13, 14)로 구성된다. 6개의 트랜지스터 SRAM 셀에 대하여, NMOS 트랜지스터(11)의 드레인 전극은 PMOS 트랜지스터(13)의 드레인 전극에 연결되고, NMOS 트랜지스터(12)의 드레인 전극은 PMOS 트랜지스터의 드레인 전극에 연결된다. NMOS 트랜지스터(11)의 게이트 전극은 PMOS 트랜지스터(13)의 게이트 전극과 NMOS 트랜지스터(12)의 드레인 전극에 연결된다. NMOS 트랜지스터(12)의 게이트 전극은 PMOS 트랜지스터(14)의 게이트 전극과 NMOS 트랜지스터(11)의 드레인 전극에 연결된다. 추가로, NMOS 트랜지스터(11)의 드레인 전극은 제 1 접속 트랜지스터(15)의 소스 전극에 연결되고, 그리고 NMOS 트랜지스터(12)의 전극은 제 2 접속 트랜지스터(16)의 소스 전극에 연결된다. 나아가, 제 1 접속 트래지스터(15)의 드레인 전극은 비트 라인(20) 중 하나에 연결되며, 제 2 접속 전극(16)의 드레인 전극은 n-비트 라인(22) 중 하나에 연결된다. 또한, 제 1 접속 트랜지스터(15) 및 제 2 접속 트랜지스터(16)의 게이트 전극들은 워드 라인(24) 중 하나에 연결된다. PMOS 트랜지스터(13) 및 PMOS 트랜지스터(14)의 소스 전극들은 전원(VDD)에 추가로 연결되며, NMOS 트랜지스터(11)와 NMOS 트랜지스터(12)의 소스 전극은 접지된다.
도 2을 참조하면, 일반적인 SRAM 셀 어레이의 전기 회로도를 나타낸다. 도 2의 SRAM 셀 어레이는 (M+1)×(N+1)개의 어레이로서, SRAM 셀 들로 이루어진 (M+1) 개의 행(row)들과 (N+1)개의 열(column)들을 가진다. SRAM 셀 어레이의 0번째 행(도 2에서 최하위 행)의 SRAM 셀들은 0번째 워드 라인(도 2에서 최하위 워드 라인, "WL0"로 표시됨)에 연결된다. 어레이의 첫 번째 행의 SRAM 셀들은 첫 번째 워드 라인(도 2에서 "WL1"으로 표시됨)에 연결되며, 어레이의 M 번째 열(도 2에서 최상위 열) 상의 셀들은 M 번째 워드 라인(WLM)에 연결된다. 반면에, SRAM 셀 어레의 0번째 행(도 2에서 가장 좌측 행)의 SRAM 셀들은 0번째 비트 라인과 0번째 n-비트 라인(도 2에서 가장 좌측의 열, 각각 "BL0"와 "n-BL0"로 도시됨)에 연결된다. SRAM 셀 어레이의 N 번째 행(도 2에서 가장 우측의 행)의 SRAM 셀들은 N 번째 비트 라인과 N 번째 n-비트 라인(가장 우측의 열, 각각 "BLN"과 "n-BLN"으로 도시됨)에 연결된다.
어레이 내의 각의 SRAM 셀은 특정 워드 라인과 특정 비트 라인 및 n-비트 라인에 연결된다. 각 워드 라인은 이하에서, 도 3에 따라 설명될 X-디코더에 연결된다. 유사하게, 각 비트 라인과 각 n-비트 라인이 이하에서 설명될 도 3에 도시된 바와 같이 특정 Y-디코더에 연결된다.
도 3을 참조하면, 전형적인 SRAM 장치의 도면이 도시된다. SRAM 장치는 SRAM 셀 어레이(30)를 포함하며, 이는 하나의 X-디코더(32)와, 제 1 Y-디코더(34) 및 제 2 Y-디코더(36)에 연결된다. X-디코더(32)는 워드 라인 디코더이며, 원하는 어드레스 워드 라인에 접속하는 데 사용된다. 제 1 Y-디코더(34) 및 제 2 Y-디코더(36)는 원하는 어드레스 비트 라인에 접속하는 데 사용된다. 특정 워드 라인과 특정 비트 라인을 일치시켜 어레이 내의 특정 SRAM 셀을 인에이블 한다. X-디코더(32)와 제 1 Y-디코더(34) 양쪽은 CPU나 ASIC와 같은 마이크로 컨트롤러(37)에 의해 구동된다.
제 1 Y-디코더(34)는 제 1 감지 증폭기(38)에 연결되고, 제 2 Y-디코더(36)는 제 2 감지 증폭기(39)에 연결된다. 비트 라인과 n-비트 라인들 상의 차동 상보 신호들을 입력받고 각각의 특정 SRAM 셀에 저장된 데이터(논리 하이 "1"나 논리 로우"0")를 독출함으로써, 제 1 감지 증폭기(38) 및 제 2 감지 증폭기(39)가 SRAM 셀 어레이로부터 데이터를 복구하도록 사용된다. 나아가. 제 2 감지 증폭기(39)는 라인 버퍼(41)에 연결되고, LCD 소스나 다른 대상물에 연결된다.
휴대용 전화의 동작 및 대기 지속 시간을 늘리기 위해, 전압 소모가 적은 SOC 드라이버를 사용하는 것이 바람직하다. 그러나, 각 픽셀의 영상 신호를 저장하는 데 사용되는 SRAM 장치는 많은 양의 전원을 소모한다. 이러한 이유로, 동작 및 대기 단계 모두에서 휴대용 SOC 드라이버에 대한 전원 소모를 감소시키는 것이 바람직하다. SRAM 장치의 전원 소모를 더 낮출수록, 동작 및 대기 지속 시간이 더 길어질 수 있다.
나아가, SRAM 장치의 바람직한 물리적 크기는 또 다른 중요한 이슈이다. SRAM 장치의 물리적 크기를 감소시킴으로써, SRAM 장치의 제조 비용을 낮출 수 있다.
그리하여, SRAM 장치의 물리적 크기를 감소시키고 동작 및 대기 지속 시간을 증가시키기 위해, SRAM 장치에 대한 개선된 디자인에 대한 요구가 있다.
따라서, 본 발명의 목적은 SRAM 장치의 물리적 크기를 감소시키고 동작 및 대기 지속 시간을 증가시킬 수 있는 SRAM 장치를 제공하는 데 있다.
본 발명에 따른 소정의 실시예들은 작은 크기에 고 대역폭을 가지는 SRAM 장치를 제공한다. 본 발명에 따른 소정 실시예들에는 SRAM 장치가 게재된다. SRAM 셀들로 이루어진 복수의 행들과 라인 버퍼 SRAM 셀을 포함한다. SRAM 셀들로 이루어진 각각의 행들은 워드 라인에 연결된다. 라인 버퍼 SRAM 셀은 SRAM 셀들로 이루어진 행과 연결되고, 독출 인에이블 라인에 접속된다. 워드 라인 상의 신호가 활성화된 후에 독출 인에이블 라인 상의 신호가 활성화되고, 독출 인에이블 라인 상의 활성화된 신호의 지속 시간의 일부가 워드 라인 상의 활성화된 신호의 지속 시간 일부와 겹친다. 라인 버퍼 SRAM 셀에 제공되는 전압은 선택적으로 차단된다. 대안으로는, 독출 인에이블 라인 상의 신호가 비활성화되기 전에, 라인 버퍼 SRAM 셀에 제공되는 전원이 다시 연결된다.
본 발명에 따른 특정 실시예에는 SRAM 장치가 게재된다. SRAM 장치는 SRAM 셀 어레이와, X-디코더와, Y-디코더 그리고, Y-컴포넌트를 포함한다. SRAM 셀 어레이는 SRAM 셀들로 이루어진 하나 이상의 행과, SRAM 셀로 이루어진 하나 이상의 열을 포함한다. X-디코더는 SRAM 셀 어레이에 연결되며, 또한, Y-디코더가 SRAM 셀 어레이에 연결된다. Y-컴포넌트는 SRAM 셀 어레이에 연결되며, SRAM 셀들로 이루어진 열을 포함한다.
Y-컴포넌트는 Y-디코더와, 라인 버퍼 또는 감지 증폭기의 기능을 포함한다. Y-컴포넌트는 Y-디코더와 라인 버퍼를 조합하는 기능을 포함할 수 있다. Y-컴포넌트는 Y-디코더와 감지 증폭기를 조합한 기능을 포함할 수 있다. Y-컴포넌트는 라인 버퍼와 감지 증폭기를 조합한 기능을 포함할 수 있다. Y-컴포넌트는 Y 디코더와, 라인 버퍼와 감지 증폭기를 조합한 기능을 포함할 수 있다.
본 발명의 소정 실시예에서, SRAM 셀 어레이는 SRAM 셀들로 이루어진 하나 이상의 열과 SRAM 셀들로 이루어진 둘 이상의 행을 포함한다. 여기서, 둘 이상의 SRAM 셀 열들 중 하나의 SRAM 셀 열이 라인 버퍼와 감지 증폭기의 역할을 한다.
본 발명에 따른 소정 실시예에서, SRAM 셀 어레이는 하나 이상의 SRAM 셀 열과 하나 둘 이상의 SRAM 셀 행들을 포함한다. 여기서, 둘 이상의 SRAM 셀 행들 중 하나의 SRAM 셀 행이 Y-디코더와 감지 증폭기의 역할을 한다.
본 발명에 따른 소정 실시예에서, SRAM 셀 어레이는 하나 이상의 SRAM 셀 열과 하나 둘 이상의 SRAM 셀 행들을 포함한다. 여기서, 둘 이상의 SRAM 셀 행들 중 하나의 SRAM 셀 행이 라인 버퍼와 Y-디코더의 역할을 한다.
본 발명에 따른 소정 실시예에서, SRAM 셀 어레이는 하나 이상의 SRAM 셀 열과 하나 둘 이상의 SRAM 셀 행들을 포함한다. 여기서, 둘 이상의 SRAM 셀 행들 중 하나의 SRAM 셀 행이 Y-디코더와 라인 버퍼 및 감지 증폭기의 역할을 한다.
본 발명의 소정 실시예들은 OLED, STN LCD, CSTN LCD, 및 TFT LCD의 드라이 버에 사용될 수 있다.
이하 도면을 참조하여 본 발명의 실시예들을 구체적으로 설명한다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 SRAM 장치가 도시된다. SRAM 장치는 SRAM 셀 어레이를 포함하며, 이는 X-디코더(32)와, 제 1 Y-디코더(34) 및 Y-컴포넌트(40)에 연결된다.
SRAM 셀 어레이(30)는 SRAM 셀들의 어레이로 구성된다. 각 SRAM 셀에 보존된 데이터는 플립플롭으로 알려진, 한 쌍의 교차 연결된 인버터들에 저장된다. 제 1 인버터 및 제 2 인버터의 드레인 전극이 제 1 로드 및 제 2 로드 각각에 연결된다. 여섯 개의 트랜지스터 SRAM 셀에 대하여, 제 1 로드 및 제 2 로드는 트랜지스터들이며, 일반적으로 박막 트랜지스터들이다. 네 개의 트랜지스터 SRAM 셀에 대하여, 제 1 로드 및 제 2 로드는 낮은 전도성을 가지는 두 개의 수동 폴리 저항 소자들로 교체될 수 있다. 또한, 제 1 인버터의 드레인 전극은 제 1 접속 트랜지스터의 소스 전극에 연결되며, 그리고 제 2 인버터의 드레인 전극은 제 2 접속 트랜지스터의 소스 전극에 연결된다. 나아가, 제 1 접속 트랜지스터의 드레인 전극이 비트 라인들 중 하나에 연결되고, 그리고 제 2 접속 트랜지스터의 드레인 전극이 n-비드 라인들 중 하나에 연결된다. 또한, 제 1 접속 트랜지스터 및 제 2 접속 트랜지스터의 게이트 전극이 워드 라인들 중 하나에 연결된다. 나아가, 제 1 로드 및 제 2 로드는 전압원(VDD)에 추가로 연결되고, 제 1 인버터와 제 2 인버터들의 소스 전극들은 접지된다.
X-디코더(32)는 워드 라인 디코더이고, 이는 원하는 어드레스 워드 라인에 접속하는 데 사용된다. 제 1 Y-디코더(34)는 원하는 어드레스 비트 라인에 접속하는 데 사용된다. 특정 워드 라인과 특정 비트 라인을 매칭시켜 어레이 내의 특정 SRAM 셀을 활성화할 수 있다. X-디코더(32)와 제 1 Y-디코더(34) 모두가 CPU나 ASIC와 같은 마이크로 컨트롤러(37)에 의해 구동된다.
제 1 Y-디코더(34)는 제 1 감지 증폭기(38)에 연결되며, 이는 비트 라인들과 n-비트 라인들 상의 차동 상보 신호들을 입력받고 각각의 특정 SRAM 셀에 저장된 데이터(로직 하이"1" 이나 로직 로우"0")를 독출함으로써, SRAM 셀 어레이로부터 데이터를 복구하는 데 사용된다. Y-컴포넌트(40)는 감지 증폭기와 라인 버퍼로 이용되며 LCD 소스나 다른 목적물에 직접 연결될 수 있다. 마이크로컨트롤러(37)는 제 1 감지 증폭기(38)에도 연결될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따라 포함된 SRAM 셀 어레이(30) 및 Y-컴포넌트(40)의 회로도가 도시된다. 도 5에서 도시된 SRAM 셀 어레이는 (M+1)×(N+1) 어레이로서, SRAM 셀들의 (M+1)개의 행들과 (N+1)개의 열들을 가진다. SRAM 셀 어레이(30)의 0번째 행(도 5의 최하위 행) 상의 SRAM 셀들은 0번째 워드 라인(도 5의 최하위 열, "WL0"로 도시됨)에 연결된다. 어레이의 제 1 행 상의 SRAM 셀들은 제 1 워드 라인(도 5에서 "WL1")에 연결되며, 어레이의 M 번째 행(도 5에서 제 2 최상위 행) 상의 셀들은 M 번째 워드 라인(WLM)에 연결된다. 반면에, SRAM 어레이의 0번째 열(도 5에서 가장 좌측의 열) 상의 SRAM 셀들은 0번째 비트 라인과 0번째 n-비트 라인(도 5에서 가장 좌측의 행으로, "BL0"와 "n-BL0"로 도시됨)에 연결된다. SRAM 셀 어레이의 N 번째 열(도 5에서 가장 우측의 열) 상의 SRAM 셀들은 N번째 비트 라인과 N번째 n-비트 라인(도 5에서 가장 우측의 행으로, "BLN"과, "n-BLN"으로 도시)에 연결된다.
본 발명의 일 실시예에 따르면, Y-컴포넌트(40)는 도 5에 도시된 원래 SRAM 셀 어레이로부터 SRAM 셀들의 하나의 전체 행(row)의 복제물이다. Y-컴포넌트의 SRAM 셀의 접속 트랜지스터의 각각의 게이트 전극이 독출-인에이블 라인에 연결되며 도 5에서 "Read-En"으로 도시된다. Y-컴포넌트(40)에 저장되는 데이터는 독출-인에이블 라인에 의해 제어될 수 있으며, 따라서 SRAM 장치가 동작하는 동안 SRAM 셀 어레이에 의해 영향을 받지 않는다. 나아가, 전원 라인 및 Y-컴포넌트(40)의 접지 라인은 SRAM 셀 어레이의 이와 같은 라인들과 독립적이어야 한다. Y-컴포넌트(40)에 제공되는 전원은 선택적으로 차단된다.
Y-컴포넌트(40)가 원래 SRAM 셀 어레이로부터의 하나의 SRAM 셀들의 행만으로 구성되고 감지 증폭기의 기능을 가지기 때문에, 종래 기술의 라인 버퍼와 달리, 본 발명에 따른 Y-컴포넌트(40)의 필요 크기(size)가 상당히 감소한다.
도 6을 참조하면, 본 발명의 일 실시예에 따라 SRAM 장치를 독출하기 위한 타이밍도가 도시된다.
본 발명의 소정 실시예에 따르면, 하나의 워드 라인이 초기화될 때마다, 워드 라인의 SRAM 셀에 저장된 모든 데이터가 Y-컴포넌트(40)로 독출될 수 있으며, 이는 독출-인에이블 라인에 의해 제어된다. 다르게 설명하면, 하나 또는 둘 이상의 SRAM 셀 행들에 저장된 데이터가 하나의 단일 스캔 단계에서 Y-컴포넌트(40)로 독출될 수 있다. 하나씩 차례로 SRAM 셀을 스캔할 필요가 있는 종래 기술과 비교하면, 본 발명의 소정 실시예들에 따른 Y-컴포넌트(40)는 획기적으로 전력 소모를 줄 일 수 있다.
본 발명의 소정 실시예에서, SRAM 장치는 복수 행의 SRAM 셀들과 하나의 라인 버퍼 SRAM 셀을 포함한다. 각 행의 SRAM 셀들은 워드 라인에 연결되고 워드 라인 상의 신호에 의해 제어된다. 라인 버퍼 SRAM 셀이 SRAM 셀들로 이루어진 행에 연결되며, 독출 인에이블 라인에 연결되고, 독출 인에이블 라인 상의 신호에 의해 제어된다. 워드 라인 상의 신호가 활성화된 후에 독출 인에이블 라인 상의 신호가 활성화되고, 독출 인에이블 라인과 워드 라인의 신호 지속 시간의 적어도 일부가 겹친다. 라인-버퍼 SRAM 셀에 제공되는 전원은, 예를 들면, 워드 라인 상의 활성화된 신호의 활성화 주기에서, 선택적으로 차단될 수 있다. 선택적으로, 라인 버퍼 SRAM 셀에 제공되는 전원은, 독출 인에이블 라인 상의 신호가 비활성화되기 전에 재연결된다.
요약하면, 본 발명의 일 실시예에 따른 Y-컴포넌트 디자인은 SRAM 장치의 전체 칩 사이즈를 줄이고, SRAM 장치의 전력 소모를 최소화할 수 있다.
상술한 본 발명의 실시예들은 단지 예시와 설명을 위한 것일 뿐이며, 본 발명을 설명된 형태로 한정하려는 것이 아니다. 따라서, 다양한 변화 및 변경을 할 수 있음은 본 발명이 속하는 분야의 당업자에게 자명하다. 또한, 이 명세서의 상세한 설명이 본 발명의 범위를 제한하는 것은 아니다. 본 발명의 범위는 첨부된 청구항에 의해서 정의된다.
따라서, 본 발명에 따르면, 하나의 SRAM 셀들의 행만으로 구성되는 Y-컴포넌 트를 포함함으로써, SRAM 장치의 전체 칩 사이즈를 줄일 수 있다.
또한, 하나 또는 둘 이상의 SRAM 셀 행들에 저장된 데이터가 하나의 단일 스캔 단계에서 Y-컴포넌트로 독출할 수 있으므로 SRAM 장치의 전력 소모를 최소화할 수 있다.

Claims (10)

  1. SRAM 장치 외부에 위치한 서로 다른 두개의 장치에 각각 연결되는 두개의 출력들을 구비한 SRAM 장치에 있어서, 상기 SRAM 장치는,
    - 복수의 행으로 구성된 SRAM 셀로서, 이때, 각각의 행은 복수의 워드라인과 복수의 비트 라인들 중 하나에 연결되는 것을 특징으로 하는 복수의 행으로 구성된 SRAM 셀,
    - 상기 복수의 행으로 구성된 SRAM 셀과, 상기 두개의 출력들 중 한개의 출력 사이에 연결되며, 상기 복수의 비트 라인들 중 하나에 액세스하기 위해 복수의 비트 라인에 연결되는 디코더,
    - 상기 복수의 행으로 구성된 SRAM 셀과 상기 두개의 출력들 중 나머지 한개의 출력 사이에 연결되며, 독출 인에이블 라인과 상기 복수의 비트 라인에 연결되는 한 행의 라인 버퍼 SRAM 셀
    을 포함하며, 이때, 상기 한 행의 라인 버퍼 SRAM 셀은 상기 복수의 행으로 구성된 SRAM 셀들 중 한 행 내에 저장된 데이터를 상기 한 행의 라인 버퍼 SRAM 셀들에 복제할 수 있도록 구성되고, 상기 복수의 행으로 구성된 SRAM 셀과 상기 한 행의 라인 버퍼 SRAM 셀들은 SRAM 셀 어레이를 형성하며,
    상기 복수의 워드 라인들 중 한개의 워드 라인 상의 신호가 활성화된 후에 상기 독출 인에이블 라인 상의 신호가 활성화되고, 상기 독출 인에이블 라인 상의 활성화된 신호의 지속 시간의 일부가 상기 복수의 워드 라인들 중 한개의 워드 라인 상의 활성화된 신호의 지속 시간의 일부와 겹치는 것을 특징으로 하는 SRAM 장치.
  2. 제 1 항에 있어서,
    상기 한 행의 라인 버퍼 SRAM 셀에 제공되는 전원이 선택적으로 차단되는 것을 특징으로 하는 SRAM 장치.
  3. 제 2 항에 있어서,
    상기 디코더는 상기 복수의 행으로 구성된 SRAM 셀들의 한쪽과 상기 두개의 출력들 중 한개 사이에 연결되고,
    상기 한 행의 라인 버퍼 SRAM 셀들은 상기 복수의 행으로 구성된 SRAM 셀들의 나머지 한쪽과 상기 두개의 출력들 중 나머지 한개의 출력 사이에 연결되는 것을 특징으로 하는 SRAM 장치.
  4. SRAM 장치 외부에 위치한 서로 다른 두개의 장치들에 각각 연결되는 두개의 출력들을 구비한 SRAM 장치에 있어서, 상기 SRAM 장치는,
    - 한개 이상의 행으로 구성된 SRAM 셀과 한개 이상의 열로 구성된 SRAM 셀을 포함하는 SRAM 셀 어레이,
    - 상기 SRAM 셀 어레이에 연결되는 X-디코더,
    - 상기 SRAM 셀 어레이와 상기 두개의 출력들 중 한개 사이에 연결되는 Y-디코더, 그리고,
    - 상기 SRAM 셀 어레이와 상기 두개의 출력들 중 나머지 한개의 출력 사이에 연결되고, 독출 인에이블 라인에 연결되는 상기 SRAM 셀 어레이 내 한 행의 SRAM 셀
    을 포함하며, 이때, 상기 한 행의 SRAM 셀은 SRAM 셀 어레이 내 임의의 한 행의 SRAM 셀로부터 복제되는 데이터를 저장하도록 구성되는 것을 특징으로 하는 SRAM 장치.
  5. 제 4 항에 있어서,
    상기 Y-디코더에 감지 증폭기가 연결되는 것을 특징으로 하는 SRAM 장치.
  6. 제 5 항에 있어서,
    상기 감지 증폭기가 마이크로 컨트롤러에 연결되는 것을 특징으로 하는 SRAM 장치.
  7. 제 4 항에 있어서,
    상기 한 행의 SRAM 셀은 라인 버퍼로 기능하는 것을 특징으로 하는 SRAM 장치.
  8. 제 4 항에 있어서, 상기 SRAM 장치는 SRAM 셀 어레이에 연결되는 복수의 워드 라인들을 추가로 포함하고,
    복수의 워드 라인들 중 한개의 워드 라인 상의 신호가 활성화된 후에 상기 독출 인에이블 라인 상의 신호가 활성화되며,
    상기 독출 인에이블 라인 상의 활성화된 신호의 지속 시간의 일부가 상기 복수의 워드 라인들 중 한개의 워드 라인 상의 활성화된 신호의 지속 시간의 일부와 겹쳐지는 것을 특징으로 하는 SRAM 장치.
  9. 제 4 항에 있어서, 상기 두개의 출력들 중 나머지 한개의 출력은 LCD 소스에 연결되는 것을 특징으로 하는 SRAM 장치.
  10. 제 4 항에 있어서, 상기 Y-디코더는 상기 복수의 행으로 구성된 SRAM 셀들의 한쪽과 상기 두개의 출력들 중 한개 사이에 연결되고,
    상기 한 행의 SRAM 셀은 상기 복수의 행으로 구성된 SRAM 셀들의 나머지 한쪽과 상기 두개의 출력들 중 나머지 한개 사이에 연결되는 것을 특징으로 하는 SRAM 장치.
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