KR101499630B1 - 클록 신호 생성 회로, 표시 패널 모듈, 촬상 디바이스 및 전자 기기 - Google Patents

클록 신호 생성 회로, 표시 패널 모듈, 촬상 디바이스 및 전자 기기 Download PDF

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Abstract

지연 동기 루프형의 클록 신호 생성 회로는, 제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선(delay line); 상기 제2 클록 신호의 위상이 상기 제1 클록 신호의 위상과 동기화하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기; 상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태(pseudo-locked state)를 검출하는 의사 록 검출부; 및 의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부를 포함한다.

Description

클록 신호 생성 회로, 표시 패널 모듈, 촬상 디바이스 및 전자 기기{CLOCK SIGNAL GENERATION CIRCUIT, DISPLAY PANEL MODULE, IMAGE SENSOR APPARATUS, AND ELECTRONIC APPARATUS}
본 발명은 지연 동기 루프형의 클록 신호 생성 회로에 관한 것이고, 특히, 능동 소자가 박막 증착 기술이나 인쇄 기술을 이용하여 형성되는 경우의 지연 동기 루프형의 클록 신호 생성 회로에 관한 것이다. 또한, 본 발명은 표시 패널 모듈, 촬상 기기 및 전자 기기에 관한 것이다.
최근, 대화면의 디스플레이뿐 아니라 중소형의 표시 디스플레이에서도 표시 해상도의 고정밀도화가 요구되고 있다. 이러한 환경 하에, 입력 클록 신호 및 영상 신호의 고주파수화가 진행되어 왔다.
예를 들어, 디스플레이 기판상에 기능 회로를 집약한 시스템 디스플레이에서는, 영상 신호를 시리얼 형식으로부터 패러렐 형식으로 변환함으로써 신호 주파수를 저하시켜, 동작 마진(operating margins)의 향상을 도모하고 있다.
그렇지만, 영상 신호가 패러렐 변환되기까지의 회로 부분에는, 회로 지연이나 동작 마진의 문제가 여전히 남아 있다. 특히, 영상 신호의 입력 주파수가 매우 높아져 있는 최근의 시스템 디스플레이에서는, 디스플레이 기판상으로 발생하는 클록 신호와 영상 신호 사이에 지연차가 생기면, 샘플링 불량의 원인으로 된다.
일본 특허출원 공개번호 2006-287641호 공보 및 일본 특허출원 공개번호 2007-6517호 공보에 서술된 지연 동기 루프형의 클록 신호 생성 회로를 이용할 수 있다.
그렇지만, 디스플레이 기판 또는 그 외의 절연 기판에 형성되는 박막 트랜지스터는, 실리콘 웨이퍼에 형성되는 트랜지스터와 비교하여 특성 불균일이 크다. 그러므로 절연 기판에 형성되는 박막 트랜지스터로 구성된 클록 신호 생성 회로에서는, 도 1에 나타낸 바와 같이 클록 신호의 위상차가 180도 어긋나는 경우(즉, 의사 록 상태)에서의 대책이 필요해진다.
본 발명의 실시예에 따르면, 지연 동기 루프형의 클록 신호 생성 회로가 제공되며, 상기 클록 신호 생성 회로는, 제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선; 제2 클록 신호가 제1 클록 신호에 위상 동기하도록, 지연 선에서의 지연량을 가변 제어하는 지연량 제어기; 제1 클록 신호와 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부; 및 의사 록 상태의 검출 시, 지연 선의 지연량을 변경하는 록 상태 해제부를 가진다.
클록 신호 생성 회로의 의사 록 상태 해제부는, 의사 록 상태의 검출 시, 지연 선 상의 클록 위상을 반전함으로써, 의사 록 상태를 해제하는 것이 바람직하다. 이 경우, 한 번의 반전 동작에 의해, 위상 상태를 대략 록 상태에 접근할 수 있다.
또, 클록 신호 생성 회로의 의사 록 상태 해제부는, 의사 록 상태의 검출 시, 지연 선 상의 클록 위상을 설정값만큼 시프트함으로써, 의사 록 상태를 해제하는 것이 바람직하다. 이 경우, 한 번의 반전 동작에 의해 위상 상태를 록 상태에 접근할 수 없지만, 적어도 의사 록 상태를 벗어나 통상 동작에 의한 위상 조정 동작을 실현할 수 있다.
또, 지연 선, 지연량 제어기, 의사 록 검출부, 및 의사 록 상태 해제부가 박막 증착 기술 및 인쇄 기술 중 하나를 사용하여 절연 기판상에 형성되는 경우에, 특히 효과를 기대할 수 있다. 그리고 이 클록 신호 생성 회로는, 그 클록 신호에 따라 표시 패널을 구동하는 구동 회로를 탑재하는 표시 패널 모듈에 사용될 수 있다.
또, 이 클록 신호 생성 회로는, 그 클록 신호에 따라 촬상 소자를 구동하는 구동 회로를 탑재하는 촬상 디바이스에 사용될 수 있다. 또, 이 클록 신호 생성 회로는, 시스템 전체의 동작을 제어하는 시스템 제어기와, 시스템 제어기에 대한 조작 입력을 받아들이는 조작 입력부를 탑재하는 전자 기기에 사용될 수 있다.
본 발명의 실시예에 따른 클록 신호 생성 회로의 경우, 의사 록 상태의 발견시에는, 상기 의사 록 상태를 강제적으로 해제하여, 통상의 위상차에 따른 지연량의 가변 제어로 이행할 수 있다.
본 발명의 실시예가 시스템 디스플레이에 적용되는 경우에 대하여 설명한다. 본 명세서에서 특히 도시 또는 기재되지 않는 부분에는, 본 발명의 기술 분야의 주지 또는 공지 기술을 적용한다. 또 이하에 설명되는 실시예는 단지 예시에 지나지 않는다. 본 발명은 이하에 설명되는 실시예에 한정되지 않는다.
[제1 실시예]
도 2는 제1 실시예에 따른 표시 패널(1)의 평면 구성의 예를 도시한다. 이 실시예의 경우, 유리 기판(3)의 표면에 표시 영역(5) 및 기능 회로가 동일 프로세스로 형성된다. 표시 영역(5)에는, 각 화소에 대응하는 휘도 레벨을 가변 제어하는 화소 회로; 그 화소 회로에 구동 신호를 부여하는 N 본의 화소 제어선; 및 M 본의 영상 신호선이 형성된다.
또, 신호선 드라이버(7), 주사선 드라이버(9), 클록 생성 회로(11) 등이 기능 회로로서 형성된다. 신호선 드라이버(7) 및 주사선 드라이버(9)는, 클록 생성 회로(11)가 생성한 클록에 의해 동작한다. 또한, 클록 생성 회로(11)는, 외부로부터 부여되는 입력 클록에 동기한 출력 클록을 생성하는 회로이다.
도 3은 본 발명의 실시예에 따른 클록 신호 생성 회로(11)의 내부 구성의 예를 도시한다. 도 3은 아날로그형의 클록 생성 회로(11)를 나타낸다. 클록 생성 회로(11)는, 버퍼 회로부(21), 전압 제어형 지연선(23), 위상 반전/비반전부(25), 버퍼 회로부(27), 위상 비교 회로부(29), 차지 펌프(31), 의사 록 검출부(33)로 구성된다.
버퍼 회로부(21 및 27)는, 각각 복수의 인버터 회로를 직렬로 접속한 회로이다. 버퍼 회로부(21)는 입력 버퍼를 구성하고, 본 발명의 실시예에 따른 제1 제1 클록 신호에 대응하는 입력 클록 CLK1을 수신한다. 한편, 버퍼 회로부(27)는 출력 버퍼를 구성하고, 본 발명의 실시예에 따른 제2 클록 신호에 대응하는 출력 클록 CLK2를 출력한다.
전압 제어형 지연선(23)은, 입력 클록 CLK1의 위상을 아날로그적으로 조정하기 위한 지연 회로이다. 도 4에, 전압 제어형 지연선(23)의 구성예를 나타낸다. 이 전압 제어형 지연선(23)은 서로 접속된 복수의 인버터 회로로 구성된다. 복수의 인버터 회로는 부하 용량을 각각 구비한다.
이 회로 구성의 경우, 인버터 회로의 출력 단과 부하 용량 사이에 접속되는 한 쌍의 트랜지스터의 바이어스 전압 Vbias를 가변 제어함으로써 지연 시간을 제어한다. 예를 들면, n채널형 트랜지스터의 경우, 바이어스 전압 Vbias_n가 낮을 때(즉, 박막 트랜지스터가 개방 동작일 때), 지연량이 최소값으로 된다. 또 예를 들면, n채널형 트랜지스터의 경우, 바이어스 전압 Vbias_n가 높을 때(즉, 박막 트랜지스터가 폐쇄 동작일 때), 지연량이 최대값으로 된다.
예를 들면, 전류 구동 능력을 높게 제어하면, 부하 용량에 대한 캐리어의 차지 또는 방전이 빨라진다. 즉, 전압 제어형 지연선(23)의 전반 속도(propagation speed)가 빨라져, 클록 위상을 진행시킬 수가 있다. 한편, 전류 구동 능력을 낮게 제어하면, 부하 용량에 대한 캐리어의 차지 또는 방전이 지연된다. 즉, 전압 제어형 지연선(23)의 전반 속도가 늦어져, 클록 위상을 지연시키는 것이 가능하다.
위상 반전/비반전부(25)는, 전압 제어형 지연선(23)으로부터 입력되는 클록 신호를 위상 반전하거나 또는 비반전하여 출력하는 회로부이다. 이 실시예의 경우, 위상 반전/비반전부(25)는, 전압 제어형 지연선(23)과 버퍼 회로부(27) 사이에 설치된다. 즉, 위상 반전/비반전부(25)는 지연 선 상에 배치된다.
이 위상 반전/비반전부(25)는 본 발명의 실시예에 따른 "의사 록 상태 해제 부"에 대응한다. 의사 록 상태에서는, 도 1에 나타낸 바와 같이, 입력 클록 CLK1과 출력 클록 CLK2의 위상차가 180도의 위상차가 있다.
이 위상 반전/비반전부(25)에 의해, 의사 록 상태의 검출시에는, 입력 클록의 위상을 반전하는 것이 가능해진다. 의사 록 상태가 검출되지 않는 경우에는, 위상 반전/비반전부(25)는 입력 클록을 그대로 출력한다.
그리고 위상 반전/비반전부(25)에 의한 반전 및 비반전의 전환은, 의사 록 검출부(33)로부터 부여되는 제어 신호에 의해 실행된다. 도 5에, 위상 반전/비반전부(25)의 회로예를 나타낸다.
도 5에 나타내는 위상 반전/비반전부(25)는, 2개의 인버터 INV1 및 INV2가 제공되는 전송 채널 및 하나의 인버터 INV3가 제공되는 전송 채널을 포함한다. 이 위상 반전/비반전부(25)는 또한, 2개의 인버터 INV2 및 INV2가 제공되는 전송 채널에 제공되는 스위치 SW1 및 인버터 INV2가 제공되는 전송에 제공되는 스위치 SW2를 포함하고 있어서, 클록 신호는 2개의 인버터 INV1 및 INV2가 제공되는 전송 채널 및 하나의 인버터 INV3가 제공되는 전송 채널 중 하나를 통과할 수 있다.
스위치 SW1 및 SW2의 동작은 정반대이다.
따라서, 도 5에 도시된 위상 반전/비반전부(25)는 전환 신호의 접속을 반전시킨다. 인버터 INV3는, 스위치 SW1 및 SW2를 구성하는, N채널형 박막 트랜지스터와 P채널형 박막 트랜지스터를 동시에 개폐하기 위해 사용된다.
위상 비교 회로부(29)는, 입력 클록 CLK1의 에지 위상과 출력 클록 CLK2의 에지 위상을 비교하고, 그 비교 결과에 따라 바이어스 전압 Vbias를 생성하는 차지 펌프 회로에 업 신호 또는 다운 신호를 출력하는 회로이다.
도 6에, 위상 비교 회로부(29)의 구성예를 나타낸다. 위상 비교 회로부(29)는, 입력 클록 CLK1를 클록 신호로 사용하는 D 플립플롭(41)과, 출력 클록 CLK2를 클록 신호로 사용하는 D 플립플롭(43)과, D 플립플롭(41 및 43)의 출력 신호의 논리곱을 구하고, D 플립플롭(41 및 43)의 리셋 신호를 생성하는 논리곱 게이트로 구성된다.
이 회로 구성에서는, 먼저 H 레벨이 나타나는 클록 CLK에 대응하는 D 플립플롭의 출력 신호가 먼저 H 레벨로 되고, 후에 H 레벨이 나타나는 클록 CLK에 대응하는 D 플립플롭의 출력 신호가 H 레벨로 되는 타이밍에서 D 플립플롭(41 및 43)의 출력 신호 Q1 및 Q2가 함께 리셋된다.
결과적으로, 위상차에 대응하는 업 신호 또는 다운 신호가 출력된다. 예를 들어, 입력 클록 CLK1의 위상이 출력 클록 CLK2의 위상으로부터 진행되어 있는 경우, 그 위상차의 기간만큼 업 신호에 대응하는 출력 신호 Q1가 H 레벨이 된다. 한편, 입력 클록 CLK2의 위상이 출력 클록 CLK1의 위상으로부터 진행되어 있는 경우, 그 위상차의 기간만큼 다운 신호에 대응하는 출력 신호 Q2가 H 레벨이 된다.
입력 클록 CLK1과 출력 클록 CLK2의 에지 위상이 대략 같은 경우, 위상 비교 회로부(29)는, D 플립플롭(41 및 43)의 양쪽으로부터 L 레벨의 출력 신호 Q1 및 Q2를 출력한다.
입력 클록 CLK1의 에지 위상과 출력 클록 CLK2 에지 위상이 대략 같은 경우에는, 입력 클록 CLK1과 출력 클록 CLK2의 위상차가 0도 경우와 입력 클록 CLK1과 출력 클록 CLK2의 위상차가 180도인 경우가 있다. 따라서, 이 위상 비교 회로부(29)의 출력 신호 Q1 및 Q2만으로 판정을 수행하는 경우에는, 의사 록 상태를 잘못하여 동기 상태로 판정할 가능성이 있다.
차지 펌프(31)는, 위상 비교 회로부(29)의 출력 신호 Q1 및 Q2에 따라 전압 제어형 지연선(23)의 바이어스 전압 Vbias(아날로그 전압)를 발생하는 회로부이다. 도 7에, 차지 펌프(31)의 회로 구성을 나타낸다.
도 7에 도시된 회로 구성의 경우, 출력 신호 Q1가 온이고, 출력 신호 Q2가 오프인 경우에, 부하 용량이 차지된다. 이로써, 바이어스 전압 Vbias가 상승한다. 한편, 출력 신호 Q1가 오프이고, 출력 신호 Q2가 온인 경우, 부하 용량이 방전된다. 이로써, 바이어스 전압 Vbias가 하강한다. 출력 신호 Q1 및 Q2의 양쪽이 오프인 경우, 부하 용량은 유지된다.
의사 록 검출부(33)는, 입력 클록 CLK1과 출력 클록 CLK2의 의사 록 상태를 검출하는 회로이다. 도 8에, 의사 록 검출부(33)의 회로 구성을 나타낸다. 도 8a은 게이트 회로와 논리 회로(51)를 조합시키는 경우의 회로 구성이며, 도 8b는 게이트 회로의 편성만으로 구성되는 회로 구성이다.
도 9에, 의사 록 검출부(33)의 입출력 관계를 나타낸다. 도 9에 나타낸 바와 같이, 의사 록 검출부(33)는, 출력 신호 Q1 및 Q2가 함께 L 레벨을 나타내고, 또한, 입력 클록 CLK1과 출력 클록 CLK2의 신호 레벨이 상이한 경우에, 입력 클록 CLK1과 출력 클록 CLK2가 의사 록 상태에 있는 것으로 판정한다. 도 9에서는, 입력 클록 CLK1과 출력 클록 CLK2가 의사 록 상태인 경우를 검은 프레임으로 포위해 나타낸다.
또한, 출력 신호 Q1 및 Q2가 L 레벨인지는, 도 8a 또는 도 8b에 도시된 NOR 게이트에 의해 검출될 수 있다. 또, 입력 클록 CLK1의 신호 레벨이 출력 클록 CLK2의 신호 레벨과 상이한지는, 도 8a 및 도 8b의 배타적 OR-게이트에 의해 검출된다. 논리 회로(51)는, 논리곱 게이트와 같은 논리 연산을 실현한다.
의사 록 검출부(33)는, 의사 록 상태의 검출 시, 의사 록 검출 신호 WNG를 H 레벨로 변환한다. 의사 록 상태가 검출되지 않은 경우, 의사 록 검출부(33)는, L 레벨의 의사 록 검출 신호 WNG를 출력한다.
도 10에, 클록 생성 회로(11)에 의해 실행되는 동작 내용을 나타낸다. 도 10에 나타낸 바와 같이, 클록 생성 회로(11)의 동작은 반복 동작이다.
먼저, 위상 비교 회로부(29)에 있어서, 입력 클록 CLK1의 위상과 출력 클록 CLK2의 위상의 위상을 비교한다(단계 S1).
의사 록 검출부(33)에서는, 위상 비교 회로부(29)의 출력 신호 Q1, Q2와, 입력 클록 CLK1의 위상과 출력 클록 CLK2의 위상 사이의 비교에 따라, 현재의 위상 상태가 의사 록 상태지 아닌지의 판정 처리가 실행된다(단계 S2).
이 단계 S2에서의 결과가 부정(nagative)인 경우, 의사 록 검출부(33)에 의해 위상 반전/비반전부(25)의 입출력 관계는 비반전으로 설정된다. 결과적으로, 전압 제어형 지연선(23)에 의해 지연량의 조정된 입력 클록 CLK1가 버퍼 회로부(27)로부터 출력 클록 CLK2로서 출력된다(단계 S4).
단계 S2에서의 결과가 긍정(affirmative)인 경우, 의사 록 검출부(33)에 의 해 위상 반전/비반전부(25)의 입출력 관계는 반전 상태로 설정된다(단계 S3). 결과적으로, 전압 제어형 지연선(23)에 의해 지연량의 조정된 입력 클록 CLK1은 위상 반전/비반전부(25)에 있어서 180도 반전되어 버퍼 회로부(27)로부터 출력 클록 CLK2로서 출력된다(단계 S4).
의사 록 상태에서는 입력 클록 CLK1과 출력 클록 CLK2의 위상차가 180도이므로, 위상 반전/비반전부(25)의 반전 동작에 의해, 입력 클록 CLK1과 출력 클록 CLK2의 위상차는 대략 0도로 조정된다.
따라서, 위상 비교 회로부(29)의 오판정에 의해 입력 클록 CLK1과 출력 클록 CLK2의 위상들이 잘못하여 의사 록 상태로 된 경우라도, 입력 클록 CLK1과 출력 클록 CLK2의 위상차를 단시간 내에 0도에 접근시킬 수 있다.
특히, 클록 생성 회로(11)가, 절연 기판인 유리 기판(3) 상에 박막 프로세스나 인쇄 기술을 사용하여 형성되는 경우, 능동 소자의 캐리어 이동도가 작으므로 의사 록 상태의 발생 확률이 높아진다. 그러나 이 실시예와 같이 의사 록 상태의 검출 기능과 클록 위상의 반전 기능을 준비함으로써, 단시간에 록 상태를 실현할 수 있다.
[제2 실시예]
이 실시예에서는, 도 2에 나타내는 디스플레이 패널에 형성되는 클록 생성 회로(11)의 지연량을 디지털적으로 제어하는 경우에 대하여 설명한다. 따라서, 디스플레이 패널의 구성은, 클록 생성 회로를 제외하곤 도 2와 같다.
도 11은 본 발명의 실시예에 따른 클록 생성 회로(61)의 내부 구성예를 나타 낸다. 도 11에서, 도 3과 대응하는 부분에는 동일 부호를 부여하여 나타낸다. 이 클록 생성 회로(61)는, 버퍼 회로부(21), 지연선(63), 위상 반전/비반전부(25), 버퍼 회로부(27), 위상 비교 회로부(29), 카운터(65), 의사 록 검출부(33)로 구성된다.
도 11에 도시된 클록 신호 생성 회로(61)의 내부 구성은, 지연선(63)의 지연량이 디지털적으로 제어되는 점과 지연량의 제어에 카운터(65)가 사용되는 점이, 도 3과 다르다. 도 12에, 지연선(63)의 회로 구성을 나타낸다. 도 12에 나타내는 지연선(63)은, 입력 클록 CLK1의 전반 경로를 구성하는 인버터 회로로 구성된다. 이 인버터 회로는 부하 용량을 각각 구비한다.
부하 용량을 구비하는 인버터 회로의 구성은, 도 3에 나타내는 전압 제어형 지연선(23)의 구성과 같다. 그렇지만, 도 12에 나타내는 지연선(63)의 구동 방식은, 인버터 회로의 출력 단과 부하 용량 사이에 접속되는 한 쌍의 트랜지스터를 스위치로서 온/오프 제어하는 점에서 도 3에 도시된 전압 제어형 지연선(23)의 구동 방식과 다르다.
즉, 지연선(63)의 경우에는, 인버터 회로 단위로 출력 단자에 접속되는 부하 용량의 단수를 증가시킴으로써 지연량을 늘리고, 인버터 회로 단위로 출력 단자에 접속되는 부하 용량의 단수를 감소시킴으로써 지연량을 줄이는 구동 방식을 채용한다. 이 점에서, 지연 시간을 모든 인버터 회로에 대하여 일률적으로 증감시키는 아날로그 방식의 지연선과는 다르다.
카운터(65)는, 카운트값에 따라 지연선(63)을 구성하는 부하 용량의 접속 수 를 제어하는 회로이며, 바이너리 카운터와 디코더로 구성된다. 이 실시예의 경우, 바이너리 카운터 유닛은, 입력 클록 CLK1과 출력 클록 CLK2의 위상차에 대응하는 값만큼 업 카운트된다.
도 13은 카운터(65) 중 바이너리 카운터 유닛의 구성의 예를 나타낸다. 도 14는 카운터(65) 중 디코더 유닛의 구성의 예를 나타낸다. 바이너리 카운터의 카운트값은 위상차를 나타내고 있다. 디코더 유닛은, 카운트값에 따른 단수만큼 인버터 회로의 출력 단자에 부하 용량이 접속되도록, 인버터 회로의 출력단과 부하 용량을 접속하는 한 쌍의 트랜지스터를 온 제어하는 ON 신호를 출력한다.
디코더 유닛도 또한, 나머지의 인버터 회로 단자에 대하여는, 상기 단수만큼 인버터 회로의 출력 단자에 부하 용량이 접속되지 않도록, 인버터 회로의 출력 단자와 부하 용량을 접속하는 한 쌍의 트랜지스터를 오프 제어하는 OFF 신호를 출력한다.
더 구체적으로, ON 신호로서, n채널형 트랜지스터의 게이트 전극에는 H 레벨이 부여되고, p채널형 트랜지스터의 게이트 전극에는 L 레벨이 부여된다. 또, 온 신호로서, n채널형 트랜지스터의 게이트 전극에는 L 레벨이 부여되고, p채널형 트랜지스터의 게이트 전극에는 H 레벨이 부여된다.
물론, 이 실시예의 경우에도, 의사 록 상태의 검출시에는, 의사 록 검출부(33)의 제어에 의해 지연 전송로 상의 클록 위상을 180도 반전할 수 있다. 따라서, 지연선(63)의 지연량을 디지털적으로 제어하는 경우에도, 록 상태에의 수속 시간이 짧은 클록 생성 회로(61)를 실현할 수 있다.
[다른 실시예]
위상 반전/비반전부(25)를 각각 포함하는 클록 신호 생성 회로(11) 및 클록 신호 생성 회로(61)는 전술한 실시예들에서 설명되었다. 그렇지만, 위상 반전/비반전부(25)의 회로 구성과 동등한 기능을 제공하는 다른 회로 구성에 의해서도 실현될 수 있다.
예를 들면, 도 15에 나타내는 클록 생성 회로(71)는 위상 반전/비반전부(25)의 기능과 동등한 기능을 제공한다. 도 15에서, 도 11에 도시된 것에 대응하는 부분에는 동일 부호를 부여한다. 즉, 이 클록 생성 회로(71)는, 디지털적으로 지연량을 조정하는 방식의 클록 생성 회로(71)의 적응예이다.
도 15에 도시된 클록 생성 회로(71)에서, 위상 반전/비반전부(25)에 상당하는 기능을 카운터(65)의 카운트값의 재갱신(re-update)에 의해 실현한다. 즉, 의사 록의 검출이 통지된 카운터(65)는, 입력 클록 CLK1과 출력 클록 CLK2의 위상차에 기초하여 갱신된 카운트값에, 180도의 위상차에 상당하는 설정 카운트값을 가산한다.
그리고 카운터(65)는 재갱신된 카운트값에 대응하는 개수의 부하 용량이 각 인버터 회로에 접속되도록, 지연선(63)에 ON 신호 또는 OFF 신호를 부여한다. 의사 록이 검출되어 있지 않은 기간에는, 제2 실시예의 경우와 마찬가지로, 입력 클록 CLK1과 출력 클록 CLK2의 위상차에 기초하여 갱신된 카운트값에 대응하는 개수의 부하 용량이 각 인버터 회로에 접속되도록, 지연선(63)에 ON 신호 또는 OFF 신호를 부여한다.
도 15에 도시된 구성예의 경우, 180도에 위상차에 상당하는 설정 카운트값을, 입력 클록 CLK1과 출력 클록 CLK2의 위상차에 따라 갱신된 카운트값에 재가산하는 기능은, 본 발명의 실시예에 따른 "의사 록 해제부"에 상당한다.
전술한 실시예에서, 의사 록의 검출 시에, 클록 위상이 180도 반전된다. 이와 같이 함으로써, 단번에 의사 록 상태를 록 상태로 변환할 수 있다.
그렇지만, 의사 록 상태에 있는 위상 관계를, 통상의 위상 비교 동작에 의해 록 상태로 수속할 수 있는 위상 관계로 변경 가능한 것이면, 의사 록 상태의 검출시의 위상 변화량은 180도가 아니어도 된다. 예를 들면, 의사 록 상태로부터 90도 이상의 위상을 변경할 수 있으면, 통상의 위상 비교 동작에 의해서도 록 상태로 수속할 수 있다.
전술한 실시예에서는, 클록 생성 회로를 구성하는 능동 소자는, 폴리실리콘(고온 또는 저온을 불문하고), 아몰퍼스 실리콘, 또는 유기 재료를 사용하는 박막 증착 기술이나 인쇄 기술에 따라, 절연 기판인 디스플레이 패널의 표면에 직접 형성되는 경우에 대하여 설명하였다.
그렇지만, 이러한 클록 생성 회로가 형성되는 절연 기판은 디스플레이 패널에 실장되는 절연 기판이어도 된다.
전술한 실시예에서 설명한 클록 생성 회로는, 유기 EL(electroluminescence) 패널, 플라즈마 디스플레이, 필드 이미션 디스플레이 또는 그 외의 발광형 디스플레이 패널뿐 아니라, 액정 패널 또는 그 외의 표시 영역과 같은 기판상에 형성하는 경우에도 적용할 수 있다.
전술한 클록 생성 회로는 시스템 디스플레이 이외의 전자 기기에도 탑재할 수 있다. 이하, 전자 기기의 일례를 설명한다.
도 16은 전자 기기 중 디스플레이 패널을 탑재하는 시스템 구성예를 나타낸다. 이 전자 기기(81)는, 디스플레이 패널(83)과, 시스템 제어기(85)와, 클록 생성 회로(87)로 구성된다. 클록 생성 회로(87)는, 디스플레이 패널(83)의 기판상에 형성되어 있어도 되고, 다른 기판상에 형성되어 있어도 된다.
시스템 제어기(85)는, 시스템 전체의 동작을 제어하는 처리 유닛이며, 예를 들면, 중앙 처리 장치(CPU)로 구성된다. 시스템 제어기(85)는 또한 전자 기기의 용도에 대응하는 인터페이스로 구성된다.
도 17은 전자 기기 중 촬상 디바이스(촬상기(imager))를 탑재하는 시스템 구성예를 나타낸다. 이 전자 기기(91)는, 촬상 디바이스(93)와, 시스템 제어기(95)와, 클록 생성 회로(97)로 구성된다.
클록 생성 회로(97)는 촬상 디바이스의 동작 클록을 생성하는 회로이다. 전술한 실시예의 경우와 마찬가지로, 클록 생성 회로(97)는, 촬상 디바이스(93)의 기판상에 형성되어 있어도 되고, 다른 기판상에 형성되어 있어도 된다.
시스템 제어기(95)는, 시스템 전체의 동작을 제어하는 처리 유닛이며, 예를 들면, 중앙 처리 장치(CPU)로 구성된다. 시스템 제어기(95)는 또한 전자 기기의 용도에 대응하는 인터페이스로 구성된다. 시스템 제어기(95)를 탑재하지 않는 센싱 디바이스 유닛으로서의 구성도 있을 수 있다.
전술한 클록 생성 회로를 내장하는 전자 기기의 외관예에 대해 예시한다. 클록 신호 생성 회로는 전자 기기의 하우징 내의 소정의 부분에 내장되어 있다.
도 18은 텔레비전 수상기(101)의 외관예를 도시한다. 텔레비전 수상기(101)는, 프론트 패널(103)의 정면에 디스플레이 패널(105)을 배치한 구조를 가지고 있다.
도 19a 및 도 19b는 디지털 카메라(111)의 외관예를 나타낸다. 도 19a는 디지털 카메라의 정면측(피사체 측) 외관예를 도시하며, 도 19b는 디지털 카메라의 배면측(촬영하는 사람 측) 외관예를 도시한다.
디지털 카메라(111)는, 보호 커버(113), 촬상 렌즈부(115), 디스플레이 패널(117), 컨트롤 스위치(119), 셔터 버튼(121) 및 그 외의 구성요소를 디지털 카메라(111)의 하우징에 배치한 구조를 가지고 있다.
도 20은 비디오 카메라(131)의 외관예를 나타낸다. 비디오 카메라(131)는 본체(133)의 전방에 피사체를 촬상하는 촬상 렌즈(135)를 배치하고, 본체(133)의 배면에 촬영 스타트/스톱 스위치(137)를 배치하고, 본체(133)의 측면에 디스플레이 패널(139)을 배치한 구조를 가지고 있다.
도 21a 및 도 21b는 접을 수 있는 휴대 전화기의 외관예를 나타낸다. 도 21a는 휴대 전화기(141)를 접지 않은 상태의 휴대 전화기(141)의 외관예를 도시한다. 도 21b는 휴대 전화기(141)를 접은 상태의 휴대 전화기(141)의 외관예를 도시한다.
휴대 전화기(141)는 위쪽 하우징(143), 아래쪽 하우징(145), 연결부(이 예에서는 경첩부)(147), 메인 디스플레이 패널(149), 보조 디스플레이 패널(151), 픽처 라이트 유닛(153), 촬상 렌즈(155)를 포함한다. 보조 디스플레이 패널(151), 픽처 라이트 유닛(153), 및 촬상 렌즈(155)는 하부 하우징 표면에 배치한 구조를 가지고 있다.
도 22는 컴퓨터의 외관예를 나타낸다. 컴퓨터(161)는, 하부 몰드 하우징(163), 위쪽 하우징(165), 키보드(167) 및 디스플레이 패널(169)로 구성된다.
전술한 구성 외에, 클록 생성 회로는, 오디오 재생 장치, 게임기, 전자 북, 전자 사전과 같은, 그 외의 전자 기기에도 탑재할 수 있다.
첨부된 청구의 범위 또는 그 등가물의 범주 내에 있는 한 다양한 변형, 조합, 서브조합 및 대안이 설계 요건 및 그외의 요인에 따라 실시될 수 있다는 것을 당업자는 이해할 수 있다.
도 1은 위상 록 상태와 의사 록 상태를 설명하는 도면이다.
도 2는 디스플레이 패널의 평면 구성예를 나타낸 도면이다.
도 3은 클록 생성 회로의 구성예를 나타낸 도면이다.
도 4는 전압 제어형 지연선의 구성예를 나타낸 도면이다.
도 5는 위상 반전/비반전부의 구성예를 나타낸 도면이다.
도 6은 위상 비교 회로의 구성예를 나타낸 도면이다.
도 7은 차지 펌프의 구성예를 나타낸 도면이다.
도 8의 (a) 및 (b)는 의사 록 검출부의 구성예를 나타낸 도면이다.
도 9는 의사 록의 내부 동작을 설명하는 도면이다.
도 10은 클록 생성 회로의 동작 내용을 설명하는 플로차트이다.
도 11은 클록 생성 회로의 다른 구성예를 나타낸 도면이다.
도 12는 지연선의 구성예를 나타낸 도면이다.
도 13은 바이너리 카운터의 구성예를 나타낸 도면이다.
도 14는 디코더의 구성예를 나타낸 도면이다.
도 15는 클록 생성 회로의 다른 구성예를 나타낸 도면이다.
도 16은 전자 기기의 시스템 구성예를 나타낸 도면이다.
도 17은 전자 기기의 시스템 구성예를 나타낸 도면이다.
도 18은 전자 기기의 상품예를 나타낸 도면이다.
도 19의 (a) 및 (b)는 전자 기기의 상품예를 나타낸 도면이다.
도 20은 전자 기기의 상품예를 나타낸 도면이다.
도 21의 (a) 및 (b)는 전자 기기의 상품예를 나타낸 도면이다.
도 22는 전자 기기의 상품예를 나타낸 도면이다.

Claims (12)

  1. 지연 동기 루프형의 클록 신호 생성 회로에 있어서,
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선(delay line);
    상기 제2 클록 신호의 위상이 상기 제1 클록 신호의 위상과 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기;
    상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태(pseudo-locked state)를 검출하는 의사 록 검출부; 및
    의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부
    를 포함하고,
    상기 지연량 제어기는,
    클록 단자에 상기 제1 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제1 플립플롭;
    클록 단자에 상기 제2 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제2 플립플롭; 및
    상기 제1 및 제2 플립플롭의 출력의 논리곱을 구하고, 그 결과를 상기 제1 및 제2 플립플롭의 리셋 단자에 공급하는 제1 논리곱 게이트
    를 포함하고,
    상기 의사 록 검출부는,
    상기 제1 및 제2 플립플롭의 출력의 부정 논리합을 구하는 부정 논리합(NOR) 게이트;
    상기 제1 및 제2 클록 신호의 배타적 논리합을 구하는 배타적 논리합(XOR) 게이트; 및
    상기 부정 논리합 게이트의 출력과 상기 배타적 논리합 게이트의 출력의 논리곱을 구하는 제2 논리곱 게이트
    를 포함하는,
    지연 동기 루프형의 클록 신호 생성 회로.
  2. 제1항에 있어서,
    상기 의사 록 상태 해제부는, 의사 록 상태의 검출 시, 상기 지연 선 상의 클록 위상을 반전시키는, 클록 신호 생성 회로.
  3. 제1항에 있어서,
    상기 의사 록 상태 해제부는, 의사 록 상태의 검출 시, 상기 지연 선 상의 클록 위상을 설정값만큼 시프트하는, 클록 신호 생성 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 지연 선, 상기 지연량 제어기, 상기 의사 록 검출부, 및 상기 의사 록 상태 해제부는 박막 형성 기술 또는 인쇄 기술을 사용하여 절연 기판상에 형성되는, 클록 신호 생성 회로.
  5. 표시 패널 모듈에 있어서,
    표시 패널;
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선과, 상기 제2 클록 신호의 위상이 상기 제1 클록 신호의 위상과 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기와, 상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부와, 의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부를 가지는 지연 동기 루프형의 클록 신호 생성 회로; 및
    상기 제2 클록 신호에 따라 표시 패널을 구동하는 구동 회로
    를 포함하고,
    상기 지연량 제어기는,
    클록 단자에 상기 제1 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제1 플립플롭;
    클록 단자에 상기 제2 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제2 플립플롭; 및
    상기 제1 및 제2 플립플롭의 출력의 논리곱을 구하고, 그 결과를 상기 제1 및 제2 플립플롭의 리셋 단자에 공급하는 제1 논리곱 게이트
    를 포함하고,
    상기 의사 록 검출부는,
    상기 제1 및 제2 플립플롭의 출력의 부정 논리합을 구하는 부정 논리합(NOR) 게이트;
    상기 제1 및 제2 클록 신호의 배타적 논리합을 구하는 배타적 논리합(XOR) 게이트; 및
    상기 부정 논리합 게이트의 출력과 상기 배타적 논리합 게이트의 출력의 논리곱을 구하는 제2 논리곱 게이트
    를 포함하는,
    표시 패널 모듈.
  6. 제5항에 있어서,
    상기 표시 패널은 액정 패널인, 표시 패널 모듈.
  7. 촬상 디바이스에 있어서,
    촬상 소자;
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선과, 상기 제2 클록 신호의 위상이 상기 제1 클록 신호의 위상과 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기와, 상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부와, 의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부를 가지는 지연 동기 루프형의 클록 신호 생성 회로와,
    상기 제2 클록 신호에 따라 상기 촬상 소자를 구동하는 구동 회로
    를 포함하고,
    상기 지연량 제어기는,
    클록 단자에 상기 제1 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제1 플립플롭;
    클록 단자에 상기 제2 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제2 플립플롭; 및
    상기 제1 및 제2 플립플롭의 출력의 논리곱을 구하고, 그 결과를 상기 제1 및 제2 플립플롭의 리셋 단자에 공급하는 제1 논리곱 게이트
    를 포함하고,
    상기 의사 록 검출부는,
    상기 제1 및 제2 플립플롭의 출력의 부정 논리합을 구하는 부정 논리합(NOR) 게이트;
    상기 제1 및 제2 클록 신호의 배타적 논리합을 구하는 배타적 논리합(XOR) 게이트; 및
    상기 부정 논리합 게이트의 출력과 상기 배타적 논리합 게이트의 출력의 논리곱을 구하는 제2 논리곱 게이트
    를 포함하는,
    촬상 디바이스.
  8. 전자 기기에 있어서,
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선과, 상기 제2 클록 신호가 상기 제1 클록 신호에 위상 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기와, 상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부와, 의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부를 가지는 지연 동기 루프형의 클록 신호 생성 회로;
    시스템 전체의 동작을 제어하는 시스템 제어기; 및
    상기 시스템 제어기에 대한 조작 입력을 받아들이는 조작 입력부
    를 포함하고,
    상기 지연량 제어기는,
    클록 단자에 상기 제1 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제1 플립플롭;
    클록 단자에 상기 제2 클록 신호가 공급되고, 데이터 단자가 하이 레벨로 설정된 제2 플립플롭; 및
    상기 제1 및 제2 플립플롭의 출력의 논리곱을 구하고, 그 결과를 상기 제1 및 제2 플립플롭의 리셋 단자에 공급하는 제1 논리곱 게이트
    를 포함하고,
    상기 의사 록 검출부는,
    상기 제1 및 제2 플립플롭의 출력의 부정 논리합을 구하는 부정 논리합(NOR) 게이트;
    상기 제1 및 제2 클록 신호의 배타적 논리합을 구하는 배타적 논리합(XOR) 게이트; 및
    상기 부정 논리합 게이트의 출력과 상기 배타적 논리합 게이트의 출력의 논리곱을 구하는 제2 논리곱 게이트
    를 포함하는,
    전자 기기.
  9. 지연 동기 루프형의 클록 신호 생성 회로에 있어서,
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선;
    상기 제2 클록 신호의 위상이 상기 제1 클록 신호의 위상과 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기;
    상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부; 및
    의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부
    를 포함하고,
    상기 지연량 제어기는,
    상기 제1 클록 신호와 상기 제2 클록 신호의 위상차에 대응하여 아날로그적으로 상기 지연량을 변화시키고,
    상기 의사 록 검출부는,
    상기 제1 클록 신호와 상기 제2 클록 신호의 에지 위상이 같고, 상기 제1 클록 신호와 상기 제2 클록 신호의 신호 레벨이 다른 경우에, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 의사 록 상태에 있는 것을 검출하고,
    상기 의사 록 상태 해제부는,
    상기 지연선과 상기 제2 클록 신호의 버퍼 회로의 사이에 설치되고, 상기 의사 록 검출부에 따라 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 것이 검출되는 경우에 상기 제1 클록 신호의 위상을 반전시키는,
    지연 동기 루프형의 클록 신호 생성 회로.
  10. 표시 패널;
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선과, 상기 제2 클록 신호의 위상이 상기 제1 클록 신호의 위상과 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기와, 상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부와, 의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부를 가지는 지연 동기 루프형의 클록 신호 생성 회로; 및
    상기 제2 클록 신호에 따라 표시 패널을 구동하는 구동 회로
    를 포함하고,
    상기 제1 클록 신호와 상기 제2 클록 신호의 위상차에 대응하여 아날로그적으로 상기 지연량을 변화시키고,
    상기 의사 록 검출부는,
    상기 제1 클록 신호와 상기 제2 클록 신호의 에지 위상이 같고, 상기 제1 클록 신호와 상기 제2 클록 신호의 신호 레벨이 다른 경우에, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 의사 록 상태에 있는 것을 검출하고,
    상기 의사 록 상태 해제부는,
    상기 지연선과 상기 제2 클록 신호의 버퍼 회로의 사이에 설치되고, 상기 의사 록 검출부에 따라 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 것이 검출되는 경우에 상기 제1 클록 신호의 위상을 반전시키는,
    표시 패널 모듈.
  11. 촬상 디바이스에 있어서,
    촬상 소자;
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선과, 상기 제2 클록 신호의 위상이 상기 제1 클록 신호의 위상과 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기와, 상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부와, 의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부를 가지는 지연 동기 루프형의 클록 신호 생성 회로와,
    상기 제2 클록 신호에 따라 상기 촬상 소자를 구동하는 구동 회로
    를 포함하고,
    상기 제1 클록 신호와 상기 제2 클록 신호의 위상차에 대응하여 아날로그적으로 상기 지연량을 변화시키고,
    상기 의사 록 검출부는,
    상기 제1 클록 신호와 상기 제2 클록 신호의 에지 위상이 같고, 상기 제1 클록 신호와 상기 제2 클록 신호의 신호 레벨이 다른 경우에, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 의사 록 상태에 있는 것을 검출하고,
    상기 의사 록 상태 해제부는,
    상기 지연선과 상기 제2 클록 신호의 버퍼 회로의 사이에 설치되고, 상기 의사 록 검출부에 따라 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 것이 검출되는 경우에 상기 제1 클록 신호의 위상을 반전시키는,
    지연 동기 루프형의 클록 신호 생성 회로.
  12. 전자 기기에 있어서,
    제1 클록 신호를 지연시켜 제2 클록 신호를 생성하는 지연 선과, 상기 제2 클록 신호가 상기 제1 클록 신호에 위상 동기하도록, 상기 지연 선에서의 지연량을 가변 제어하는 지연량 제어기와, 상기 제1 클록 신호와 상기 제2 클록 신호와의 의사 록 상태를 검출하는 의사 록 검출부와, 의사 록 상태의 검출 시, 상기 지연 선에서의 지연량을 변경하는 의사 록 상태 해제부를 가지는 지연 동기 루프형의 클록 신호 생성 회로;
    시스템 전체의 동작을 제어하는 시스템 제어기; 및
    상기 시스템 제어기에 대한 조작 입력을 받아들이는 조작 입력부
    를 포함하고,
    상기 제1 클록 신호와 상기 제2 클록 신호의 위상차에 대응하여 아날로그적으로 상기 지연량을 변화시키고,
    상기 의사 록 검출부는,
    상기 제1 클록 신호와 상기 제2 클록 신호의 에지 위상이 같고, 상기 제1 클록 신호와 상기 제2 클록 신호의 신호 레벨이 다른 경우에, 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 의사 록 상태에 있는 것을 검출하고,
    상기 의사 록 상태 해제부는,
    상기 지연선과 상기 제2 클록 신호의 버퍼 회로의 사이에 설치되고, 상기 의사 록 검출부에 따라 상기 제1 클록 신호와 상기 제2 클록 신호의 위상차가 180도인 것이 검출되는 경우에 상기 제1 클록 신호의 위상을 반전시키는,
    전자 기기.
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