JP3918634B2 - タイミング発生回路、表示装置および携帯端末 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、タイミング発生回路、表示装置および携帯端末に関し、特に絶縁基板上に素子特性のばらつきが大きいトランジスタで形成されるタイミング発生回路、このタイミング発生回路を周辺駆動回路の一つとして用いた表示装置およびこの表示装置を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】
タイミング発生回路として、従来、図６に示すカウンタ回路構成のものが知られている。すなわち、従来例に係るタイミング発生回路は、ｎ段のシフトレジスタ（Ｓ／Ｒ）１０１−１〜１０１−ｎが縦続接続されてなるカウンタ回路によって構成され、シフトレジスタ１０１−１〜１０１−ｎの各ＣＫ入力としてマスタークロックＭＣＫおよびその逆相のクロックＸＭＣＫが与えられる。そして、初段のシフトレジスタ１０１−１にスタートパルスＳＴが入力されると、マスタークロックＭＣＫ，ＸＭＣＫに同期して、シフトレジスタ１０１−１〜１０１−ｎがシフト動作を行うことで、シフトレジスタ１０１−１〜１０１−ｎの各出力端からシフトパルスが出力パルスとして導出される。
【０００３】
【発明が解決しようとする課題】
上記従来例に係るタイミング発生回路を、ガラス基板などの絶縁基板上に素子特性のばらつきが大きく、閾値Ｖｔｈが高いトランジスタ、例えば薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)で形成するとした場合、マスタークロックＭＣＫ，ＸＭＣＫの周波数が早い（高い）と、カウンタの動作が厳しくなる（動作マージンがなくなる）ことが懸念される。また、そのままの周波数でカウンタを動作させると、タイミング発生回路で消費する電力が大きくなる。さらに、生成する出力パルスの周期分だけシフトレジスタが必要になり、しかもＴＦＴではシリコンに比べてプロセスルールが粗いためレイアウト面積が大きくなる。
【０００４】
タイミング発生回路の他の従来例として、図７に示す回路構成のものも知られている。この従来例に係るタイミング発生回路は、例えば３個のＴ型フリップフロップ（以下、ＴＦＦと記す）１０２−１，１０２−２，１０２−３からなる非同期のカウンタ回路構成となっており、下位側ビットのＴＦＦの出力を上位側ビットのＴＦＦに入力するようになっている。しかしながら、この従来例に係るタイミング発生回路では、ＴＦＦ１０２−１，１０２−２，１０２−３の各々の遅延量のばらつきにより、誤動作を引き起こす危険性がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて形成した場合であっても、低消費電力化および低レイアウト面積化を実現可能なタイミング発生回路、これを周辺駆動回路の一つとして用いた表示装置およびこれを表示出力部として搭載した携帯端末を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によるタイミング発生回路は、絶縁基板上に形成され、外部から入力されるマスタークロックに基づいて当該マスタークロックよりも遅い周波数の動作クロックを生成するクロック生成手段と、このクロック生成手段で生成された動作クロックに基づいて周波数が異なる複数のタイミング信号を発生する信号発生手段とを備え、前記信号発生手段は、複数のシフトレジスタが縦続接続されてなり、前記クロック生成手段で生成された動作クロックに同期してカウント動作を行うカウンタ部と、前記複数のシフトレジスタの各々から出力されるシフトパルスの組み合わせによって前記複数のタイミング信号を生成する信号生成部とを有する構成となっている。このタイミング発生回路は、表示部の駆動に必要な周波数が異なる複数のタイミング信号を発生するタイミング発生回路を表示部と同じ透明絶縁基板上に搭載してなる表示装置において、当該タイミング発生回路として用いられる。また、このタイミング発生回路を用いた表示装置は、ＰＤＡ（Personal Digital Assistants）や携帯電話機に代表される携帯端末に、その画面表示部として搭載される。
【０００７】
上記構成のタイミング発生回路、これを周辺駆動回路の一つとして用いた表示装置またはこれを画面表示部として搭載した携帯端末において、先ず、マスタークロックを当該マスタークロックよりも遅い周波数の動作クロックにクロック生成手段で変換する。そして、信号発生手段ではこの周波数の遅い動作クロックに基づいて複数のタイミング信号を生成することで、動作スピードが遅くて済むため安定した動作が可能になり、しかも消費電力を低減できる。また、生成するタイミング信号の周期分だけシフトレジスタを設ける必要がなく、少ない段数で構成できるため、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタで回路を形成してもレイアウト面積が小さくて済む。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【０００９】
図１は、本発明の一実施形態に係るタイミング発生回路の構成例を示すブロック図である。図１から明らかなように、本実施形態に係るタイミング発生回路は、クロック生成部１１、カウンタ部１２および出力パルス生成部１３を有し、ガラス基板などの絶縁基板上に素子特性のばらつきが大きく、プロセスルールが粗いトランジスタ、例えばＴＦＴで形成されることを前提としている。
【００１０】
クロック生成部１１は、例えば４個の分周回路１１１〜１１４およびスタートパルス生成回路１１５から構成されている。４個の分周回路１１１〜１１４は、互いに縦続接続されており、初段に入力されるマスタークロックＭＣＫを分周することで、当該マスタークロックＭＣＫよりも遅い周波数の動作クロックを生成する。スタートパルス生成回路１１５は、例えば水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、１Ｈ（Ｈは水平期間）ごとにスタートパルスＳＴを発生させる。
【００１１】
カウンタ部１２は、ｍ個のシフトレジスタ（Ｓ／Ｒ）１２１−１〜１２１−ｍが縦続接続された構成となっており、シフトレジスタ１２１−１〜１２１−ｍの各ｃｋ入力としてクロック生成部１１で生成された動作クロックが与えられる。そして、スタートパルス生成回路１１５で生成されたスタートパルスＳＴが初段のシフトレジスタ１２１−１に入力されると、シフトレジスタ１２１−１〜１２１−ｍが動作クロックに同期してシフト動作を行うことで、シフトレジスタ１２１−１〜１２１−ｍの各出力端からシフトパルスを順次出力する。
【００１２】
出力パルス生成部１３は、ｎ個のセット・リセット（ＳＲ）型フリップフロップ（以下、ＳＲＦＦと記す）１３１−１〜１３１−ｎによって構成されており、ＳＲＦＦ１３１−１〜１３１−ｎの各セット入力およびリセット入力として、カウンタ部１２におけるシフトレジスタ１２１−１〜１２１−ｍの各シフトパルスが任意の組み合わせで与えられる。
【００１３】
その組み合わせの一例として、ＳＲＦＦ１３１−１には、セット入力としてシフトレジスタ１２１−１のシフトパルスが、リセット入力としてシフトレジスタ１２１−ｍのシフトパルスがそれぞれ与えられる。ＳＲＦＦ１３１−２には、セット入力としてシフトレジスタ１２１−２のシフトパルスが、リセット入力としてシフトレジスタ１２１−３のシフトパルスがそれぞれ与えられる。ＳＲＦＦ１３１−３〜１３１−ｎ−１については説明を省略する。ＳＲＦＦ１３１−ｎには、セット入力としてシフトレジスタ１２１−１のシフトパルスが、リセット入力としてシフトレジスタ１２１−２のシフトパルスがそれぞれ与えられる。
【００１４】
なお、カウンタ部１２および出力パルス生成部（信号生成部）１３は、クロック生成部１１で生成された動作クロックに基づいて周波数が異なる複数のタイミング信号（出力パルス）を発生する信号発生手段を構成している。
【００１５】
次に、上記構成の本実施形態に係るタイミング発生回路の回路動作について、図２のタイミングチャートを用いて説明する。
【００１６】
先ず、クロック生成部１１において、分周回路１１１〜１１４は、マスタークロックＭＣＫを４回分周することによってマスタークロックＭＣＫよりも遅い周波数（低い周波数)、具体的には当該マスタークロックＭＣＫの周波数の１／８の周波数の動作クロックを生成する。また、スタートパルス生成回路１１５は水平同期信号Ｈｓｙｎｃに同期して、マスタークロックＭＣＫのパルス幅の例えば５倍のパルス幅のスタートパルスＳＴを１Ｈごとに生成する。
【００１７】
カウンタ部１２は、初段のシフトレジスタ１２１−１にスタートパルスＳＴが入力されることでカウント動作を開始し、クロック生成部１１で生成された動作クロックに同期して当該動作クロックと同じパルス幅のシフトパルスＳ／Ｒ１ｏｕｔ，Ｓ／Ｒ２ｏｕｔ，…，Ｓ／Ｒｍｏｕｔを順次出力する。
【００１８】
出力パルス生成部１３において、ＳＲＦＦ１３１−１は、シフトレジスタ１２１−１のシフトパルスＳ／Ｒ１ｏｕｔでセットされ、シフトレジスタ１２１−ｍのシフトパルスＳ／Ｒｍｏｕｔでリセットされることで、シフトパルスＳ／Ｒ１ｏｕｔの立ち上がりタイミングからシフトパルスＳ／Ｒｍｏｕｔの立ち上がりタイミングまでの期間高レベルとなる出力パルスＳＲＦＦ１ｏｕｔを生成する。ＳＲＦＦ１３１−２は、シフトレジスタ１２１−２のシフトパルスＳ／Ｒ２ｏｕｔでセットされ、シフトレジスタ１２１−３のシフトパルスＳ／Ｒ３ｏｕｔでリセットされることで、シフトパルスＳ／Ｒ２ｏｕｔの立ち上がりタイミングからシフトパルスＳ／Ｒ３ｏｕｔの立ち上がりタイミングまでの期間高レベルとなる出力パルスＳＲＦＦ２ｏｕｔを生成する。
【００１９】
ＳＲＦＦ１３１−３〜１３１−ｎ−１については説明を省略する。ＳＲＦＦ１３１−ｎは、シフトレジスタ１２１−１のシフトパルスＳ／Ｒ１ｏｕｔでセットされ、シフトレジスタ１２１−２のシフトパルスＳ／Ｒ２ｏｕｔでリセットされることで、シフトパルスＳ／Ｒ１ｏｕｔの立ち上がりタイミングからシフトパルスＳ／Ｒ２ｏｕｔの立ち上がりタイミングまでの期間高レベルとなる出力パルスＳＲＦＦｎｏｕｔを生成する。
【００２０】
上述したように、絶縁基板上に形成され、マスタークロックＭＣＫに基づいて周波数が異なる複数の出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生するタイミング発生回路において、先ずマスタークロックＭＣＫよりも遅い周波数の動作クロックを生成し、この生成された周波数の遅い動作クロックに基づいて出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生することで、カウンタ部１２の動作スピードが遅くて済むためカウンタ部１２の動作マージンを大きくとれ、安定した動作が可能になり、しかも消費電力を低減できる。また、本実施形態では、１ＨごとにスタートパルスＳＴを生成する構成を採っているため、１Ｈ期間ごとに自由な発生タイミングの出力パルスを発生させることができる。
【００２１】
また、生成する出力パルスの周期分だけシフトレジスタを設ける必要がなく、少ない段数でカウンタ部１２を構成できるため、絶縁基板上に素子特性のばらつきが大きく、プロセスルールが粗いＴＦＴで回路を形成しても、レイアウト面積が小さくて済む。本例の場合には、マスタークロックＭＣＫを４分周して動作クロックを生成する構成を採っているため、分周せずに構成した場合に比べて、本タイミング発生回路での消費電力を約１／４に、レイアウト面積を約１／４に低減できる。
【００２２】
なお、本実施形態では、マスタークロックＭＣＫを４分周して動作クロックを生成する構成を例に挙げて説明したが、４分周に限られるものではなく、分周数を上げて周波数のさらに遅い動作クロックを生成する構成を採ることで、低消費電力化および低レイアウト面積化の効果をさらに上げることができる。
【００２３】
また、本実施形態においては、水平同期信号Ｈｓｙｎｃに同期して１ＨごとにスタートパルスＳＴを発生させるとしたが、垂直同期信号Ｖｓｙｎｃに同期して１Ｖ（Ｖは垂直期間）ごとにスタートパルスＳＴを発生させる構成を採ることも可能であり、この場合には、１Ｖ期間ごとに自由な発生タイミングの出力パルスを発生させることができる。
【００２４】
上記実施形態に係るタイミング発生回路は、例えば、画素がマトリクス状に配置されてなる表示部と同一の透明絶縁基板上に、周辺の駆動回路が一体的に形成されてなる駆動回路一体型表示装置において、基板外部から入力されるマスタークロックＭＣＫに基づいて表示部の駆動に必要な各種のタイミング信号を発生するタイミングジェネレータとして用いて好適なものである。
【００２５】
［適用例］
図３は、本発明に係る表示装置、例えば液晶表示装置の構成例を示すブロック図である。図３において、透明絶縁基板、例えばガラス基板３１上には、画素がマトリクス状に配置されてなる表示部（画素部）３２が形成されている。ガラス基板３１は、もう一枚のガラス基板と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネル（ＬＣＤパネル）を構成している。
【００２６】
表示部３２における各画素の構成の一例を図４に示す。マトリクス状に配置された画素５０の各々は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)５１と、このＴＦＴ５１のドレイン電極に画素電極が接続された液晶セル５２と、ＴＦＴ５１のドレイン電極に一方の電極が接続された保持容量５３とを有する構成となっている。ここで、液晶セル５２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００２７】
この画素構造において、ＴＦＴ５１はゲート電極がゲート線（走査線）５４に接続され、ソース電極がデータ線（信号線）５５に接続されている。液晶セル５２は対向電極がＶＣＯＭ線５６に対して各画素共通に接続されている。そして、液晶セル５２の対向電極には、ＶＣＯＭ線５６を介してコモン電圧ＶＣＯＭ（ＶＣＯＭ電位）が各画素共通に与えられる。保持容量５３は他方の電極（対向電極側の端子）がＣＳ線５７に対して各画素共通に接続されている。
【００２８】
ここで、ＩＨ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を基準として極性反転を行うことになる。また、ＶＣＯＭ電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７に与えられるＣＳ電位の極性もＶＣＯＭ電位に同期して反転する。ただし、本実施形態に係る液晶表示装置は、ＶＣＯＭ反転駆動に限られるものではない。
【００２９】
再び図３において、表示部３２と同じガラス基板３１上には、例えば、表示部３２の左側にインターフェース（ＩＦ）回路３３、タイミングジェネレータ（ＴＧ）３４および基準電圧ドライバ３５が、表示部３２の上側に水平ドライバ３６が、表示部３２の右側に垂直ドライバ３７が、表示部３２の下側にＣＳドライバ３８およびＶＣＯＭドライバ３９がそれぞれ搭載されている。これら周辺の駆動回路は、表示部３２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ(Continuous Grain;連続粒界結晶)シリコンを用いて作製される。
【００３０】
上記構成の液晶表示装置において、ガラス基板３１に対して、低電圧振幅（例えば、３．３Ｖ振幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａがフレキシブルケーブル（基板）４０を介して基板外部から入力され、インターフェース回路３３において高電圧振幅（例えば、６．５Ｖ）にレベルシフト（レベル変換）される。
【００３１】
レベルシフトされたマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃは、タイミングジェネレータ３４に供給される。タイミングジェネレータ３４は、マスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃに基づいて、基準電圧ドライバ３５、水平ドライバ３６、垂直ドライバ３７、ＣＳドライバ３８およびＶＣＯＭドライバ３９の駆動に必要な各種のタイミングパルスを生成する。レベルシフトされた表示データＤａｔａは、０Ｖ−３．３Ｖの低電圧振幅に降圧されて水平ドライバ３６に供給される。
【００３２】
水平ドライバ３６は、例えば、水平シフトレジスタ３６１、データサンプリングラッチ回路３６２およびＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）３６３を有する構成となっている。水平シフトレジスタ３６１は、タイミングジェネレータ３４から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。
【００３３】
データサンプリングラッチ回路３６２は、水平シフトレジスタ３６１で生成されたサンプリングパルスに同期して、インターフェース回路３３から供給される表示データＤａｔａを１水平期間で順次サンプリングしラッチする。このラッチされた１ライン分のデジタルデータはさらに、水平ブランキング期間にラインメモリ（図示せず）に移される。そして、この１ライン分のデジタルデータは、ＤＡ変換回路３６３でアナログ表示信号に変換される。
【００３４】
ＤＡ変換回路３６３は、例えば、基準電圧ドライバ３５から与えられる階調数分の基準電圧の中から、デジタルデータに対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型ＤＡ変換回路の構成となっている。ＤＡ変換回路３６３から出力される１ライン分のアナログ表示信号Ｓｉｇは、表示部３２の水平方向画素数ｎに対応して配線されたデータ線５５−１〜５５−ｎに出力される。
【００３５】
垂直ドライバ３７は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ３７において、垂直シフトレジスタは、タイミングジェネレータ３４から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、表示部３２の垂直方向画素数ｍに対応して配線されたゲート線５４−１〜５４−ｍにゲートバッファを通して順次出力される。
【００３６】
この垂直ドライバ３７による垂直走査により、走査パルスがゲート線５４−１〜５４−ｍに順次出力されると、表示部３２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対して、ＤＡ変換回路３６３から出力される１ライン分のアナログ表示信号Ｓｉｇがデータ線５５−１〜５５−ｎを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、１画面分の画表示が行われる。
【００３７】
ＣＳドライバ３８は、先述したＣＳ電位を生成し、図４のＣＳ線５７を介して保持容量５３の他方の電極に対して各画素共通に与える。ここで、表示信号の振幅を例えば０−３．３Ｖとすると、ＶＣＯＭ反転駆動を採用する場合には、ＣＳ電位は低レベルを０Ｖ（グランドレベル）、高レベルを３．３Ｖ間として交流反転を繰り返すことになる。
【００３８】
ＶＣＯＭドライバ３９は、先述したＶＣＯＭ電位を生成する。ＶＣＯＭドライバ３９から出力されるＶＣＯＭ電位は、フレキシブルケーブル４０を介して一度ガラス基板３１の外部に出力される。この基板外に出力されたＶＣＯＭ電位はＶＣＯＭ調整回路４１を経由した後、フレキシブルケーブル４０を介して再びガラス基板３１内に入力され、図４のＶＣＯＭ線５６を介して液晶セル５２の対向電極に対して各画素共通に与えられる。
【００３９】
ここで、ＶＣＯＭ電位としては、ＣＳ電位とほぼ同じ振幅の交流電圧が用いられる。ただし、実際には、図４において、データ線５４からＴＦＴ５１を通して液晶セル５２の画素電極に信号を書き込む際に、寄生容量などに起因してＴＦＴ５１で電圧降下が生じることから、ＶＣＯＭ電位としては、その電圧降下分だけＤＣシフトした交流電圧を用いる必要がある。このＶＣＯＭ電位のＤＣシフトをＶＣＯＭ調整回路４１が担う。
【００４０】
ＶＣＯＭ調整回路４１は、ＶＣＯＭ電位を入力とするコンデンサＣと、このコンデンサＣの出力端と外部電源ＶＣＣとの間に接続された可変抵抗ＶＲと、コンデンサＣの出力端とグランドとの間に接続された抵抗Ｒとから構成され、液晶セル５２の対向電極に与えるＶＣＯＭ電位のＤＣレベルを調整する、即ちＶＣＯＭ電位に対してＤＣオフセットをかける。
【００４１】
上記構成の液晶表示装置では、表示部３２と同一のパネル（ガラス基板３１）上に、水平ドライバ３６および垂直ドライバ３７に加えて、インターフェース回路３３、タイミングジェネレータ３４、基準電圧ドライバ３５、ＣＳドライバ３８およびＶＣＯＭドライバ３９などの周辺の駆動回路を一体的に搭載したことにより、全駆動回路一体型の表示パネルを構成でき、外部に別の基板やＩＣ、トランジスタ回路を設ける必要がないため、システム全体の小型化および低コスト化が可能になる。
【００４２】
この駆動回路一体型液晶表示装置において、表示部３２を駆動するための各種のタイミング信号を生成するタイミングジェネレータ３４として、先述した実施形態に係るタイミング発生回路が用いられる。このタイミング発生回路によって構成されるタイミングジェネレータ３４では、水平ドライバ３６の駆動に用いる水平スタートパルスＨＳＴや水平クロックパルスＨＣＫ、垂直ドライバ３７の駆動に用いる垂直スタートパルスＶＳＴや垂直クロックパルスＶＣＫ、ＣＳドライバ３８やＶＣＯＭドライバ３９で必要なパルスなどの各種のタイミングパルスの生成が行われる。
【００４３】
このように、タイミングジェネレータ３４として、先述した実施形態に係るタイミング発生回路が用いることで、当該タイミング発生回路は、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて各回路をガラス基板上に形成した場合でも動作マージンを大きくとることができるため、ＴＦＴを用いて周辺の駆動回路を透明絶縁基板上に表示部３１と一体的に形成してなる動作マージンの大きい液晶表示装置を作製することができる。さらに、当該タイミング発生回路は消費電力を低減できるとともに、プロセスルールが粗いＴＦＴで形成してもレイアウト面積が小さくて済むため、液晶表示装置の低消費電力化および小型化に寄与できることになる。
【００４４】
なお、本適用例では、表示素子として液晶セルを用いてなる液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られものではなく、表示素子としてＥＬ(electroluminescence；エレクトロルミネッセンス)素子を用いてなるＥＬ表示装置など、表示部と同一の基板上にレベルシフト回路を搭載してなる表示装置全般に適用可能である。
【００４５】
上述した適用例に係る液晶表示装置に代表される表示装置は、携帯電話機やＰＤＡ（Personal Digital Assistants；携帯情報端末）に代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００４６】
図５は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００４７】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した実施形態に係るタイミング発生回路を、表示部と同一基板上にタイミングジェネレータとして搭載してなる液晶表示装置が用いられる。
【００４８】
先述した実施形態に係るタイミング発生回路を液晶表示装置のタイミングジェネレータとして用いることで、動作マージンが大きく、低消費電力でかつ小型の駆動回路一体型液晶表示装置を構成できるため、当該液晶表示装置を画面表示部６４として搭載することにより、ＰＤＡ全体の構成を簡略化でき、小型化、低コスト化に寄与できるとともに、画面表示部６４の低消費電力化によってバッテリ電源による連続使用可能時間の長時間化が図れることになる。
【００４９】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、絶縁基板上に形成され、入力されるマスタークロックに基づいて周波数が異なる複数のタイミング信号を発生するタイミング発生回路において、先ずマスタークロックよりも遅い周波数の動作クロックを生成し、この生成された周波数の遅い動作クロックに基づいて複数のタイミング信号を発生することにより、動作スピードが遅くて済むため安定した動作が可能になり、しかも消費電力を低減できる。また、複数のタイミング信号を発生する回路を、複数のシフトレジスタが縦続接続されてなり、上記動作クロックに同期してカウント動作を行うカウンタ部と、複数のシフトレジスタの各々から出力されるシフトパルスの組み合わせによって複数のタイミング信号を生成する信号生成部とで構成することにより、少ない段数でカウンタ部を構成できるため、絶縁基板上に素子特性のばらつきが大きく、プロセスルールが粗いトランジスタで回路を形成してもレイアウト面積が小さくて済む。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るタイミング発生回路の構成例を示す回路図である。
【図２】本実施形態に係るタイミング発生回路の回路動作の説明に供するタイミングチャートである。
【図３】本発明に係る液晶表示装置の構成例を示すブロック図である。
【図４】画素の構成の一例を示す回路図である。
【図５】本発明に係るＰＤＡの構成の概略を示す外観図である。
【図６】従来例に係るタイミング発生回路の構成を示す回路図である。
【図７】他の従来例に係るタイミング発生回路の構成を示す回路図である。
【符号の説明】
１１…クロック生成部、１２…カウンタ部、１３…出力パルス生成部、３１…ガラス基板、３２…表示部、３３…インターフェース（ＩＦ）回路、３４…タイミングジェネレータ（ＴＧ）、３６…水平ドライバ、３７…垂直ドライバ、３８…ＣＳドライバ、３９…ＶＣＯＭドライバ、４１…ＶＣＯＭ調整回路、５０…画素、５１…ＴＦＴ（画素トランジスタ）、５２…液晶セル、５３…保持容量、１１１〜１１４…分周回路、１１５…スタートパルス生成回路、１２１−１〜１２１−ｍ…シフトレジスタ（Ｓ／Ｒ）、１３１−１〜１３１−ｎ…セット・リセット型フリップフロップ（ＳＲＦＦ）
【発明の属する技術分野】
本発明は、タイミング発生回路、表示装置および携帯端末に関し、特に絶縁基板上に素子特性のばらつきが大きいトランジスタで形成されるタイミング発生回路、このタイミング発生回路を周辺駆動回路の一つとして用いた表示装置およびこの表示装置を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】
タイミング発生回路として、従来、図６に示すカウンタ回路構成のものが知られている。すなわち、従来例に係るタイミング発生回路は、ｎ段のシフトレジスタ（Ｓ／Ｒ）１０１−１〜１０１−ｎが縦続接続されてなるカウンタ回路によって構成され、シフトレジスタ１０１−１〜１０１−ｎの各ＣＫ入力としてマスタークロックＭＣＫおよびその逆相のクロックＸＭＣＫが与えられる。そして、初段のシフトレジスタ１０１−１にスタートパルスＳＴが入力されると、マスタークロックＭＣＫ，ＸＭＣＫに同期して、シフトレジスタ１０１−１〜１０１−ｎがシフト動作を行うことで、シフトレジスタ１０１−１〜１０１−ｎの各出力端からシフトパルスが出力パルスとして導出される。
【０００３】
【発明が解決しようとする課題】
上記従来例に係るタイミング発生回路を、ガラス基板などの絶縁基板上に素子特性のばらつきが大きく、閾値Ｖｔｈが高いトランジスタ、例えば薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)で形成するとした場合、マスタークロックＭＣＫ，ＸＭＣＫの周波数が早い（高い）と、カウンタの動作が厳しくなる（動作マージンがなくなる）ことが懸念される。また、そのままの周波数でカウンタを動作させると、タイミング発生回路で消費する電力が大きくなる。さらに、生成する出力パルスの周期分だけシフトレジスタが必要になり、しかもＴＦＴではシリコンに比べてプロセスルールが粗いためレイアウト面積が大きくなる。
【０００４】
タイミング発生回路の他の従来例として、図７に示す回路構成のものも知られている。この従来例に係るタイミング発生回路は、例えば３個のＴ型フリップフロップ（以下、ＴＦＦと記す）１０２−１，１０２−２，１０２−３からなる非同期のカウンタ回路構成となっており、下位側ビットのＴＦＦの出力を上位側ビットのＴＦＦに入力するようになっている。しかしながら、この従来例に係るタイミング発生回路では、ＴＦＦ１０２−１，１０２−２，１０２−３の各々の遅延量のばらつきにより、誤動作を引き起こす危険性がある。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて形成した場合であっても、低消費電力化および低レイアウト面積化を実現可能なタイミング発生回路、これを周辺駆動回路の一つとして用いた表示装置およびこれを表示出力部として搭載した携帯端末を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によるタイミング発生回路は、絶縁基板上に形成され、外部から入力されるマスタークロックに基づいて当該マスタークロックよりも遅い周波数の動作クロックを生成するクロック生成手段と、このクロック生成手段で生成された動作クロックに基づいて周波数が異なる複数のタイミング信号を発生する信号発生手段とを備え、前記信号発生手段は、複数のシフトレジスタが縦続接続されてなり、前記クロック生成手段で生成された動作クロックに同期してカウント動作を行うカウンタ部と、前記複数のシフトレジスタの各々から出力されるシフトパルスの組み合わせによって前記複数のタイミング信号を生成する信号生成部とを有する構成となっている。このタイミング発生回路は、表示部の駆動に必要な周波数が異なる複数のタイミング信号を発生するタイミング発生回路を表示部と同じ透明絶縁基板上に搭載してなる表示装置において、当該タイミング発生回路として用いられる。また、このタイミング発生回路を用いた表示装置は、ＰＤＡ（Personal Digital Assistants）や携帯電話機に代表される携帯端末に、その画面表示部として搭載される。
【０００７】
上記構成のタイミング発生回路、これを周辺駆動回路の一つとして用いた表示装置またはこれを画面表示部として搭載した携帯端末において、先ず、マスタークロックを当該マスタークロックよりも遅い周波数の動作クロックにクロック生成手段で変換する。そして、信号発生手段ではこの周波数の遅い動作クロックに基づいて複数のタイミング信号を生成することで、動作スピードが遅くて済むため安定した動作が可能になり、しかも消費電力を低減できる。また、生成するタイミング信号の周期分だけシフトレジスタを設ける必要がなく、少ない段数で構成できるため、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタで回路を形成してもレイアウト面積が小さくて済む。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【０００９】
図１は、本発明の一実施形態に係るタイミング発生回路の構成例を示すブロック図である。図１から明らかなように、本実施形態に係るタイミング発生回路は、クロック生成部１１、カウンタ部１２および出力パルス生成部１３を有し、ガラス基板などの絶縁基板上に素子特性のばらつきが大きく、プロセスルールが粗いトランジスタ、例えばＴＦＴで形成されることを前提としている。
【００１０】
クロック生成部１１は、例えば４個の分周回路１１１〜１１４およびスタートパルス生成回路１１５から構成されている。４個の分周回路１１１〜１１４は、互いに縦続接続されており、初段に入力されるマスタークロックＭＣＫを分周することで、当該マスタークロックＭＣＫよりも遅い周波数の動作クロックを生成する。スタートパルス生成回路１１５は、例えば水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、１Ｈ（Ｈは水平期間）ごとにスタートパルスＳＴを発生させる。
【００１１】
カウンタ部１２は、ｍ個のシフトレジスタ（Ｓ／Ｒ）１２１−１〜１２１−ｍが縦続接続された構成となっており、シフトレジスタ１２１−１〜１２１−ｍの各ｃｋ入力としてクロック生成部１１で生成された動作クロックが与えられる。そして、スタートパルス生成回路１１５で生成されたスタートパルスＳＴが初段のシフトレジスタ１２１−１に入力されると、シフトレジスタ１２１−１〜１２１−ｍが動作クロックに同期してシフト動作を行うことで、シフトレジスタ１２１−１〜１２１−ｍの各出力端からシフトパルスを順次出力する。
【００１２】
出力パルス生成部１３は、ｎ個のセット・リセット（ＳＲ）型フリップフロップ（以下、ＳＲＦＦと記す）１３１−１〜１３１−ｎによって構成されており、ＳＲＦＦ１３１−１〜１３１−ｎの各セット入力およびリセット入力として、カウンタ部１２におけるシフトレジスタ１２１−１〜１２１−ｍの各シフトパルスが任意の組み合わせで与えられる。
【００１３】
その組み合わせの一例として、ＳＲＦＦ１３１−１には、セット入力としてシフトレジスタ１２１−１のシフトパルスが、リセット入力としてシフトレジスタ１２１−ｍのシフトパルスがそれぞれ与えられる。ＳＲＦＦ１３１−２には、セット入力としてシフトレジスタ１２１−２のシフトパルスが、リセット入力としてシフトレジスタ１２１−３のシフトパルスがそれぞれ与えられる。ＳＲＦＦ１３１−３〜１３１−ｎ−１については説明を省略する。ＳＲＦＦ１３１−ｎには、セット入力としてシフトレジスタ１２１−１のシフトパルスが、リセット入力としてシフトレジスタ１２１−２のシフトパルスがそれぞれ与えられる。
【００１４】
なお、カウンタ部１２および出力パルス生成部（信号生成部）１３は、クロック生成部１１で生成された動作クロックに基づいて周波数が異なる複数のタイミング信号（出力パルス）を発生する信号発生手段を構成している。
【００１５】
次に、上記構成の本実施形態に係るタイミング発生回路の回路動作について、図２のタイミングチャートを用いて説明する。
【００１６】
先ず、クロック生成部１１において、分周回路１１１〜１１４は、マスタークロックＭＣＫを４回分周することによってマスタークロックＭＣＫよりも遅い周波数（低い周波数)、具体的には当該マスタークロックＭＣＫの周波数の１／８の周波数の動作クロックを生成する。また、スタートパルス生成回路１１５は水平同期信号Ｈｓｙｎｃに同期して、マスタークロックＭＣＫのパルス幅の例えば５倍のパルス幅のスタートパルスＳＴを１Ｈごとに生成する。
【００１７】
カウンタ部１２は、初段のシフトレジスタ１２１−１にスタートパルスＳＴが入力されることでカウント動作を開始し、クロック生成部１１で生成された動作クロックに同期して当該動作クロックと同じパルス幅のシフトパルスＳ／Ｒ１ｏｕｔ，Ｓ／Ｒ２ｏｕｔ，…，Ｓ／Ｒｍｏｕｔを順次出力する。
【００１８】
出力パルス生成部１３において、ＳＲＦＦ１３１−１は、シフトレジスタ１２１−１のシフトパルスＳ／Ｒ１ｏｕｔでセットされ、シフトレジスタ１２１−ｍのシフトパルスＳ／Ｒｍｏｕｔでリセットされることで、シフトパルスＳ／Ｒ１ｏｕｔの立ち上がりタイミングからシフトパルスＳ／Ｒｍｏｕｔの立ち上がりタイミングまでの期間高レベルとなる出力パルスＳＲＦＦ１ｏｕｔを生成する。ＳＲＦＦ１３１−２は、シフトレジスタ１２１−２のシフトパルスＳ／Ｒ２ｏｕｔでセットされ、シフトレジスタ１２１−３のシフトパルスＳ／Ｒ３ｏｕｔでリセットされることで、シフトパルスＳ／Ｒ２ｏｕｔの立ち上がりタイミングからシフトパルスＳ／Ｒ３ｏｕｔの立ち上がりタイミングまでの期間高レベルとなる出力パルスＳＲＦＦ２ｏｕｔを生成する。
【００１９】
ＳＲＦＦ１３１−３〜１３１−ｎ−１については説明を省略する。ＳＲＦＦ１３１−ｎは、シフトレジスタ１２１−１のシフトパルスＳ／Ｒ１ｏｕｔでセットされ、シフトレジスタ１２１−２のシフトパルスＳ／Ｒ２ｏｕｔでリセットされることで、シフトパルスＳ／Ｒ１ｏｕｔの立ち上がりタイミングからシフトパルスＳ／Ｒ２ｏｕｔの立ち上がりタイミングまでの期間高レベルとなる出力パルスＳＲＦＦｎｏｕｔを生成する。
【００２０】
上述したように、絶縁基板上に形成され、マスタークロックＭＣＫに基づいて周波数が異なる複数の出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生するタイミング発生回路において、先ずマスタークロックＭＣＫよりも遅い周波数の動作クロックを生成し、この生成された周波数の遅い動作クロックに基づいて出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生することで、カウンタ部１２の動作スピードが遅くて済むためカウンタ部１２の動作マージンを大きくとれ、安定した動作が可能になり、しかも消費電力を低減できる。また、本実施形態では、１ＨごとにスタートパルスＳＴを生成する構成を採っているため、１Ｈ期間ごとに自由な発生タイミングの出力パルスを発生させることができる。
【００２１】
また、生成する出力パルスの周期分だけシフトレジスタを設ける必要がなく、少ない段数でカウンタ部１２を構成できるため、絶縁基板上に素子特性のばらつきが大きく、プロセスルールが粗いＴＦＴで回路を形成しても、レイアウト面積が小さくて済む。本例の場合には、マスタークロックＭＣＫを４分周して動作クロックを生成する構成を採っているため、分周せずに構成した場合に比べて、本タイミング発生回路での消費電力を約１／４に、レイアウト面積を約１／４に低減できる。
【００２２】
なお、本実施形態では、マスタークロックＭＣＫを４分周して動作クロックを生成する構成を例に挙げて説明したが、４分周に限られるものではなく、分周数を上げて周波数のさらに遅い動作クロックを生成する構成を採ることで、低消費電力化および低レイアウト面積化の効果をさらに上げることができる。
【００２３】
また、本実施形態においては、水平同期信号Ｈｓｙｎｃに同期して１ＨごとにスタートパルスＳＴを発生させるとしたが、垂直同期信号Ｖｓｙｎｃに同期して１Ｖ（Ｖは垂直期間）ごとにスタートパルスＳＴを発生させる構成を採ることも可能であり、この場合には、１Ｖ期間ごとに自由な発生タイミングの出力パルスを発生させることができる。
【００２４】
上記実施形態に係るタイミング発生回路は、例えば、画素がマトリクス状に配置されてなる表示部と同一の透明絶縁基板上に、周辺の駆動回路が一体的に形成されてなる駆動回路一体型表示装置において、基板外部から入力されるマスタークロックＭＣＫに基づいて表示部の駆動に必要な各種のタイミング信号を発生するタイミングジェネレータとして用いて好適なものである。
【００２５】
［適用例］
図３は、本発明に係る表示装置、例えば液晶表示装置の構成例を示すブロック図である。図３において、透明絶縁基板、例えばガラス基板３１上には、画素がマトリクス状に配置されてなる表示部（画素部）３２が形成されている。ガラス基板３１は、もう一枚のガラス基板と所定の間隙を持って対向配置され、両基板間に液晶材料を封止することで表示パネル（ＬＣＤパネル）を構成している。
【００２６】
表示部３２における各画素の構成の一例を図４に示す。マトリクス状に配置された画素５０の各々は、画素トランジスタであるＴＦＴ(Thin Film Transistor;薄膜トランジスタ)５１と、このＴＦＴ５１のドレイン電極に画素電極が接続された液晶セル５２と、ＴＦＴ５１のドレイン電極に一方の電極が接続された保持容量５３とを有する構成となっている。ここで、液晶セル５２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量を意味する。
【００２７】
この画素構造において、ＴＦＴ５１はゲート電極がゲート線（走査線）５４に接続され、ソース電極がデータ線（信号線）５５に接続されている。液晶セル５２は対向電極がＶＣＯＭ線５６に対して各画素共通に接続されている。そして、液晶セル５２の対向電極には、ＶＣＯＭ線５６を介してコモン電圧ＶＣＯＭ（ＶＣＯＭ電位）が各画素共通に与えられる。保持容量５３は他方の電極（対向電極側の端子）がＣＳ線５７に対して各画素共通に接続されている。
【００２８】
ここで、ＩＨ（Ｈは水平期間）反転駆動または１Ｆ（Ｆはフィールド期間）反転駆動を行う場合は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を基準として極性反転を行うことになる。また、ＶＣＯＭ電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用する場合は、ＣＳ線５７に与えられるＣＳ電位の極性もＶＣＯＭ電位に同期して反転する。ただし、本実施形態に係る液晶表示装置は、ＶＣＯＭ反転駆動に限られるものではない。
【００２９】
再び図３において、表示部３２と同じガラス基板３１上には、例えば、表示部３２の左側にインターフェース（ＩＦ）回路３３、タイミングジェネレータ（ＴＧ）３４および基準電圧ドライバ３５が、表示部３２の上側に水平ドライバ３６が、表示部３２の右側に垂直ドライバ３７が、表示部３２の下側にＣＳドライバ３８およびＶＣＯＭドライバ３９がそれぞれ搭載されている。これら周辺の駆動回路は、表示部３２の画素トランジスタと共に、低温ポリシリコンあるいはＣＧ(Continuous Grain;連続粒界結晶)シリコンを用いて作製される。
【００３０】
上記構成の液晶表示装置において、ガラス基板３１に対して、低電圧振幅（例えば、３．３Ｖ振幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃ、垂直同期パルスＶｓｙｎｃおよびＲ（赤）Ｇ（緑）Ｂ（青）パラレル入力の表示データＤａｔａがフレキシブルケーブル（基板）４０を介して基板外部から入力され、インターフェース回路３３において高電圧振幅（例えば、６．５Ｖ）にレベルシフト（レベル変換）される。
【００３１】
レベルシフトされたマスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃは、タイミングジェネレータ３４に供給される。タイミングジェネレータ３４は、マスタークロックＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶｓｙｎｃに基づいて、基準電圧ドライバ３５、水平ドライバ３６、垂直ドライバ３７、ＣＳドライバ３８およびＶＣＯＭドライバ３９の駆動に必要な各種のタイミングパルスを生成する。レベルシフトされた表示データＤａｔａは、０Ｖ−３．３Ｖの低電圧振幅に降圧されて水平ドライバ３６に供給される。
【００３２】
水平ドライバ３６は、例えば、水平シフトレジスタ３６１、データサンプリングラッチ回路３６２およびＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）３６３を有する構成となっている。水平シフトレジスタ３６１は、タイミングジェネレータ３４から供給される水平スタートパルスＨＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される水平クロックパルスＨＣＫに同期して１水平期間に順次転送していくサンプリングパルスを生成する。
【００３３】
データサンプリングラッチ回路３６２は、水平シフトレジスタ３６１で生成されたサンプリングパルスに同期して、インターフェース回路３３から供給される表示データＤａｔａを１水平期間で順次サンプリングしラッチする。このラッチされた１ライン分のデジタルデータはさらに、水平ブランキング期間にラインメモリ（図示せず）に移される。そして、この１ライン分のデジタルデータは、ＤＡ変換回路３６３でアナログ表示信号に変換される。
【００３４】
ＤＡ変換回路３６３は、例えば、基準電圧ドライバ３５から与えられる階調数分の基準電圧の中から、デジタルデータに対応した基準電圧を選択してアナログ表示信号として出力する基準電圧選択型ＤＡ変換回路の構成となっている。ＤＡ変換回路３６３から出力される１ライン分のアナログ表示信号Ｓｉｇは、表示部３２の水平方向画素数ｎに対応して配線されたデータ線５５−１〜５５−ｎに出力される。
【００３５】
垂直ドライバ３７は、垂直シフトレジスタおよびゲートバッファによって構成される。この垂直ドライバ３７において、垂直シフトレジスタは、タイミングジェネレータ３４から供給される垂直スタートパルスＶＳＴに応答してシフト動作を開始し、同じくタイミングジェネレータ３４から供給される垂直クロックパルスＶＣＫに同期して１垂直期間に順次転送していく走査パルスを生成する。この生成された走査パルスは、表示部３２の垂直方向画素数ｍに対応して配線されたゲート線５４−１〜５４−ｍにゲートバッファを通して順次出力される。
【００３６】
この垂直ドライバ３７による垂直走査により、走査パルスがゲート線５４−１〜５４−ｍに順次出力されると、表示部３２の各画素が行（ライン）単位で順に選択される。そして、この選択された１ライン分の画素に対して、ＤＡ変換回路３６３から出力される１ライン分のアナログ表示信号Ｓｉｇがデータ線５５−１〜５５−ｎを経由して一斉に書き込まれる。このライン単位の書き込み動作が繰り返されることにより、１画面分の画表示が行われる。
【００３７】
ＣＳドライバ３８は、先述したＣＳ電位を生成し、図４のＣＳ線５７を介して保持容量５３の他方の電極に対して各画素共通に与える。ここで、表示信号の振幅を例えば０−３．３Ｖとすると、ＶＣＯＭ反転駆動を採用する場合には、ＣＳ電位は低レベルを０Ｖ（グランドレベル）、高レベルを３．３Ｖ間として交流反転を繰り返すことになる。
【００３８】
ＶＣＯＭドライバ３９は、先述したＶＣＯＭ電位を生成する。ＶＣＯＭドライバ３９から出力されるＶＣＯＭ電位は、フレキシブルケーブル４０を介して一度ガラス基板３１の外部に出力される。この基板外に出力されたＶＣＯＭ電位はＶＣＯＭ調整回路４１を経由した後、フレキシブルケーブル４０を介して再びガラス基板３１内に入力され、図４のＶＣＯＭ線５６を介して液晶セル５２の対向電極に対して各画素共通に与えられる。
【００３９】
ここで、ＶＣＯＭ電位としては、ＣＳ電位とほぼ同じ振幅の交流電圧が用いられる。ただし、実際には、図４において、データ線５４からＴＦＴ５１を通して液晶セル５２の画素電極に信号を書き込む際に、寄生容量などに起因してＴＦＴ５１で電圧降下が生じることから、ＶＣＯＭ電位としては、その電圧降下分だけＤＣシフトした交流電圧を用いる必要がある。このＶＣＯＭ電位のＤＣシフトをＶＣＯＭ調整回路４１が担う。
【００４０】
ＶＣＯＭ調整回路４１は、ＶＣＯＭ電位を入力とするコンデンサＣと、このコンデンサＣの出力端と外部電源ＶＣＣとの間に接続された可変抵抗ＶＲと、コンデンサＣの出力端とグランドとの間に接続された抵抗Ｒとから構成され、液晶セル５２の対向電極に与えるＶＣＯＭ電位のＤＣレベルを調整する、即ちＶＣＯＭ電位に対してＤＣオフセットをかける。
【００４１】
上記構成の液晶表示装置では、表示部３２と同一のパネル（ガラス基板３１）上に、水平ドライバ３６および垂直ドライバ３７に加えて、インターフェース回路３３、タイミングジェネレータ３４、基準電圧ドライバ３５、ＣＳドライバ３８およびＶＣＯＭドライバ３９などの周辺の駆動回路を一体的に搭載したことにより、全駆動回路一体型の表示パネルを構成でき、外部に別の基板やＩＣ、トランジスタ回路を設ける必要がないため、システム全体の小型化および低コスト化が可能になる。
【００４２】
この駆動回路一体型液晶表示装置において、表示部３２を駆動するための各種のタイミング信号を生成するタイミングジェネレータ３４として、先述した実施形態に係るタイミング発生回路が用いられる。このタイミング発生回路によって構成されるタイミングジェネレータ３４では、水平ドライバ３６の駆動に用いる水平スタートパルスＨＳＴや水平クロックパルスＨＣＫ、垂直ドライバ３７の駆動に用いる垂直スタートパルスＶＳＴや垂直クロックパルスＶＣＫ、ＣＳドライバ３８やＶＣＯＭドライバ３９で必要なパルスなどの各種のタイミングパルスの生成が行われる。
【００４３】
このように、タイミングジェネレータ３４として、先述した実施形態に係るタイミング発生回路が用いることで、当該タイミング発生回路は、素子特性のばらつきが大きく、プロセスルールが粗いトランジスタを用いて各回路をガラス基板上に形成した場合でも動作マージンを大きくとることができるため、ＴＦＴを用いて周辺の駆動回路を透明絶縁基板上に表示部３１と一体的に形成してなる動作マージンの大きい液晶表示装置を作製することができる。さらに、当該タイミング発生回路は消費電力を低減できるとともに、プロセスルールが粗いＴＦＴで形成してもレイアウト面積が小さくて済むため、液晶表示装置の低消費電力化および小型化に寄与できることになる。
【００４４】
なお、本適用例では、表示素子として液晶セルを用いてなる液晶表示装置に適用した場合を例に挙げて説明したが、この適用例に限られものではなく、表示素子としてＥＬ(electroluminescence；エレクトロルミネッセンス)素子を用いてなるＥＬ表示装置など、表示部と同一の基板上にレベルシフト回路を搭載してなる表示装置全般に適用可能である。
【００４５】
上述した適用例に係る液晶表示装置に代表される表示装置は、携帯電話機やＰＤＡ（Personal Digital Assistants；携帯情報端末）に代表される小型・軽量な携帯端末の画面表示部として用いて好適なものである。
【００４６】
図５は、本発明に係る携帯端末、例えばＰＤＡの構成の概略を示す外観図である。
【００４７】
本例に係るＰＤＡは、例えば、装置本体６１に対して蓋体６２が開閉自在に設けられた折り畳み式の構成となっている。装置本体６１の上面には、キーボードなどの各種のキーが配置されてなる操作部６３が配置されている。一方、蓋体６２には、画面表示部６４が配置されている。この画面表示部６４として、先述した実施形態に係るタイミング発生回路を、表示部と同一基板上にタイミングジェネレータとして搭載してなる液晶表示装置が用いられる。
【００４８】
先述した実施形態に係るタイミング発生回路を液晶表示装置のタイミングジェネレータとして用いることで、動作マージンが大きく、低消費電力でかつ小型の駆動回路一体型液晶表示装置を構成できるため、当該液晶表示装置を画面表示部６４として搭載することにより、ＰＤＡ全体の構成を簡略化でき、小型化、低コスト化に寄与できるとともに、画面表示部６４の低消費電力化によってバッテリ電源による連続使用可能時間の長時間化が図れることになる。
【００４９】
なお、ここでは、ＰＤＡに適用した場合を例に採って説明したが、この適用例に限られるものではなく、本発明に係る液晶表示装置は、特に携帯電話機など小型・軽量の携帯端末全般に用いて好適なものである。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、絶縁基板上に形成され、入力されるマスタークロックに基づいて周波数が異なる複数のタイミング信号を発生するタイミング発生回路において、先ずマスタークロックよりも遅い周波数の動作クロックを生成し、この生成された周波数の遅い動作クロックに基づいて複数のタイミング信号を発生することにより、動作スピードが遅くて済むため安定した動作が可能になり、しかも消費電力を低減できる。また、複数のタイミング信号を発生する回路を、複数のシフトレジスタが縦続接続されてなり、上記動作クロックに同期してカウント動作を行うカウンタ部と、複数のシフトレジスタの各々から出力されるシフトパルスの組み合わせによって複数のタイミング信号を生成する信号生成部とで構成することにより、少ない段数でカウンタ部を構成できるため、絶縁基板上に素子特性のばらつきが大きく、プロセスルールが粗いトランジスタで回路を形成してもレイアウト面積が小さくて済む。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るタイミング発生回路の構成例を示す回路図である。
【図２】本実施形態に係るタイミング発生回路の回路動作の説明に供するタイミングチャートである。
【図３】本発明に係る液晶表示装置の構成例を示すブロック図である。
【図４】画素の構成の一例を示す回路図である。
【図５】本発明に係るＰＤＡの構成の概略を示す外観図である。
【図６】従来例に係るタイミング発生回路の構成を示す回路図である。
【図７】他の従来例に係るタイミング発生回路の構成を示す回路図である。
【符号の説明】
１１…クロック生成部、１２…カウンタ部、１３…出力パルス生成部、３１…ガラス基板、３２…表示部、３３…インターフェース（ＩＦ）回路、３４…タイミングジェネレータ（ＴＧ）、３６…水平ドライバ、３７…垂直ドライバ、３８…ＣＳドライバ、３９…ＶＣＯＭドライバ、４１…ＶＣＯＭ調整回路、５０…画素、５１…ＴＦＴ（画素トランジスタ）、５２…液晶セル、５３…保持容量、１１１〜１１４…分周回路、１１５…スタートパルス生成回路、１２１−１〜１２１−ｍ…シフトレジスタ（Ｓ／Ｒ）、１３１−１〜１３１−ｎ…セット・リセット型フリップフロップ（ＳＲＦＦ）
Claims (6)
- 絶縁基板上に形成され、入力されるマスタークロックに基づいて当該マスタークロックよりも遅い周波数の動作クロックを生成するクロック生成手段と、
前記クロック生成手段で生成された動作クロックに基づいて周波数が異なる複数のタイミング信号を発生する信号発生手段とを備え、
前記信号発生手段は、複数のシフトレジスタが縦続接続されてなり、前記クロック生成手段で生成された動作クロックに同期してカウント動作を行うカウンタ部と、前記複数のシフトレジスタの各々から出力されるシフトパルスの組み合わせによって前記複数のタイミング信号を生成する信号生成部とを有する
ことを特徴とするタイミング発生回路。 - 前記カウンタ部は、所定の周期で発生されるスタートパルスに応答してカウント動作を開始する
ことを特徴とする請求項１記載のタイミング発生回路。 - 透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に搭載され、基板外部から入力されるマスタークロックに同期して前記表示部の駆動に必要な周波数が異なる複数のタイミング信号を発生するタイミング発生回路とを具備し、
前記タイミング発生回路は、
前記マスタークロックに基づいて当該マスタークロックよりも遅い周波数の動作クロックを生成するクロック生成手段と、前記クロック生成手段で生成された動作クロックに基づいて前記複数のタイミング信号を発生する信号発生手段とを有し、
前記信号発生手段は、複数のシフトレジスタが縦続接続されてなり、前記クロック生成手段で生成された動作クロックに同期してカウント動作を行うカウンタ部と、前記複数のシフトレジスタの各々から出力されるシフトパルスの組み合わせによって前記複数のタイミング信号を生成する信号生成部とを有する
ことを特徴とする表示装置。 - 前記カウンタ部は、所定の周期で発生されるスタートパルスに応答してカウント動作を開始する
ことを特徴とする請求項３記載の表示装置。 - 前記タイミング発生回路は、前記透明絶縁基板上に低温ポリシリコンあるいは連続粒界結晶シリコンを用いて形成されている
ことを特徴とする請求項３記載の表示装置。 - 透明絶縁基板上に画素がマトリクス状に配置されてなる表示部と、
前記透明絶縁基板上に前記表示部と共に搭載され、基板外部から入力されるマスタークロックに同期して前記表示部の駆動に必要な周波数が異なる複数のタイミング信号を発生するタイミング発生回路とを具備し、
前記タイミング発生回路は、前記マスタークロックに基づいて当該マスタークロックよりも遅い周波数の動作クロックを生成するクロック生成手段と、前記クロック生成手段で生成された動作クロックに基づいて前記複数のタイミング信号を発生する信号発生手段とを有し、
前記信号発生手段は、複数のシフトレジスタが縦続接続されてなり、前記クロック生成手段で生成された動作クロックに同期してカウント動作を行うカウンタ部と、前記複数のシフトレジスタの各々から出力されるシフトパルスの組み合わせによって前記複数のタイミング信号を生成する信号生成部とを有する
表示装置を画面表示部として搭載した
ことを特徴とする携帯端末。
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