JP2003345457A - タイミング発生回路、表示装置および携帯端末 - Google Patents

タイミング発生回路、表示装置および携帯端末

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Abstract

(57)【要約】 【課題】 絶縁基板上に素子特性のばらつきが大きく、
閾値Ｖｔｈが高いＴＦＴでタイミング発生回路を形成し
た場合、マスタークロックの周波数が早いとカウンタの
動作が厳しくなる。 【解決手段】 絶縁基板上に形成され、マスタークロッ
クＭＣＫに基づいて周波数が異なる出力パルスＳＲＦＦ
１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生するタイミング発生
回路において、先ず、クロック生成部１１でマスターク
ロックＭＣＫよりも遅い周波数の動作クロックを生成す
る。次いで、この動作クロックに基づいてカウンタ部１
２が動作することで、シフトレジスタ１２１−１〜１２
１−ｍからシフトパルスＳ／Ｒ１ｏｕｔ〜Ｓ／Ｒｍｏｕ
ｔが順に出力される。そして、出力パルス生成部１３
で、シフトパルスＳ／Ｒ１ｏｕｔ〜Ｓ／Ｒｍｏｕｔの組
み合わせに基づいて出力パルスＳＦ１ｏｕｔ〜ＳＦｎｏ
ｕｔを生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、タイミング発生回
路、表示装置および携帯端末に関し、特に絶縁基板上に
素子特性のばらつきが大きいトランジスタで形成される
タイミング発生回路、このタイミング発生回路を周辺駆
動回路の一つとして用いた表示装置およびこの表示装置
を画面表示部として搭載した携帯端末に関する。
【０００２】
【従来の技術】タイミング発生回路として、従来、図６
に示すカウンタ回路構成のものが知られている。すなわ
ち、従来例に係るタイミング発生回路は、ｎ段のシフト
レジスタ（Ｓ／Ｒ）１０１−１〜１０１−ｎが縦続接続
されてなるカウンタ回路によって構成され、シフトレジ
スタ１０１−１〜１０１−ｎの各ＣＫ入力としてマスタ
ークロックＭＣＫおよびその逆相のクロックＸＭＣＫが
与えられる。そして、初段のシフトレジスタ１０１−１
にスタートパルスＳＴが入力されると、マスタークロッ
クＭＣＫ，ＸＭＣＫに同期して、シフトレジスタ１０１
−１〜１０１−ｎがシフト動作を行うことで、シフトレ
ジスタ１０１−１〜１０１−ｎの各出力端からシフトパ
ルスが出力パルスとして導出される。
【０００３】
【発明が解決しようとする課題】上記従来例にタイミン
グ発生回路を、ガラス基板などの絶縁基板上に素子特性
のばらつきが大きく、閾値Ｖｔｈが高いトランジスタ、
例えば薄膜トランジスタ(Thin Film Transistor;ＴＦ
Ｔ)で形成するとした場合、マスタークロックＭＣＫ，
ＸＭＣＫの周波数が早い（高い）と、カウンタの動作が
厳しくなる（動作マージンがなくなる）ことが懸念され
る。また、そのままの周波数でカウンタを動作させる
と、タイミング発生回路で消費する電力が大きくなる。
さらに、生成する出力パルスの周期分だけシフトレジス
タが必要になり、しかもＴＦＴではシリコンに比べてプ
ロセスルールが粗いためレイアウト面積が大きくなる。
【０００４】タイミング発生回路の他の従来例として、
図７に示す回路構成のものも知られている。この従来例
に係るタイミング発生回路は、例えば３個のＴ型フリッ
プフロップ（以下、ＴＦＦと記す）１０２−１，１０２
−２，１０２−３からなる非同期のカウンタ回路構成と
なっており、下位側ビットのＴＦＦの出力を上位側ビッ
トのＴＦＦに入力するようになっている。しかしなが
ら、この従来例に係るタイミング発生回路では、ＴＦＦ
１０２−１，１０２−２，１０２−３の各々の遅延量の
ばらつきにより、誤動作を引き起こす危険性がある。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、特性のばらつきが大
きく、プロセスルールが粗いトランジスタを用いて形成
した場合であっても、低消費電力化および低レイアウト
面積化を実現可能なタイミング発生回路、これを周辺駆
動回路の一つとして用いた表示装置およびこれを表示出
力部として搭載した携帯端末を提供することにある。
【０００６】
【課題を解決するための手段】本発明によるタイミング
発生回路は、絶縁基板上に形成され、外部から入力され
るマスタークロックに基づいて当該マスタークロックよ
りも遅い周波数の動作クロックを生成するクロック生成
手段と、このクロック生成手段で生成された動作クロッ
クに基づいて周波数が異なる複数のタイミング信号を発
生する信号発生手段とを備えた構成となっている。この
タイミング発生回路は、表示部の駆動に必要な周波数が
異なる複数のタイミング信号を発生するタイミング発生
回路を表示部と同じ透明絶縁基板上に搭載してなる表示
装置において、当該タイミング発生回路として用いられ
る。また、このタイミング発生回路を用いた表示装置
は、ＰＤＡ（Personal Digital Assistants）や携帯電
話機に代表される携帯端末に、その画面表示部として搭
載される。
【０００７】上記構成のタイミング発生回路、これを周
辺駆動回路の一つとして用いた表示装置またはこれを画
面表示部として搭載した携帯端末において、先ず、マス
タークロックを当該マスタークロックよりも遅い周波数
の動作クロックにクロック生成手段で変換する。そし
て、信号発生手段ではこの周波数の遅い動作クロックに
基づいて複数のタイミング信号を生成することで、動作
スピードが遅くて済むため安定した動作が可能になり、
しかも消費電力を低減できる。また、生成するタイミン
グ信号の周期分だけシフトレジスタを設ける必要がな
く、少ない段数で構成できるため、素子特性のばらつき
が大きく、プロセスルールが粗いトランジスタで回路を
形成してもレイアウト面積が小さくて済む。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【０００９】図１は、本発明の一実施形態に係るタイミ
ング発生回路の構成例を示すブロック図である。図１か
ら明らかなように、本実施形態に係るタイミング発生回
路は、クロック生成部１１、カウンタ部１２および出力
パルス生成部１３を有し、ガラス基板などの絶縁基板上
に素子特性のばらつきが大きく、プロセスルールが粗い
トランジスタ、例えばＴＦＴで形成されることを前提と
している。
【００１０】クロック生成部１１は、例えば４個の分周
回路１１１〜１１４およびスタートパルス生成回路１１
５から構成されている。４個の分周回路１１１〜１１４
は、互いに縦続接続されており、初段に入力されるマス
タークロックＭＣＫを分周することで、当該マスターク
ロックＭＣＫよりも遅い周波数の動作クロックを生成す
る。スタートパルス生成回路１１５は、例えば水平同期
信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づい
て、１Ｈ（Ｈは水平期間）ごとにスタートパルスＳＴを
発生させる。
【００１１】カウンタ部１２は、ｍ個のシフトレジスタ
（Ｓ／Ｒ）１２１−１〜１２１−ｍが縦続接続された構
成となっており、シフトレジスタ１２１−１〜１２１−
ｍの各ｃｋ入力としてクロック生成部１１で生成された
動作クロックが与えられる。そして、スタートパルス生
成回路１１５で生成されたスタートパルスＳＴが初段の
シフトレジスタ１２１−１に入力されると、シフトレジ
スタ１２１−１〜１２１−ｍが動作クロックに同期して
シフト動作を行うことで、シフトレジスタ１２１−１〜
１２１−ｍの各出力端からシフトパルスを順次出力す
る。
【００１２】出力パルス生成部１３は、ｎ個のセット・
リセット（ＳＲ）型フリップフロップ（以下、ＳＲＦＦ
と記す）１３１−１〜１３１−ｎによって構成されてお
り、ＳＲＦＦ１３１−１〜１３１−ｎの各セット入力お
よびリセット入力として、カウンタ部１２におけるシフ
トレジスタ１２１−１〜１２１−ｍの各シフトパルスが
任意の組み合わせで与えられる。
【００１３】その組み合わせの一例として、ＳＲＦＦ１
３１−１には、セット入力としてシフトレジスタ１２１
−１のシフトパルスが、リセット入力としてシフトレジ
スタ１２１−ｍのシフトパルスがそれぞれ与えられる。
ＳＲＦＦ１３１−２には、セット入力としてシフトレジ
スタ１２１−２のシフトパルスが、リセット入力として
シフトレジスタ１２１−３のシフトパルスがそれぞれ与
えられる。ＳＲＦＦ１３１−３〜１３１−ｎ−１につい
ては説明を省略する。ＳＲＦＦ１３１−ｎには、セット
入力としてシフトレジスタ１２１−１のシフトパルス
が、リセット入力としてシフトレジスタ１２１−２のシ
フトパルスがそれぞれ与えられる。
【００１４】なお、カウンタ部１２および出力パルス生
成部（信号生成部）１３は、クロック生成部１１で生成
された動作クロックに基づいて周波数が異なる複数のタ
イミング信号（出力パルス）を発生する信号発生手段を
構成している。
【００１５】次に、上記構成の本実施形態に係るタイミ
ング発生回路の回路動作について、図２のタイミングチ
ャートを用いて説明する。
【００１６】先ず、クロック生成部１１において、分周
回路１１１〜１１４は、マスタークロックＭＣＫを４回
分周することによってマスタークロックＭＣＫよりも遅
い周波数（低い周波数)、具体的には当該マスタークロ
ックＭＣＫの周波数の１／８の周波数の動作クロックを
生成する。また、スタートパルス生成回路１１５は水平
同期信号Ｈｓｙｎｃに同期して、マスタークロックＭＣ
Ｋのパルス幅の例えば５倍のパルス幅のスタートパルス
ＳＴを１Ｈごとに生成する。
【００１７】カウンタ部１２は、初段のシフトレジスタ
１２１−１にスタートパルスＳＴが入力されることでカ
ウント動作を開始し、クロック生成部１１で生成された
動作クロックに同期して当該動作クロックと同じパルス
幅のシフトパルスＳ／Ｒ１ｏｕｔ，Ｓ／Ｒ２ｏｕｔ，
…，Ｓ／Ｒｍｏｕｔを順次出力する。
【００１８】出力パルス生成部１３において、ＳＲＦＦ
１３１−１は、シフトレジスタ１２１−１のシフトパル
スＳ／Ｒ１ｏｕｔでセットされ、シフトレジスタ１２１
−ｍのシフトパルスＳ／Ｒｍｏｕｔでリセットされるこ
とで、シフトパルスＳ／Ｒ１ｏｕｔの立ち上がりタイミ
ングからシフトパルスＳ／Ｒｍｏｕｔの立ち上がりタイ
ミングまでの期間高レベルとなる出力パルスＳＲＦＦ１
ｏｕｔを生成する。ＳＲＦＦ１３１−２は、シフトレジ
スタ１２１−２のシフトパルスＳ／Ｒ２ｏｕｔでセット
され、シフトレジスタ１２１−３のシフトパルスＳ／Ｒ
３ｏｕｔでリセットされることで、シフトパルスＳ／Ｒ
２ｏｕｔの立ち上がりタイミングからシフトパルスＳ／
Ｒ３ｏｕｔの立ち上がりタイミングまでの期間高レベル
となる出力パルスＳＲＦＦ２ｏｕｔを生成する。
【００１９】ＳＲＦＦ１３１−３〜１３１−ｎ−１につ
いては説明を省略する。ＳＲＦＦ１３１−ｎは、シフト
レジスタ１２１−１のシフトパルスＳ／Ｒ１ｏｕｔでセ
ットされ、シフトレジスタ１２１−２のシフトパルスＳ
／Ｒ２ｏｕｔでリセットされることで、シフトパルスＳ
／Ｒ１ｏｕｔの立ち上がりタイミングからシフトパルス
Ｓ／Ｒ２ｏｕｔの立ち上がりタイミングまでの期間高レ
ベルとなる出力パルスＳＲＦＦｎｏｕｔを生成する。
【００２０】上述したように、絶縁基板上に形成され、
マスタークロックＭＣＫに基づいて周波数が異なる複数
の出力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発
生するタイミング発生回路において、先ずマスタークロ
ックＭＣＫよりも遅い周波数の動作クロックを生成し、
この生成された周波数の遅い動作クロックに基づいて出
力パルスＳＲＦＦ１ｏｕｔ〜ＳＲＦＦｎｏｕｔを発生す
ることで、カウンタ部１２の動作スピードが遅くて済む
ためカウンタ部１２の動作マージンを大きくとれ、安定
した動作が可能になり、しかも消費電力を低減できる。
また、本実施形態では、１ＨごとにスタートパルスＳＴ
を生成する構成を採っているため、１Ｈ期間ごとに自由
な発生タイミングの出力パルスを発生させることができ
る。
【００２１】また、生成する出力パルスの周期分だけシ
フトレジスタを設ける必要がなく、少ない段数でカウン
タ部１２を構成できるため、絶縁基板上に素子特性のば
らつきが大きく、プロセスルールが粗いＴＦＴで回路を
形成しても、レイアウト面積が小さくて済む。本例の場
合には、マスタークロックＭＣＫを４分周して動作クロ
ックを生成する構成を採っているため、分周せずに構成
した場合に比べて、本タイミング発生回路での消費電力
を約１／４に、レイアウト面積を約１／４に低減でき
る。
【００２２】なお、本実施形態では、マスタークロック
ＭＣＫを４分周して動作クロックを生成する構成を例に
挙げて説明したが、４分周に限られるものではなく、分
周数を上げて周波数のさらに遅い動作クロックを生成す
る構成を採ることで、低消費電力化および低レイアウト
面積化の効果をさらに上げることができる。
【００２３】また、本実施形態においては、水平同期信
号Ｈｓｙｎｃに同期して１ＨごとにスタートパルスＳＴ
を発生させるとしたが、垂直同期信号Ｖｓｙｎｃに同期
して１Ｖ（Ｖは垂直期間）ごとにスタートパルスＳＴを
発生させる構成を採ることも可能であり、この場合に
は、１Ｖ期間ごとに自由な発生タイミングの出力パルス
を発生させることができる。
【００２４】上記実施形態に係るタイミング発生回路
は、例えば、画素がマトリクス状に配置されてなる表示
部と同一の透明絶縁基板上に、周辺の駆動回路が一体的
に形成されてなる駆動回路一体型表示装置において、基
板外部から入力されるマスタークロックＭＣＫに基づい
て表示部の駆動に必要な各種のタイミング信号を発生す
るタイミングジェネレータとして用いて好適なものであ
る。
【００２５】［適用例］図３は、本発明に係る表示装
置、例えば液晶表示装置の構成例を示すブロック図であ
る。図３において、透明絶縁基板、例えばガラス基板３
１上には、画素がマトリクス状に配置されてなる表示部
（画素部）３２が形成されている。ガラス基板３１は、
もう一枚のガラス基板と所定の間隙を持って対向配置さ
れ、両基板間に液晶材料を封止することで表示パネル
（ＬＣＤパネル）を構成している。
【００２６】表示部３２における各画素の構成の一例を
図４に示す。マトリクス状に配置された画素５０の各々
は、画素トランジスタであるＴＦＴ(Thin Film Transis
tor;薄膜トランジスタ)５１と、このＴＦＴ５１のドレ
イン電極に画素電極が接続された液晶セル５２と、ＴＦ
Ｔ５１のドレイン電極に一方の電極が接続された保持容
量５３とを有する構成となっている。ここで、液晶セル
５２は、画素電極とこれに対向して形成される対向電極
との間で発生する液晶容量を意味する。
【００２７】この画素構造において、ＴＦＴ５１はゲー
ト電極がゲート線（走査線）５４に接続され、ソース電
極がデータ線（信号線）５５に接続されている。液晶セ
ル５２は対向電極がＶＣＯＭ線５６に対して各画素共通
に接続されている。そして、液晶セル５２の対向電極に
は、ＶＣＯＭ線５６を介してコモン電圧ＶＣＯＭ（ＶＣ
ＯＭ電位）が各画素共通に与えられる。保持容量５３は
他方の電極（対向電極側の端子）がＣＳ線５７に対して
各画素共通に接続されている。
【００２８】ここで、ＩＨ（Ｈは水平期間）反転駆動ま
たは１Ｆ（Ｆはフィールド期間）反転駆動を行う場合
は、各画素に書き込まれる表示信号は、ＶＣＯＭ電位を
基準として極性反転を行うことになる。また、ＶＣＯＭ
電位の極性を１Ｈ周期または１Ｆ周期で反転させるＶＣ
ＯＭ反転駆動をＩＨ反転駆動または１Ｆ反転駆動と併用
する場合は、ＣＳ線５７に与えられるＣＳ電位の極性も
ＶＣＯＭ電位に同期して反転する。ただし、本実施形態
に係る液晶表示装置は、ＶＣＯＭ反転駆動に限られるも
のではない。
【００２９】再び図３において、表示部３２と同じガラ
ス基板３１上には、例えば、表示部３２の左側にインタ
ーフェース（ＩＦ）回路３３、タイミングジェネレータ
（ＴＧ）３４および基準電圧ドライバ３５が、表示部３
２の上側に水平ドライバ３６が、表示部３２の右側に垂
直ドライバ３７が、表示部３２の下側にＣＳドライバ３
８およびＶＣＯＭドライバ３９がそれぞれ搭載されてい
る。これら周辺の駆動回路は、表示部３２の画素トラン
ジスタと共に、低温ポリシリコンあるいはＣＧ(Continu
ous Grain;連続粒界結晶)シリコンを用いて作製され
る。
【００３０】上記構成の液晶表示装置において、ガラス
基板３１に対して、低電圧振幅（例えば、３．３Ｖ振
幅）のマスタークロックＭＣＫ、水平同期パルスＨｓｙ
ｎｃ、垂直同期パルスＶｓｙｎｃおよびＲ（赤）Ｇ
（緑）Ｂ（青）パラレル入力の表示データＤａｔａがフ
レキシブルケーブル（基板）４０を介して基板外部から
入力され、インターフェース回路３３において高電圧振
幅（例えば、６．５Ｖ）にレベルシフト（レベル変換）
される。
【００３１】レベルシフトされたマスタークロックＭＣ
Ｋ、水平同期パルスＨｓｙｎｃおよび垂直同期パルスＶ
ｓｙｎｃは、タイミングジェネレータ３４に供給され
る。タイミングジェネレータ３４は、マスタークロック
ＭＣＫ、水平同期パルスＨｓｙｎｃおよび垂直同期パル
スＶｓｙｎｃに基づいて、基準電圧ドライバ３５、水平
ドライバ３６、垂直ドライバ３７、ＣＳドライバ３８お
よびＶＣＯＭドライバ３９の駆動に必要な各種のタイミ
ングパルスを生成する。レベルシフトされた表示データ
Ｄａｔａは、０Ｖ−３．３Ｖの低電圧振幅に降圧されて
水平ドライバ３６に供給される。
【００３２】水平ドライバ３６は、例えば、水平シフト
レジスタ３６１、データサンプリングラッチ回路３６２
およびＤＡ（デジタル−アナログ）変換回路（ＤＡＣ）
３６３を有する構成となっている。水平シフトレジスタ
３６１は、タイミングジェネレータ３４から供給される
水平スタートパルスＨＳＴに応答してシフト動作を開始
し、同じくタイミングジェネレータ３４から供給される
水平クロックパルスＨＣＫに同期して１水平期間に順次
転送していくサンプリングパルスを生成する。
【００３３】データサンプリングラッチ回路３６２は、
水平シフトレジスタ３６１で生成されたサンプリングパ
ルスに同期して、インターフェース回路３３から供給さ
れる表示データＤａｔａを１水平期間で順次サンプリン
グしラッチする。このラッチされた１ライン分のデジタ
ルデータはさらに、水平ブランキング期間にラインメモ
リ（図示せず）に移される。そして、この１ライン分の
デジタルデータは、ＤＡ変換回路３６３でアナログ表示
信号に変換される。
【００３４】ＤＡ変換回路３６３は、例えば、基準電圧
ドライバ３５から与えられる階調数分の基準電圧の中か
ら、デジタルデータに対応した基準電圧を選択してアナ
ログ表示信号として出力する基準電圧選択型ＤＡ変換回
路の構成となっている。ＤＡ変換回路３６３から出力さ
れる１ライン分のアナログ表示信号Ｓｉｇは、表示部３
２の水平方向画素数ｎに対応して配線されたデータ線５
５−１〜５５−ｎに出力される。
【００３５】垂直ドライバ３７は、垂直シフトレジスタ
およびゲートバッファによって構成される。この垂直ド
ライバ３７において、垂直シフトレジスタは、タイミン
グジェネレータ３４から供給される垂直スタートパルス
ＶＳＴに応答してシフト動作を開始し、同じくタイミン
グジェネレータ３４から供給される垂直クロックパルス
ＶＣＫに同期して１垂直期間に順次転送していく走査パ
ルスを生成する。この生成された走査パルスは、表示部
３２の垂直方向画素数ｍに対応して配線されたゲート線
５４−１〜５４−ｍにゲートバッファを通して順次出力
される。
【００３６】この垂直ドライバ３７による垂直走査によ
り、走査パルスがゲート線５４−１〜５４−ｍに順次出
力されると、表示部３２の各画素が行（ライン）単位で
順に選択される。そして、この選択された１ライン分の
画素に対して、ＤＡ変換回路３６３から出力される１ラ
イン分のアナログ表示信号Ｓｉｇがデータ線５５−１〜
５５−ｎを経由して一斉に書き込まれる。このライン単
位の書き込み動作が繰り返されることにより、１画面分
の画表示が行われる。
【００３７】ＣＳドライバ３８は、先述したＣＳ電位を
生成し、図４のＣＳ線５７を介して保持容量５３の他方
の電極に対して各画素共通に与える。ここで、表示信号
の振幅を例えば０−３．３Ｖとすると、ＶＣＯＭ反転駆
動を採用する場合には、ＣＳ電位は低レベルを０Ｖ（グ
ランドレベル）、高レベルを３．３Ｖ間として交流反転
を繰り返すことになる。
【００３８】ＶＣＯＭドライバ３９は、先述したＶＣＯ
Ｍ電位を生成する。ＶＣＯＭドライバ３９から出力され
るＶＣＯＭ電位は、フレキシブルケーブル４０を介して
一度ガラス基板３１の外部に出力される。この基板外に
出力されたＶＣＯＭ電位はＶＣＯＭ調整回路４１を経由
した後、フレキシブルケーブル４０を介して再びガラス
基板３１内に入力され、図４のＶＣＯＭ線５６を介して
液晶セル５２の対向電極に対して各画素共通に与えられ
る。
【００３９】ここで、ＶＣＯＭ電位としては、ＣＳ電位
とほぼ同じ振幅の交流電圧が用いられる。ただし、実際
には、図４において、データ線５４からＴＦＴ５１を通
して液晶セル５２の画素電極に信号を書き込む際に、寄
生容量などに起因してＴＦＴ５１で電圧降下が生じるこ
とから、ＶＣＯＭ電位としては、その電圧降下分だけＤ
Ｃシフトした交流電圧を用いる必要がある。このＶＣＯ
Ｍ電位のＤＣシフトをＶＣＯＭ調整回路４１が担う。
【００４０】ＶＣＯＭ調整回路４１は、ＶＣＯＭ電位を
入力とするコンデンサＣと、このコンデンサＣの出力端
と外部電源ＶＣＣとの間に接続された可変抵抗ＶＲと、
コンデンサＣの出力端とグランドとの間に接続された抵
抗Ｒとから構成され、液晶セル５２の対向電極に与える
ＶＣＯＭ電位のＤＣレベルを調整する、即ちＶＣＯＭ電
位に対してＤＣオフセットをかける。
【００４１】上記構成の液晶表示装置では、表示部３２
と同一のパネル（ガラス基板３１）上に、水平ドライバ
３６および垂直ドライバ３７に加えて、インターフェー
ス回路３３、タイミングジェネレータ３４、基準電圧ド
ライバ３５、ＣＳドライバ３８およびＶＣＯＭドライバ
３９などの周辺の駆動回路を一体的に搭載したことによ
り、全駆動回路一体型の表示パネルを構成でき、外部に
別の基板やＩＣ、トランジスタ回路を設ける必要がない
ため、システム全体の小型化および低コスト化が可能に
なる。
【００４２】この駆動回路一体型液晶表示装置におい
て、表示部３２を駆動するための各種のタイミング信号
を生成するタイミングジェネレータ３４として、先述し
た実施形態に係るタイミング発生回路が用いられる。こ
のタイミング発生回路によって構成されるタイミングジ
ェネレータ３４では、水平ドライバ３６の駆動に用いる
水平スタートパルスＨＳＴや水平クロックパルスＨＣ
Ｋ、垂直ドライバ３７の駆動に用いる垂直スタートパル
スＶＳＴや垂直クロックパルスＶＣＫ、ＣＳドライバ３
８やＶＣＯＭドライバ３９で必要なパルスなどの各種の
タイミングパルスの生成が行われる。
【００４３】このように、タイミングジェネレータ３４
として、先述した実施形態に係るタイミング発生回路が
用いることで、当該タイミング発生回路は、素子特性の
ばらつきが大きく、プロセスルールが粗いトランジスタ
を用いて各回路をガラス基板上に形成した場合でも動作
マージンを大きくとることができるため、ＴＦＴを用い
て周辺の駆動回路を透明絶縁基板上に表示部３１と一体
的に形成してなる動作マージンの大きい液晶表示装置を
作製することができる。さらに、当該タイミング発生回
路は消費電力を低減できるとともに、プロセスルールが
粗いＴＦＴで形成してもレイアウト面積が小さくて済む
ため、液晶表示装置の低消費電力化および小型化に寄与
できることになる。
【００４４】なお、本適用例では、表示素子として液晶
セルを用いてなる液晶表示装置に適用した場合を例に挙
げて説明したが、この適用例に限られものではなく、表
示素子としてＥＬ(electroluminescence；エレクトロル
ミネッセンス)素子を用いてなるＥＬ表示装置など、表
示部と同一の基板上にレベルシフト回路を搭載してなる
表示装置全般に適用可能である。
【００４５】上述した適用例に係る液晶表示装置に代表
される表示装置は、携帯電話機やＰＤＡ（Personal Dig
ital Assistants；携帯情報端末）に代表される小型・
軽量な携帯端末の画面表示部として用いて好適なもので
ある。
【００４６】図５は、本発明に係る携帯端末、例えばＰ
ＤＡの構成の概略を示す外観図である。
【００４７】本例に係るＰＤＡは、例えば、装置本体６
１に対して蓋体６２が開閉自在に設けられた折り畳み式
の構成となっている。装置本体６１の上面には、キーボ
ードなどの各種のキーが配置されてなる操作部６３が配
置されている。一方、蓋体６２には、画面表示部６４が
配置されている。この画面表示部６４として、先述した
実施形態に係るタイミング発生回路を、表示部と同一基
板上にタイミングジェネレータとして搭載してなる液晶
表示装置が用いられる。
【００４８】先述した実施形態に係るタイミング発生回
路を液晶表示装置のタイミングジェネレータとして用い
ることで、動作マージンが大きく、低消費電力でかつ小
型の駆動回路一体型液晶表示装置を構成できるため、当
該液晶表示装置を画面表示部６４として搭載することに
より、ＰＤＡ全体の構成を簡略化でき、小型化、低コス
ト化に寄与できるとともに、画面表示部６４の低消費電
力化によってバッテリ電源による連続使用可能時間の長
時間化が図れることになる。
【００４９】なお、ここでは、ＰＤＡに適用した場合を
例に採って説明したが、この適用例に限られるものでは
なく、本発明に係る液晶表示装置は、特に携帯電話機な
ど小型・軽量の携帯端末全般に用いて好適なものであ
る。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
絶縁基板上に形成され、入力されるマスタークロックに
基づいて周波数が異なる複数のタイミング信号を発生す
るタイミング発生回路において、先ずマスタークロック
よりも遅い周波数の動作クロックを生成し、この生成さ
れた周波数の遅い動作クロックに基づいて複数のタイミ
ング信号を発生することにより、動作スピードが遅くて
済むため安定した動作が可能になり、しかも消費電力を
低減できる。また、少ない段数でカウンタ部を構成でき
るため、絶縁基板上に素子特性のばらつきが大きく、プ
ロセスルールが粗いトランジスタで回路を形成してもレ
イアウト面積が小さくて済む。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るタイミング発生回路
の構成例を示す回路図である。
【図２】本実施形態に係るタイミング発生回路の回路動
作の説明に供するタイミングチャートである。
【図３】本発明に係る液晶表示装置の構成例を示すブロ
ック図である。
【図４】画素の構成の一例を示す回路図である。
【図５】本発明に係るＰＤＡの構成の概略を示す外観図
である。
【図６】従来例に係るタイミング発生回路の構成を示す
回路図である。
【図７】他の従来例に係るタイミング発生回路の構成を
示す回路図である。
【符号の説明】
１１…クロック生成部、１２…カウンタ部、１３…出力
パルス生成部、３１…ガラス基板、３２…表示部、３３
…インターフェース（ＩＦ）回路、３４…タイミングジ
ェネレータ（ＴＧ）、３６…水平ドライバ、３７…垂直
ドライバ、３８…ＣＳドライバ、３９…ＶＣＯＭドライ
バ、４１…ＶＣＯＭ調整回路、５０…画素、５１…ＴＦ
Ｔ（画素トランジスタ）、５２…液晶セル、５３…保持
容量、１１１〜１１４…分周回路、１１５…スタートパ
ルス生成回路、１２１−１〜１２１−ｍ…シフトレジス
タ（Ｓ／Ｒ）、１３１−１〜１３１−ｎ…セット・リセ
ット型フリップフロップ（ＳＲＦＦ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２３Ｈ ６２３ ６８０Ｇ ６８０ ６８０Ｔ 3/36 3/36 Ｇ０２Ｆ 1/13 ５０５ // Ｇ０２Ｆ 1/13 ５０５ 1/133 ５０５ 1/133 ５０５ ５５０ ５５０ Ｇ０６Ｆ 1/04 ３１１Ｚ (72)発明者 前川 敏一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H088 HA06 HA08 MA09 MA20 2H093 NA16 NA18 NA79 NC09 NC16 NC22 ND34 ND37 ND60 NG20 NH16 5B079 BA20 BB10 BC03 DD03 DD05 DD20 5C006 AF51 AF69 AF72 AF83 BB16 BC03 BC11 BC20 BC23 BC24 BF03 BF04 BF22 EB05 FA15 FA16 FA47 5C080 AA10 BB05 DD22 DD26 DD28 FF11 JJ02 JJ04 JJ06

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 絶縁基板上に形成され、入力されるマス
    タークロックに基づいて当該マスタークロックよりも遅
    い周波数の動作クロックを生成するクロック生成手段
    と、 前記クロック生成手段で生成された動作クロックに基づ
    いて周波数が異なる複数のタイミング信号を発生する信
    号発生手段とを備えたことを特徴とするタイミング発生
    回路。
  2. 【請求項２】 前記信号発生手段は、複数のシフトレジ
    スタが縦続接続されてなり、前記クロック生成手段で生
    成された動作クロックに同期してカウント動作を行うカ
    ウンタ部と、前記複数のシフトレジスタの各々から出力
    されるシフトパルスの組み合わせによって前記複数のタ
    イミング信号を生成する信号生成部とを有することを特
    徴とする請求項１記載のタイミング発生回路。
  3. 【請求項３】 前記カウンタ部は、所定の周期で発生さ
    れるスタートパルスに応答してカウント動作を開始する
    ことを特徴とする請求項２記載のタイミング発生回路。
  4. 【請求項４】 透明絶縁基板上に画素がマトリクス状に
    配置されてなる表示部と、 前記透明絶縁基板上に前記表示部と共に搭載され、基板
    外部から入力されるマスタークロックに同期して前記表
    示部の駆動に必要な周波数が異なる複数のタイミング信
    号を発生するタイミング発生回路とを具備し、 前記タイミング発生回路が、 前記マスタークロックに基づいて当該マスタークロック
    よりも遅い周波数の動作クロックを生成するクロック生
    成手段と、 前記クロック生成手段で生成された動作クロックに基づ
    いて前記複数のタイミング信号を発生する信号発生手段
    とを有することを特徴とする表示装置。
  5. 【請求項５】 前記信号発生手段は、複数のシフトレジ
    スタが縦続接続されてなり、前記クロック生成手段で生
    成された動作クロックに同期してカウント動作を行うカ
    ウンタ部と、前記複数のシフトレジスタの各々から出力
    されるシフトパルスの組み合わせによって前記複数のタ
    イミング信号を生成する信号生成部とを有することを特
    徴とする請求項４記載の表示装置。
  6. 【請求項６】 前記カウンタ部は、所定の周期で発生さ
    れるスタートパルスに応答してカウント動作を開始する
    ことを特徴とする請求項５記載の表示装置。
  7. 【請求項７】 前記タイミング発生回路は、前記透明絶
    縁基板上に低温ポリシリコンあるいは連続粒界結晶シリ
    コンを用いて形成されていることを特徴とする請求項４
    記載の表示装置。
  8. 【請求項８】 透明絶縁基板上に画素がマトリクス状に
    配置されてなる表示部と、 前記透明絶縁基板上に前記表示部と共に搭載され、基板
    外部から入力されるマスタークロックに同期して前記表
    示部の駆動に必要な周波数が異なる複数のタイミング信
    号を発生するタイミング発生回路とを具備し、 前記タイミング発生回路が、 前記マスタークロックに基づいて当該マスタークロック
    よりも遅い周波数の動作クロックを生成するクロック生
    成手段と、 前記クロック生成手段で生成された動作クロックに基づ
    いて前記複数のタイミング信号を発生する信号発生手段
    とを有する表示装置を画面表示部として搭載したことを
    特徴とする携帯端末。
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