JP2000298260A - 液晶表示装置の内蔵駆動回路 - Google Patents
液晶表示装置の内蔵駆動回路Info
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Abstract
(57)【要約】
【課題】 液晶表示パネルの内蔵駆動回路において、配
線ルールが大きく、データ信号線数が多くても、電力を
低減できるデータ信号線の配置方法を提供する。 【解決手段】 データ分割数に等しいか、またはデータ
分割数の１／２の数だけ信号側駆動回路０１を分割し、
各回路ブロックに配置するデータ信号線を少なくするこ
とによりデータ信号線の駆動電力を低減する。
線ルールが大きく、データ信号線数が多くても、電力を
低減できるデータ信号線の配置方法を提供する。 【解決手段】 データ分割数に等しいか、またはデータ
分割数の１／２の数だけ信号側駆動回路０１を分割し、
各回路ブロックに配置するデータ信号線を少なくするこ
とによりデータ信号線の駆動電力を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、パネル内部に液晶
駆動回路を内蔵する液晶表示装置において、データ信号
の高速化、低電力化、狭額縁化を図るためのデータ信号
線の配置方法に関する。
駆動回路を内蔵する液晶表示装置において、データ信号
の高速化、低電力化、狭額縁化を図るためのデータ信号
線の配置方法に関する。
【０００２】
【従来の技術】図３に、従来のアモルファスシリコン液
晶パネルの構成図を示す。図３において、２１は信号側
駆動回路（ソースドライバ）、２２は走査側駆動回路
（ゲートドライバ）、２３はソースドライバ用ＩＣ、２
４は信号線、２５は走査線、２６は信号線２４と走査線
２５の交点に位置する画素トランジスタである。
晶パネルの構成図を示す。図３において、２１は信号側
駆動回路（ソースドライバ）、２２は走査側駆動回路
（ゲートドライバ）、２３はソースドライバ用ＩＣ、２
４は信号線、２５は走査線、２６は信号線２４と走査線
２５の交点に位置する画素トランジスタである。
【０００３】ソースドライバ２１は信号線２４にアナロ
グ映像信号を順次出力し、ゲートドライバ２２は走査線
２５を順次選択する。ソースドライバ２１およびゲート
ドライバ２２は通常、単結晶シリコンにより形成された
ドライバＩＣをそれぞれ使用している。ソースドライバ
２１は、出力数が４００程度のソースドライバＩＣ２３
を複数個並べて使用している。
グ映像信号を順次出力し、ゲートドライバ２２は走査線
２５を順次選択する。ソースドライバ２１およびゲート
ドライバ２２は通常、単結晶シリコンにより形成された
ドライバＩＣをそれぞれ使用している。ソースドライバ
２１は、出力数が４００程度のソースドライバＩＣ２３
を複数個並べて使用している。
【０００４】例えばＸＧＡ（横解像度１０２４×縦解像
度７６８）を例にとると、ソースドライバＩＣは出力数
が３８４出力のものが主流であり、ＸＧＡパネルの信号
線２４の数は１０２４×３＝３０７２本であるから３８
４出力のソースドライバＩＣを８個並べて使用してい
る。また、外部コントローラＩＣ２７からソースドライ
バ２１へ送られるデジタル映像信号の周波数は、ＸＧＡ
では６５ＭＨｚであり、デジタル映像信号の階調数は６
ビットまたは８ビットが主流である。
度７６８）を例にとると、ソースドライバＩＣは出力数
が３８４出力のものが主流であり、ＸＧＡパネルの信号
線２４の数は１０２４×３＝３０７２本であるから３８
４出力のソースドライバＩＣを８個並べて使用してい
る。また、外部コントローラＩＣ２７からソースドライ
バ２１へ送られるデジタル映像信号の周波数は、ＸＧＡ
では６５ＭＨｚであり、デジタル映像信号の階調数は６
ビットまたは８ビットが主流である。
【０００５】図４に、ＸＧＡを例として単結晶シリコン
ソースドライバＩＣ内部の構成図を示す。図４におい
て、３２はシフトレジスタ、３３、３４はラッチ、３５
はＤ／Ａコンバータ、３８はデータ信号線、３６は外部
より入力されるデジタル映像信号（６ビット、６５ＭＨ
ｚ）、３７はＤ／Ａコンバータ３５より出力されるアナ
ログ映像信号である。６５ＭＨｚの周波数でデータ信号
線３８に入力されたデジタル映像信号３６は、同じ６５
ＭＨｚで動作するシフトレジスタ３２によりシリアル−
パラレル変換が行われ、水平アドレス期間（１５．８μ
ｓ）の間に、１ライン（１０２４画素）分のデジタル映
像信号がラッチ３３に順次格納される。ラッチ３３に格
納されたデジタル映像信号は水平ブランキング期間
（４．９μｓ）の間にラッチ３４に取り込まれ、次の１
水平走査期間（２０．７μｓ）の間にＤ／Ａコンバータ
３５でアナログ映像信号３７に変換され表示部に出力さ
れる。
ソースドライバＩＣ内部の構成図を示す。図４におい
て、３２はシフトレジスタ、３３、３４はラッチ、３５
はＤ／Ａコンバータ、３８はデータ信号線、３６は外部
より入力されるデジタル映像信号（６ビット、６５ＭＨ
ｚ）、３７はＤ／Ａコンバータ３５より出力されるアナ
ログ映像信号である。６５ＭＨｚの周波数でデータ信号
線３８に入力されたデジタル映像信号３６は、同じ６５
ＭＨｚで動作するシフトレジスタ３２によりシリアル−
パラレル変換が行われ、水平アドレス期間（１５．８μ
ｓ）の間に、１ライン（１０２４画素）分のデジタル映
像信号がラッチ３３に順次格納される。ラッチ３３に格
納されたデジタル映像信号は水平ブランキング期間
（４．９μｓ）の間にラッチ３４に取り込まれ、次の１
水平走査期間（２０．７μｓ）の間にＤ／Ａコンバータ
３５でアナログ映像信号３７に変換され表示部に出力さ
れる。
【０００６】このように、単結晶シリコンソースドライ
バＩＣ３１では、シフトレジスタ３２、ラッチ３３を６
５ＭＨｚで動作させることが可能なので、６５ＭＨｚの
デジタル映像信号３６を分割なしに入力でき、パネル内
部に配置するデータ信号線３８の本数は３（ＲＧＢ）×
６（ビット）＝１８本で済む。
バＩＣ３１では、シフトレジスタ３２、ラッチ３３を６
５ＭＨｚで動作させることが可能なので、６５ＭＨｚの
デジタル映像信号３６を分割なしに入力でき、パネル内
部に配置するデータ信号線３８の本数は３（ＲＧＢ）×
６（ビット）＝１８本で済む。
【０００７】図５に、ＸＧＡを例として低温ポリシリコ
ン内蔵ソースドライバの構成図を示す。図５において、
４２はシフトレジスタ、４３、４４はラッチ、４５はＤ
／Ａコンバータ、４８はデータ信号線、４９は外部デー
タ分割回路、４６は外部より入力されるデジタル映像信
号（６ビット、６５ＭＨｚ）、４７はＤ／Ａコンバータ
４５より出力されるアナログ映像信号である。
ン内蔵ソースドライバの構成図を示す。図５において、
４２はシフトレジスタ、４３、４４はラッチ、４５はＤ
／Ａコンバータ、４８はデータ信号線、４９は外部デー
タ分割回路、４６は外部より入力されるデジタル映像信
号（６ビット、６５ＭＨｚ）、４７はＤ／Ａコンバータ
４５より出力されるアナログ映像信号である。
【０００８】低温ポリシリコン薄膜トランジスタ（ＴＦ
Ｔ）は単結晶シリコンＴＦＴに比べて移動度が数分の１
程度しかないため、低温ポリシリコン内蔵ソースドライ
バでは単結晶シリコンソースドライバＩＣの場合のよう
に、６５ＭＨｚの周波数でシフトレジスタ４２、ラッチ
４３を動作させることはできない。したがって、あらか
じめ外部データ分割回路４９によってデジタル映像信号
４６を分割し、データ信号の周波数を下げた後にデータ
信号線４８に入力する必要がある。
Ｔ）は単結晶シリコンＴＦＴに比べて移動度が数分の１
程度しかないため、低温ポリシリコン内蔵ソースドライ
バでは単結晶シリコンソースドライバＩＣの場合のよう
に、６５ＭＨｚの周波数でシフトレジスタ４２、ラッチ
４３を動作させることはできない。したがって、あらか
じめ外部データ分割回路４９によってデジタル映像信号
４６を分割し、データ信号の周波数を下げた後にデータ
信号線４８に入力する必要がある。
【０００９】このときのデータ分割数は、低温ポリシリ
コン内蔵ソースドライバ４１におけるシフトレジスタ４
２、ラッチ４３が動作可能な周波数により決まる。図５
の例では、シフトレジスタ４２、ラッチ４３が約８ＭＨ
ｚの動作が可能であると仮定して、デジタル映像信号４
６を外部データ分割回路４９により４分割している。し
たがって、パネル内部に配置するデータ信号線４８の本
数が３（ＲＧＢ）×６（ビット）×４＝７２本と増大す
る。
コン内蔵ソースドライバ４１におけるシフトレジスタ４
２、ラッチ４３が動作可能な周波数により決まる。図５
の例では、シフトレジスタ４２、ラッチ４３が約８ＭＨ
ｚの動作が可能であると仮定して、デジタル映像信号４
６を外部データ分割回路４９により４分割している。し
たがって、パネル内部に配置するデータ信号線４８の本
数が３（ＲＧＢ）×６（ビット）×４＝７２本と増大す
る。
【００１０】
【発明が解決しようとする課題】上記のように、低温ポ
リシリコン内蔵ソースドライバでは、シフトレジスタ、
ラッチの動作周波数が小さいために、その周波数に合わ
せてデジタル映像信号を外部で分割する必要がある。し
たがって、パネル内部に配置されるデータ信号線数が増
大する。以下に、データ信号線数が増大することに対す
る電力面の考察を行う。
リシリコン内蔵ソースドライバでは、シフトレジスタ、
ラッチの動作周波数が小さいために、その周波数に合わ
せてデジタル映像信号を外部で分割する必要がある。し
たがって、パネル内部に配置されるデータ信号線数が増
大する。以下に、データ信号線数が増大することに対す
る電力面の考察を行う。
【００１１】図６および図７にデータ信号線のクロス容
量を説明するための図を示す。図６に示すように、ｋ本
のデータ信号線Ｄ１、Ｄ２、・・・、Ｄｋが並列に配列
され、個数Ｂのラッチ５１に順次データ信号を出力する
ものとする。データ信号線同士が交差する部分のクロス
容量をＣとすると、ｋ番目のデータ信号線Ｄｋに負荷と
してつながるクロス容量はＣｋ＝Ｂ・Ｃである。したが
って、ｉ番目のデータ信号線Ｄｉに負荷としてつながる
クロス容量はＣｉ＝Ｂ・Ｃ・（ｉ／ｋ）である。Ｃｋは
データ信号線１本あたりに負荷としてしながるクロス容
量の最大値を示している。
量を説明するための図を示す。図６に示すように、ｋ本
のデータ信号線Ｄ１、Ｄ２、・・・、Ｄｋが並列に配列
され、個数Ｂのラッチ５１に順次データ信号を出力する
ものとする。データ信号線同士が交差する部分のクロス
容量をＣとすると、ｋ番目のデータ信号線Ｄｋに負荷と
してつながるクロス容量はＣｋ＝Ｂ・Ｃである。したが
って、ｉ番目のデータ信号線Ｄｉに負荷としてつながる
クロス容量はＣｉ＝Ｂ・Ｃ・（ｉ／ｋ）である。Ｃｋは
データ信号線１本あたりに負荷としてしながるクロス容
量の最大値を示している。
【００１２】すべてのデータ信号線Ｄ１〜Ｄｋに生じる
クロス容量の合計は、 Ｃｄ＝ΣＣｉ＝Ｂ・Ｃ・（ｋ＋１）／２ である。ラッチ５１の入力容量を無視すると、データ信
号線の駆動電力はこのクロス容量Ｃｄに比例する。した
がって、電力低減のためにはデータ信号線同士のクロス
容量Ｃｄを小さく、すなわちデータ信号線数ｋを小さく
する必要がある。また、データ信号線の時定数の最大値
はＣｋに比例するので、データ信号線の波形なまりを低
減するためにはデータ信号線１本あたりのクロス容量の
最大値Ｃｋを小さくする必要がある。
クロス容量の合計は、 Ｃｄ＝ΣＣｉ＝Ｂ・Ｃ・（ｋ＋１）／２ である。ラッチ５１の入力容量を無視すると、データ信
号線の駆動電力はこのクロス容量Ｃｄに比例する。した
がって、電力低減のためにはデータ信号線同士のクロス
容量Ｃｄを小さく、すなわちデータ信号線数ｋを小さく
する必要がある。また、データ信号線の時定数の最大値
はＣｋに比例するので、データ信号線の波形なまりを低
減するためにはデータ信号線１本あたりのクロス容量の
最大値Ｃｋを小さくする必要がある。
【００１３】以上をもとに、図７を用いて、データ分割
された信号線のすべてを並列にパネル内に配置する場合
のデータ信号線同士のクロス容量を考察する。
された信号線のすべてを並列にパネル内に配置する場合
のデータ信号線同士のクロス容量を考察する。
【００１４】図７において、６２はシフトレジスタ、６
３、６４はラッチ、６５はＤ／Ａコンバータ、６８はデ
ータ信号線、６６は外部より入力されるデジタル映像信
号である。デジタル映像信号６６の階調数をｎビット、
データ分割数をＡ、パネルの横解像度をＭとするとき、
データ信号線６８の数はｋ＝３・ｎ・Ａ、ラッチ６３の
個数はＢ＝３・ｎ・Ｍである。したがって、データ信号
線１本あたりに負荷としてつながるクロス容量の最大値
はＣｋ＝Ｂ・Ｃ＝３・ｎ・Ｍ・Ｃ、すべてのデータ信号
線のクロス容量の合計は、Ｃｄ＝Ｂ・Ｃ・（ｋ＋１）／
２＝３・ｎ・Ｍ・Ｃ・（３・ｎ・Ａ＋１）／２となる。
３、６４はラッチ、６５はＤ／Ａコンバータ、６８はデ
ータ信号線、６６は外部より入力されるデジタル映像信
号である。デジタル映像信号６６の階調数をｎビット、
データ分割数をＡ、パネルの横解像度をＭとするとき、
データ信号線６８の数はｋ＝３・ｎ・Ａ、ラッチ６３の
個数はＢ＝３・ｎ・Ｍである。したがって、データ信号
線１本あたりに負荷としてつながるクロス容量の最大値
はＣｋ＝Ｂ・Ｃ＝３・ｎ・Ｍ・Ｃ、すべてのデータ信号
線のクロス容量の合計は、Ｃｄ＝Ｂ・Ｃ・（ｋ＋１）／
２＝３・ｎ・Ｍ・Ｃ・（３・ｎ・Ａ＋１）／２となる。
【００１５】以上より、図７のようにすべてのデータ信
号線を並列に配置する方法では、クロス容量によるデー
タ信号の波形なまり（Ｃｋに比例）は横解像度Ｍに依存
し分割数Ａには依存しないが、データ信号線の駆動電力
（Ｃｄに比例）はデータ分割数Ａについて単調増加（正
の１次関数）となる。Ｃｄの式において＋１の項を無視
すれば、データ信号線の駆動電力はほぼデータ分割数Ａ
に比例する。
号線を並列に配置する方法では、クロス容量によるデー
タ信号の波形なまり（Ｃｋに比例）は横解像度Ｍに依存
し分割数Ａには依存しないが、データ信号線の駆動電力
（Ｃｄに比例）はデータ分割数Ａについて単調増加（正
の１次関数）となる。Ｃｄの式において＋１の項を無視
すれば、データ信号線の駆動電力はほぼデータ分割数Ａ
に比例する。
【００１６】以上のように、分割されたデータ信号線の
すべてをパネル内に並列に配置する方法では、データ分
割数の増大とともにデータ信号線同士のクロス容量が増
大し、データ信号線の駆動電力が増大するという課題が
生じる。
すべてをパネル内に並列に配置する方法では、データ分
割数の増大とともにデータ信号線同士のクロス容量が増
大し、データ信号線の駆動電力が増大するという課題が
生じる。
【００１７】
【課題を解決するための手段】上記課題を解決するため
の第１の手段は、ｎビットデジタル映像信号のデータ分
割数がＡであるとき、（３・ｎ・Ａ）本のデータ信号線
のすべてをパネルの端から端に渡って並列に配置するの
ではなく、信号側駆動回路をデータ分割数Ａと同じだけ
の回路ブロックに分割し、各回路ブロックに配置するデ
ータ信号線数を（３・ｎ）本とする。
の第１の手段は、ｎビットデジタル映像信号のデータ分
割数がＡであるとき、（３・ｎ・Ａ）本のデータ信号線
のすべてをパネルの端から端に渡って並列に配置するの
ではなく、信号側駆動回路をデータ分割数Ａと同じだけ
の回路ブロックに分割し、各回路ブロックに配置するデ
ータ信号線数を（３・ｎ）本とする。
【００１８】上記課題を解決するための第２の手段は、
信号側駆動回路をデータ分割数Ａの１／２の回路ブロッ
クに分割し、各回路ブロックに配置するデータ信号線数
を（３・ｎ・２）本とする。
信号側駆動回路をデータ分割数Ａの１／２の回路ブロッ
クに分割し、各回路ブロックに配置するデータ信号線数
を（３・ｎ・２）本とする。
【００１９】
【発明の実施の形態】（第１の実施例）図１に本発明に
おける第１の実施例を示す。図１において、０１は信号
側駆動回路（ソースドライバ）、０２はシフトレジス
タ、０３、０４はラッチ、０５はＤ／Ａコンバータ、０
６はデジタル映像信号、０７はデータ信号線である。
おける第１の実施例を示す。図１において、０１は信号
側駆動回路（ソースドライバ）、０２はシフトレジス
タ、０３、０４はラッチ、０５はＤ／Ａコンバータ、０
６はデジタル映像信号、０７はデータ信号線である。
【００２０】本実施例では、データ分割数分だけ信号側
駆動回路の分割を行い、各回路ブロックにおけるデータ
分割数を１とする。すなわち、各回路ブロックに配置す
るデータ信号線０７の数を最小のｋ＝（３・ｎ）本（ｎ
はデジタル映像信号のビット数）とする。これにより、
データ信号線０７同士のクロス容量を最小化し、データ
信号線の駆動電力を低減することが可能である。
駆動回路の分割を行い、各回路ブロックにおけるデータ
分割数を１とする。すなわち、各回路ブロックに配置す
るデータ信号線０７の数を最小のｋ＝（３・ｎ）本（ｎ
はデジタル映像信号のビット数）とする。これにより、
データ信号線０７同士のクロス容量を最小化し、データ
信号線の駆動電力を低減することが可能である。
【００２１】データ分割数および信号側駆動回路の分割
数をＡ、パネルの横解像度をＭとすると、各回路ブロッ
クにおけるラッチ０３の個数はＢ＝３・ｎ・Ｍ／Ａであ
るから、データ信号線１本あたりに負荷としてつながる
クロス容量の最大値はＣｋ＝Ｂ・Ｃ＝３・ｎ・Ｍ・Ｃ／
Ａである。また、すべてのデータ信号線のクロス容量の
合計は、Ｃｄ＝Ａ・Ｂ・Ｃ・（ｋ＋１）／２＝３・ｎ・
Ｍ・Ｃ・（３・ｎ＋１）／２となる。したがって、本実
施例のように、データ分割数Ａだけ信号側駆動回路を分
割し、各回路ブロックに配置するデータ信号線を（３・
ｎ）本とする方法は、（３・ｎ・Ａ）本のすべてのデー
タ信号線をパネル内に並列に配置する方法よりも、デー
タ信号線の波形なまりを１／Ａに、データ信号線の駆動
電力を約１／Ａに低減できる。
数をＡ、パネルの横解像度をＭとすると、各回路ブロッ
クにおけるラッチ０３の個数はＢ＝３・ｎ・Ｍ／Ａであ
るから、データ信号線１本あたりに負荷としてつながる
クロス容量の最大値はＣｋ＝Ｂ・Ｃ＝３・ｎ・Ｍ・Ｃ／
Ａである。また、すべてのデータ信号線のクロス容量の
合計は、Ｃｄ＝Ａ・Ｂ・Ｃ・（ｋ＋１）／２＝３・ｎ・
Ｍ・Ｃ・（３・ｎ＋１）／２となる。したがって、本実
施例のように、データ分割数Ａだけ信号側駆動回路を分
割し、各回路ブロックに配置するデータ信号線を（３・
ｎ）本とする方法は、（３・ｎ・Ａ）本のすべてのデー
タ信号線をパネル内に並列に配置する方法よりも、デー
タ信号線の波形なまりを１／Ａに、データ信号線の駆動
電力を約１／Ａに低減できる。
【００２２】（第２の実施例）図２に本発明における第
２の実施例を示す。図２において、１１は信号側駆動回
路（ソースドライバ）、１２はシフトレジスタ、１３、
１４はラッチ、１５はＤ／Ａコンバータ、１６はデジタ
ル映像信号、１７はデータ信号線である。
２の実施例を示す。図２において、１１は信号側駆動回
路（ソースドライバ）、１２はシフトレジスタ、１３、
１４はラッチ、１５はＤ／Ａコンバータ、１６はデジタ
ル映像信号、１７はデータ信号線である。
【００２３】本実施例では、データ分割数の１／２だけ
信号側駆動回路の分割を行い、各回路ブロックにおける
データ分割数を２とする。すなわち、各回路ブロックに
配置するデータ信号線０７の数をｋ＝（３・ｎ・２）＝
（６・ｎ）本（ｎはデジタル映像信号のビット数）とす
る。
信号側駆動回路の分割を行い、各回路ブロックにおける
データ分割数を２とする。すなわち、各回路ブロックに
配置するデータ信号線０７の数をｋ＝（３・ｎ・２）＝
（６・ｎ）本（ｎはデジタル映像信号のビット数）とす
る。
【００２４】本実施例の場合、データ信号線１本あたり
に負荷としてつながるクロス容量の最大値は第１の実施
例の２倍、すべてのデータ信号線のクロス容量の合計は
第１の実施例の約２倍となる。しかしながら、本実施例
では回路ブロックの数が第１の実施例に比べて半減す
る。回路ブロックの数が１／２になると、液晶パネルと
外部回路とのインターフェースが簡素化するというメリ
ットがある。
に負荷としてつながるクロス容量の最大値は第１の実施
例の２倍、すべてのデータ信号線のクロス容量の合計は
第１の実施例の約２倍となる。しかしながら、本実施例
では回路ブロックの数が第１の実施例に比べて半減す
る。回路ブロックの数が１／２になると、液晶パネルと
外部回路とのインターフェースが簡素化するというメリ
ットがある。
【００２５】図８に、液晶パネルと外部回路とのインタ
ーフェースを説明するための図を示す。図８において、
７１は液晶パネル、７２は信号側駆動回路の回路ブロッ
ク、７３はフレキ、７４はフレキ７３を統合するための
バスフレキ、７５は外部回路を実装したプリント基板で
ある。フレキ７３は回路ブロック７２ごとに接続されて
いる。したがって、回路ブロックの数が半減すれば、フ
レキの個数が半減しインターフェースを簡略化できる。
ーフェースを説明するための図を示す。図８において、
７１は液晶パネル、７２は信号側駆動回路の回路ブロッ
ク、７３はフレキ、７４はフレキ７３を統合するための
バスフレキ、７５は外部回路を実装したプリント基板で
ある。フレキ７３は回路ブロック７２ごとに接続されて
いる。したがって、回路ブロックの数が半減すれば、フ
レキの個数が半減しインターフェースを簡略化できる。
【００２６】低温ポリシリコンでは、単結晶シリコンに
比べて配線ルールが数μｍと大きく、データ信号線間の
クロス容量が非常に大きい。また、データ信号が多ビッ
トデジタル信号である場合には、データ信号線数が増大
する。さらに、低温ポリシリコンではデータ信号の周波
数を下げるためにデータ信号を分割するので、データ信
号線が倍増する。以上より、低温ポリシリコンではデー
タ信号線の駆動電力が非常に大きくなる。したがって、
本発明は、低温ポリシリコン内蔵ソースドライバにおい
て、データ信号線の駆動電力を低減するのに非常に有効
である。
比べて配線ルールが数μｍと大きく、データ信号線間の
クロス容量が非常に大きい。また、データ信号が多ビッ
トデジタル信号である場合には、データ信号線数が増大
する。さらに、低温ポリシリコンではデータ信号の周波
数を下げるためにデータ信号を分割するので、データ信
号線が倍増する。以上より、低温ポリシリコンではデー
タ信号線の駆動電力が非常に大きくなる。したがって、
本発明は、低温ポリシリコン内蔵ソースドライバにおい
て、データ信号線の駆動電力を低減するのに非常に有効
である。
【００２７】
【発明の効果】以上のように第１および第２の発明によ
れば、データ信号線が増大しても、データ信号の波形な
まりとデータ信号線の駆動電力を低減できるという効果
がある。
れば、データ信号線が増大しても、データ信号の波形な
まりとデータ信号線の駆動電力を低減できるという効果
がある。
【００２８】また第１の発明によれば、各回路ブロック
に配置するデータ信号線数が最小であるため、額縁を低
減できるという効果がある。
に配置するデータ信号線数が最小であるため、額縁を低
減できるという効果がある。
【００２９】また第２の発明によれば、第１の発明より
電力、額縁が大きくなるが、外部回路とのインターフェ
ースを簡略化できるという効果がある。
電力、額縁が大きくなるが、外部回路とのインターフェ
ースを簡略化できるという効果がある。
【００３０】特に、単結晶シリコンに比べて配線ルール
が大きく、駆動電圧が大きく、データ分割によりデータ
信号線数が増大する低温ポリシリコン内蔵ソースドライ
バに対して本発明を適用することにより、低電力化およ
び狭額縁化の面で顕著な効果がある。
が大きく、駆動電圧が大きく、データ分割によりデータ
信号線数が増大する低温ポリシリコン内蔵ソースドライ
バに対して本発明を適用することにより、低電力化およ
び狭額縁化の面で顕著な効果がある。
【図１】本発明の第１の実施例における液晶表示装置の
駆動回路を示す図
駆動回路を示す図
【図２】本発明の第２の実施例における液晶表示装置の
駆動回路を示す図
駆動回路を示す図
【図３】従来のアモルファスシリコン液晶パネルの全体
構成図
構成図
【図４】従来の単結晶シリコンソースドライバＩＣの構
成図
成図
【図５】従来の低温ポリシリコン内蔵ソースドライバの
構成図
構成図
【図６】データ信号配線容量を示す概要図
【図７】データ信号配線容量を示す概要図
【図８】液晶パネルと外部回路のインターフェースを示
す概要図
す概要図
０１ 信号側駆動回路（ソースドライバ） ０２ シフトレジスタ ０３，０４ ラッチ ０５ Ｄ／Ａコンバータ ０６ デジタル映像信号 ０７ データ信号線 １１ 信号側駆動回路（ソースドライバ） １２ シフトレジスタ １３，１４ ラッチ １５ Ｄ／Ａコンバータ １６ デジタル映像信号 １７ データ信号線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０２Ｆ 1/136 ５００ Ｆターム(参考） 2H092 GA59 KA04 NA21 NA26 PA06 2H093 NC11 NC12 NC22 NC24 NC26 ND32 ND36 ND39 ND49 5C006 BB16 BC02 BC20 BC23 FA41 5C080 AA10 BB05 DD23 DD26 FF11 JJ02 5C094 AA12 AA22 BA03 BA43 CA19 DA04 DA09 EA04 EA05 FB12 FB14
Claims (6)
- 【請求項１】 パネル内部に液晶駆動回路が画素トラン
ジスタとともに一体形成され、前記液晶駆動回路が前記
画素トランジスタに接続する信号側駆動回路と走査側駆
動回路により構成される液晶表示装置において、前記信
号側駆動回路が入力される映像信号のデータ分割数（２
以上の整数）に等しい数の回路ブロックに分割され、前
記回路ブロックの各々における前記映像信号の分割数が
１となるようにデータ信号線が配置されていることを特
徴とする液晶表示装置の内蔵駆動回路。 - 【請求項２】 前記映像信号がｎビットのデジタル信号
であり、前記回路ブロックの各々における前記データ信
号線の数が（３・ｎ）本となることを特徴とする請求項
１記載の液晶表示装置の内蔵駆動回路。 - 【請求項３】 前記液晶駆動回路が低温ポリシリコン薄
膜トランジスタにより形成されることを特徴とする請求
項１記載の液晶表示装置の内蔵駆動回路。 - 【請求項４】 パネル内部に液晶駆動回路が画素トラン
ジスタとともに一体形成され、前記液晶駆動回路が前記
画素トランジスタに接続する信号側駆動回路と走査側駆
動回路により構成される液晶表示装置において、前記信
号側駆動回路が入力される映像信号のデータ分割数（２
以上の整数）の１／２に等しい数の回路ブロックに分割
され、前記回路ブロックの各々における前記映像信号の
分割数が２となるようにデータ信号線が配置されている
ことを特徴とする液晶表示装置の内蔵駆動回路。 - 【請求項５】 前記映像信号がｎビットのデジタル信号
であり、前記回路ブロックの各々における前記データ信
号線の数が（３・ｎ・２）本となることを特徴とする請
求項４記載の液晶表示装置の内蔵駆動回路。 - 【請求項６】 前記液晶駆動回路が低温ポリシリコン薄
膜トランジスタにより形成されることを特徴とする請求
項４記載の液晶表示装置の内蔵駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10787999A JP2000298260A (ja) | 1999-04-15 | 1999-04-15 | 液晶表示装置の内蔵駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10787999A JP2000298260A (ja) | 1999-04-15 | 1999-04-15 | 液晶表示装置の内蔵駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000298260A true JP2000298260A (ja) | 2000-10-24 |
Family
ID=14470412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10787999A Pending JP2000298260A (ja) | 1999-04-15 | 1999-04-15 | 液晶表示装置の内蔵駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000298260A (ja) |
-
1999
- 1999-04-15 JP JP10787999A patent/JP2000298260A/ja active Pending
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