JP4413795B2 - シフトレジスタ及びこれを用いた平面表示装置 - Google Patents

Description

本発明は、クロック信号に同期して動作するシフトレジスタ及びこのシフトレジスタを用いた平面表示装置に関する。

液晶表示装置に代表される平面表示装置は、薄型、軽量かつ低消費電力であることから、各種機器の表示装置として用いられている。中でも、画素毎にトランジスタを配置したアクティブマトリクス型液晶表示装置は、ノート型パソコンや携帯型情報端末の表示装置として普及しつつある。近年、従来の液晶表示装置に用いられていたアモルファスシリコンを材料とするトランジスタに比べて、電子移動度が高いポリシリコンによる薄膜トランジスタを比較的低温のプロセスで形成する技術が確立され、液晶表示装置に用いるトランジスタの小型化が可能となった。これにより、複数の走査線と複数の信号線が交差する部分に薄膜トランジスタを配置した画素部と、各薄膜トランジスタを各走査線、信号線を介して駆動させる駆動回路とを同一の製造プロセスによって電極基板上に一体的に形成することができるようになった。

平面表示装置の駆動回路には、複数の走査線にパルスを出力する走査線駆動回路と、複数の信号線にパルスを出力する信号線駆動回路とがあり、各駆動回路は電気的に縦列に接続された複数のシフトレジスタをそれぞれ備える。各シフトレジスタは、例えば特許文献１に示すように、入力回路、出力回路、リセット回路を有し、入力回路へ入力されたパルスの位相をシフトさせて出力回路から出力する。またシフトレジスタは、製造工程を短縮し低コスト化を実現するために、ｐＭＯＳ又はｎＭＯＳのいずれか一方のトランジスタのみを用いて構成される場合がある。
特開２００３−３４６４９２号公報

しかしながら、近年、プロセス技術の進歩によるトランジスタの小型化が進む一方で、トランジスタのオフ時に流れるオフリーク電流が問題となっている。上述のような従来のシフトレジスタにおいては、特定のトランジスタのノードをフローティング状態にして動作させるが、このような場合、トランジスタに過大なオフリーク電流が流れると、ノードの電位が上昇し次段に接続されたトランジスタのオン・オフを正常に制御できなくなる。

本発明は、上記に鑑みてなされたものであり、その目的とするところは、シフトレジスタにおいて、フローティング状態のノードを有するトランジスタに流れる過大なオフリーク電流に起因した回路の誤動作を防止することにある。

本発明の別の目的は、上記シフトレジスタを用いた平面表示装置を提供することにある。

第１の本発明に係るシフトレジスタは、第１クロック端子と出力端子との間の導電パスを持つ第１トランジスタと、出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、第１トランジスタの制御電極と第２電圧電極との間の導電パスおよび入力端子への導電パスをもつ第３トランジスタと、第１電圧電極と第２トランジスタの制御電極との間の導電パスおよび入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と第２トランジスタの制御電極との間の導電パスを持つ第５トランジスタと、出力端子と第１トランジスタの制御電極との間の導電パスおよび第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、を有することを特徴とする。

尚、本発明において“導電パスを有する”とは、２つの要素が物理的に接続されているか否かに関わらず、２つの要素が電気的に接続される状態を表すものとする。

本発明にあっては、第６トランジスタが出力端子と第１トランジスタの制御電極との間の導電パスを備えたことで、シフトレジスタの動作時において、第６トランジスタのオフ状態における制御電極以外の２端子間の電位差が低減し、第６トランジスタからフローティングノードとなる第１トランジスタの制御電極への導電パスへ流れる過大なオフリーク電流を抑制することができる。

第２の本発明に係る平面表示装置は、第１クロック端子と出力端子との間の導電パスを持つ第１トランジスタと、出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、第１トランジスタの制御電極と第２電圧電極との間の導電パスおよび入力端子への導電パスをもつ第３トランジスタと、第１電圧電極と第２トランジスタの制御電極との間の導電パスおよび入力端子への導電パスをもつ第４トランジスタとを有する入力回路と、第２クロック端子と第２トランジスタの制御電極との間の導電パスを持つ第５トランジスタと、出力端子と第１トランジスタの制御電極との間の導電パスおよび第２トランジスタの制御電極への導電パスをもつ第６トランジスタとを有するリセット回路と、を備える複数のシフトレジスタが縦列に接続された駆動回路を有する第１電極基板と、第１電極基板に対向して配置された第２電極基板と、第１電極基板と第２電極基板との間に保持された表示層と、を有することを特徴とする。

本発明にあっては、第１の本発明に係るシフトレジスタが複数、縦列に接続された駆動回路を備えたことで、駆動回路は走査線又は信号線に対してパルスを安定して供給することが可能となる。

第３の本発明に係るシフトレジスタは、第１クロック端子と出力端子との間の導電パスを持つ第１トランジスタと、出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタと、出力端子と第１トランジスタの制御電極との間の導電パスおよび第２トランジスタの制御電極への導電パスをもつ第６トランジスタと、を有することを特徴とする。

本発明にあっては、第６トランジスタが出力端子と第１トランジスタの制御電極との間の導電パスを備えたことで、シフトレジスタの動作時において、第６トランジスタのオフ状態における制御電極以外の２端子間の電位差が低減し、第６トランジスタからフローティングノードとなる第１トランジスタの制御電極への導電パスへ流れる過大なオフリーク電流を抑制することができる。

本発明のシフトレジスタによれば、フローティング状態のノードを有するトランジスタに流れる過大なオフリーク電流に起因した回路の誤動作を防止することができる。

本発明の別の効果は、上記シフトレジスタを用いた平面表示装置を提供することができる。

以下、本発明の実施の形態について図面を用いて説明する。

図１の回路図に示すように、本実施の形態における平面表示装置は、第１電極基板１０上に設けられた画素部１１に複数本の走査線Ｇ１、Ｇ２、〜Ｇｎ（総称してＧとする）と複数本の信号線Ｓ１、Ｓ２、〜Ｓｍ（総称してＳとする）が互いに交差するように配線され、これら各走査線Ｇと各信号線Ｓとの各交差部には画素トランジスタ１２および画素電極１３が配置される。画素トランジスタ１２には、例えばポリシリコン薄膜トランジスタが用いられる。各画素トランジスタ１２のゲートは走査線Ｇに接続され、ソースは信号線Ｓに接続され、ドレインは画素電極１３及び図示しない補助容量に接続される。画素トランジスタ１２の駆動回路として走査線駆動回路２１および信号線駆動回路３１が第１電極基板１０上に設けられる。これら画素部１１と走査線駆動回路２１と信号線駆動回路３１は、第１電極基板１０上に同一の製造プロセスにより一体的に形成される。

走査線駆動回路２１は、垂直シフトレジスタ２２で構成される。垂直シフトレジスタ２２は、垂直クロック信号（ＣＫＶ）に同期した垂直スタート信号（ＳＴＶ）の位相を走査線Ｇ１〜Ｇｎに対して１段づつシフトさせた信号を垂直走査パルスとして出力する。垂直走査パルスの出力は対応する走査線Ｇに供給される。

信号線駆動回路３１は、水平シフトレジスタ３２と映像信号バス３３と各信号線Ｓに設けられた複数のアナログスイッチ３４で構成される。水平シフトレジスタ３２は、水平クロック信号（ＣＫＨ）に同期した水平スタート信号（ＳＴＨ）の位相を信号線Ｓ１〜Ｓｍに対して１段づつシフトさせた信号を水平走査パルスとして各アナログスイッチ３４に出力する。アナログスイッチ３４は、水平走査パルスに従って映像信号バス３３に供給されてきた映像信号（ＤＡＴＡ）をサンプリングして信号線Ｓに出力する。

更に、図２の平面表示装置の断面図に示すように、図１の画素部１１において、各画素トランジスタ１２のドレインに接続された画素電極１３に対して電気的に相対する対向電極１４は、第１電極基板１０に対向して配置された第２電極基板１６の表面に形成される。第１電極基板１０と第２電極基板１６との間には表示層１５が保持されており、両電極基板の周囲はシール材１７により封止される。ここで表示層１５は、例えば液晶表示装置では液晶層である。

次に、図３の回路ブロック図を用いて、本平面表示装置において走査線駆動回路２１の垂直シフトレジスタ２２及び信号線駆動回路３１の水平シフトレジスタ３２に使用されるシフトレジスタの構成について説明する。ここでシフトレジスタは、例えば３位相シフトレジスタを用いる。

同図に示すように３位相シフトレジスタは、電気的に縦列に接続された複数のシフトレジスタＳＲ１，ＳＲ２，〜ＳＲｎ（総称してＳＲとする）と、各シフトレジスタＳＲにクロック信号Ｃ１、Ｃ２、Ｃ３（図１ではＣＫＶ又はＣＫＨに相当する）のうちのいずれか２つのクロック信号を入力するクロック線３６と、出力信号を出力する出力線３７で構成される。シフトレジスタＳＲ１、ＳＲ２、〜ＳＲｎは、それぞれ第１ステージ、第２ステージ、〜第ｎステージに対応する。

このような構成により、シフトレジスタＳＲ１にスタート信号ＳＴＰ（図１ではＳＴＶ又はＳＴＨに相当する）が入力信号として入力され、第２〜第ｎステージの各シフトレジスタＳＲには前段のシフトレジスタからの出力信号が入力信号として入力される。各シフトレジスタＳＲは、この入力信号の位相を２つのクロック信号に同期してシフトさせた出力信号を順次出力する。

このようにして、垂直シフトレジスタ２２は、各シフトレジスタＳＲからの出力信号を垂直走査パルスとして各走査線Ｇに出力する。一方、水平シフトレジスタ３２は、各シフトレジスタＳＲからの出力信号を水平走査パルスとして各アナログスイッチ３４に出力する。

［比較例］
次に、本実施の形態に係る３位相シフトレジスタを構成するシフトレジスタの動作を説明する前に、比較例として従来のシフトレジスタの回路図とタイミングチャートを用いてシフトレジスタの構成と動作について説明し、実動作において、従来のシフトレジスタ（以下、比較例のシフトレジスタとする）が抱えるトランジスタのオフリーク電流に関する問題点について具体的に説明する。

図７は３位相シフトレジスタを構成する比較例のシフトレジスタＳＲ１の回路図であり、同図に示すように、シフトレジスタＳＲ１は、６個のトランジスタを用いて出力回路と、入力回路と、リセット回路とで構成される。ここではトランジスタは一例として全てｐＭＯＳトランジスタを用いる。尚、他のシフトレジスタＳＲ２〜ＳＲｎの構成はシフトレジスタＳＲ１と同一であるのでここでは説明を省略する。

出力回路は、第１クロック端子４１と出力端子４４との間の導電パスをもつ第１トランジスタＴ１と、出力端子４４と第１電圧電極４６との間の導電パスをもつ第２トランジスタＴ２により構成される。具体的には、第１トランジスタＴ１のドレインが第１クロック端子４１に電気的に接続され、ソースが出力端子４４に電気的に接続される。第２トランジスタＴ２のソースは第１電圧電極４６に、ドレインは出力端子４４にそれぞれ電気的に接続される。そして、第１クロック端子４１には第１クロック信号Ｃ１が入力され、第１電圧電極４６にはハイレベルの電源電圧ＶＤＤが供給される。尚、“導電パスを有する”とは、２つの要素が物理的に接続されているか否かに関わらず、２つの要素が電気的に接続されることをいうものとする。

出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときには、第１クロック信号Ｃ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときには、電源電圧ＶＤＤを出力端子４４へ出力する。

入力回路は、第１トランジスタＴ１の制御電極と第２電圧電極４７との間の導電パスおよび入力端子４３への導電パスをもつ第３トランジスタＴ３と、第１電圧電極４６と第２トランジスタＴ２の制御電極との間の導電パスおよび入力端子４３への導電パスをもつ第４トランジスタＴ４とを有する構成である。

具体的には、第３トランジスタＴ３のドレインが第２電圧電極４７に電気的に接続され、ゲートが入力端子４３に電気的に接続され、ソースが第１トランジスタＴ１の制御電極に電気的に接続される。第２電圧電極４７にはローレベルの電源電圧ＶＳＳが供給される。また、第４トランジスタＴ４のソースが第１電圧電極４６に電気的に接続され、ドレインが第２トランジスタの制御電極に電気的に接続され、ゲートが入力端子４３に電気的に接続される。

入力回路は、入力端子４３を通じて入力信号ＩＮを受ける。ここでは、第１トランジスタＴ１の制御電極への導電パスのことをノードｎ１、第２トランジスタＴ２の制御電極への導電パスのことをノードｎ２と表す。

リセット回路は、第２クロック端子４２と第２トランジスタＴ２の制御電極との間の導電パスをもつ第５トランジスタＴ５と、第１電圧電極４６と第１トランジスタＴ１の制御電極との間の導電パスおよび第２トランジスタＴ２の制御電極への導電パスをもつ第６トランジスタＴ６とを有する構成である。

具体的には、第５トランジスタＴ５のドレイン及びゲートが第２クロック端子４２に電気的に接続され、ソースが第２トランジスタＴ２の制御電極に電気的に接続される。また、第６トランジスタＴ６のドレインが第１トランジスタＴ１の制御電極に電気的に接続され、ゲートが第２トランジスタＴ２の制御電極に電気的に接続され、ソースが第１電圧電極４６に電気的に接続される。第２クロック端子４２には第２クロック信号Ｃ３が入力される。

リセット回路は、第１トランジスタＴ１又は第２トランジスタＴ２のいずれか一方をオンし、他方をオフする。

次に、図８のタイミングチャートを用いて比較例のシフトレジスタＳＲ１の動作を説明する。同図は、図７のシフトレジスタＳＲ１における入力信号ＩＮ、クロック信号Ｃ１〜Ｃ３、ノードｎ１〜ｎ２、出力信号ＯＵＴの関係を示すタイミングチャートである。出力信号ＯＵＴは、入力信号ＩＮの位相をシフトさせたものである。尚、他のシフトレジスタＳＲ２〜ＳＲｎの動作はシフトレジスタＳＲ１の動作と同一であるのでここでは説明を省略する。

時刻ｔ１において、ローレベルの入力信号ＩＮが入力端子４３に入力されると、第３トランジスタＴ３及び第４トランジスタＴ４がオンする。第２クロック信号Ｃ３はハイレベルなので、第５トランジスタＴ５はオフ状態にある。このとき、ノードｎ２は、第４トランジスタＴ４から電源電圧ＶＤＤが供給されてハイレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６がオフする。ノードｎ１は、第３トランジスタＴ３から電源電圧ＶＳＳが供給されてローレベルになるが、ノードｎ１がローレベルになるにしたがって、第３トランジスタＴ３はオフになり、最終的にノードｎ１はフローティング状態でかつローレベルとなり、第１トランジスタＴ１がオンする。この結果、出力端子４４には、第１トランジスタＴ１からハイレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはハイレベルを維持する。

時刻ｔ２において、入力信号ＩＮの電位がローレベルからハイレベルになると、第３トランジスタＴ３および第４トランジスタＴ４がオフする。第４トランジスタＴ４がオフすることによってノードｎ２はフローティング状態となるが、第５トランジスタＴ５がオフのため、ノードｎ２はハイレベルの電位を維持する。ノードｎ２の電位がハイレベルを維持することで、第６トランジスタＴ６はオフ状態を維持する。

時刻ｔ２において、入力信号ＩＮの電位がローレベルからハイレベルになると同時に、第１クロック信号Ｃ１の電位がハイレベルからローレベルに反転する。ノードｎ１は第３トランジスタＴ３および第６トランジスタＴ６がオフであるので、フローティング状態となり、ローレベルよりもさらに低い電位（以下ＬＬレベルとする）になる。これは、第１トランジスタＴ１のゲート・ソース間あるいはゲート・ドレイン間に寄生容量があるため、ゲートすなわちノードｎ１がフローティング状態であると、第１トランジスタＴ１のドレイン・ソース間の電位変動に伴ってノードｎ１の電位が変動するためである。このように、接続先のトランジスタにおける電位変動の影響を受けてフローティング状態にあるノードの電位が変動する現象のことをブートストラップといい、このときのノードのことをブートストラップノードという。また、図８の（１）で示すように、このときオフ状態である第６トランジスタＴ６のソース〜ドレイン間にはハイレベル〜ＬＬレベルの電圧が印加される。

この結果、出力端子４４には、第１トランジスタＴ１からローレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはローレベルなる。この期間において、ノードｎ１はＬＬレベル、ノードｎ２はハイレベルでそれぞれフローティング状態である。

時刻ｔ３において、第１クロック信号Ｃ１がハイレベル、第２クロック信号Ｃ３の電位がローレベルになると、第５トランジスタＴ５がオンする。このとき、第４トランジスタＴ４はオフ状態にあるので、ノードｎ２はローレベルになる。この結果、第２トランジスタＴ２及び第６トランジスタＴ６がオンし、ノードｎ１はハイレベルとなり、第１トランジスタＴ１はオフになる。出力端子４４には第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給され、出力信号ＯＵＴの電位はハイレベルになる。

時刻ｔ３以降は、入力信号ＩＮはハイレベルに固定されるので、ノードｎ１はハイレベルに、またノードｎ２はローレベルにそれぞれ固定され、第１トランジスタＴ１はオフ、第２トランジスタＴ２はオン状態を維持し、出力信号ＯＵＴはハイレベルを維持する。

このようにしてシフトレジスタＳＲ１は入力端子４３から入力された入力信号ＩＮの位相を２つのクロック信号Ｃ１、Ｃ３に同期してシフトさせた出力信号ＯＵＴを出力端子４４出力する。

次に、比較例のシフトレジスタが抱えるトランジスタのオフリーク電流に関する問題点について具体的に説明する。

図８のタイミングチャートで示したように、時刻ｔ２〜ｔ３の期間において、フローティング状態であるノードｎ１の電位はブートストラップによりＬＬレベルとなるので、このときオフ状態である第６トランジスタＴ６のソース〜ドレイン間に印加される電圧はハイレベル〜ＬＬレベルと大きくなる（図８の（１）で示した電圧）。

図９は比較例のシフトレジスタの実動作におけるタイミングチャートであるが、同図に示すように、時刻ｔ２〜ｔ３の期間において、第６トランジスタＴ６からフローティング状態にあるブートストラップノードｎ１へ流れるオフリーク電流は、第６トランジスタＴ６のソース〜ドレイン間の電圧に比例して大きくなる。これにより、ノードｎ１の電位が上昇してしまい最終的にはハイレベルまで達することになる。このような状態になると、第１トランジスタがオンしないばかりか、ブートストラップが正常に機能しなくなるために、出力信号ＯＵＴは完全なローレベルにならない。その結果、次段への入力が正常に行われなくなり、シフトレジスタが誤動作するという問題が生じる。

［実施例］
本実施の形態のシフトレジスタ（以下、本シフトレジスタとする）は、上記比較例で説明した実動作における従来のシフトレジスタの問題点を解決するものである。以下、本シフトレジスタの回路図とタイミングチャートを用いて、本シフトレジスタの構成と動作について具体的に説明する。

図４は、図３で示した本実施の形態における３位相シフトレジスタを構成する本シフトレジスタＳＲ１の回路図である。同図において本シフトレジスタＳＲ１は、第１クロック端子４１と出力端子４４との間の導電パスを持つ第１トランジスタＴ１と、出力端子４４と第１電圧電極４６との間の導電パスをもつ第２トランジスタＴ２とを有する出力回路と、第１トランジスタＴ１の制御電極と第２電圧電極４７との間の導電パスおよび入力端子４３への導電パスをもつ第３トランジスタＴ３と、第１電圧電極４６と第２トランジスタＴ２の制御電極との間の導電パスおよび入力端子４３への導電パスをもつ第４トランジスタＴ４とを有する入力回路と、第２クロック端子４２と第２トランジスタＴ２の制御電極との間の導電パスを持つ第５トランジスタＴ５と、出力端子４４と第１トランジスタＴ１の制御電極との間の導電パスおよび第２トランジスタＴ２の制御電極への導電パスをもつ第６トランジスタＴ６とを有するリセット回路と、を有する。ここでもトランジスタは一例として全てｐＭＯＳトランジスタを用いる。尚、シフトレジスタＳＲ２〜ＳＲｎの構成は本シフトレジスタＳＲ１と同一であるのでここでも説明を省略する。

以下、本シフトレジスタＳＲ１が有する出力回路、入力回路、リセット回路の構成について具体的に説明する。

出力回路は、第１トランジスタＴ１のドレインが第１クロック端子４１に電気的に接続され、ソースが出力端子４４に電気的に接続される。第２トランジスタＴ２のソースが第１電圧電極４６に電気的に接続され、ドレインが出力端子４４に電気的に接続される。そして、第１クロック端子４１には第１クロック信号Ｃ１が入力され、第１電圧電極４６にはハイレベルの電源電圧ＶＤＤが供給される。

出力回路は、第１トランジスタＴ１がオンで第２トランジスタＴ２がオフのときには、第１クロック信号Ｃ１を出力端子４４へ出力し、第１トランジスタＴ１がオフで第２トランジスタＴ２がオンのときには、電源電圧ＶＤＤを出力端子４４へ出力する。

入力回路は、第３トランジスタＴ３のドレインが第２電圧電極４７に電気的に接続され、ゲートが入力端子４３に電気的に接続され、ソースが第１トランジスタＴ１の制御電極に電気的に接続される。第２電圧電極４７にはローレベルの電源電圧ＶＳＳが供給される。また、第４トランジスタＴ４のソースが第１電圧電極４６に電気的に接続され、ドレインが第２トランジスタの制御電極に電気的に接続され、ゲートが入力端子４３に電気的に接続される。

入力回路は、入力端子４３を通じて入力信号ＩＮを受ける。ここでは、第１トランジスタＴ１の制御電極への導電パスのことをノードｎ１、第２トランジスタＴ２の制御電極への導電パスのことをノードｎ２と表す。

リセット回路は、第５トランジスタＴ５のドレイン及びゲートが第２クロック端子４２に電気的に接続され、ソースが第２トランジスタＴ２の制御電極に電気的に接続される。また、第６トランジスタＴ６のドレインが第１トランジスタＴ１の制御電極に電気的に接続され、ゲートは第２トランジスタＴ２の制御電極に電気的に接続され、ソースは出力端子４４に電気的に接続される。そして、第２クロック端子４２には第２クロック信号Ｃ３が入力される。

リセット回路は、第１トランジスタＴ１又は第２トランジスタＴ２のいずれか一方をオンし、他方をオフする。

比較例のシフトレジスタＳＲ１に対する図４の本シフトレジスタＳＲ１における構成上の相違点は、本シフトレジスタでは、第６トランジスタＴ６のソースを第１電圧電極４６ではなく出力端子４４に電気的に接続する点である。

続いて、本シフトレジスタＳＲ１の動作について図５のタイミングチャートを用いて説明する。同図は、図４のシフトレジスタＳＲ１における入力信号ＩＮ、クロック信号Ｃ１〜Ｃ３、ノードｎ１〜ｎ２、出力信号ＯＵＴの関係を示すタイミングチャートである。出力信号ＯＵＴは、入力信号ＩＮの位相をシフトさせたものである。尚、シフトレジスタＳＲ２〜ＳＲｎの動作は本シフトレジスタＳＲ１の動作と同一であるのでここでは説明を省略する。

時刻ｔ１において、ローレベルの入力信号ＩＮが入力端子４３に入力されると、第３トランジスタＴ３及び第４トランジスタＴ４がオンする。第２クロック信号Ｃ３はハイレベルなので、第５トランジスタＴ５はオフ状態にある。このとき、ノードｎ２は、第４トランジスタＴ４から電源電圧ＶＤＤが供給されてハイレベルになり、第２トランジスタＴ２及び第６トランジスタＴ６がオフする。ノードｎ１は、第３トランジスタＴ３から電源電圧ＶＳＳが供給されてローレベルになるが、ノードｎ１がローレベルになるにしたがって、第３トランジスタＴ３はオフになり、最終的にノードｎ１はフローティング状態でかつローレベルとなり、第１トランジスタＴ１がオンする。この結果、出力端子４４には、第１トランジスタＴ１からハイレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはハイレベルを維持する。

時刻ｔ２において、入力信号ＩＮの電位がローレベルからハイレベルになると、第３トランジスタＴ３および第４トランジスタＴ４がオフする。第４トランジスタＴ４がオフすることによってノードｎ２はフローティング状態となるが、第５トランジスタＴ５がオフのため、ノードｎ２はハイレベルの電位を維持する。ノードｎ２の電位がハイレベルを維持することで、第６トランジスタＴ６はオフのままである。

時刻ｔ２において、入力信号ＩＮの電位がローレベルからハイレベルになると同時に、第１クロック信号Ｃ１の電位がハイレベルからローレベルに反転する。ノードｎ１は第３トランジスタＴ３および第６トランジスタＴ６がオフしているので、フローティング状態となり、ブートストラップの影響を受け、ローレベルよりもさらに低い電位（以下ＬＬレベルとする）になる。この結果、出力端子４４には、第１トランジスタＴ１からローレベルの第１クロック信号Ｃ１が供給されるので、出力信号ＯＵＴはローレベルなる。

時刻ｔ２〜時刻ｔ３において、出力信号ＯＵＴはローレベルであるので、出力端子４４に接続されている第６トランジスタＴ６のソース電位はローレベルになり、ノードｎ１に接続されている第６トランジスタＴ６のドレイン電位はＬＬレベルであるので、オフ状態である第６トランジスタＴ６のソース〜ドレイン間の電位差は、ローレベル〜ＬＬレベルとなる（図５の（２）で示した電圧）。一方、比較例のシフトレジスタ回路においては、第６トランジスタＴ６のソース〜ドレイン間の電位差は、ハイレベル〜ＬＬレベルであった（図５及び図８の（１）で示した電圧）。

このように、本シフトレジスタにおいて第６トランジスタＴ６のソース〜ドレイン間の電圧は比較例のシフトレジスタ回路と比べて小さくなるので、トランジスタのソース〜ドレイン間の電圧に比例して大きくなるオフリーク電流を抑制することができる。

図６は、本シフトレジスタの実動作におけるタイミングチャートである。同図の時刻ｔ２〜時刻ｔ３において、オフ状態である第６トランジスタＴ６にオフリーク電流が流れノードｎ１の電位が上昇した場合を示している。このようにたとえ第６トランジスタＴ６にオフリーク電流が流れた場合であっても、出力端子４４（出力信号ＯＵＴ）に接続された第６トランジスタＴ６のソースの電位がローレベルであるので、ノードｎ１の電位はローレベルまでしか上昇しない（図６の（３）で示した電圧）。よって、第１トランジスタＴ１がオフすることはなく、この結果、出力電圧はローレベルから第１トランジスタＴ１のしきい値電圧分だけ上昇した電圧になり、ほぼローレベルを維持することができるので、シフトレジスタは正常に動作を行うことができる。

時刻ｔ３において、第１クロック信号Ｃ１がハイレベル、第２クロック信号Ｃ３の電位がローレベルになると、第５トランジスタＴ５がオンする。このとき、第４トランジスタＴ４はオフ状態にあるので、ノードｎ２はローレベルになる。この結果、第２トランジスタＴ２及び第６トランジスタＴ６がオンし、出力端子４４（出力信号ＯＵＴ）には第２トランジスタＴ２を通じて電源電圧ＶＤＤが供給される。ノードｎ１は、第６トランジスタＴ６を通じて出力信号ＯＵＴが供給されるので、ハイレベルになり、第１トランジスタＴ１はオフになる。

時刻ｔ３以降は、入力信号ＩＮはハイレベルに固定されるので、ノードｎ１はハイレベルに、またノードｎ２はローレベルにそれぞれ固定され、第１トランジスタＴ１はオフ、第２トランジスタＴ２はオン状態を維持し、出力信号ＯＵＴはハイレベルを維持する。

したがって、本実施の形態においては、第６トランジスタが出力端子と第１トランジスタの制御電極との間の導電パスを備えたことで、シフトレジスタの動作時において、第６トランジスタＴ６のオフ状態における制御電極以外の２端子間の電位差が低減し、第６トランジスタＴ６からフローティングノードｎ１となる第１トランジスタＴ１の制御電極への導電パスへ流れ出す過大なオフリーク電流を抑制でき、第１トランジスタＴ１のオン・オフを正常に制御することができる。

また、本実施の形態における平面表示装置においては、本シフトレジスタが複数、縦列に接続された駆動回路を備えたことで、駆動回路は走査線又は信号線に対してパルスを安定して供給することが可能となる。

尚、本実施の形態においては、本シフトレジスタを走査線駆動回路の垂直シフトレジスタ及び信号線駆動回路の水平シフトレジスタ両方に実装する構成について説明したが、これに限られるものではなく、走査線駆動回路の垂直シフトレジスタ、信号線駆動回路の水平シフトレジスタのうち少なくとも一方のシフトレジスタに実装する構成であっても良い。

尚、本実施の形態においては、本シフトレジスタを３位相のクロック信号及び６個のトランジスタを使用する構成について説明したが、これに限られるものではなく、第６トランジスタが出力端子と第１トランジスタの制御電極との間の導電パスを備えるような構成のシフトレジスタであれば、本実施の形態と同様の効果を奏することができる。

例えば、第１クロック端子４１と出力端子４４との間の導電パスを持つ第１トランジスタＴ１と、出力端子４４と第１電圧電極４６との間の導電パスをもつ第２トランジスタＴ２とを有する出力回路、出力端子４４と第１トランジスタＴ１の制御電極との間の導電パスおよび第２トランジスタＴ２の制御電極への導電パスをもつ第６トランジスタＴ６を有するリセット回路とともに、インバータ機能を有し、第２クロック信号及び入力信号の入力時にノードｎ１及びｎ２をフローティング状態とすることが可能な入力回路とを組み合わせてシフトレジスタを構成してもよい。

また、本実施の形態においては、ｐＭＯＳトランジスタのみを用いて本シフトレジスタを構成したが、これに限られるものではない。ｐＭＯＳトランジスタに代えてｎＭＯＳトランジスタのみを用いて本シフトレジスタを構成してもよい。この場合には、ｐＭＯＳトランジスタを用いた場合に対して、各信号の電位を反転させて用いることで、本実施の形態と同様の効果を奏することができる。

また、本実施の形態においては、本シフトレジスタの平面表示装置への適用例として、対向配置された第１電極基板と第２電極基板の間に表示層に相当する液晶層を保持した構造の平面表示装置において、第１基板上に本シフトレジスタが複数縦列に接続された駆動回路を配置した構成について説明したが、これに限られるものではない。例えば、対向配置された第１電極基板と第２電極基板の間に表示層に相当する有機ＥＬを保持した構造の平面表示装置においても同様に、本シフトレジスタを適用することができる。

一実施の形態に係る平面表示装置の概略的な構成を示す回路図である。 上記平面表示装置の構成を示す断面図である。 上記平面表示装置における駆動回路の３位相シフトレジスタの構成を示す回路ブロック図である。 上記３位相シフトレジスタを構成する本シフトレジスタの回路図である。 本シフトレジスタのタイミングチャートである。 本シフトレジスタの実動作におけるタイミングチャートである。 比較例のシフトレジスタの回路図である。 比較例のシフトレジスタのタイミングチャートである。 比較例のシフトレジスタの実動作におけるタイミングチャートである。

符号の説明

１０…第１電極基板
１１…画素部
１２…画素トランジスタ
１３…画素電極
１４…対向電極
１５…表示層
１６…第２電極基板
１７…シール材
２１…走査線駆動回路
２２…垂直シフトレジスタ
３１…信号線駆動回路
３２…水平シフトレジスタ
３３…映像信号バス
３４…アナログスイッチ
３６…クロック線
３７…出力線
４１…第１クロック端子
４２…第２クロック端子
４３…入力端子
４４…出力端子
４６…第１電圧電極
４７…第２電圧電極
Ｇ１〜Ｇｎ…走査線
Ｓ１〜Ｓｎ…信号線
Ｔ１〜Ｔ６…トランジスタ
ＳＲ１〜ＳＲｎ…シフトレジスタ
ＶＤＤ…ハイレベルの電源電圧
ＶＳＳ…ローレベルの電源電圧

Claims (2)

1. 第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、
   前記第１トランジスタの制御電極と第２電圧電極との間の導電パスをもち且つ入力端子に電気的に接続された制御電極をもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスをもち且つ前記入力端子に電気的に接続された制御電極をもつ第４トランジスタとを有する入力回路と、
   第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記出力端子と前記第１トランジスタの制御電極との間の導電パスをもち且つ前記第２トランジスタの制御電極に電気的に接続された制御電極をもつ第６トランジスタとを有するリセット回路と、
   を有することを特徴とするシフトレジスタ。
2. 第１クロック端子と出力端子との間の導電パスをもつ第１トランジスタと、前記出力端子と第１電圧電極との間の導電パスをもつ第２トランジスタとを有する出力回路と、前記第１トランジスタの制御電極と第２電圧電極との間の導電パスをもち且つ入力端子に電気的に接続された制御電極をもつ第３トランジスタと、前記第１電圧電極と前記第２トランジスタの制御電極との間の導電パスをもち且つ前記入力端子に電気的に接続された制御電極をもつ第４トランジスタとを有する入力回路と、第２クロック端子と前記第２トランジスタの制御電極との間の導電パスをもつ第５トランジスタと、前記出力端子と前記第１トランジスタの制御電極との間の導電パスをもち且つ前記第２トランジスタの制御電極に電気的に接続された制御電極をもつ第６トランジスタとを有するリセット回路と、を備える複数のシフトレジスタが縦列に接続された駆動回路を有する第１電極基板と、
   前記第１電極基板に対向して配置された第２電極基板と、
   前記第１電極基板と前記第２電極基板との間に保持された表示層と、
   を有することを特徴とする平面表示装置。

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