JPH1064271A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1064271A
JPH1064271A JP8216502A JP21650296A JPH1064271A JP H1064271 A JPH1064271 A JP H1064271A JP 8216502 A JP8216502 A JP 8216502A JP 21650296 A JP21650296 A JP 21650296A JP H1064271 A JPH1064271 A JP H1064271A
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JP
Japan
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bit line
bll
memory cell
blu
input
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JP8216502A
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Inventor
Toru Kono
通 河野
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

(57)【要約】 【課題】 読み出しおよび書き込み時にビット線放電を
部分的に行い、消費電力を低減できるを実現する。 【解決手段】 ビット線選択用トランジスタＴm0，Ｔ
/m0 ，…，Ｔmn，Ｔ/mn を設け、アクセス時にビット線
対ＢＬｕ0 ，／ＢＬｕ0 ，…，ＢＬｕn ，／ＢＬｕ n に
接続されたメモリセルが選択された時ビット線選択用ト
ランジスタＴm0，Ｔ /m0 ，…，Ｔmn，Ｔ/mn を導通状態
に設定し、ビット線対ＢＬｕ0 ，／ＢＬｕ0，…，ＢＬ
ｕn ，／ＢＬｕn およびビット線対ＢＬｌ0 ，／ＢＬｌ
0 ，…，ＢＬｌn ，／ＢＬｌn を全選択し、ビット線対
ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn，／ＢＬｌn に接
続されたメモリセルが選択された時、ビット線選択用ト
ランジスタを非導通状態に設定し、ビット線対ＢＬ
ｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn のみ選択
するので、ビット線放電による消費電力の低減を図れ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
例えば、スタティックＲＡＭ（ＳＲＡＭ）に関するもの
である。
【０００２】
【従来の技術】半導体記憶装置、例えば、ＳＲＡＭにお
いては、読み出し動作時に、入力アドレスにより指定さ
れたメモリセルが接続されたワード線を選択し、プリチ
ャージされた全ビット線対の内、指定されたメモリセル
が接続されたビット線対の一方のビット線を放電させる
ことにより、選択されたビット線対の電位が設定さ
れ、、センスアンプなどにより選択されたメモリセルの
記憶データが読み出される。そして、書き込み動作時に
は、読み出し動作の後、入力データが選択されたメモリ
セルに書き込まれる。
【０００３】図８は従来のＳＲＡＭのメモリセルアレイ
およびその周辺回路の構成を示す回路図である。図８に
おいて、１０はメモリセルアレイ、２０はローデコーダ
およびワード線ドライバ、３０はコラムデータおよびコ
ラム線ドライバ、４０はコラムセレクタ、５０はアドレ
スバッファおよび制御信号バッファ、６０は入出力バッ
ファをそれぞれ示している。図示のように、メモリセル
アレイ１０はメモリブロック１００，１０１，…，１０
ｋにより構成されている。なお、これらのメモリブロッ
クは同様な構成を有し、図８には、メモリブロック１０
０の構成のみを示している。
【０００４】図示のように、メモリブロック１００は行
列状に配置されたメモリセルＭＣ00，…，ＭＣ0n，…，
ＭＣm0，…，ＭＣmnにより構成されている。これらのメ
モリセルにより、（ｍ＋１）行（ｎ＋１）列のメモリセ
ルアレイが形成されている。
【０００５】メモリセルＭＣ00，…，ＭＣ0n，…，ＭＣ
m0，…，ＭＣmnは同じ構造を有し、図９はその一例を示
している。図９に示すメモリセルＭＣは、例えば、二つ
のアクセストランジスタＴＲ1 ，ＴＲ2 およびフリップ
フロップを構成するｎＭＯＳトランジスタＮＴ1 ，ＮＴ
2 、ｐＭＯＳトランジスタＰＴ1 ，ＰＴ2 により構成さ
れている。
【０００６】ｎＭＯＳトランジスタＮＴ1 とｐＭＯＳト
ランジスタＰＴ1 、ｎＭＯＳトランジスタＮＴ2 とｐＭ
ＯＳトランジスタＰＴ2 とにより、それぞれインバータ
が構成され、これらのインバータの入力と出力が互いに
接続され、フリップフロップが形成されている。ｎＭＯ
ＳトランジスタＮＴ1 とｐＭＯＳトランジスタＰＴ1 と
により構成されたインバータの出力ノードＮＤ1 がアク
セストランジスタＴＲ1 を介して、図示しないビット線
ＢＬに接続され、ｎＭＯＳトランジスタＮＴ2 とｐＭＯ
ＳトランジスタＰＴ2 とにより構成されたインバータの
出力ノードＮＤ2 がアクセストランジスタＴＲ2 を介し
て、図示しない反転ビット線／ＢＬに接続されている。
さらに、アクセストランジスタＴＲ1 ，ＴＲ2 のゲート
が図示しないワード線ＷＬに接続されている。
【０００７】アクセス時に、メモリセルＭＣのアクセス
トランジスタＴＲ1 ，ＴＲ2 のゲートに接続されたワー
ド線ＷＬにハイレベルの電圧が印加され、アクセストラ
ンジスタＴＲ1 ，ＴＲ2 が導通状態に設定される。これ
により、ノードＮＤ1 がビット線ＢＬに、ノードＮＤ2
が反転ビット線／ＢＬにそれぞれ接続される。
【０００８】このため、読み出し時に、メモリセルＭＣ
におけるノードＮＤ1 ，ＮＤ2 が電位がアクセストラン
ジスタＴＲ1 ，ＴＲ2 を介して、ビット線ＢＬおよび反
転ビット線／ＢＬにより構成されたビット線対に出力さ
れ、これらのノードの電位に応じてメモリセルＭＣに記
憶されたデータがビット線対に接続された読み出しバッ
ファにより読み出される。一方、書き込み時に、ビット
線対に設定された電位がアクセストランジスタＴＲ1 ，
ＴＲ2 を介して、ノードＮＤ1 ，ＮＤ2 に出力され、書
き込みデータに応じて、メモリセルＭＣのノードＮ
Ｄ1 ，ＮＤ2 の電位が設定される。
【０００９】上述したメモリセルが行列状に配置され、
図８に示すメモリブロック１００が形成される。メモリ
ブロック１００において、同じ行に配置されたメモリセ
ルが同じワード線に接続され、同じ列に配置されたメモ
リセルが同じビット線対に配置されている。例えば、メ
モリセルＭＣ00，…，ＭＣ0nを構成したアクセストラン
ジスタのゲートがワード線ＷＬ0 に接続され、メモリセ
ルＭＣm0，…，ＭＣmnを構成したアクセストランジスタ
のゲートがワード線ＷＬm に接続されている。メモリセ
ルＭＣ00…，ＭＣm0が同じビット線対ＢＬ0 ，／ＢＬ0
に接続され、メモリセルＭＣ0n…，ＭＣmnが同じビット
線対ＢＬn ，／ＢＬn に接続されている。
【００１０】プリチャージトランジスタＴP0，Ｔ/P0 ，
…，ＴPn，Ｔ/Pn のゲートがプリチャージ信号線Ｐr に
接続され、プリチャージ信号線Ｐr はチップイネーブル
信号／ＣＥにより制御される。ワード線ＷＬ0 ，…，Ｗ
Ｌm はローデコーダおよびワード線ドライバ２０により
制御され、アクセス時に、入力したアドレスに応じて、
ローデコーダおよびワード線ドライバ２０により、選択
されたワード線にハイレベルの電圧が印加される。ビッ
ト線ＢＬ0 ，／ＢＬ0 ，…，ＢＬn ，／ＢＬn により構
成されたビット線対がコラムセレクタ４０により選択さ
れ、選択されたビット線対が読み出しバッファＳＡO ま
たは書き込みバッファＳＡI に接続される。
【００１１】なお、コラムセレクタ４０を構成する選択
トランジスタＴR0，Ｔ/R0 ，…，Ｔ Rn，Ｔ/Rn のゲート
がそれぞれコラム線ＣＬ0 ，…，ＣＬn に接続され、ア
クセス時に、入力したアドレスに応じて、コラムデータ
およびコラム線ドライバ３０により、コラム線ＣＬ0 ，
…，ＣＬn から所定のコラム線が選択され、選択された
コラム線にハイレベルの電圧、例えば、電源電圧ＶCCが
印加されるので、それに応じた選択トランジスタが導通
状態に設定される。
【００１２】以下、図１０のタイミングチャートを参照
しながら、従来のＳＲＡＭにおける読み出しおよび書き
込み時の動作について説明する。なお、ここで、入力し
たアドレス信号Ａ0 ，…，ＡM ，Ｂ0 ，…，ＢN によ
り、メモリセルＭＣ00が指定され、それに対してアクセ
スが行われると仮定する。図１０に示すように、読み出
し動作を行う前に、まず、チップイネーブル信号／ＣＥ
により、プリチャージトランジスタＴP0，Ｔ/P0 ，…，
ＴPn，Ｔ/Pn がそれぞれ導通状態に設定され、ビット線
ＢＬ0 ，／ＢＬ0 ，…，ＢＬn ，／ＢＬnにより構成さ
れたビット線対がプリチャージされ、例えば、電源電圧
ＶCCに保持される。
【００１３】そして、入力されたアドレス信号Ａ0 ，
…，ＡM ，Ｂ0 ，…，ＢN が確定した後、ローデコーダ
およびワード線ドライバ２０によりワード線ＷＬ0 が選
択され、ワード線ＷＬ0 がハイレベルに保持される。コ
ラムデータおよびコラム線ドライバ３０により、コラム
線ＣＬ0 が選択され、ハイレベルに保持される。
【００１４】これにより、メモリセルＭＣ00が選択さ
れ、メモリセルＭＣ00のノードＮＤ1の電位がビット線
ＢＬ0 に出力され、さらに導通状態に設定された選択ト
ランジスタＴR0を介して、読み出しバッファＳＡO によ
り読み出され、出力イネーブル信号／ＯＥがローレベル
に切り換えられた後、データ端子ＴD0に出力される。な
お、このとき、メモリセルＭＣ00に記憶されたデータに
応じて、ビット線ＢＬ0，／ＢＬ0 の内一つが放電さ
れ、その結果、ローレベル例えば、接地電位に保持され
る。
【００１５】書き込み動作を行う前に、チップイネーブ
ル信号／ＣＥにより、プリチャージトランジスタＴP0，
Ｔ/P0 ，…，ＴPn，Ｔ/Pn がそれぞれ導通状態に設定さ
れ、ビット線ＢＬ0 ，／ＢＬ0 ，…，ＢＬn ，／ＢＬn
により構成されたビット線対がプリチャージされ、例え
ば、電源電圧ＶCCに保持される。
【００１６】そして、入力されたアドレス信号Ａ0 ，
…，ＡM ，Ｂ0 ，…，ＢN が確定した後、ローデコーダ
およびワード線ドライバ２０によりワード線ＷＬ0 が選
択され、ワード線ＷＬ0 がハイレベルに保持される。コ
ラムデータおよびコラム線ドライバ３０により、コラム
線ＣＬ0 が選択され、ハイレベルに保持される。これに
より、メモリセルＭＣ00が選択される。
【００１７】データ端子ＴD0，ＴD1，…，ＴDkに書き込
みデータＤ0 ，Ｄ1 ，…，Ｄk が確定した後、書き込み
イネーブル信号／ＷＥが一旦ローレベルに保持され、こ
のタイミングで、例えば、データ端子ＴD0に入力された
データが書き込みバッファＳＡI を介して、さらに導通
状態にある選択トランジスタＴR0，Ｔ/R0 を介して、ビ
ット線ＢＬ0 ，／ＢＬ0 により構成されたビット線対に
出力され、選択されたメモリセルＭＣ00に入力される。
このとき、データ端子ＴD0に入力されたデータに応じ
て、ビット線ＢＬ0 ，／ＢＬ0 の内一つが放電され、ロ
ーレベル、例えば、接地電位に保持される。
【００１８】上述したように、読み出し時に、アドレス
信号により選択されたメモリセルに記憶したデータがデ
ータ端子に読み出され、書き込み時に、データ端子に入
力されたデータが選択されたメモリセルに入力され、メ
モリセルにより記憶される。
【００１９】
【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置においては、読み出しおよび書き込
み動作時に、プリチャージされた全ビット線対の内、片
方が放電するため、消費電力が大きいという問題があ
る。
【００２０】図１１は上述した従来の半導体記憶装置に
おけるアクセス時のビット線放電領域を示す概念図であ
る。図１１（ａ）は、例えば、入力されたアドレス信号
により、メモリセルＭＣ00が指定され、それに対してア
クセスが行われるときのビット線放電領域を示し、図１
１（ｂ）は、例えば、入力されたアドレス信号により、
メモリセルＭＣmnが指定され、それに対してアクセスが
行われるときのビット線放電領域を示している。
【００２１】図示のように、上述した何れの場合でも、
アクセス時にメモリセルアレイにおけるすべてのビット
線において、放電が行われるので、読み出しまたは書き
込みなどのメモリセルアクセス時に、上述したビット線
全領域の充放電によって消費電力が増加する問題があ
る。
【００２２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、読み出しおよび書き込み時にビ
ット線放電を部分的に行い、消費電力を低減できる半導
体記憶装置を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のメモリセルが行列状に配置され、
同一行に配置されたメモリセルが同一ワード線に接続さ
れ、同一列に配置されたメモリセルが同一ビット線に接
続され、アクセス前に上記ビット線が所定の電位にプリ
チャージされ、アクセス時にローデコーダにより所定の
ワード線が選択され、コラムデコーダにより所定のビッ
ト線が選択される半導体記憶装置であって、上記各ビッ
ト線をビット線方向に少なくとも二つ以上に分割し、ア
クセス時に選択されたメモリセルの配置場所に応じて分
割されたビット線を選択して、上記コラムデコーダに接
続するビット線選択手段を有する。
【００２４】また、本発明では、上記ビット線選択手段
は、上記ビット線の分割された各部分間に接続され、ア
クセス時に、選択されたメモリセルの配置場所に応じて
導通状態が制御されるトランジスタにより構成される。
【００２５】さらに、本発明では、アクセス前に、上記
分割された各ビット線部分を所定の電位にプリチャージ
するプリチャージ手段を有する。
【００２６】本発明によれば、メモリセルアレイにおけ
る各ビット線を、ビット線方向に少なくとも二つ以上に
分割され、分割された各ビット線部分が読み出しまたは
書き込みの前に、プリチャージ手段により予めプリチャ
ージされ、読み出しまたは書き込み時に入力されたアド
レスにより指定されたメモリセルの配置位置に応じて、
ビット線選択手段およびコラムデコーダにより、分割さ
れた各部分のビット線から所定のビット線が選択され、
それに接続されたメモリセルに対して読み出しまたは書
き込み動作が行われる。これにより、メモリセルに対し
てアクセスを行うとき、ビット線の放電が選択されたビ
ット線部分に限って行われ、アクセス時ビット線の放電
による消費電力を低減できる。
【００２７】
【発明の実施の形態】第１実施形態 図１は本発明に係る半導体記憶装置の第１の実施形態を
示す回路図である。図１において、１０ａはメモリセル
アレイ、２０ａはローデコーダおよびワード線ドライ
バ、３０はコラムデータおよびコラム線ドライバ、４０
はコラムセレクタ、５０はアドレスバッファおよび制御
信号バッファ、６０は入出力バッファをそれぞれ示して
いる。図示のように、メモリセルアレイ１０ａはメモリ
ブロック１００ａ，１０１ａ，…，１０ｋａにより構成
されている。なお、これらのメモリブロックは同様な構
成を有し、図１には、メモリブロック１００ａの構成の
みを示している。
【００２８】図示のように、メモリブロック１００ａは
行列状に配置されたメモリセルＭＣ 00，…，ＭＣ0n，
…，ＭＣm0，…，ＭＣmnにより構成されている。これら
のメモリセルにより、（ｍ＋１）行（ｎ＋１）列のメモ
リセルアレイが形成されている。なお、メモリセルＭＣ
00，…，ＭＣ0n，…，ＭＣm0，…，ＭＣmnは、例えば、
図９に示すＳＲＡＭのメモリセルＭＣと同じ構造を有す
る。
【００２９】図１に示すように、同じ行に配置されたメ
モリセルが同じワード線に接続されている。例えば、メ
モリセルＭＣ00，…，ＭＣ0nワード線ＷＬ0 に接続さ
れ、メモリセルＭＣm/20，…，ＭＣm/2nワード線ＷＬ
m/2 に接続され、メモリセルＭＣ m/2+10，…，ＭＣ
m/2+1nワード線ＷＬm/2+1 に接続され、メモリセルＭＣ
m0，…，ＭＣmnがワード線ＷＬm に接続されている。
【００３０】ビット線ＢＬ0 ，／ＢＬ0 ，…，ＢＬn ，
／ＢＬn がそれぞれトランジスタＴ m0，Ｔ/m0 ，…，Ｔ
mn，Ｔ/mn により、ビット線ＢＬｕ0 ，／ＢＬｕ0 ，
…，ＢＬｕn ，／ＢＬｕn ，ＢＬｌ0 ，／ＢＬｌ0 ，
…，ＢＬｌn ，／ＢＬｌn に二分割される。メモリセ
ルＭＣ00…，ＭＣm/20がビット線対ＢＬｕ0 ，／ＢＬｕ
0 に接続され、メモリセルＭＣ0n…，ＭＣm/2nがビット
線対ＢＬｕn ，／ＢＬｕn に接続されている。メモリセ
ルＭＣm/2+10…，ＭＣm0がビット線対ＢＬｌ0 ，／ＢＬ
ｌ0 に接続され、メモリセルＭＣm/2+1n…，ＭＣmnがビ
ット線対ＢＬｌn ，／ＢＬｌnに接続されている。
【００３１】トランジスタＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ
/mn のゲートがビット線選択信号線ｍＣＬに接続され、
ビット線選択信号線ｍＣＬがローデコーダおよびワード
線ドライバ２０ａのＮＡＮＤゲートＮＡmCに接続されて
いる。
【００３２】ビット線ＢＬｕ0 と電源電圧ＶCCの供給線
との間に、トランジスタＴP0が接続され、ビット線／Ｂ
Ｌｕ0 と電源電圧ＶCCの供給線との間に、トランジスタ
Ｔ/P 0 が接続されている。ビット線ＢＬｕn と電源電圧
ＶCCの供給線との間に、トランジスタＴPnが接続され、
ビット線／ＢＬｕn と電源電圧ＶCCの供給線との間に、
トランジスタＴ/Pn が接続されている。トランジスタＴ
P0，Ｔ/P0 ，…，ＴPn，Ｔ/Pn のゲートがプリチャージ
制御信号線Ｐr に接続され、プリチャージ制御信号線Ｐ
r はローデコーダおよびワード線ドライバ２０ａのイン
バータＩＮＶP1に接続されている。
【００３３】ビット線ＢＬｌ0 と電源電圧ＶCCの供給線
との間に、プリチャージトランジスタＴQ0が接続され、
ビット線／ＢＬｌ0 と電源電圧ＶCCの供給線との間に、
プリチャージトランジスタＴ/Q0 が接続されている。ビ
ット線ＢＬｌn と電源電圧Ｖ CCの供給線との間に、プリ
チャージトランジスタＴQnが接続され、ビット線／ＢＬ
ｌn と電源電圧ＶCCの供給線との間に、プリチャージト
ランジスタＴ/Qn が接続されている。プリチャージトラ
ンジスタＴQ0，Ｔ/Q0 ，…，ＴQn，Ｔ/Qn のゲートがプ
リチャージ制御信号線ｍＰr に接続され、プリチャージ
制御信号線ｍＰr はローデコーダおよびワード線ドライ
バ２０ａのインバータＩＮＶP2に接続されている。
【００３４】ローデコーダおよびワード線ドライバ２０
ａはＮＡＮＤゲートＮＡR0，…，ＮＡRm，ＮＡw0，…，
ＮＡwm，ＮＡmC、インバータＩＮＶp1，ＩＮＶp2により
構成されている。ＮＡＮＤゲートＮＡR0，…，ＮＡRmの
入力端子にアドレス信号Ａ0 ，…，ＡMおよびこれらの
アドレス信号の反転信号の内、所定の信号が入力され、
出力端子がＮＡＮＤゲートＮＡw0，…，ＮＡwmの一方の
入力端子に入力され、ＮＡＮＤゲートＮＡw0，…，ＮＡ
wmの他方の入力端子がチップイネーブル信号／ＣＥの反
転信号が入力される。ＮＡＮＤゲートＮＡw0，…，ＮＡ
wmの出力端子がそれぞれワード線ＷＬ0 ，…，ＷＬm に
接続されている。
【００３５】ＮＡＮＤゲートＮＡmCの一方の入力端子に
アドレス信号ＡM が入力され、他方の入力端子にチップ
イネーブル信号／ＣＥの反転信号が入力される。ＮＡＮ
ＤゲートＮＡmCの出力端子がビット線選択信号線ｍＣＬ
に接続されている。
【００３６】インバータＩＮＶP1の入力端子にチップイ
ネーブル信号／ＣＥの反転信号が入力され、出力端子が
プリチャージ信号線Ｐr に接続されている。インバータ
ＩＮＶP2の入力端子にチップイネーブル信号／ＣＥの反
転信号が入力され、出力端子がプリチャージ信号線ｍＰ
r に接続されている。
【００３７】コラムデコーダおよびコラム線ドライバ３
０はＮＡＮＤゲートＮＡC0，…，ＮＡCmにより構成され
ている。ＮＡＮＤゲートＮＡC0，…，ＮＡCmの入力端子
にそれぞれアドレス信号Ｂ0 ，…，ＢN およびこれらの
反転信号の内所定の信号が入力され、さらにチップイネ
ーブル信号／ＣＥの反転信号が入力される。ＮＡＮＤゲ
ートＮＡC0，…，ＮＡCmの出力端子はコラム線ＣＬ0 ，
…，ＣＬmに接続されている。
【００３８】コラムセレクタ４０は選択トランジスタＴ
R0，…，Ｔ/R0 ，ＴRN，…，Ｔ/RNにより構成されてい
る。ＴR0，…，Ｔ/R0 ，ＴRN，…，Ｔ/RN のゲートがコ
ラム線ＣＬ0 ，…，ＣＬmに接続されている。また、ト
ランジスタＴR0はビット線ＢＬｌ0 とノードＮＤS0との
間に接続れ、トランジスタＴ/R0 は反転ビット線／ＢＬ
ｌ0 とノードＮＤS1との間に接続され、トランジスタＴ
Rnはビット線ＢＬｌn とノードＮＤS0との間に接続れ、
トランジスタＴ/Rn は反転ビット線／ＢＬｌn とノード
ＮＤS1との間に接続されている。
【００３９】アドレスバッファおよび制御信号バッファ
５０はアドレス信号Ａ0 ，…，ＡM，Ｂ0 ，…，ＢN を
反転するインバータ、チップイネーブル信号／ＣＥを反
転するインバータＩＮＶCE、ＮＡＮＤゲートＮＡWE，Ｎ
ＡOEにより構成されている。
【００４０】インバータＩＮＶCEの入力端子にチップイ
ネーブル信号／ＣＥが入力され、出力端子がＮＡＮＤゲ
ートＮＡWEおよびＮＡOEの一方の入力端子に接続され、
ＮＡＮＤゲートＮＡWEの他方の入力端子に書き込みイネ
ーブル信号／ＷＥが入力され、ＮＡＮＤゲートＮＡOEの
他方の入力端子に読み出しイネーブル信号／ＯＥが入力
される。ＮＡＮＤゲートＮＡWEの出力端子が書き込みイ
ネーブル信号線ＷＥに接続され、ＮＡＮＤゲートＮＡOE
の出力端子が書き込みイネーブル信号線ＯＥに接続され
ている。
【００４１】入出力バッファ６０は入力バッファＳ
ＡI 、出力バッファＳＡO により構成されている。入力
バッファＳＡI はインバータＩＮＶS とバッファＢＵＦ
1 ，ＢＵＦ2 により構成されている。インバータＩＮＶ
S の入力端子がデータ端子ＴD0に接続され、出力端子が
バッファＢＵＦ1 の入力端子に接続され、バッファＢＵ
Ｆ1 の出力端子がノードＮＤS1に接続されている。バッ
ファＢＵＦ2 の入力端子がデータ端子ＴD0に接続され、
出力端子がノードＮＤS0に接続されている。なお、バッ
ファＢＵＦ1 ，ＢＵＦ2 のイネーブル信号端子が書き込
みイネーブル信号線ＷＥに接続されている。
【００４２】出力バッファＳＡO はバッファＢＵＦ3 に
より構成されている。バッファＢＵＦ3 の入力端子がノ
ードＮＤS0に接続され、出力端子がデータ端子ＴD0に接
続されている。なお、バッファＢＵＦ3 のイネーブル信
号端子が読み出しイネーブル信号線ＯＥに接続されてい
る。
【００４３】以下、図２に示すタイミングチャートを参
照しつつ、上述した構成を有するＳＲＡＭの動作につい
て説明する。図２は図１に示すＳＲＡＭの読み出し動作
区間Ｒ１，Ｒ２および書き込み動作区間Ｗ１，Ｗ２のタ
イミングチャートを示している。
【００４４】ここで、読み出し動作区間Ｒ１において、
アドレス信号Ａ0 ，…，ＡM ，Ｂ0，…，ＢN により、
メモリセルＭＣ00が選択され、読み出し動作区間Ｒ２に
おいて、アドレス信号により、メモリセルＭＣm/2+10が
選択されるとする。
【００４５】図示のように、読み出し動作区間Ｒ１にお
いて、チップイネーブル信号／ＣＥがローレベルに切り
換えられることにより、メモリチップが選択され、アド
レス信号Ａ0 ，…，ＡM が確定され、有効（ｖａｌｉ
ｄ）状態になる。これにより、ローデコーダおよびワー
ド線ドライバ２０ａにより、入力されたアドレス信号Ａ
0 ，…，ＡM に応じて、ワード線ＷＬ0 が選択され、ハ
イレベルに保持される。それ以外のワード線ＷＬ1 ，
…，ＷＬm がすべてローレベルに保持される。さらに、
ローデコーダおよびワード線ドライバ２０ａにより、ビ
ット線選択信号線ｍＣＬがハイレベルに保持される。
【００４６】なお、チップイネーブル信号／ＣＥがロー
レベルに切り換える前に、ハイレベルに保持されている
とき、インバータＩＮＶP1，ＩＮＶP2の出力端子からハ
イレベルの信号が出力され、即ち、プリチャージ信号線
Ｐr ，ｍＰr がハイレベルに保持されていたので、プリ
チャージトランジスタＴP0，Ｔ/P0 ，…，ＴPn，Ｔ/P n
およびプリチャージトランジスタＴQ0，Ｔ/Q0 ，…，Ｔ
Qn，Ｔ/Qn がともに導通状態に設定され、ビット線対Ｂ
Ｌｕ0 ，／ＢＬｕ0 ，…，ＢＬｕn ，／ＢＬｕ n ，ＢＬ
ｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn がプリチ
ャージされる。
【００４７】ローデコーダおよびワード線ドライバ２０
ａにより、ビット線選択信号線ｍＣＬがハイレベルに保
持され、トランジスタＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mn
が導通状態に設定される。これにより、ビット線ＢＬｕ
0 とビット線ＢＬｌ0 、反転ビット線／ＢＬｕ0と反転
ビット線／ＢＬｌ0 がそれぞれ接続され、ビット線ＢＬ
ｕn とビット線ＢＬｌn 、反転ビット線／ＢＬｕn と反
転ビット線／ＢＬｌn がそれぞれ接続される。
【００４８】これに応じて、選択されたワード線ＷＬ0
に接続されたメモリセルＭＣ00，…，ＭＣ0nの記憶デー
タに応じて、ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，…，Ｂ
Ｌｕ n ，／ＢＬｕn およびビット線対ＢＬｌ0 ，／ＢＬ
ｌ0 ，…，ＢＬｌn ，／ＢＬｌn において、各ビット線
対における片方のビット線が放電が行われる。
【００４９】入力されたアドレス信号Ｂ0 ，…，ＢN に
応じて、コラム線ＣＬ0 が選択され、ハイレベルに保持
される。それ以外のコラム線ＣＬ1 ，…，ＣＬn がすべ
てローレベルに保持されている。
【００５０】これにより、メモリセルＭＣ00が選択さ
れ、これに記憶されたデータがビット線対ＢＬｕ0 ，／
ＢＬｕ0 、および導通状態にあるトランジスタＴm0，Ｔ
/m0 ，…，Ｔmn，Ｔ/mn を介してビット線対ＢＬｌ0 ，
／ＢＬｌ0 に読み出され、ノードＮＤS0に出力される。
読み出しイネーブル信号／ＯＥがローレベルに切り換え
られた後、出力バッファＳＡO により、ノードＮＤS0の
信号、即ち、メモリセルＭＣ00から読み出されたデータ
がデータ端子ＴD0に出力される。
【００５１】また、上述した動作と同様に、メモリセル
アレイ１０ａにおける他のメモリセルアレイ１０１ａ，
…，１０ｋａにおいても、同様な読み出し動作が行わ
れ、入力されたアドレスにより指定されたメモリセルの
記憶データに応じた電位がそれぞれデータ端子ＴD1，
…，ＴDkに出力される。
【００５２】次に、読み出し動作区間Ｒ２において、入
力されたアドレス信号Ａ0 ，…，Ａ M ，Ｂ0 ，…，ＢN
により、メモリセルＭＣm/2+10が選択されるとする。こ
の場合には、読み出し動作区間Ｒ１と同様に、チップイ
ネーブル信号／ＣＥがハイレベルに保持されていたと
き、Ｐr ，ｍＰr がハイレベルに保持されていたので、
プリチャージトランジスタＴP0，Ｔ/P0 ，…，ＴPn，Ｔ
/Pn およびプリチャージトランジスタＴQ0，Ｔ/Q0 ，
…，ＴQn，Ｔ/Qn がともに導通状態に設定され、ビット
線対ＢＬｕ0 ，／ＢＬｕ0 ，…，ＢＬｕn ，／ＢＬ
ｕn ，ＢＬｌ0，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌ
n がプリチャージされる。
【００５３】そして、ローデコーダおよびワード線ドラ
イバ２０ａにおいて、入力されたアドレス信号Ａ0 ，
…，ＡM に応じて、ワード線ＷＬm/2+1 が選択され、ハ
イレベルに保持される。さらに、ローデコーダおよびワ
ード線ドライバ２０ａにより、ビット線選択信号線ｍＣ
Ｌがローレベルに保持され、トランジスタＴm0，
Ｔ/m0 ，…，Ｔmn，Ｔ /mn が非導通状態に設定される。
【００５４】これにより、選択されたワード線ＷＬ
m/2+1 に接続されたメモリセルＭＣm/2+ 10，…，ＭＣ
m/2+1n に記憶されたデータに応じて、ビット線対ＢＬ
ｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn におい
て、各ビット線対における片方のビット線が放電が行わ
れる。
【００５５】入力されたアドレス信号Ｂ0 ，…，ＢN に
応じて、コラム線ＣＬ0 が選択され、ハイレベルに保持
される。それ以外のコラム線ＣＬ1 ，…，ＣＬn がすべ
てローレベルに保持されている。
【００５６】これにより、メモリセルＭＣm/2+10が選択
され、これに記憶されたデータがビット線対ＢＬｌ0 ，
／ＢＬｌ0 に読み出され、ノードＮＤS0に出力される。
読み出しイネーブル信号／ＯＥがローレベルに切り換え
られた後、出力バッファＳＡ O により、ノードＮＤS0の
信号、即ち、メモリセルＭＣm/2+10から読み出されたデ
ータがデータ端子ＴD0に出力される。
【００５７】上述したように、アドレス信号により指定
されたメモリセルの位置により、読み出し時にビット線
が選択され、例えば、ビット線対ＢＬｕ0 ，／ＢＬｕ0
に接続されたメモリセルが指定されたとき、これらのビ
ット線対とビット線対ＢＬｌ 0 ，／ＢＬｌ0 がともに選
択され、データの読み出しが行われる。一方、ビット線
対ＢＬｌ0 ，／ＢＬｌ0 に接続されたメモリセルが指定
されたとき、ビット線対ＢＬｌ0 ，／ＢＬｌ0 のみが選
択され、データの読み出しが行われる。これにより、ビ
ット線対ＢＬｌ0 ，／ＢＬｌ0 に接続されたメモリセル
に対して読み出しを行う場合には、これらのビット線の
みが選択され、読み出し時に、選択されたビット線のみ
放電が行われ、消費電力の低減が図れる。
【００５８】また、上述した動作と同様に、メモリセル
アレイ１０ａにおける他のメモリセルアレイ１０１ａ，
…，１０ｋａにおいても、同様な読み出し動作が行わ
れ、入力されたアドレスにより指定されたメモリセルの
記憶データに応じた電位がそれぞれデータ端子ＴD1，
…，ＴDkに出力される。
【００５９】書き込み動作区間Ｗ１において、入力され
たアドレスに応じて、例えば、メモリセルＭＣ00が指定
され、それに対して書き込みが行うとする。この場合、
読み出しイネーブル信号／ＯＥがハイレベルに保持され
ている。なお、ＳＲＡＭのメモリセルに対する書き込み
の最初の動作は読み出し動作と同様で、書き込みイネー
ブル信号／ＷＥがローレベルに切り換えられた後の動作
が読み出し時と異なる。
【００６０】書き込み動作の前に、チップイネーブル信
号／ＣＥがハイレベルに保持されていたとき、読み出し
動作時と同様に、ビット線対ビット線対ＢＬｕ0 ，／Ｂ
Ｌｕ 0 ，…，ＢＬｕn ，／ＢＬｕn およびビット線対Ｂ
Ｌｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn に対し
て、プリチャージが行われる。
【００６１】ローデコーダおよびワード線ドライバ２０
ａにより、入力されたアドレス信号Ａ0 ，…，ＡM に応
じて、ワード線ＷＬ0 が選択され、ハイレベルに保持さ
れる。それ以外のワード線ＷＬ1 ，…，ＷＬm がすべて
ローレベルに保持される。また、ローデコーダおよびワ
ード線ドライバ２０ａにより、ビット線選択信号線ｍＣ
Ｌがハイレベルに保持され、トランジスタＴm0，
Ｔ/m0 ，…，Ｔmn，Ｔ/m nこれに応じて、選択されたワ
ード線ＷＬ0 に接続されたメモリセルＭＣ00，…，ＭＣ
0nの記憶データに応じて、ビット線対ＢＬｕ0 ，／ＢＬ
ｕ0 ，…，ＢＬｕ n ，／ＢＬｕn およびビット線対ＢＬ
ｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn におい
て、各ビット線対における片方のビット線が放電が行わ
れる。
【００６２】入力されたアドレス信号Ｂ0 ，…，ＢN に
応じて、コラム線ＣＬ0 が選択され、ハイレベルに保持
される。それ以外のコラム線ＣＬ1 ，…，ＣＬn がすべ
てローレベルに保持されている。
【００６３】そして、データ端子ＴD0に入力されたデー
タが確定した後、書き込みイネーブル信号／ＷＥがロー
レベルに切り換えられ、これに応じて、入力バッファＳ
ＡIにおいて、データ端子ＴD0に入力された信号がバッ
ファＢＵＦ2 を介して、ノードＮＤS0に出力され、さら
にインバータＩＮＶS を介して反転され、バッファＢＵ
Ｆ1 を介してノードＮＤS1に出力される。
【００６４】ノードＮＤS0の電位に応じて、ビット線Ｂ
Ｌｌ0 およびＢＬｕ0 の電位が設定され、ノードＮＤS1
の電位に応じて、反転ビット線／ＢＬｌ0 および／ＢＬ
ｕ0の電位が設定される。これらのビット線対の電位が
選択されたメモリセルＭＣ00に書き込まれる。
【００６５】また、上述した動作と同様に、メモリセル
アレイ１０ａにおける他のメモリセルアレイ１０１ａ，
…，１０ｋａにおいても、同様な書き込み動作が行わ
れ、データ端子ＴD1，…，ＴDkに入力されたデータがア
ドレス信号により指定されたメモリセルに書き込まれ
る。
【００６６】書き込み動作区間Ｗ２において、入力され
たアドレスに応じて、例えば、メモリセルＭＣm/2+10が
指定され、それに対して書き込みが行うとする。以下、
書き込み動作区間Ｗ１と異なる部分のみについて説明す
る。
【００６７】入力されたアドレス信号Ａ0 ，…，ＡM に
応じて、ローデコーダおよびワード線ドライバ２０ａに
より、ワード線ＷＬm/2+1 が選択され、ハイレベルに保
持される。さらに、ローデコーダおよびワード線ドライ
バ２０ａにより、ビット線選択信号線ｍＣＬがローレベ
ルに保持され、トランジスタＴm0，Ｔ/m0 ，…，Ｔmn，
Ｔ /mn が非導通状態に設定される。
【００６８】これにより、ビット線対ＢＬｕ0 ，／ＢＬ
ｕ0 ，…，ＢＬｕn ，／ＢＬｕn が選択されず、放電が
行われない。ビット線対ＢＬｌ0 ，／ＢＬｌ0 ，…，Ｂ
Ｌｌ n ，／ＢＬｌn が選択され、選択されたワード線Ｗ
Ｌm/2+1 に接続されたメモリセルＭＣm/2+10，…，ＭＣ
m/2+1n の記憶データに応じて、これらビット線対ＢＬ
ｌ0 ，／ＢＬｌ0 において、各ビット線対の片方が放電
が行われる。
【００６９】そして、データ端子ＴD0に入力されたデー
タが確定した後、書き込みイネーブル信号／ＷＥがロー
レベルに切り換えられ、入力バッファＳＡI により、デ
ータ端子ＴD0に入力されたデータに応じて、ビット線Ｂ
Ｌｌ0 および反転ビット線／ＢＬｌ0 の電位が設定さ
れ、入力データが選択されたメモリセルＭＣm/2+10に書
き込まれる。
【００７０】上述したように、アドレス信号により指定
されたメモリセルの位置により、書き込み時にビット線
が選択され、例えば、ビット線対ＢＬｕ0 ，／ＢＬｕ0
に接続されたメモリセルが指定されたとき、これらのビ
ット線対とビット線対ＢＬｌ 0 ，／ＢＬｌ0 がともに選
択され、データの読み出しが行われる。一方、ビット線
対ＢＬｌ0 ，／ＢＬｌ0 に接続されたメモリセルが指定
されたとき、ビット線対ＢＬｌ0 ，／ＢＬｌ0 のみが選
択され、データの書き込みが行われる。これにより、ビ
ット線対ＢＬｌ0 ，／ＢＬｌ0 に接続されたメモリセル
に対して書き込みを行う場合には、これらのビット線の
みが選択され、書き込み時に、選択されたビット線のみ
放電が行われ、消費電力の低減が図れる。
【００７１】また、上述した動作と同様に、メモリセル
アレイ１０ａにおける他のメモリセルアレイ１０１ａ，
…，１０ｋａにおいても、同様な書き込み動作が行わ
れ、データ端子ＴD1，…，ＴDkに入力されたデータがア
ドレス信号により指定されたメモリセルに書き込まれ
る。
【００７２】以上説明したように、本実施形態によれ
ば、ビット線選択用トランジスタＴm0，Ｔ/m0 ，…，Ｔ
mn，Ｔ/mn を設け、メモリアクセス時に、ビット線対Ｂ
Ｌｕ0，／ＢＬｕ0 ，…，ＢＬｕn ，／ＢＬｕn に接続
されたメモリセルが選択された場合、ビット線選択用ト
ランジスタＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mn を導通状態
に設定し、ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，…，ＢＬ
ｕn ，／ＢＬｕn およびビット線対ＢＬｌ0 ，／ＢＬｌ
0 ，…，ＢＬｌn ，／ＢＬｌn をすべて選択して、ビッ
ト線対ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌ
n に接続されたメモリセルが選択されたとき、ビット線
選択用トランジスタを非導通状態に設定し、ビット線対
ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn のみ
選択するので、ビット線放電により消費電力の低減を図
れる。
【００７３】第２実施形態 図３は本発明に係る半導体記憶装置の第２の実施形態を
示す回路図である。図３と本発明の第１の実施形態を示
す図１と較べると、メモリセルアレイ１０ｂおよびロー
デコーダおよびワード線ドライバ２０ｂの構成が異な
る。その他の構成部分がすべて同様である。以下、本実
施形態と図１に示す第１の実施形態との異なる部分につ
いてのみ説明する。
【００７４】図３に示すように、メモリセルアレイ１０
０ｂにおいては、ビット線選択用トランジスタＴm0，Ｔ
/m0 ，…，Ｔmn，Ｔ/mn が設けられている。ビット線選
択用トランジスタＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mn のゲ
ートがそれぞれビット線選択信号線ｍＣＬ0 ，…，ｍＣ
Ｌn に接続されている。例えば、トランジスタＴm0，Ｔ
/m0 のゲートがビット線選択信号線ｍＣＬ0 に接続さ
れ、トランジスタＴmn，Ｔ/mn のゲートがビット線選択
信号線ｍＣＬn に接続されている。
【００７５】ローデコーダおよびワード線ドライバ２０
ｂにおいて、ビット線選択信号線ｍＣＬ0 ，…，ｍＣＬ
n の信号を制御するＮＡＮＤゲートＮＡmC0 ，…，ＮＡ
mCnが設けられている。ＮＡＮＤゲートＮＡmC0 の入力
端子にアドレス信号Ｂ0 ，…，ＢN およびこれらのアド
レス信号の反転信号の内、所定の信号が入力され、さら
にアドレス信号ＡM およびチップイネーブル信号／ＣＥ
の反転信号が入力される。ＮＡＮＤゲートＮＡmCn の入
力端子にアドレス信号Ｂ0 ，…，ＢN およびこれらのア
ドレス信号の反転信号の内、所定の信号が入力され、さ
らにアドレス信号ＡM およびチップイネーブル信号／Ｃ
Ｅの反転信号が入力される。ＮＡＮＤゲートＮＡmC0 の
出力端子がビット線選択信号線ｍＣＬ0 に接続され、Ｎ
ＡＮＤゲートＮＡmCn の出力端子がビット線選択信号線
ｍＣＬn に接続されている。
【００７６】上述したように、本第２の実施形態では、
図１に示す本発明の第１の実施形態と異なって、ビット
線選択用トランジスタＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mn
がそれぞれ異なるビット線選択信号線ｍＣＬ0 ，…，ｍ
ＣＬn により制御されている。さらに、これらのビット
線選択信号線ｍＣＬ0 ，…，ｍＣＬn がコラムデコーダ
およびコラム線ドライバ３０に入力されたアドレス信号
Ｂ0 ，…，ＢN により制御されている。
【００７７】以下、図４および図５のタイミングチャー
トを参照しつつ、上述したＳＲＡＭの動作について説明
する。図４および図５は図３に示すＳＲＡＭの４つの読
み出し動作を示すタイミングチャートである。ここで、
例えば、読み出し動作区間Ｒ１では、入力されたアドレ
ス信号により、メモリセルＭＣ00が選択され、記憶デー
タが読み出され、読み出し動作区間Ｒ２においては、入
力されたアドレス信号により、メモリセルＭＣm/2nが選
択され、記憶データが読み出され、読み出し動作区間Ｒ
３では、入力されたアドレス信号により、メモリセルＭ
Ｃm/2+10が選択され、記憶データが読み出され、読み出
し動作区間Ｒ４においては、入力されたアドレス信号に
より、メモリセルＭＣmnが選択され、記憶データが読み
出されるとする。
【００７８】なお、上述した各読み出し動作区間Ｒ１，
Ｒ２，Ｒ３およびＲ４においては、前述した第１の実施
形態と同様に、データの読み出しの前に、チップイネー
ブル信号／ＣＥがハイレベルに保持されていたとき、各
ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，…，ＢＬｕn ，／Ｂ
Ｌｕn およびビット線対ＢＬｌ0 ，／ＢＬｌ0 ，…，Ｂ
Ｌｌn ，／ＢＬｌn がそれぞれプリチャージされる。こ
こで、プリチャージ動作については、詳細の説明を省略
する。
【００７９】読み出し動作区間Ｒ１においては、入力さ
れたアドレス信号Ａ0 ，…，ＡM およびＢ0 ，…，ＢN
により、メモリセルＭＣ00が指定される。ローデコーダ
およびワード線ドライバ２０ｂにおいて、入力されたア
ドレス信号Ａ0 ，…，ＡM に応じて、図４に示すよう
に、ワード線ＷＬ0 が選択され、ハイレベルに保持され
る。
【００８０】これに応じて、ワード線ＷＬ0 に接続され
たメモリセルＭＣ00，…，ＭＣ0nの記憶データに応じ
て、ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，…，ＢＬｕn ，
／ＢＬｕn において、各ビット線対の片方のビット線が
放電が行われる。
【００８１】また、ローデコーダおよびワード線ドライ
バ２０ｂにおいて、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、ビット線選択信号線ｍＣＬ0 ，…，ｍＣ
Ｌnの内、ビット線選択信号線ｍＣＬ0 のみが選択さ
れ、ハイレベルに保持され、他のビット線選択信号線ｍ
ＣＬ1 ，…，ｍＣＬn が非選択状態となる。
【００８２】これに応じて、ビット線選択用トランジス
タＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mnの内、トランジスタ
Ｔm0，Ｔ/m0 のみが導通状態に設定され、他のトランジ
スタが非導通状態に保持されるので、ビット線ＢＬｕ0
とビット線ＢＬｌ0 、反転ビット線／ＢＬｕ0 と反転ビ
ット線／ＢＬｌ0 がそれぞれ接続され、ビット線対ＢＬ
ｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn におい
て、ビット線対ＢＬｌ0，／ＢＬｌ0 の内一つのみが選
択されたメモリセルＭＣ00の記憶データに応じて、放電
が行われ、他のビット線対ＢＬｌ1 ，／ＢＬｌ1 ，…，
ＢＬｌn ，／ＢＬｌn は放電が行われない。
【００８３】また、コラムデコーダおよびコラム線ドラ
イバ３０において、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、コラム線ＣＬ0 が選択され、ハイレベル
に保持される。それ以外のコラム線ＣＬ1 ，…，ＣＬn
がすべてローレベルに保持されている。
【００８４】これに応じて、ビット線ＢＬｌ0 がノード
ＮＤS0に接続され、反転ビット線／ＢＬｌ0 がノードＮ
ＤS1に接続される。ノードＮＤS0の電位がビット線ＢＬ
ｌ0、即ち、選択されたメモリセルＭＣ00の記憶データ
に応じて設定されている。読み出しイネーブル信号／Ｏ
Ｅがローレベルに切り換えられた後、出力バッファＳＡ
O により、ノードＮＤS0の電位がデータ端子ＴD0に出力
され、即ち、選択されたメモリセルＭＣ00に記憶された
データに応じた電位がデータ端子ＴD0に出力される。
【００８５】また、上述した動作と同様に、メモリセル
アレイ１０ｂにおける他のメモリセルアレイ１０１ｂ，
…，１０ｋｂにおいても、同様な読み出し動作が行わ
れ、入力されたアドレスにより指定されたメモリセルの
記憶データに応じた電位がそれぞれデータ端子ＴD1，
…，ＴDkに出力される。
【００８６】次に、読み出し動作区間Ｒ２においては、
入力されたアドレス信号Ａ0 ，…，ＡM およびＢ0 ，
…，ＢN により、メモリセルＭＣm/2nが指定される。ロ
ーデコーダおよびワード線ドライバ２０ｂにおいて、入
力されたアドレス信号Ａ0 ，…，ＡM に応じて、図４に
示すように、ワード線ＷＬm/2 が選択され、ハイレベル
に保持される。
【００８７】これに応じて、ワード線ＷＬm/2 に接続さ
れたメモリセルＭＣm/20，…，ＭＣ m/2nの記憶データに
応じて、ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，…，ＢＬｕ
n ，／ＢＬｕn において、各ビット線対の片方のビット
線が放電が行われる。
【００８８】また、ローデコーダおよびワード線ドライ
バ２０ｂにおいて、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、ビット線選択信号線ｍＣＬ0 ，…，ｍＣ
Ｌnの内、ビット線選択信号線ｍＣＬn のみが選択さ
れ、ハイレベルに保持され、他のビット線選択信号線ｍ
ＣＬ0 ，…，ｍＣＬn-1 が非選択状態となる。
【００８９】これに応じて、ビット線選択用トランジス
タＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mnの内、トランジスタ
Ｔmn，Ｔ/mn のみが導通状態に設定され、他のトランジ
スタが非導通状態に保持されるので、ビット線ＢＬｕn
とビット線ＢＬｌn 、反転ビット線／ＢＬｕn と反転ビ
ット線／ＢＬｌn がそれぞれ接続され、ビット線対ＢＬ
ｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn におい
て、ビット線対ＢＬｌn，／ＢＬｌn の内一つのみが選
択されたメモリセルＭＣm/2nの記憶データに応じて、放
電が行われ、他のビット線対ＢＬｌ0 ，／ＢＬｌ0 ，
…，ＢＬｌn-1 ，／ＢＬｌn-1 は放電が行われない。
【００９０】また、コラムデコーダおよびコラム線ドラ
イバ３０において、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、コラム線ＣＬn が選択され、ハイレベル
に保持される。それ以外のコラム線ＣＬ0 ，…，ＣＬ
n-1 がすべてローレベルに保持されている。
【００９１】これに応じて、ビット線ＢＬｌn がノード
ＮＤS0に接続され、反転ビット線／ＢＬｌn がノードＮ
ＤS1に接続される。ノードＮＤS0の電位がビット線ＢＬ
ｌn、即ち、選択されたメモリセルＭＣm/2nの記憶デー
タに応じて設定されている。読み出しイネーブル信号／
ＯＥがローレベルに切り換えられた後、出力バッファＳ
ＡO により、ノードＮＤS0の電位がデータ端子ＴD0に出
力され、即ち、選択されたメモリセルＭＣm/2nに記憶さ
れたデータに応じた電位がデータ端子ＴD0に出力され
る。
【００９２】また、上述した動作と同様に、メモリセル
アレイ１０ｂにおける他のメモリセルアレイ１０１ｂ，
…，１０ｋｂにおいても、同様な読み出し動作が行わ
れ、入力されたアドレスにより指定されたメモリセルの
記憶データに応じた電位がそれぞれデータ端子ＴD1，
…，ＴDkに出力される。
【００９３】読み出し動作区間Ｒ３においては、入力さ
れたアドレス信号Ａ0 ，…，ＡM およびＢ0 ，…，ＢN
により、メモリセルＭＣm/2+10が指定される。ローデコ
ーダおよびワード線ドライバ２０ｂにおいて、入力され
たアドレス信号Ａ0 ，…，ＡM に応じて、図４に示すよ
うに、ワード線ＷＬm/2+1 が選択され、ハイレベルに保
持される。
【００９４】これに応じて、ワード線ＷＬm/2+1 に接続
されたメモリセルＭＣm/2+10，…，ＭＣm/2+1nの記憶デ
ータに応じて、ビット線対ＢＬｌ0 ，／ＢＬｌ0 ，…，
ＢＬｌn ，／ＢＬｌn において、各ビット線対の片方の
ビット線が放電が行われる。
【００９５】また、ローデコーダおよびワード線ドライ
バ２０ｂにおいて、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、ビット線選択信号線ｍＣＬ0 ，…，ｍＣ
Ｌnがすべてローレベルに保持される。
【００９６】これに応じて、ビット線選択用トランジス
タＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mnがすべて非導通状態
に保持されるので、ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，
…，ＢＬｕn ，／ＢＬｕn は放電が行われない。
【００９７】また、コラムデコーダおよびコラム線ドラ
イバ３０において、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、コラム線ＣＬ0 が選択され、ハイレベル
に保持される。それ以外のコラム線ＣＬ1 ，…，ＣＬn
がすべてローレベルに保持されている。
【００９８】これに応じて、ビット線ＢＬｌ0 がノード
ＮＤS0に接続され、反転ビット線／ＢＬｌ0 がノードＮ
ＤS1に接続される。ノードＮＤS0の電位がビット線ＢＬ
ｌ0、即ち、選択されたメモリセルＭＣm/2+10の記憶デ
ータに応じて設定されている。読み出しイネーブル信号
／ＯＥがローレベルに切り換えられた後、出力バッファ
ＳＡO により、ノードＮＤS0の電位がデータ端子ＴD0に
出力され、即ち、選択されたメモリセルＭＣm/2+10に記
憶されたデータに応じた電位がデータ端子ＴD0に出力さ
れる。
【００９９】また、上述した動作と同様に、メモリセル
アレイ１０ｂにおける他のメモリセルアレイ１０１ｂ，
…，１０ｋｂにおいても、同様な読み出し動作が行わ
れ、入力されたアドレスにより指定されたメモリセルの
記憶データに応じた電位がそれぞれデータ端子ＴD1，
…，ＴDkに出力される。
【０１００】次に、読み出し動作区間Ｒ４においては、
入力されたアドレス信号Ａ0 ，…，ＡM およびＢ0 ，
…，ＢN により、メモリセルＭＣmnが指定される。ロー
デコーダおよびワード線ドライバ２０ｂにおいて、入力
されたアドレス信号Ａ0 ，…，ＡM に応じて、図４に示
すように、ワード線ＷＬm が選択され、ハイレベルに保
持される。
【０１０１】これに応じて、ワード線ＷＬm に接続され
たメモリセルＭＣm0，…，ＭＣmnの記憶データに応じ
て、ビット線対ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，
／ＢＬｌn において、各ビット線対の片方のビット線が
放電が行われる。
【０１０２】また、ローデコーダおよびワード線ドライ
バ２０ｂにおいて、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、ビット線選択信号線ｍＣＬ0 ，…，ｍＣ
Ｌnがすべてローレベルに保持される。
【０１０３】これに応じて、ビット線選択用トランジス
タＴm0，Ｔ/m0 ，…，Ｔmn，Ｔ/mnがすべて非導通状態
に保持されるので、ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，
…，ＢＬｕn ，／ＢＬｕn は放電が行われない。
【０１０４】また、コラムデコーダおよびコラム線ドラ
イバ３０において、入力されたアドレス信号Ｂ0 ，…，
ＢN に応じて、コラム線ＣＬn が選択され、ハイレベル
に保持される。それ以外のコラム線ＣＬ0 ，…，ＣＬ
n-1 がすべてローレベルに保持されている。
【０１０５】これに応じて、ビット線ＢＬｌn がノード
ＮＤS0に接続され、反転ビット線／ＢＬｌn がノードＮ
ＤS1に接続される。ノードＮＤS0の電位がビット線ＢＬ
ｌn、即ち、選択されたメモリセルＭＣmnの記憶データ
に応じて設定されている。読み出しイネーブル信号／Ｏ
Ｅがローレベルに切り換えられた後、出力バッファＳＡ
O により、ノードＮＤS0の電位がデータ端子ＴD0に出力
され、即ち、選択されたメモリセルＭＣmnに記憶された
データに応じた電位がデータ端子ＴD0に出力される。
【０１０６】また、上述した動作と同様に、メモリセル
アレイ１０ｂにおける他のメモリセルアレイ１０１ｂ，
…，１０ｋｂにおいても、同様な読み出し動作が行わ
れ、入力されたアドレスにより指定されたメモリセルの
記憶データに応じた電位がそれぞれデータ端子ＴD1，
…，ＴDkに出力される。
【０１０７】以上説明したように、本実施形態によれ
ば、ビット線選択用トランジスタＴm0，Ｔ/m0 ，…，Ｔ
mn，Ｔ/mn を設け、メモリアクセス時に、ビット線対Ｂ
Ｌｕ0，／ＢＬｕ0 ，…，ＢＬｕn ，／ＢＬｕn に接続
されたメモリセルが選択された場合に、選択されたメモ
リセルに応じたビット線選択用トランジスタを導通状態
に設定し、ビット線対ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬ
ｌn ，／ＢＬｌn から一対のビット線対を選択する。ビ
ット線対ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬ
ｌn に接続されたメモリセルが選択されたとき、ビット
線選択用トランジスタを非導通状態に設定し、ビット線
対ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn の
み選択するので、ビット線放電により消費電力の低減を
図れる。
【０１０８】図６および図７は本発明の第１および第２
の実施形態におけるアクセス時にメモリセルアレイの放
電領域を示す概念図である。図６は本発明の第１の実施
形態のアクセス時のメモリセルアレイの放電領域を示
し、図７は本発明の第２の実施形態のアクセス時のメモ
リセルアレイの放電領域を示している。図６および図７
において、斜線の部分が放電が行われる領域を示してい
る。
【０１０９】図６（ａ）は、例えば、図１に示すメモリ
セルアレイ１００ａにおけるビット線対ＢＬｕ0 ，／Ｂ
Ｌｕ0 ，…，ＢＬｕn ，／ＢＬｕn に接続されたメモリ
セルに対してアクセスが行われたときの状態を示してい
る。図示のように、この場合では、メモリセルアレイ全
領域のビット線において、放電が行われる。図６（ｂ）
は、例えば、メモリセルアレイ１００ａにおけるビット
線対ＢＬｌ 0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn
に接続されたメモリセルに対してアクセスが行われると
きの状態を示している。図示のように、この場合では、
メモリセルアレイにおいて、ビット線対ＢＬｕ0 ，／Ｂ
Ｌｕ0 ，…，ＢＬｕn ，／ＢＬｕn の領域は放電が行わ
れず、ビット線対ＢＬｌ0 ，／ＢＬｌ0 ，…，ＢＬ
ｌ n ，／ＢＬｌn の領域のみは放電が行われる。
【０１１０】これにより、ビット線対ＢＬｌ0 ，／ＢＬ
ｌ0 ，…，ＢＬｌn ，／ＢＬｌn に接続されたメモリセ
ルが選択され、それに対してアクセスが行われる場合で
は、ビット線放電領域が半分に減少し、消費電力も約半
分に低減できる。
【０１１１】図７（ａ）は、例えば、図３に示すメモリ
セルアレイ１００ｂにおけるビット線対ＢＬｕ0 ，／Ｂ
Ｌｕ0 ，…，ＢＬｕn ，／ＢＬｕn に接続されたメモリ
セルに対してアクセスが行われたときの状態を示してい
る。図示のように、この場合では、ビット線対ＢＬ
ｕ0 ，／ＢＬｕ0 ，…，ＢＬｕn ，／ＢＬｕn の領域に
おいて、放電が行われる。ビット線対ＢＬｌ0 ，／ＢＬ
ｌ0 ，…，ＢＬｌn ，／ＢＬｌn の領域においては、選
択されたメモリセルに応じた一つのビット線対において
のみ、放電が行われる。図７（ｂ）は、例えば、メモリ
セルアレイ１００ｂにおけるビット線対ＢＬｌ 0 ，／Ｂ
Ｌｌ0 ，…，ＢＬｌn ，／ＢＬｌn に接続されたメモリ
セルに対してアクセスが行われるときの状態を示してい
る。図示のように、この場合では、メモリセルアレイに
おいて、ビット線対ＢＬｕ0 ，／ＢＬｕ0 ，…，ＢＬｕ
n ，／ＢＬｕn の領域は放電が行われず、ビット線対Ｂ
Ｌｌ0 ，／ＢＬｌ0 ，…，ＢＬｌ n ，／ＢＬｌn の領域
のみは放電が行われる。
【０１１２】これにより、ビット線対ＢＬｕ0 ，／ＢＬ
ｕ0 ，…，ＢＬｕn ，／ＢＬｕn またはビット線対ＢＬ
ｌ0 ，／ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn に接続さ
れたメモリセルが選択された何れの場合においても、ビ
ット線放電領域が全ビット線領域の約半分に減少し、消
費電力の低減を図れる。
【０１１３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、読み出しおよび書き込み時にビット線
放電を部分的に行い、消費電力を低減できる利点があ
る。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。
【図２】第１の実施形態のタイミングチャートである。
【図３】本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。
【図４】第２の実施形態のタイミングチャートである。
【図５】第２の実施形態のタイミングチャートである。
【図６】第１の実施形態におけるメモリセルアクセス時
のビット線放電領域を示す概念図である。
【図７】第２の実施形態におけるメモリセルアクセス時
のビット線放電領域を示す概念図である。
【図８】従来のＳＲＡＭのメモリチップの構成を示す回
路図である。
【図９】一般的なＳＲＡＭのメモリセルの一例を示す回
路図である。
【図１０】従来のＳＲＡＭのタイミングチャートであ
る。
【図１１】従来のＳＲＡＭにおけるメモリセルアクセス
時のビット線放電領域を示す概念図である。
【符号の説明】
１０ａ，１０ｂ，１００ａ，１０１ａ，…，１０ｋａ，
１００ｂ，１０１ｂ，…，１０ｋｂ…メモリセルアレ
イ、２０ａ，２０ｂ…ローデコーダおよびワード線ドラ
イバ、３０…コラムデータおよびコラム線ドライバ、４
０…コラムセレクタ、５０…アドレスバッファおよび制
御信号バッファ、６０…入出力バッファ、ＭＣ00，…，
ＭＣ0n，ＭＣm/20，…，ＭＣm/2n，…，ＭＣm/2+10，
…，ＭＣm/2+ 1n…，ＭＣm0，…，ＭＣmn…メモリセル、
ＴP0，Ｔ/P0 ，…，ＴPn，Ｔ/Pn ，Ｔ Q0，Ｔ/Q0 ，…，
ＴQn，Ｔ/Qn …プリチャージトランジスタ、Ｔm0，Ｔ
/m0 ，…，Ｔmn，Ｔ/mn …ビット線選択用トランジス
タ、ＴR0，…，Ｔ/R0 ，ＴRN，…，Ｔ/RN …ビット線選
択用トランジスタ、Ｐr ，ｍＰr …プリチャージ信号
線、ＷＬ0 ，…，ＷＬm/2 ，ＷＬm/2+1 ，…，ＷＬm …
ワード線、ＣＬ0 ，…，ＣＬn…コラム線、ＢＬｕ0 ，
／ＢＬｕ0 ，…，ＢＬｕn ，／ＢＬｕn ，ＢＬｌ0 ，／
ＢＬｌ0 ，…，ＢＬｌn ，／ＢＬｌn …ビット線、ｍＣ
Ｌ0 ，…，ｍＣＬn …ビット線選択信号線、Ａ0 ，…，
ＡM ，Ｂ0 ，…，ＢN …アドレス信号、／ＣＥ…チップ
イネーブル信号、／ＷＥ…書き込みイネーブル信号、／
ＯＥ…読み出しイネーブル信号、ＮＡR0，…，ＮＡRm，
ＮＡw0，…，ＮＡwm，ＮＡmC，ＮＡmC0，…，ＮＡmCn
…ＮＡＮＤゲート、ＩＮＶp1，ＩＮＶp2…インバータ、
ＳＡI …入力バッファ、ＳＡO …出力バッファ、ＴD0，
ＴD1，…，ＴDk…データ端子、Ｖ CC…電源電圧、ＧＮＤ
…接地電位。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが行列状に配置され、
    同一行に配置されたメモリセルが同一ワード線に接続さ
    れ、同一列に配置されたメモリセルが同一ビット線に接
    続され、アクセス前に上記ビット線が所定の電位にプリ
    チャージされ、アクセス時にローデコーダにより所定の
    ワード線が選択され、コラムデコーダにより所定のビッ
    ト線が選択される半導体記憶装置であって、 上記各ビット線をビット線方向に少なくとも二つ以上に
    分割し、アクセス時に選択されたメモリセルの配置場所
    に応じて分割されたビット線を選択して、上記コラムデ
    コーダに接続するビット線選択手段を有する半導体記憶
    装置。
  2. 【請求項２】 上記ビット線選択手段は、上記ビット線
    の分割された各部分間に接続され、アクセス時に、選択
    されたメモリセルの配置場所に応じて導通状態が制御さ
    れるスイッチング素子により構成されている請求項１記
    載の半導体記憶装置。
  3. 【請求項３】 上記スイッチング素子は、上記ローデコ
    ーダに入力されたアドレスにより導通状態が制御される
    請求項１記載の半導体記憶装置。
  4. 【請求項４】 上記スイッチング素子は、上記コラムデ
    コーダに入力されたアドレスにより導通状態が制御され
    る請求項１記載の半導体記憶装置。
  5. 【請求項５】 アクセス前に、上記分割された各ビット
    線部分を所定の電位にプリチャージするプリチャージ手
    段を有する請求項１記載の半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8254159B2 (en) 2009-06-25 2012-08-28 Samsung Electronics Co., Ltd. Method of discharging bit-lines for a non-volatile semiconductor memory device performing a read-while-write operation
JP2015084269A (ja) * 2008-04-24 2015-04-30 クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 電気的メモリ動作におけるダイナミック電力セービングのためのシステム及び方法

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