JPH10199253A

JPH10199253A - 半導体記憶装置

Info

Publication number: JPH10199253A
Application number: JP8351652A
Authority: JP
Inventors: Hideki Ito; 英樹伊東
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】センスアンプおよびデータバスの数を低減で
き、メモリチップサイズの縮小化が図れる半導体記憶装
置を実現する。【解決手段】メモリブロック１０を選択して読み出し
を行うとき、選択メモリセル１のデータに応じて、ビッ
ト線ＢＬ０，／ＢＬ０の電位を設定しセンスアンプ６０
により確定して保持する。カラムデコーダ５０によりカ
ラム信号線ＹＬ１を活性化し、選択ゲート１４と２４を
導通状態に保持し、ビット線ＢＬ０のデータを選択ゲー
ト１４を介してデータバスＤ０に出力し、ビット線／Ｂ
Ｌ０のデータをスイッチ１６、センスアンプ６０および
スイッチ２６を介して非選択メモリブロック２０のビッ
ト線／ＢＬ０に転送し、選択ゲート２４を介してデータ
バス／Ｄ０に出力するので、データバスの本数を半分に
低減でき、センスアンプの数も半減でき、メモリチップ
サイズの縮小化を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特にメモリブロック内のデータバスおよびセンスアンプ
の数を低減できるランダムアクセスメモリに関するもの
である。

【０００２】

【従来の技術】ランダムアクセスメモリ（以下、ＲＡＭ
という）において、共通のカラムデコーダのアドレスは
そのアドレスに応じて選択されるすべてのメモリブロッ
クに対して均等に信号を与えている。このため、メモリ
ブロック内に偶数本のデータバスが存在する必要があ
り、メモリブロックサイズのカラム方向の縮小化の障害
となっている。

【０００３】図５は一般的な半導体記憶装置、例えば、
ＲＡＭの構成を示すブロック図である。図示のＲＡＭは
三つのメモリブロック１０，２０，３０、ローデコーダ
およびワード線ドライバー１２，２２，３２、カラムデ
コーダ５０により構成されている。ＢＬ０，／ＢＬ０は
各メモリブロック１０，２０，３０，４０のビット線、
ＷＬ０〜ＷＬｍは各メモリブロックのワード線、ＹＬ０
〜ＹＬｎはカラムデコーダ５０からのカラム信号線、Ｄ
０，／Ｄ０はデータバスをそれぞれ示している。なお、
各メモリブロック１０，２０，３０，４０において複数
本のビット線および複数本のワード線が交差して配置さ
れ、これのビット線およびワード線の交差点にメモリセ
ルがそれぞれ配置されている。図５はシステムの構成を
示す概念図であり、これらの信号線の一部分のみを示し
ている。

【０００４】ローデコーダおよびワード線ドライバー１
２，２２，３２は、入力されたローアドレスに応じて各
メモリブロック１０，２０，３０のワード線ＷＬ０〜Ｗ
Ｌｍを選択して駆動する。以下の説明においては１２，
２２，３２を単にローデコーダという。カラムデコーダ
５０は入力されたカラムアドレスに応じてカラム信号線
ＹＬ０〜ＹＬｎを選択制御し、各メモリブロック１０，
２０，３０の選択ゲート１４，２４，３４を制御する。
なお、図５ではローデコーダ１２，２２，３２およびカ
ラムデコーダ５０にそれぞれローアドレスおよびカラム
アドレスを入力するアドレスバスが省略している。

【０００５】図示のように、各メモリブロック１０，２
０，３０にデータバスＤ０，／Ｄ０が設けられており、
読み出し時にメモリセルの記憶データがそれに接続され
ているビット線に読み出される。ビット線上の読み出し
データがそれぞれ選択ゲート１４，２４，３４を介して
データバスＤ０，／Ｄ０に出力される。なお、各ビット
線ＢＬ０，／ＢＬ０にセンスアンプが接続されており、
読み出し時、選択されたメモリセルからビット線に読み
出されたデータがセンスアンプにより増幅された後、デ
ータバスＤ０，／Ｄ０に出力される。図５においては、
センスアンプが省略されているが、図示の各選択ゲート
１４，２４，３４にセンスアンプが含まれていると考え
られる。

【０００６】メモリブロック１０，２０，３０の選択ゲ
ート１４，２４，３４はカラム信号線ＹＬ０により制御
される。ビット線ＢＬ０，／ＢＬ０はそれぞれデータバ
スＤ０，／Ｄ０に接続される。読み出し時に、ビット線
ＢＬ０，／ＢＬ０からなるビット線対が用いられ、選択
メモリセルの記憶データに応じてビット線対をなす二本
のビット線ＢＬ０，／ＢＬ０がそれぞれ反転するレベル
に設定される。例えば、メモリブロック１０においてワ
ード線ＷＬｍ−１がローデコーダ１２により選択された
とき、メモリセル１が選択メモリセルとなり、その記憶
データがビット線ＢＬ０に読み出され、これに応じてセ
ンスアンプによりビット線ＢＬ０の電位が確定され、／
ＢＬ０がその反転レベルに保持される。また、ワード線
ＷＬｍがローデコーダ１２により選択されたとき、メモ
リセル２が選択メモリセルとなり、その記憶データがビ
ット線／ＢＬ０に読み出される。センスアンプにより読
み出したデータに応じてビット線／ＢＬ０の電位が確定
され、ビット線ＢＬ０がその反転レベルに保持される。
ビット線ＢＬ０，／ＢＬ０の電位が選択ゲート１４を介
してデータバスＤ０，／Ｄ０にそれぞれ転送される。さ
らに、各メモリブロック１０，２０，３０のデータバス
Ｄ０，／Ｄ０の読み出しデータが図示しないメインデー
タバスにまとめて転送され、入出力バッファを介して外
部に出力される。

【０００７】書き込み時に、データの流れは読み出し時
と逆になっており、外部からの書き込みデータは入出力
バッファを介してメインデータバスに転送され、各メモ
リブロック１０，２０，３０のデータバスに転送され
る。カラムデコーダ５０により、所定のカラム信号線が
選択される。例えば、カラム信号線ＹＬ０が選択された
場合、ＹＬ０で制御されている選択ゲート１４，２４，
３４が開き、データバスＤ０，／Ｄ０上のデータがそれ
ぞれビット線ＢＬ０，／ＢＬ０に転送される。さらに、
ローデコーダによりワード線が選択され、それに接続さ
れているメモリセルが選択される。例えば、ローデコー
ダ１２によりワード線ＷＬｍ−１が選択されると、メモ
リセル１が選択され、ビット線ＢＬ０の書き込みデータ
がメモリセル１に書き込まれる。一方、ローデコーダ１
２によりワード線ＷＬｍが選択されると、メモリセル２
が選択され、ビット線／ＢＬ０の書き込みデータがメモ
リセル２に書き込まれる。

【０００８】

【発明が解決しようとする課題】ところで、上述した従
来の半導体記憶装置においては、各メモリブロックが共
有しているカラムデコーダは各メモリブロックを均等に
選択しており、各メモリブロック内のデータバスおよび
センスアンプが多く、メモリブロックサイズのカラム方
向の縮小化が困難になるという問題がある。

【０００９】本発明はかかる事情に鑑みてなされたもの
であり、その目的はメモリブロック内のセンスアンプお
よびデータバスの数を低減でき、メモリチップサイズの
縮小化を可能にし、かつ各センスアンプに接続されてい
る負荷となるビット線容量の増加を抑制できる半導体記
憶装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は複数のメモリセルが行列状に配列して構成
されているメモリブロックを複数有し、隣り合う二つの
メモリブロックおよびこれらのメモリブロックで共有し
ているセンスアンプにより、一組のメモリブロック対を
構成し、隣り合う二組のメモリブロック対が共通のデー
タバスを用いてデータの入出力を行い、カラムデコーダ
で活性化されるカラム信号線によりメモリブロック対を
選択する半導体記憶装置であって、隣り合う二組のメモ
リブロック対をそれぞれ上記カラム信号線の奇数信号線
と偶数信号線で選択する選択手段を有する。

【００１１】また、本発明では、データアクセス時各メ
モリブロック対を構成する二つのメモリブロックの内一
つが選択され、選択されたメモリブロックのメモリセル
に対してデータの入出力が行われ、上記各メモリブロッ
クとこれらのメモリブロックが共用しているセンスアン
プとの間に、センスアンプを選択されたメモリブロック
側に接続する切り換える手段を有する。

【００１２】さらに、本発明では、隣り合う二本のビッ
ト線によりビット線対が構成され、読み出し時に選択さ
れたメモリセルの記憶データおよびその反転データがビ
ット線対を構成する二本のビット線にそれぞれ出力さ
れ、メモリアクセス時に選択されたメモリブロックの上
記ビット線対の内一方は、当該選択メモリブロックの選
択ゲートを介してデータバスに接続され、他方は上記ス
イッチおよびセンスアンプを介して非選択メモリブロッ
クのビット線に接続され、さらに非選択メモリブロック
の選択ゲートを介して非選択メモリブロック側のデータ
バスに接続される。

【００１３】本発明によれば、複数のメモリブロックに
より構成された半導体記憶装置において、隣り合う二つ
のメモリブロックおよびこれらのメモリブロックで共有
しているセンスアンプにより一つのメモリブロック対を
構成している。各メモリブロック対はカラム信号線によ
り選択され、選択されたメモリブロック対のビット線と
データバスが選択ゲートを介して接続される。さらに、
隣り合うメモリブロック対はカラム信号線の奇数信号線
と偶数信号線によりそれぞれ選択される。各メモリブロ
ック対の間に、隣りのメモリブロック対と共用するデー
タバスが配置されおり、メモリアクセス時に、隣り合う
メモリブロック対が同時に選択されることなく、データ
バスの共有によるデータバスの衝突が回避できる。

【００１４】メモリアクセス時に、選択されたメモリブ
ロック対の内一つのメモリブロックが選択され、それに
対して読み出し或いは書き込みが行われる。読み出し時
に選択メモリセルのデータが一対のビット線に読み出し
データおよびその反転データが出力され、センスアンプ
により増幅された後、一方は選択ゲートを介してデータ
バスに出力され、他方はセンスアンプ切り換え用スイッ
チとセンスアンプを介して非選択メモリブロックのビッ
ト線に転送され、非選択メモリブロックの選択ゲートを
介してデータバスに出力される。これにより、メモリブ
ロックのデータバスの本数が半分に低減でき、かつセン
スアンプの数も半減でき、メモリチップの縮小化が可能
となる。

【００１５】

【発明の実施の形態】図１は本発明に係る半導体記憶装
置の一実施形態を示す回路図である。本実施形態の半導
体記憶装置はメモリブロック１０，２０，３０，４０、
カラムデコーダ５０、センスアンプ６０，７０により構
成されている。各メモリブロック１０，２０，３０，４
０にワード線を選択して駆動するローデコーダ１２，２
２，３２，４２が設けられている。

【００１６】メモリブロック１０，２０はセンスアンプ
６０を共有し、メモリブロック３０，４０はセンスアン
プ７０を共有する。このため、メモリブロック１０とセ
ンスアンプ６０の間にセンスアンプ選択スイッチ１６が
接続され、メモリブロック２０とセンスアンプ６０との
間にスイッチ２６が接続されている。スイッチ１６、２
６はそれぞれローデコーダ１２，２２からのスイッチイ
ネーブル信号ＳＥ，／ＳＥにより制御される。センスア
ンプ６０はローデコーダ１２，２２からのセンスアンプ
イネーブル信号ＳＡＥにより制御される。同様に、メモ
リブロック３０，４０はセンスアンプ７０を共有し、メ
モリブロック３０とセンスアンプ７０との間にスイッチ
３６が接続され、メモリブロック４０とセンスアンプ７
０をの間にスイッチ４６が接続されている。スイッチ３
６、４６はそれぞれローデコーダ３２，４２からのスイ
ッチイネーブル信号ＳＥ，／ＳＥにより制御される。セ
ンスアンプ６０はローデコーダ３２，４２からのセンス
アンプイネーブル信号ＳＡＥにより制御される。

【００１７】本実施形態の最大の特徴は、メモリブロッ
ク１０，２０およびメモリブロック３０，４０はそれぞ
れメモリブロック対を構成し、隣り合うメモリブロック
対はそれぞれ偶数番のカラム信号線ＹＬ２ｎ（ｎ＝０，
１，２…）および奇数番のカラム信号線ＹＬ２ｎ＋１に
より選択され、かつ隣り合うメモリブロック対は共通の
データバスを有することである。図１では、メモリブロ
ック１０，２０からなるメモリブロック対はカラム信号
線ＹＬ１により選択され、メモリブロック３０，４０か
らなるメモリブロック対はカラム信号線ＹＬ０により選
択される。かつ、これらのメモリブロック対は、データ
バス／Ｄ０を共有している。カラムデコーダ５０により
カラム信号線ＹＬ０が選択され活性化状態に設定されて
いるとき、メモリブロック３０，４０からなるメモリブ
ロック対が選択され、メモリブロック１０，２０からな
るメモリブロック対が非選択となる。一方、カラムデコ
ーダ５０によりカラム信号線ＹＬ１が選択され活性化状
態に設定されているとき、メモリブロック１０，２０か
らなるメモリブロック対が選択され、メモリブロック３
０，４０からなるメモリブロック対が非選択となる。隣
り合うメモリブロック対でデータバスを共有することに
より、データバスの本数を半分に低減できる。また、隣
り合うメモリブロック対をそれぞれ奇数番および偶数番
のカラム信号線により選択するので、データバスの共有
によるデータの衝突が回避できる。以下、図１を参照し
つつ、本実施形態の半導体記憶装置の構成および動作に
ついて詳細に説明し、本発明の特徴をより明白にする。

【００１８】図１は本発明を説明するための概念図であ
り、メモリの動作に関わる一部分の信号線のみを示して
おり、他の部分は省略している。また、メモリブロック
１０，２０，３０，４０はほぼ同じ構成を有しており、
以下ではメモリブロック１０を中心にその構成および動
作を説明し、他のメモリブロックは同様な構成に基づき
機能することはいうまでもない。

【００１９】図示のように、メモリブロック１０におい
て複数のワード線ＷＬ０〜ＷＬｍと複数のビット線ＢＬ
０，／ＢＬ０〜ＢＬｎ，／ＢＬｎが交差して配置されて
おり、これらのワード線とビット線との交差点にメモリ
セルが配置されている。例えば、ワード線ＷＬｍ−１と
ビット線ＢＬ０との交差点にメモリセル１が配置され、
ワード線ＷＬｍとビット線／ＢＬ０との交差点にメモリ
セル２が配置されている。なお、図１においてはメモリ
セルの具体的な構成を示しておらず、その配置場所を○
で示すのみである。本実施形態のメモリブロック１０，
２０，３０，４０は静的なＲＡＭ（ＳＲＡＭ）或いは動
的なＲＡＭ（ＤＲＡＭ）の何れかにより構成することが
できる。

【００２０】ＤＲＡＭのメモリセルによりメモリブロッ
ク１０，２０，３０，４０を構成する場合、メモリセル
アレイの一部分を図２（ａ）に示している。図示のよう
に、ＤＲＡＭの各メモリセルＭＣ０〜ＭＣ３はそれぞれ
選択用トランジスタＱ₀〜Ｑ₃と電荷蓄積用容量素子Ｃ
₀〜Ｃ₃により構成されている。各メモリセルＭＣ０〜
ＭＣ３の容量素子Ｃ₀〜Ｃ₃の蓄積電荷量によりデータ
の“０”または“１”が記憶される。メモリセルＭＣ０
はワード線ＷＬ０とビット線ＢＬ０との間に接続され、
メモリセルＭＣ１はワード線ＷＬ１とビット線ＢＬ０と
の間に接続されている。メモリセルＭＣ２はワード線Ｗ
Ｌ２とビット線／ＢＬ０との間に接続され、メモリセル
ＭＣ３はワード線ＷＬ３とビット線／ＢＬ０との間に接
続されている。

【００２１】データの読み出しはビット線ＢＬ０，／Ｂ
Ｌ０からなるビット線対を介して行われる。例えば、ロ
ーデコーダによりワード線ＷＬ０が立ち上げられ、メモ
リセルＭＣ０が選択されたとき、選択用トランジスタＱ
０が導通状態となり、容量素子Ｃ０に蓄積した電荷に応
じてビット線ＢＬ０の電位が設定される。センスアンプ
により、ビット線ＢＬ０の電位に応じてビット線対ＢＬ
０，／ＢＬ０のレベルが決定される。一方、ローデコー
ダによりワード線ＷＬ２が立ち上げられ、メモリセルＭ
Ｃ２が選択されたとき、選択用トランジスタＱ２が導通
状態となり、容量素子Ｃ２に蓄積した電荷に応じてビッ
ト線／ＢＬ０の電位が設定される。センスアンプによ
り、ビット線／ＢＬ０の電位に応じてビット線対ＢＬ
０，／ＢＬ０のレベルが決定される。そしてビット線Ｂ
Ｌ０，／ＢＬ０の電位がそれぞれデータバスＤ０，／Ｄ
０に転送され、これに応じて選択メモリセルの記憶デー
タが読み出される。

【００２２】データの書き込み時の信号の流れは上述し
た読み出し時と逆になり、データバスＤ０，／Ｄ０に印
加された書き込みデータおよびその反転データに応じて
ビット線ＢＬ０，／ＢＬ０のレベルが設定され、これに
基づき選択メモリセルの容量素子の蓄積電荷量が制御さ
れる。

【００２３】ＳＲＡＭのメモリセルによりメモリブロッ
クを構成する場合、メモリセルアレイの一部分を図２
（ｂ）に示している。ＤＲＡＭのメモリセルと異なっ
て、各メモリセルＭＣ０〜ＭＣ３はビット線ＢＬ０，／
ＢＬ０の両方に接続されている。ＳＲＡＭのメモリセル
の具体的な構成は図３に示している。図３（ａ）は六つ
のトランジスタＱ１〜Ｑ６により構成されているいわゆ
る６トランジスタＳＲＡＭメモリセルの構成を示してい
る。トランジスタＱ１〜Ｑ４によりフリップフロップ型
の記憶素子が形成され、ノードＮ１，Ｎ２の電位に応じ
てデータの“０”または“１”が記憶される。トランジ
スタＱ５，Ｑ６はアクセストランジスタであり、ゲート
が接続されているワード線の電位に応じてオン／オフ状
態が制御される。読み出し時に、例えばワード線ＷＬ０
が立ち上げられ、選択メモリセルＭＣ０のアクセストラ
ンジスタＱ５，Ｑ６が導通状態に設定され、ノードＮ
１，Ｎ２の電位に応じてビット線ＢＬ０，／ＢＬ０の電
位が設定される。センスアンプによりビット線ＢＬ０，
／ＢＬ０の電位が確定され、それに応じてデータバスＤ
０，／Ｄ０のレベルが決定される。書き込み時に、ビッ
ト線ＢＬ０，／ＢＬ０のレベルに応じてノードＮ１，Ｎ
２の電位が設定され、書き込みデータが記憶される。図
３（ａ）に示す６トランジスタＳＲＡＭメモリセルの代
わりに、図３（ｂ）に示す４トランジスタＳＲＡＭメモ
リセルを用いることもできる。図示のように、４トラン
ジスタＳＲＡＭメモリセルでは、６トランジスタメモリ
セルにおけるｐＭＯＳトランジスタＱ１，Ｑ３の代わり
に高抵抗素子Ｒ１，Ｒ３が用いられている。

【００２４】図１に示すメモリブロック１０において、
ワード線ＷＬ０〜ＷＬｍはローデコーダ１２により選択
され、選択されたワード線が活性化状態に設定される。
ビット線ＢＬ０，／ＢＬ０はスイッチ１６を介してセン
スアンプ６０に接続されている。ビット線ＢＬ０は選択
ゲート１４を介してデータバスＤ０に接続されている。
一方、ビット線ＢＬ０はスイッチ１６、センスアンプ６
０およびメモリブロック２０のスイッチ２６を介してメ
モリブロック２０のビット線ＢＬ０に接続されている。
ビット線／ＢＬ０はスイッチ１６、センスアンプ６０お
よびメモリブロック２０のスイッチ２６を介してメモリ
ブロック２０のビット線／ＢＬ０に接続されている。メ
モリブロック２０のビット線／ＢＬ０は選択ゲート２４
を介してデータバス／Ｄ０に接続されている。

【００２５】メモリブロック１０，２０はセンスアンプ
６０を共有し、スイッチ１６および２６によりメモリブ
ロック１０，２０のビット線とセンスアンプ６０の切り
換えが行われる。例えば、読み出し時メモリブロック１
０が選択されたとき、ローデコーダ１２によりスイッチ
イネーブル信号ＳＥが活性化され、スイッチ１６が導通
状態に設定される。このときローデコーダ２２により、
スイッチイネーブル信号／ＳＥが非活性化され、スイッ
チ２６が非導通状態に設定されるので、センスアンプ６
０により、メモリブロック１０側のビット線ＢＬ０，／
ＢＬ０のデータが増幅される。同様に、メモリブロック
２０が選択されたとき、メモリブロック１０側のスイッ
チ１６が非導通状態、メモリブロック２０側のスイッチ
２６が導通状態に設定されるので、センスアンプにより
メモリブロック２０のビット線ＢＬ０，／ＢＬ０のデー
タが増幅される。

【００２６】メモリブロックアクセス時に、メモリブロ
ック対を構成するメモリブロック１０、２０が同時に選
択されることがなく、常にその内の一つが選択される。
スイッチ１６、２６の切り換え動作によりセンスアンプ
６０の負荷として接続されているビット線はメモリブロ
ック１０または２０側の何れかであり、負荷容量の増加
を抑制され、センスアンプの動作安定性および感度への
影響を最小限に抑制される。

【００２７】センスアンプ６０はローデコーダ１２、２
２からのセンスアンプイネーブル信号ＳＡＥにより活性
化され、メモリブロック１０、２０の何れかが選択され
たときに動作する。センスアンプ６０によりメモリブロ
ック１０、２０の内、選択されたメモリブロックのビッ
ト線ＢＬ０，／ＢＬ０の読み出しデータが増幅される。
例えば、メモリブロック１０が選択されたとき、センス
アンプ６０の状態が確定した後、ローデコーダ２２によ
りスイッチ２６が導通状態に設定されるのでメモリブロ
ック１０のビット線／ＢＬ０データがメモリブロック２
０のビット線に転送される。その後、カラムデコーダ５
０によりカラム信号線ＹＬ１が選択され、活性化される
ので、選択ゲート１４，２４がともに導通状態になり、
メモリブロック１０のビット線ＢＬ０のデータが選択ゲ
ート１４を介してデータバスＤ０に転送され、メモリブ
ロック２０のビット線／ＢＬ０のデータが選択ゲート２
４を介してデータバス／Ｄ０に転送される。

【００２８】このように、メモリブロック１０が選択さ
れたときメモリブロック１０のビット線ＢＬ０のデータ
が選択ゲート１４を介してデータバスＤ０に出力され、
メモリブロック１０のビット線／ＢＬ０のデータがメモ
リブロック１０と２０間のスイッチ１６、センスアンプ
６０およびスイッチ２６を介してメモリブロック２０の
ビット線／ＢＬ０に転送され、選択ゲート２４を介して
データバス／Ｄ０に出力される。

【００２９】さらに、上述したことと同様にメモリブロ
ック３０，４０により構成されたメモリブロック対にお
いて、ビット線上の読み出しデータがメモリブロック２
０と３０の間に配置されているデータバス／Ｄ０および
メモリブロック４０の右側に配置されているデータバス
Ｄ０にそれぞれ出力される。メモリブロック３０が選択
されたとき、メモリブロック３０のビット線／ＢＬ０の
読み出しデータが選択ゲート３４を介してデータバス／
Ｄ０に出力され、ビット線ＢＬ０の読み出しデータがメ
モリブロック３０と４０の間にあるスイッチ３６、セン
スアンプ７０およびスイッチ４６を介してメモリブロッ
ク４０のビット線ＢＬ０に転送され、さらに選択ゲート
４４を介してデータバスＤ０に出力される。メモリブロ
ック４０が選択されたときにも同様に、メモリブロック
４０のビット線ＢＬ０の読み出しデータが選択ゲート４
４を介してデータバスＤ０に出力され、ビット線／ＢＬ
０の読み出しデータがスイッチ４６、センスアンプ７０
およびスイッチ３６を介して、メモリブロック３０のビ
ット線／ＢＬ０に転送され、選択ゲート４３を介してデ
ータバス／Ｄ０に出力される。

【００３０】このように、隣り合う二つのメモリブロッ
クがセンスアンプ切り換えスイッチによりセンスアンプ
を共有し、メモリブロック対が構成される。さらに隣り
合うメモリブロック対が共通のデータバスを用いてデー
タ転送を行う。カラムデコーダにより、隣り合うメモリ
ブロック対がカラム信号線の偶数番と奇数番の信号線に
より選択されるので、隣り合うメモリブロック対を同時
に選択されることなく、データバスの共用ができる。こ
のため、メモリブロックのデータバスの本数が半分まで
低減できる。

【００３１】即ち、各メモリブロック対の間に設けられ
ているデータバスが従来のメモリブロックのデータバス
に較べて、本数が半減される。なお、これらのデータバ
スは図示しないメインデータバスに接続され、メインデ
ータバスを介して入出力バッファに接続されている。

【００３２】図４は上述した読み出し時の各部分の波形
を示す波形図である。なお、ここで、カラムデコーダ５
０によりカラム信号線ＹＬ１が活性化され、メモリブロ
ック１０と２０からなるメモリブロック対が選択され、
メモリブロック３０と４０からなるメモリブロック対が
非選択されるとする。かつ、選択されたメモリブロック
対の内、メモリブロック１０が選択され、その中にロー
デコーダ１２によりワード線ＷＬｍが活性化され、メモ
リセル２が選択され、それに対して読み出しが行われる
場合を想定して説明を進める。

【００３３】読み出しを開始する前に、選択されたメモ
リブロック１０に対してイコライズ動作が行われる。イ
コライズ動作により、各ビット線ＢＬ０，／ＢＬ０は例
えば、電源電圧Ｖ_CCの中間レベルＶ_CC／２に保持され
る。イコライズ終了後、読み出し動作が開始する。時間
ｔ₁においてローデコーダ１２により、ワード線ＷＬｍ
が選択され活性化される。例えば、図示のようにワード
線ＷＬｍがローレベルからハイレベルに立ち上がる。ワ
ード線ＷＬｍに接続されているメモリセル２の記憶デー
タがビット線／ＢＬ０に出力される。

【００３４】時間ｔ₂においてローデコーダ１２により
スイッチ１６のイネーブル信号ＳＥが活性化され、ハイ
レベルに立ち上げられる。これに応じてスイッチ１６が
導通状態となりビット線／ＢＬ０の読み出しデータがセ
ンスアンプ６０に入力される。そして、時間ｔ₃におい
てセンスアンプ６０の動作状態を制御するセンスアンプ
イネーブル信号ＳＡＥがローデコーダ１２により立ち上
げられ、これを受けてセンスアンプ６０は動作状態に切
り換わり、ビット線／ＢＬ０上の読み出しデータに応じ
てビット線ＢＬ０，／ＢＬ０のレベルを設定する。ここ
で、通常、センスアンプイネーブル信号ＳＡＥが立ち上
がる前にスイッチ１６を一度非導通状態に切り換え、セ
ンスアンプ６０で駆動する寄生容量を切り離しセンスア
ンプ６０の感度を向上させる手法が用いられている。セ
ンスアンプの駆動能力が十分の場合、この切り離し動作
が省略してもよい。

【００３５】そして、時間ｔ₄において非選択メモリブ
ロック２０のローデコーダ２２により、スイッチ２６を
制御するスイッチイネーブル信号／ＳＥが活性化され、
立ち上げられる。これによりスイッチ２６が導通状態と
なり、非選択メモリブロック２０のビット線ＢＬ０，／
ＢＬ０がセンスアンプ６０によりそれぞれレベルが設定
される。なお、上述したセンスアンプ６０の感度を向上
させるためのビット線切り離しが行われた場合、時間ｔ
₄のタイミングでスイッチ１６のイネーブル信号ＳＥが
ふたたび立ち上げられ、メモリブロック１０のビット線
ＢＬ０，／ＢＬ０がセンスアンプ６０によりレベルが保
持される。

【００３６】次いで、時間ｔ₅においてカラムデコーダ
５０によりカラム信号線ＹＬ１が選択され、が立ち上げ
られる。カラム信号線ＹＬ１により制御されている選択
ゲート１４と２４が導通状態に設定される。メモリブロ
ック１０においてビット線ＢＬ０のレベルがデータバス
Ｄ０に出力され、メモリブロック２０においてビット線
／ＢＬ０のレベルがデータバス／Ｄ０に出力される。な
お、このとき、カラム信号線ＹＬ０が活性化されておら
ず、メモリブロック３０と４０により構成されれている
メモリブロック対が選択されず、メモリブロック３０ま
たは４０におけるメモリアクセスが行われない。また、
上述したメモリブロック１０に対する読み出しの時、メ
モリブロック２０においてワード線が立ち上がることが
ないので、メモリブロック２０側のデータが破壊される
ことはない。このため、スイッチ２６を導通状態に設定
し、メモリブロック２０側のビット線をデータ出力の経
路として用いることが可能となり、カラム信号線ＹＬ１
によりメモリブロック対を構成するメモリブロック１
０，２０を共通に選択することができる。

【００３７】なお、以上の説明において読み出し動作を
例として、本実施形態の半導体記憶装置の動作について
説明したが、書き込み動作の原理は上述した読み出し動
作と同様であり、ただし、このときデータの流れは読み
出し時と逆である。データバスに入力された書き込みデ
ータがカラム信号線により選択されたメモリブロック対
に入力され、書き込みデータの半分は非選択メモリブロ
ックのビット線を介して選択メモリブロックのビット線
に転送され、ワード線により選択されたメモリセルに書
き込まれる。

【００３８】以上説明したように、本実施形態によれ
ば、読み出し時メモリブロック１０が選択されたとき、
選択メモリセル１または２のデータに応じてビット線Ｂ
Ｌ０，／ＢＬ０の電位が設定され、センスアンプ６０に
より確定して保持される。カラムデコーダ５０によりカ
ラム信号線ＹＬ１が活性化されたとき、選択ゲート１４
と２４が導通状態に保持され、ビット線ＢＬ０のデータ
が選択ゲート１４を介してデータバスＤ０に出力され、
ビット線／ＢＬ０のデータがスイッチ１６、センスアン
プ６０およびスイッチ２６を介してメモリブロック２の
ビット線／ＢＬ０に転送され、選択ゲート２４を介して
データバス／Ｄ０に出力されるので、データバスの本数
が半分に低減でき、さらにセンスアンプの数も半減で
き、メモリチップサイズの縮小化を実現できる。

【００３９】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、メモリブロックのデータバスの本数が
低減でき、センスアンプの数を半減できることをもとよ
り、メモリチップサイズの縮小化が可能となる。また、
センスアンプの負荷容量を増加させることなく、センス
アンプの感度の低下を回避できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る半導体記憶装置の一実施形態を示
す回路図である。

【図２】ＤＲＡＭおよびＳＲＡＭメモリセルにより構成
されたメモリアレイの部分回路図である。

【図３】ＳＲＡＭメモリセルの構成を示す回路図であ
る。

【図４】読み出し動作時にの波形図である。

【図５】一般的な半導体記憶装置の構成を示す回路図で
ある。

【符号の説明】

１０，２０，３０，４０…メモリブロック、１２，２
２，３２，４２…ローデコーダ、１４，２４，３４，４
４…選択ゲート、１６，２６，３６，４６…スイッチ、
５０…カラムデコーダ、６０，７０…センスアンプ、Ｖ
_CC…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルが行列状に配列して構成
されているメモリブロックを複数有し、隣り合う二つの
メモリブロックおよびこれらのメモリブロックで共有し
ているセンスアンプにより、一組のメモリブロック対を
構成し、隣り合う二組のメモリブロック対が共通のデー
タバスを用いてデータの入出力を行い、カラムデコーダ
で活性化されるカラム信号線によりメモリブロック対を
選択する半導体記憶装置であって、隣り合う二組のメモリブロック対をそれぞれ上記カラム
信号線の奇数信号線と偶数信号線で選択する選択手段を
有する半導体記憶装置。
【請求項２】上記選択手段は、上記各メモリブロックの
ビット線とデータバスとの間に接続され、上記カラム信
号線により導通状態が制御される選択ゲートにより構成
されている請求項１記載の半導体記憶装置。
【請求項３】データアクセス時各メモリブロック対を構
成する二つのメモリブロックの内一つが選択され、選択
されたメモリブロックのメモリセルに対してデータの入
出力が行われ、上記各メモリブロックとこれらのメモリブロックが共用
しているセンスアンプとの間に、センスアンプを選択さ
れたメモリブロック側に接続する切り換える手段を有す
る請求項１記載の半導体記憶装置。
【請求項４】上記切り換え手段は上記センスアンプと上
記メモリブロックのビット線との間に接続されているス
イッチにより構成されている請求項３記載の半導体記憶
装置。
【請求項５】隣り合う二本のビット線によりビット線対
が構成され、読み出し時に選択されたメモリセルの記憶
データおよびその反転データがビット線対を構成する二
本のビット線にそれぞれ出力される請求項４記載の半導
体記憶装置。
【請求項６】メモリアクセス時に選択されたメモリブロ
ックの上記ビット線対の内一方は、当該選択メモリブロ
ックの選択ゲートを介してデータバスに接続され、他方
は上記スイッチおよびセンスアンプを介して非選択メモ
リブロックのビット線に接続され、さらに非選択メモリ
ブロックの選択ゲートを介して非選択メモリブロック側
のデータバスに接続される請求項５記載の半導体記憶装
置。