CN118302812A - 内含中继缓冲器的存储阵列 - Google Patents

Abstract

本揭露涉及存储阵列的中继器。在一些实施例中，多个中继器可连接多个存储单元中的各个存储单元。每个中继器可以包含连接第一位元线的第一输入节点和连接第二位元线的第二输入节点；连接第一位元线的第一输出节点和连接第二位元线的第二输出节点；一对开关，连接第一位元线和第二位元线，用于接收输入信号的；交叉耦合的一组反相器，连接该对开关，用于处理该对开关接收到的输入信号，其中该对开关与交叉耦合的该组的反相器在第一位元线和第二位元线之间形成分流连接。

Description

内含中继缓冲器的存储阵列

背景技术

存储阵列包含许多存储单元，每个存储单元被配置为储存数据。为了将数据写入存储单元，信号(例如，写入信号)沿着位元线被发送至特定的存储单元。存储单元的数量越多，位元线就会越长。通常，位元线是由具有非零阻抗的线制造的，因此，当存储单元远离每条位元线各自的位元线驱动器时，信号可能会减弱。因此，提供给第n个存储单元的信号可能导致数据未被适当地写入该存储单元。解决上述问题的一种解决方案是在存储阵列的每一列中置入中继器。中继器的功能是再生，重新组合并输出接收到的信号。通过此方案，信号的可在位元线长度上保持一致。

然而，使用中继器可能会带来其它问题。例如，中继器通常是通过断开位元线并将其中一端连接到的输入端，另一端连接到中继器的输出端来置入。这种方式增加了制造存储单元的成本，并且可能造成最小化存储阵列大小的问题。例如，由于传统中继器所需的晶片区域比SRAM中继器所需的晶片区域更大，因此制造存储单元的成本可能更高。此外，存储读取可能不需要中继器，因此为了从存储单元中读取数据，还需要绕过、停用或反转中继器。这些缺点和其他的缺点都是存在的。

发明内容

以下是本技术的一些方面的非穷尽性列表。本揭露说明了这些和其他方面。

一些方面包含用于存储阵列的中继器。中继器可以包含：一第一输入节点连接一第一位元线及一第二输入节点连接一第二位元线的；一第一输出节点连接第一位元线及一第二输出节点连接第二位元线；一对开关，连接第一位元线和第二位元线，用于接收输入信号；以及交叉耦合的一组反相器，连接该对开关，用于处理该对开关接收到的输入信号，其中该对开关与交叉耦合的该组反相器在第一位元线和第二位元线之间形成分流连接。

一些方面包含具有多个中继器的存储阵列，例如上述的中继器。

一些方面包含具有多个中继器的影像设备，例如上述的中继器。

一些方面包含具有多个中继器的系统，例如上述的中继器。

附图说明

当根据以下附图阅读本申请时，将更好地理解本技术的上述方面和其他方面，其中相似的标号指示相似或相同的元件：

图1A-1C是根据各种实施例的示例存储阵列；

图2A-2B是根据各种实施例的示例存储阵列及示意图；

图3是根据各种实施例的示例存储阵列，其包含中继器；

图4是根据各种实施例的图3的存储阵列的示例存储栏，图3包含中继器的示意图；

图5A-5C是根据各种实施例的差分信号在图4的存储栏的各节点上未具有偏移的示例信号图；

图6A-6C是根据各种实施例的差分信号在图4的存储栏的各节点上具有偏移的示例信号图；

图7A-7B是根据各种实施例的示例存储栏，其用于含占空比校正(DCC)中继器的存储阵列，以及示例DCC中继器的放大示意图；

图8A-8C是根据各种实施例的差分信号在图7A的存储栏的各节点上未具有偏移的示例信号图；

图9A-9C是根据各种实施例的差分信号在图7A的存储栏的各节点上具有偏移的示例信号图；

图10A-10B是根据各种实施例的示例存储栏，其用于包含SRAM中继器的存储阵列，以及示例SRAM中继器的放大示意图；以及

图11是示出根据各种实施例的固态影像装置的示例配置的示例框图。

虽然本技术易于进行各种修改和替代形式，但其具体实施例在附图中以示例的方式示出并且将在本文中详细描述。附图可能未按比例绘制。然而，应当理解，附图及其详细描述并非旨在将本技术限制为所揭露的特定形式，相反，其意图是由所附权利要求限定涵盖落入本发明和本技术的范围。

在附图中，“In±<0>”表示BL驱动器的源节点，“In±<1>”表示在从BL驱动器到第一中继器的线路上被BL驱动器驱动的第一中继器的输入节点，“In±<2>”表示在从第一中继器到第二中继器的线路上用于驱动第二中继器的第一中继器的输出节点，“In±<α>”表示从BL驱动器到第一中继器的线路上的中间节点，这些中间节点是BL驱动器的强度与第一中继器的强度相等的平衡点。在图5A-5C、6A-6C、8A-8C和9A-9C中，实线分别表示“In+<0>”、“In+<1>”、“In+<2>”和“In+<α>”的信号，粗虚线分别表示“In-<0>”、“In-<1>”、“In-<2>”和“In-<α>”的信号。

具体实施方式

为了解决上述问题，发明人不仅必须发明解决方案，在某些情况下同样重要的是，还必须认识到其他存储装置中忽略(或尚未预见)的问题。事实上，发明人强调认识这些问题的困难，这些问题将在未来如果产业趋势按照发明人的预期继续发展，将变得更加明显。此外，由于解决了多个问题，因此应理解一些实施方案是特定于问题的，并且不是所有实施方案都解决了本文中描述的传统系统的所有问题或提供了本文中描述的所有优点。也就是说，以下揭露了解决这些问题的各种组合的改进方法。

传统的存储电路可以按照行和列进行配置，既在物理布局上，也在电路操作上。随着存储单元数量增加，存储阵列的物理大小也随之增加。当选择给定的一存储单元列时，可以激活大量的存储单元。这种激活通常由一个列解码器在一个列线上执行，在此也可以称之为“字”线。列的激活连接了该列中的存储单元与其各自的位元线，以通信方式连接该列中的存储单元与感测放大器(SAs)以从被激活的存储单元中检测读取信号。随着越来越多的存储单元被包含在给定的一列中，激活该列所需的功率也随之增加。举例来说，激活1024×1024存储阵列的一列将导致1024个存储单元被激活，这需要大量的功率。

为了减少用于激活存储阵列中存储单元的功率，可以使用中继器。此外，中继器也可用于确保数据能够正确写入SRAM存储单元而不受干扰和/或噪声损坏的影响。中继器用于维持激活水平的应用长达预定时间。在一些实施例中，每个中继器通过n通道的通行闸门接收列线(RL)，其闸门连接选择(SEL)线。通行闸门可以连接到反相器的输入端，反相器的输出端通过缓冲反相器连接到输出列线。锁存器可以通过2个反相器(例如，可能是CMOS反相器)形成。中继器还可能包含一个n通道的晶体管，其源极到汲极路径连接至锁存器的反相器的输入端和接地端之间，以及其闸极是由重置线控制。

传统的影像感测器(例如CMOS影像感测器)通过滚动扫描(RS)操作捕捉和处理场景资讯。在RS操作中，场景资讯是一行一行地捕捉和处理的。然而，当场景中包含移动的物体或使用闪光时，RS操作可能会造成影像失真。“全局快门”操作克服了RS操作的挑战。在全局快门操作中，影像感测器用于全局捕捉影像感测器中的所有像素(例如，影像感测器可以通过像素平行操作捕捉和处理场景资讯)。像素平行操作的一项任务是同时获取和转换所有感测器信号。CMOS影像感测器(CIS)中的数位像素感测器可以应用在“像素内”区域中整合感测器和信号链，以及可以使用传统的2D IC或3D堆叠IC实现。信号链包含类比转数位转换(ADC)及可读取的存储。

像素平行操作可以分为三个部分。首先，像素感测器在类比领域中产生的信号被取得。其次，对信号进行类比至数位转换。第三，在数位领域中被转换的信号被读取。输出信号可以使用外围读取电路被读取。然而，读取信号的吞吐量会受到外围读取电路的限制。因此，尽管第一步和第二步可以通过像素平行操作来进行，但读取的动作仍然需要逐行或逐列进行。由于只有一个读取电路，存储的读取是逐行或逐列进行的，因此存储的读取可能是影像感测器性能的瓶颈。

可用的像素区域的有效使用需要使用多像素分组。多像素分组允许共享阵列被充分利用，同时也满足物理布局限制。对于存储写入，BL驱动器可以一次将所有存储单元写入列中。BL驱动器可以一次写入的最大位数为列中的位元单元的数量，其中位元单元的最小数量为0位元单元。因此，在给定的一栏中的位元单元的数量可以涵盖更大范围的位元单元(例如，4或更多、16或更多、64或更多、512或更多、1024或更多等)。举例来说，参照图1A，存储阵列100可以包含位元单元的栏102a-102l，其中每个列包含m个位元单元(例如，存储阵列100可以包含位元单元的列104a-104m)。每个位元单元可以是n位元的存储单元。因此，存储阵列100中的存储单元的总数量可以是l×m(例如，X×Y)的n位元存储单元。为了有效地利用物理布局，存储阵列100包含l行和m列的n位元存储单元(例如，(X列×Y栏)×n位元存储)，且可以分配为不同的像素分组，如图1B所示的存储阵列120。如图1B所示，存储阵列120可以包含列124a-124m和位元栏122a-122n。因此，在存储阵列120中，列数是X×Y，存储栏数(例如，位元栏)是n，每个位元栏包含X×Y位元单元。存储阵列120可以进一步缩小到图1C所示的存储阵列140，其可以包含X×Y位元单元144的n存储栏142a-142l。因此，存储阵列100的X行×Y列×n位元的存储可以分配为(X×Y)列×n位元栏)×(1位元单元)，其中每个位元栏是在物理布局中1个位元单元的宽度。

如图2A、2B所示，存储阵列的存储单元需要周边电路来读写数据。例如，存储阵列200包含m列204a-204m和n位元栏202a-202n。每个存储单元包含X×Y位元单元，如关于图1A-1C的详细说明。为了驱动和感应列204a-204m上的像素，可能需要周边电路。在一些情况下，可以使用位元周边电路来写入/读取m列204a-204m上的X×Y位元单元。在图2A、2B的示例中，m等于总列数除以X。如图2B所示，存储阵列250可能包含感测放大器(SAs)210。每个位元栏(例如，位元栏252a-252c)可能包含感测放大器210的一个实例，用于执行存储读取操作，其中给定的一位元栏的每个位元单元储存的数据可以被读取。感测放大器可能受到位元线(BLs)256a和252b的负载限制，因为可能有大量的RC负载以及m列×(X×Y)位元单元(例如，列254a-254m)。然而，这通常不是感测器操作时间的瓶颈。存储阵列250的每一位元栏也可能包含位元线(BL)驱动器208a和208b。BL驱动器208a和208b可用于存储写入操作。每个BL驱动器208a和208b可以一次将所有存储单元写入给定的一位元栏，因此可以根据ADC结果驱动大量的位元单元(例如，最大驱动信号用于驱动m列上的(X×Y)位元单元，最小驱动信号用于驱动无位元单元)。此外，BL驱动器208a和208b不仅驱动不同数量的SRAM单元，而且还驱动BL线路负载。

在一些实施例中，为了防止在每条位元线的长度上发生信号丢失、信号变化或其他对驱动信号发生的变化，可以在存储阵列中置入一个或多个中继器。举例来说，请参考图3，存储阵列300可包含位元栏302a-302n和存储单元304a-304m。每个存储单元可包含X×Y位元单元。每个位元栏302a-302n可包含m个中继器312a-312m。在一些情况下，给定的一位元栏可以包含其他数量的中继器(例如，小于m个中继器、大于m个中继器)。此外，存储阵列300可包含位元线(BL)驱动器308a和308b，其可以输出驱动信号至沿着位元线(BLs)306a和306b上的存储单元304a-304m。特别地，位元线306a和306b可连接第一中继器312a的输入节点，第一中继器312a的输出节点可连接第一存储单元304a和第二中继器312b的输入节点。中继器与存储单元的组合可以在每个位元栏上重复。

如图4所示，每个中继器(例如，中继器312a-312m)可以包含对应位元线306a和306b的第一电路408a和第二电路408b。第一电路408a可以包含反相器412a和414a，以及传输闸门410a和410b，第二电路408b可以包含反相器412b和414b，以及传输闸门410c和410d。例如，图4揭示了第一中继器312a的电路图。第一中继器312a的输入节点404a和404b可以连接位元线306a和306b的第一节点402a和402b。在一些情况下，第一节点402a和402b及输入节点404a和404b之间的每条位元线306a和306b的长度为L。位元线306a和306b可以用于将中继器312a连接到第二节点406a和406b上的存储单元304a。反相器412a、412b、414a和414b可以用于重塑BL驱动器308a、308b输出的驱动信号。传输闸门410a-410d可以作为开关，以“启用”或“绕道”中继器312a，(例如，从“读取”模式切换到“写入”模式)。

在一些实施例中，由于信号延迟时间，即信号从线路的一端到另一端所花费的时间，可能使用中继器。特别是，时间延迟随距离呈比例增加。因此，使用长度为L/2的两条线路可能比使用长度为L的线路更快。在两条线路之间放置一个电路(中继器)以将信号从一条线路移至另一条线路。通过将线路分段(例如划分成两半)并置入中继器以减少线路延迟的过程称为“中继器置入”。

在一些实施例中，中继器312a-312m需要位元线306a和306b的信号路径中断。在这个断点，每个中继器可以被置入，然后位元线306a，306b可以重新连接到中继器。在一些实施例中，中继器可用于存储写入操作，而不需要存储读取操作。因此，虽然在存储阵列的每个位元例中置入中继器312a-312m可以使位元单元的负荷变化平均分配到小段，并且可以将BL负荷分成许多小段，但也造成需要额外的阵列给存储阵列，需要在每个位元线的信号路径中建立断点，以及在读取操作时可能需要绕道，停用或反转中继器。

置入中继器的一些相关影响如上述。举例来说，参考图5A和5B，分别表示在节点402a和402b(例如，在BL驱动器308a和308b的输出端)的差分信号图形500，以及在节点404a和404b(例如，中继器312a的输入端)的差分信号图520。关于图3和图4的存储阵列的中继缓冲器配置可能会导致BL驱动器308a和308b输出的差分驱动信号逐渐及/或平稳地变慢。这可能导致在数位领域中n位元存储的转换信号的DNL增加和杂讯增加。DNL是表示实际步宽与1LSB理想值之差的误差测量。对于理想的ADC，其差分非线性与DNL＝0LSB相同，每个类比步阶等于1LSB，其中：

1LSB＝V_FSR/2^N 公式1。

在公式1中，VFSR是ADC的全刻度范围，N是ADC的解析度。在一些情况下，转换值可能相隔1LSB。例如，如果DNL＝-1，这可能表示代码缺失。DNL可以使用公式2表示如下：

DNL＝|V_D+1-V_D/V_IdealLSB-1| 公式2。

在公式2中，D在0<D<2^N-2之间，其中VD表示数位输出代码D的物理值，N表示ADC的解析度，V_IdealLSB表示两个相邻数位代码的理想间距。

此外，如图5B和5C所示，差分信号可能会突然变形，并可能包含更大的不连续性，这可以增加固定模式杂讯(FPN)，其中列FPN可能由于不连续性导致比FPN更大。例如，从节点404a和404b到节点406a和406b的差分信号的变形可能导致交叉点在时间上的偏移。因此，差分信号的亚稳区的宽度在节点402a和402b及节点404a和404b之间显著增加(例如，差分信号图形500的亚稳区502的宽度相对于差分信号图形520的亚稳区522增加)。因此，中继器可以在中继器输出端重塑差分信号(例如，如图5C所示的差分信号图形540，其表示在节点406a和406b的差分信号)，亚稳区542在节点402a和402b上的差分信号相较于亚稳区502可能会发生位移。随着亚稳区的增加和移动，信号电平发生变化，差分信号的逻辑电平可能发生变化。这可能导致存储阵列的错误行为，因为第一电路408a和第二电路408b可能无法稳定到0或1的逻辑状态。这可能导致影像感测器的信号损失和系统故障。

图5A-5C揭露在没有偏移的情况下，中继置入的一些相关影响的实施例。然而，实际上，由于位元线306a和306b的构造上的自然缺陷(例如，作为位元线使用的导线的材料形成的不均匀)，会造成偏移。由于BL驱动器(例如，BL驱动器308a和308b)及中继器(例如，中继器312a-312m)的构造上缺陷，也可能造成偏移。图6A-6C是根据各种实施例的差分信号在图4的存储栏的各节点上具有偏移的示例信号图。在偏移的情况下，位元线306a和306b中存在不平衡的负载和/或驱动，这可能导致偏移的零交叉点。举例来说，如图6A的差分信号图形600所示，在节点402a和402b上的亚稳区602可能与图5A的差分信号图形500所示的非偏移情况相似。然而，如图6B的差分信号图形620所示，相较于亚稳区602，亚稳区622的宽度增加。特别是，亚稳区622可能包含由偏移引起的亚稳区626a和626b，这使得亚稳区622的宽度相较于非偏移情况下的差分信号在节点404a和404b表示的亚稳区522的宽度增加。此外，差分信号的零交叉点624也可能具有偏移情况，如图6B所示(例如，零交叉点624相较于图5B为降低)。在差分信号重塑/再生后，在节点406a和406b的差分信号，如图6C的差分信号图形640所示，可能保留偏移的零交叉点和宽度增加的亚稳区642，如偏移的亚稳区646a和646b。这可能导致DNL和杂讯增加比非偏移情况还多。此外，偏移的亚稳区646a和646b可能被重塑并继续在位元线306a和306b上传播。随着信号传播，偏移的亚稳区646a和646b将继续扩大，这导致DNL、杂讯、FPN和列FPN不断增加，其中列FPN是FPN的子集。

在一些实施例中，上述关于图4中置入有中继器的存储阵列300的技术问题可以使用以下揭露的存储栏来克服。“存储栏”也称为“位元栏”。特别是，一些实施例揭露了解决上述技术问题的技术解决方案，该技术解决方案包含(i)占空比校正器(DCC)中继器和(ii)SRAM中继器，这两者都可以产生克服上述技术问题的效果。以下揭露的DCC和SRAM中继器克服了技术问题，包含但不限于(这不是要表示其他列表是限制的)，需要在数据路径中制造断点，以置入与存储单元串连的中继器，由于中继器的累积堆栈造成更大的传播延迟，导致差分信号的偏移传播和累积，在每个中继器附近(例如，靠近节点404a和404b，及节点406a和406b的位元线306a和306b上)造成突然的中断，以及需要用于读取和写入的不同路径。此外，以下揭露的DCC中继器和SRAM中继器的技术优势是这两种中继器都使用比图4所示的中继器更少的晶体管，以实现更经济实惠的制造。举例来说，图4所示的中继器(例如中继器312a-312m)可能包含16个晶体管，而下述的DCC中继器和SRAM中继器分别可能包含8个电体和6个晶体管。更进一步，DCC中继器和SRAM中继器所需的有效驱动负载可能小于图4所示的中继器所需的驱动负载。此外，下述SRAM中继器可能包含更少的控制信号，可以合并到具有最紧凑布局的优化存储阵列中(例如，由于缺乏额外的周边电路和信号路径断开需求)，并且可以通过类似的SRAM中继器布局获得高储存产量。

图7A和7B分别是根据各种实施例的示例存储栏，存储栏用于包含占空比校正(DCC)中继器的存储阵列，以及示例DCC中继器的放大示意图。图7A显示了存储阵列的一个示例存储栏702。特别地，存储阵列可以包含与存储栏702相同或相似的n列。

在一些实施例中，存储栏702可包含m个存储单元，例如存储单元704a和704b，其可以分别串联连接位元线(BL)驱动器708a和708b所驱动的位元线。存储栏702上的每个存储单元可以包含X×Y位元单元。此外，每个存储栏可以包含感测放大器(SA)710，其可用于从存储单元中读取数据。

在一些实施例中，初始节点N_0a和N_0b连接BL驱动器708a和708b。如图8A的差分信号图形800所示，在未偏移情况下，初始节点N_0a和N_0b可能有一个亚稳区802。亚稳区802的宽度可以与图5A的亚稳区502的宽度大致相同，且先前的实施例也可适用。

在一些实施例中，在每条位元线上可以置入一个中间节点，例如中间节点N_αa和N_αb。具体而言，中间节点N_αa和N_αb可以将长度L的位元线分段成初始节点N_0a和N_0b和中间节点N_αa和N_αb之间的第一部分706aa和706ba，其长度为αL，其中α小于1，以及第二部分706ab和706bb其长度为(1-α)L。中间节点N_αa和N_αb可以配置在差分信号的RC衰减和DCC再生之间的平衡点上。举例来说，α可以等于L/2。在一些实施例中，通过使用存储阵列所需设计的模拟限制来决定α。如图8A和图8B的差分信号图形800和差分信号820所示，从初始节点N_0a和N_0b到中间节点N_αa和N_αb的差分信号可以逐渐/平稳地减缓，在αL处具有改善的有效长度(例如，其中αL<L)。图8B和图8C的差分信号图形820和差分信号图形840所示，差分信号可以逐渐/平稳地再生，这降低了DNL和杂讯，并不产生列FPN。此外，亚稳区842的宽度仍与亚稳区802相当相似，且零交叉点的位置没有太大偏移。特别地，零交叉点在Y轴应该没有偏移，在时延(如X轴)上具有最小偏移。此外，输入节点N_1a和N_1b之间的差分信号与输出节点N_2a和N_2b之间的差分信号相等。因此，中继器712a的输入端上的差分信号与中继器712a的输出端上的差分信号相同(或基本相似)。存储栏702的其他中继器(例如中继器712a和712c)也可以达到类似特性。

图8A-8C揭露存储栏702的各个节点上的差分信号未具有偏移情况的例子，但图9A-9C揭露偏移情况的例子。在偏移的情况下，由BL驱动器708a和708b输出的负载/驱动信号可能是不平衡的。如图9A的差分信号图形900所示，亚稳区902可能与亚稳区802的相似，因此可参考前述。在图9B的差分信号图形920中，相对于亚稳区902的宽度，亚稳区922仍在扩大，然而偏移的亚稳区926a、926b的尺寸可小于图4所示中继器的亚稳区的尺寸。在图9C的差分信号图形940中，亚稳区942可再次重塑，然而相对于图4的中继器所引起的偏移，差分信号的偏移可被减少。此外，由于在输入节点N_1a和N_1b的差分信号等于在输出节点N_2a和N_2b的差分信号，传播信号将比图4的中继器的延迟和衰减更小。在一些实施例中，初始节点N_0a和N_0b与中间节点N_αa和N_αb之间的位元线的有效长度αL小于长度L(例如，图3中初始节点和中继器的输入节点之间的位元线306a和306b的长度)，在偏移的情况下，亚稳区的宽度、DNL和杂讯可能会增加，如图9A-9C的差分信号图形900、920和940所示，然而增加的幅度可能小于图3的中继器312a。更进一步，存储栏702可使偏移引起的亚稳区926a和926b被重塑，并校正零交叉点924。此外，偏移可被DCC中继器(例如，中继器712a)重置和清除。在一些实施例中，DCC中继器(例如，中继器712a)可将异相的差分信号调整至180度相异。此外，DCC中继器也可以将零交叉点拉回中轨。举例来说，差分信号图形920中的零交叉点924可能不在中线，并可在差分信号图形940中被拉回至中线。

图7B是存储栏702中一示例中继器712的放大电路图。特别地，中继器712可以包含输入节点N_1a和N_1b和输出节点N_2a和N_2b。DCC中继器电路750可以置入于连接输入节点N_1a和N_1b及输出节点N_2a和N_2b的位元线之间。举例来说，DCC中继器电路750可以形成位元线的分流连接。因此，使用DCC中继器电路750，存储栏702可能不会包含信号路径中断。

DCC中继器电路750可包含第一开关752a及第二开关752b。每个开关752a和752b可根据输入信号而“打开”或“关闭”。输入信号可表示BL驱动信号，以及控制信号可表示写入信号。举例来说，当提供输入信号(例如，由BL驱动器708a和708b输出的信号)时，输入信号可被传送到反相器754a和754b。在一些实施例中，开关752a和752b可以是使用并联的PMOS晶体管和NMOS晶体管形成的传输闸门。PMOS晶体管和NMOS晶体管的汲极和源极可以连接，而闸极通过反相器相互连接。例如，当输入信号为逻辑高电平(例如，逻辑1)时，该装置可处于写入模式(例如，NMOS开启，PMOS开启)，而当输入信号为逻辑低电平(例如，逻辑0)时，该装置可处于读取模式(例如，NMOS关闭，PMOS关闭)。在一些情况下，当存储栏702处于“读取”模式时，传输闸门可被“打开(关闭)”，其中储存在每个存储单元704中的数据可被位元线读取并被感测放大器710检测到。当通过传输闸门(例如，开关752a和752b)的信号为逻辑1时，传输闸门可被“关闭(打开)”，并且传输闸门的晶体管可传导输入信号(例如，数据可被写入)。在一些情况下，当存储栏702处于“写入”模式时，传输闸门可被“关闭(打开)”，其中数据可根据由BL驱动器708a和708b输出的差分输入信号被写入存储单元704。当DCC中继器电路750通过分流连接到存储栏702的位元线，在信号路径上没有中断，以及中继器712在存储读取操作期间不需要被绕道或停用。此外，不同于图3和图4，通过分流连接DCC中继器电路750，优化了存储阵列的物理空间。分流连接表示一个电路，这个电路的一个或多个元件(例如DCC中继器电路750)作为一个信号的替代路线，以绕过另一个点。例如，DCC中继器712通过分流连接，使得差分信号可以绕过DCC中继器电路750(例如，当处于“读取”模式时，因为信号可以从输入节点N_1a和N_1b传输到输出节点N_2a和N_2b而不被DCC中继器电路750的元件传导)。

在一些实施例中，反相器754a和754b可以是交叉耦合的一组反相器。举例来说，第一反相器754a的输出可被驱动为第二反相器754b的输入，并且第二反相器754b的输出可被驱动为第一反相器754a的输入。这可以使这对反相器754a和754b作为中继器712的储存装置(例如，一对反相器754a和754b可以储存逻辑0和1)，以用于指示要输出到后续存储单元的输入信号值(例如，存储单元704a可以在中继器712的电路“之后”)。在一些实施例中，每个反相器754a和754b可以由两个晶体管组成。因此，DCC中继器电路750包含的晶体管数量可以是八(8)个晶体管，这是图4的中继器312a采用的晶体管数量的一半(例如，其包含十六(16)个晶体管)。

图10A为根据各种实施例的示例存储栏，示例存储栏用于包含SRAM中继器的存储阵列，以及图10B为根据各种实施例的示例SRAM中继器的放大示意图。图10A揭露存储阵列的一个示例存储栏1002。特别地，存储阵列可以包含与存储栏1002相同或相似的n栏。

在一些实施例中，存储栏1002可能包含m个存储单元，如存储单元1004a和1004b，这些存储单元可分别串联连接到由BL驱动器1008a和1008b驱动的位元线上。存储栏1002的每个存储单元可能包含X×Y位元单元。此外，每个存储栏可能包含一个感测放大器(SA)1010，可来从存储单元读取数据。

在一些实施例中，初始节点N_0a和N_0b可以分别连接BL驱动器1008a和1008b。在一些实施例中，中间节点，例如中间节点N_αa和N_αb，可以被置入于每条位元线。特别是，中间节点N_αa和N_αb可以将初始节点N_0a和N_0b和中间节点N_αa和N_αb之间的位元线的长度(L)分割成具有长度αL的第一部分1006aa和1006ba，其中α小于1，以及具有长度(1-α)L的第二部分1006ab和1006bb。节点N_αa和N_αb可以被配置在差分信号的RC衰减和DCC再生之间的平衡点。例如，α可以等于L/2。在一些实施例中，α可通过使用于自存储阵列所需设计的模拟限制来决定。存储栏1002的功能可与存储栏702的功能相同或相似，因为中继器1012a输入端的差分信号与中继器1012a输出端的差分信号相同(或基本相似)。此外，如图8A-8C和9A-9C所示，在存储栏1002中每个节点上的差分信号的偏移影响可能与上述的存储栏702相似，因此可参考上述揭露内容。

图10B为存储栏1002中的示例中继器1012的放大电路图。具体而言，中继器1012可以包含输入节点N_1a和N_1b，以及输出节点N_2a和N_2b。SRAM中继器电路1050可以置入连接输入节点N_1a和N_1b和输出节点N_2a和N_2b的位元线之间。例如，SRAM中继器电路1050可以形成位元线的分流连接。因此，使用SRAM中继器电路1050，存储栏1002可能不会包含有信号路径中断。

SRAM中继器电路1050可包含第一开关1052a及第二开关1052b。开关1052a和1052b中的每一个可以根据输入信号而“打开”或“关闭”。举例来说，当提供输入信号(例如，由BL驱动器1008a和1008b输出的信号)时，该信号可被传送到反相器1054a和1054b。在一些实施例中，开关1052a和1052b可以是使用NMOS晶体管形成的传输闸门。例如，当输入信号为逻辑高电平(例如，逻辑1)时，该装置可处于写入模式(例如，NMOS开启，PMOS开启)，而当输入信号为逻辑低电平(例如，逻辑0)时，该装置可处于读取模式(例如，NMOS关闭，PMOS关闭)。当通过传输闸门(例如，开关1052a和1052b)的信号为逻辑1时，传输闸门可被“关闭(打开)”，并且传输闸门的晶体管可传导输入信号(例如，数据可被写入)。在一些情况下，当存储栏1002处于“写入”模式时，传输闸门可被“关闭(开启)”，其中数据可根据由BL驱动器1008a和1008b输出的差分输入信号被写入存储单元1004a和1004b。在一些情况下，当存储栏1002处于“读取”模式时，传输闸门可被“打开(关闭)”，其中储存在每个存储单元704中的数据可通过位元线读取并由SA710感应。当通过传输闸门(例如，开关1052a和1052b)的信号是逻辑1时，传输闸门可被“关闭(打开)”，并且每个传输闸门的晶体管可传导输入信号(例如，数据可被写入)。在一些情况下，当存储栏1002处于“写入”模式时，传输闸门可以被“关闭(打开)”，其中数据可以根据由BL驱动器1008a、1008b输出的差分输入信号被写入存储单元1004。当SRAM中继器电路1050通过分流连接到存储栏1002的位元线，在信号路径上没有中断，以及中继器1012在存储读取操作期间不需要被绕道或停用。此外，不同于图3和图4，通过分流连接SRAM中继器电路1050，优化了存储阵列的物理空间。SRAM中继器1012与DCC中继器712a类似，SRAM中继器1012通过分流连接，使得差分信号可以绕过SRAM中继器电路1050(例如，当处于“读取”模式时，因为信号可以从输入节点N_1a和N_1b传输到输出节点N_2a和N_2b而不被SRAM中继器电路1050的元件传导)。

在一些实施例中，反相器1054a和1054b可能是交叉耦合的一组反相器。举例来说，第一反相器1054a的输出可能被驱动为第二反相器1054b的输入，第二反相器1054b的输出可能被驱动为第一反相器1054a的输入。这可以使这对反相器1054a和1054b作为中继器1012的储存装置(例如，一对反相器1054a和1054b可以储存逻辑0和1)，以用于指示要输出到后续存储单元的输入信号值(例如，存储单元1004a可能是在中继器1012的电路“之后”。在一些实施例中，每个反相器1054a和1054b可能由两个晶体管组成。因此，SRAM中继器电路1050包含的晶体管数量可能是六(6)个晶体管，这是图4的中继器312a采用的晶体管数量的一半以下(例如，包含十六个(16)个晶体管)，并且少于DCC中继器电路750。

包含SRAM中继器电路1050的SRAM中继器1012相较于图3和图4的中继器312a的配置能提供更好的改进，而不是使用更少的晶体管(例如，因此能降低成本)。举例来说，包含存储栏的存储阵列的配置，如包含SRAM中继器1012的实例可以减少或消除对互补控制信号的需要，减少存储阵列所需的功率量。举例来说，一单端控制信号可能是唯一需要的信号。在另一个例子中，中继器1012的类SRAM的配置允许简单地纳入SRAM存储阵列。中继器1012可以具有与SRAM位元单元的配置相似的布局模式，其配置具有最紧凑的布局，并且可以与图7A的中继器712a相似，即通过分流连接，从而消除中断信号路径以置入中断器的需求。因此，中继器可以容易地被合并到一个SRAM存储阵列中。将SRAM中继器，如中继器1012，合并到SRAM存储阵列中的能力，可以产生具有相同周围的类SRAM中继器布局的高产量存储单元(例如，存储阵列可以包含类似于位元栏1002的多个位元栏，每个位元栏包含多个(X×Y)位元单元(例如，存储单元1004a和1004b)及中继器(例如，中继器1012a-1012c)。

表1表示图7A-7B揭示的DCC中继器及图10A-10B揭示的SRAM中继器所提供的技术改进和技术效果。

表1。

图11是示出根据各种实施例的固态影像装置的示例配置的示例框图。在此实施例中，固态影像装置1100是由例如CMOS影像感测器所组成。CMOS影像感测器，举例来说，可以应用于一个背面照明影像感测器(BSI)。

如图11所示，固态影像装置1100可包含作为影像撷取部分的像素部分1120、垂直电路1130(列电路)、读取电路1140(栏读取电路)、水平电路1150(栏电路)及时序控制电路1160。在这些元件中，例如，垂直电路1130、读取电路1140、水平电路1150及时序控制电路1160可组成读取部分1170，用于读取像素信号。举例来说，像素部分1120可包含具有一个或多个存储栏的存储阵列，如图7A和图10A所示的存储栏702和1002。

在一些实施例中，固态影像装置1100的像素可以在像素部分1120中以矩阵模式排列，并且每个多像素可以包含至少两个子像素，每个像素具有光电转换区域。在一些实施例中，多像素可包含背面分离部分，用于至少在多像素的光电转换区域的光进入部分及在单一透镜部分允许光进入至少两个子像素的光电转换区域，将多个相邻的子像素互相分开。在一些实施例中，透镜部分的光学中心点可以被定位在形成背面分离部分的位置，以及至少背面分离部分的光学中心区域相较于背面分离部分的其他区域表现出更低的反射(更高的吸收)。在一些实施例中，背面分离部分的光学中心区域相较于背面分离部分的其他区域表现出更低的反射(更高的吸收)。

在一些实施例中，多像素作为子像素的单位群组，并被配置为NIR-RGB感测器。

以下揭露固态影像装置1100的配置和功能的示例。

垂直电路1130可在时序控制电路1160的控制下，通过列扫描控制线驱动快门和读取列中的子像素。此外，垂直电路1130可以根据定址信号，输出用于读取列和在快门列的列位址的列选择信号，其中信号从读取列中被读取，以及在快门列中积累在光电二极体PD中的电荷被重置。

在一般的像素读取操作中，读取部分1170的垂直电路1130可以驱动像素，以进行快门扫描，然后进行读取扫描。

读取电路1140可以包含与像素部分1120的栏输出相应的多个栏信号处理电路，以及读取电路1140可以被配置，使得多个栏信号处理电路可以进行栏并行处理。读取电路1140可以包含相关双采样(CDS)电路，类比至数位转换器(ADC)，放大器(AMP)，采样/保持(S/H)电路等。

读取电路1140不仅适用于采用滚动快门作为电子快门的固态影像装置(CMOS影像感测器)，而且还适用于采用全域快门作为电子快门的固态影像装置(CMOS影像感测器)。举例来说，在采用全域快门作为电子快门的CMOS影像感测器中，一个像素中有一个信号保持部分，用于在S/H电容中保持从光电转换读取部分读取的信号。采用全域快门的CMOS影像感测器将来自光电二极体的电荷以电压信号的形式同时储存在信号保持部分的S/H电容中，并随后按顺序读取电压信号。通过这种方式，在整个图像中可靠地实现了同步性。CMOS影像感测器被提供，例如，透过堆叠式CMOS影像感测器被提供。

堆叠式CMOS影像感测器可能具有堆叠结构，其中第一基板(像素晶片)和第二基板(ASIC晶片)通过微结(连接部分)相互连接。第一基板上可以形成个别像素的光电转换读取部分，第二基板上可以形成个别像素的信号保持部分、信号线、垂直电路、水平电路、读取电路等。在第一基板上形成的每个像素都可以与在第二基板上形成的对应的信号保持部分相连接，且这些信号保持部分可以连接到包含上述ADC和S/H电路的读取电路1140。

水平电路1150可以扫描在读取电路1140的多个栏信号处理电路(例如，ADC)中处理的信号，以水平方向传输信号，并将信号输出至信号处理电路(未示出)。

定时控制电路1160可以产生在像素部分1120、垂直电路1130、读取电路1140、水平电路1150等的信号处理所需的定时信号。

在一些实施例中，读取部分1170可以执行读取扫描，包含：在重置期间PR之后的读取期间，读取重置状态下的信号，其中在重置期间PR中，浮动扩散FD被重置；以及在转移期间PT之后的读取期间，读取由储存的电荷决定的信号，其中在转移期间PT中，储存在第一光电二极体或第二光电二极体的电荷在读取期间之后，透过第一转移晶体管或第二转移晶体管，被转移到浮动扩散FD。在此，第一光电二极体可具有第一井容量和第一响应率，以及第二光电二极体可具有第二井容量和第二响应率。读取部分1170可以在单一的读取时期，用于从第一转换增益模式读取和第二转换增益模式读取所组成的群组中，选择至少一种进行读取。在第一转换增益模式读取中，读取部分1170可以利用第一转换增益(例如，高增益或HCG)读取像素信号，第一转换增益对应于由容量变更部分设置的第一容量。在第二转换增益模式读取中，读取部分1170可利用第二转换增益(例如，低增益或LCG)读取像素信号，第二转换增益对应于由容量变更部分设置的第二容量。

在框图中，图示的元件被描绘成分开的功能块，但是实施例不限于本文描述的功能所组织成的系统。每个元件提供的功能可以由软体或硬体模组提供，其组织方式可不同于目前的描述，例如，此类的软体或硬体可以混合、结合、复制、分解、分布(例如，在数据中心或地理上)，或以其他不同方式组织。本文描述的功能可由一台或多台计算机的一个或多个处理器提供，这些处理器执行储存在有形、非暂时性的机器可读介质上的代码。在一些情况下，尽管使用了单数用语“媒介”，但指令可以分布在与不同计算设备相关的不同储存设备上，例如，每个计算设备都有不同的指令子集，这种实现方式与本文单数用语“媒介”的用法一致。

读者应该理解，本申请揭露了几种独立可行的技术。申请人没有将这些技术分为多个独立的专利申请，而是将这些技术组合到一个文件中，因为它们的相关主题有助于申请过程节省开支。但是，这些技术的明显优势和方面不应被混淆。在一些情况下，实施例解决了本文中提到的所有决陷，但是应该理解这些技术是独立可实施的，并且一些实施例仅解决了类问题的一部分或提供其他未提到的好处，这些好处对于本领域技术人员是明显的。由于成本限制，本文揭露的一些技术可能目前尚未被要求保护，而可以在以后申请中被要求保护，例如透过接续申请或通过修改本权利要求，而请求保护。同理，由于篇幅限制，本文的摘要或发明内容部分不应被视为包含所有此类技术或此类技术的所有方面的综合列表。

应当理解，说明书和附图并非旨在将本技术限制在所揭露的特定形式，相反，其意图是涵盖落入所附权利要求书所定义的本技术的精神和范围内的所有修改、等同物和替代方案。根据本说明书，本技术各方面的进一步修改和替代实施例对于本领域的技术人员来说是显而易见的。因此，本说明书和附图应被解释为仅是说明性的，其目的是向本领域的技术人员教导实施本技术的一般方式。应当理解的是，本文所示和描述的本技术的形式应被视为实施例的示例。元素和材料可以被替换为本文所说明和描述的那些元素和材料，元件和过程可以被颠倒或省略，本技术的某些特征可以被独立利用，所有这些对于本领域的技术人员来说，在得到本技术描述的好处后都是显而易见的。在不脱离所附权利要求书中所描述的本技术的精神和范围的情况下，可以对本文所描述的元素进行修改。此处使用的标题仅用于组织目的，并不意味着用于限制描述的范围。

在本申请中，用语“可以”是在允许的意义上使用的(即意味著有可能)，而不是强制性的意义(即意味着必须)。用语“包括”、“包含”和“具有”等是指包含但不限于。在本申请中，除非内容明确指出，单数形式的“一”、“一个”及“该”包含复数指代。因此，例如，提及“一个元素”包含两个或多个元素的组合，尽管使用了其他用语和短语来表示一个或多个元素，如“一个或多个”。除非另有说明，用语“或”是非排他性的，即包含“和”和“或”。描述条件关系的用语，例如，“针对X，Y”，“基于X，Y”，“如果X，Y”，“当X，Y”等，包含因果关系，其中前因是必要的因果条件，前因是充分的因果条件，或者前因是后因的促成因果条件，例如。“状态X发生在条件Y获得时发生”是泛指“X仅在Y发生”和“X发生”在Y和Z上。这种条件关系并不局限于在前述条件获得后立即出现的后果，因为有些后果可能是延迟的，在条件语句中，前述条件与它们的后果相关联，例如，前述条件与后果发生的可能性有关。其中多个属性或功能被映射到多个物件(例如，一个或多个处理器执行步骤A、B、C和D)的语句既包含所有这些属性或功能被映射到所有这些物件，也包含属性或功能的子集被映射到属性或功能的子集(例如。除非另有说明，否则既包含所有执行步骤A-D的处理器，也包含处理器1执行步骤A，处理器2执行步骤B和步骤C的一部分，以及处理器3执行步骤C和步骤D的一部分的情况)。此外，除非另有说明，一个值或行动“基于”另一个条件或值的陈述包含条件或值是唯一因素的情况和条件或值是多个因素中的一个因素的情况。除非另有说明，某些集合的“每个”实例具有某些属性的声明不应理解为排除较大集合的某些相同或类似成员不具有该属性的情况，即每个不一定意味着每个和每个。除非有明确的规定，否则不应该在权利要求书中读到对所述步骤顺序的限制，例如，用明确的语言，如“在执行X后，执行Y”，与此相反，可能被不适当地争论为暗示顺序限制的陈述，如“对物件执行X，对’达行过X的物件执行Y”，用于使权利要求书更可读而不是指定顺序的目的。提及“A、B和C中的至少Z个”等语句(例如，“A、B或C中的至少Z个”)，是指所列类别(A、B和C)中的至少Z个，而不要求每个类别中至少有Z个单元。除非特别说明，从讨论中可以明显看出，在本说明书中，利用诸如“处理”、“运算”、“计算”、“确定”或类似用语的讨论是指特定设备的动作或过程，如特殊用途计算机或类似的特殊用途电子处理/计算装置。参照几何结构描述的特征，如“平行”、“垂直/正交”、“方形”、“圆柱形”等，应理解为包含基本体现几何结构属性的专案，例如，参照“平行”表面包含基本平行的表面。这些几何结构的允许偏差范围应参照说明书中的范围来确定，如果没有说明这些范围，则参照使用领域的行业规范，如果没有定义这些范围，则参照指定特征的制造领域的行业规范，如果没有定义这些范围，实质上体现几何结构的特征应解释为包含该几何结构的定义属性中15％以内的那些特征。用语“第一”、“第二”、“第三”、“给定”等，如果在权利要求书中使用，是为了区分或以其他方式识别，而不是为了显示顺序或数位限制。正如本领域的普通使用情况一样，参照人类重要的用途而描述的数据结构和格式不需要以人类可理解的格式来组成所描述的数据结构或格式，例如。文本不需要以Unicode或ASCII编码呈现或甚至编码来组成文本；图像、地图和数据可视化不需要分别显示或解码来组成图像、地图和数据可视化；语音、音乐和其他音讯不需要分别通过扬声器发出或解码来组成语音、音乐或其他音讯。

本领域技术人员将认识到本教导是容易修改和/或改进的。例如，虽然上述各组件的实现可能被体现为硬件设备，但它也可以被实现为纯软体解决方案，例如，安装在现有的服务器上。此外，如本文揭露的对话管理技术可以作为固体、固体/软体组合、固体/硬体组合或硬体/固体/软体组合实现。

虽然上述内容已经描述了被认为构成本发明的教义和/或其他实例，但应理解的是，可以对其进行各种修改，本文披露的主题可以以各种形式和实例实现，并且本发明的教导可以应用于众多的应用，这里只描述了其中的一部分。所附权利要求旨在要求保护本教导的真实范围内的任何和所有应用、修改和变化。

参照以下列举的实施例，将更好地理解本技术：

1.一种中继器，包含：连接到第一位元线的第一输入节点及连接到第二位元线的第二输入节点；连接到第一位元线的第一输出节点及连接到第二位元线的第二输出节点；一对开关，连接到第一位元线和第二位元线，被配置用于接收输入信号；

交叉耦合的一组反相器，连接到该对开关，其中该对开关和交叉耦合的该组反相器在第一位元线和第二位元线之间形成分流连接，用于处理该对开关接收的输入信号。

2.实施例1的中继器，其中中继器的一个或多个实施例被用于存储阵列中。

3.实施例1-2中任一项的中继器，其中第一输入节点和第二输入节点连接一个存储单元。

4.实施例1-2中任一项的中继器，其中第一输出节点和第二输出节点连接一个存储单元。

5.实施例4的中继器，其中存储单元是一个n位存储单元。

6.实施例5的中继器，其中n位存储单元是1位元的存储单元。

7.实施例1-6中任一项的中继器，其中第一输入节点和第二输入节点分别连接第一中间节点和第二中间节点，第一中间节点和第二中间节点分别连接第一初始节点和第二初始节点，第一初始节点和第二初始节点分别连接第一位元线驱动器和第二位元线驱动器。

8.实施例7的中继器，其中第一位元线驱动器和第二位元线驱动器被配置为用于输出输入信号，该输入信号分别通过第一位元线和第二位元线提供给第一初始节点和第二初始节点。

9.实施例8的中继器，其中输入信号进一步被提供给该对开关，以使该对开关分别连接到第一位元线和第二位元线。

10.实施例7-9中任一项的中继器，其中第一中间节点和第二中间节点被配置在第一初始节点和第一输入节点之间的第一位元线和第二位元线上的第一位置，其中第一位置是一个平衡点。

11.实施例10的中继器，其中平衡点是通过对中继器的功能模拟决定的。

12.实施例7-11中任一项的中继器，其中：输入信号是差分信号；在第一初始节点和第二初始节点，差分信号的前缘从第一逻辑电平到第二逻辑电位需要第一时间量；在第一中间节点和第二中间节点，差分信号的前缘从第一逻辑电平到第二逻辑电平需要第二时间量，其中第二时间量大于第一时间量；

在第一输入节点和第二输入节点，差分信号的前缘从第一逻辑电平到第二逻辑电平需要第三时间量，其中第三时间量大于或小于第二时间量。

13.实施例12的中继器，其中：在第一初始节点和第二初始节点，差分信号的每个分量相交于第一逻辑电平和第二逻辑电平之间的中点；在第一中间节点和第二中间节点，差分信号的每个分量相交于第一零交叉点，第一零交叉点偏向于第一逻辑电平或第二逻辑电平。在第一输入节点和第二输入节点，差分信号的每个分量相交于第一逻辑电平和第二逻辑电平之间的中点；以及在第一输出节点和第二输出节点，差分信号的每个分量分别等于第一输入节点和第二输入节点的各自分量。

14.实施例1-13中任一项的中继器，其中：该对开关的每个开关包含一PMOS晶体管和一NMOS晶体管；中继器包含八个晶体管；中继器是一个DCC中继器。

15.实施例1-14中任一项的中继器，其中：一对开关中的每个开关包含一个NMOS晶体管；中继器包含六个晶体管；以及中继器是一个SRAM中继器。

16.实施例1-15中任一项的中继器，其中，第一输出节点和第二输出节点连接一存储单元，并且存储单元连接到中继器的另一个实例。

17.实施例1-16中任一项的中继器，进一步包含：用于读取数据的装置。

18.实施例1-17中任一项的中继器，进一步包含：用于写入数据的装置。

19.实施例1-18中任一项的中继器，进一步包含：用于产生输入信号的装置。

20.一种用于存储阵列的级联堆叠，包含：多个存储单元；以及多个中继器，每个中继器连接多个存储单元中的一个存储单元，其中每个中继器包含实施例1-19中任一项的中继器。

21.一种存储阵列，包含：多个中继器，多个中继器中的每个中继器包含实施例1-19中的任何一个中继器。

22.一种存储阵列，包含：多个存储单元，被配置用于储存数据；一对位元线(BL)驱动器，被配置用于提供输入信号，用于将数据写入多个存储单元中的至少一存储单元；感测放大器，通信连接位元线驱动器，用于读取储存在至少一存储单元的数据；以及多个中继器，连接到多个存储单元，其中多个中继器中的每个中继器包含实施例1-19中的任意一个中继器。

23.一种影像设备，包含：与存储单元相连的多个中继器，其中多个中继器中的每个中继器包含实施例1-19中的任何一个的中继器。

Claims (15)

1.一种存储阵列，包含：

多个存储单元，用于储存数据；

一对位元线驱动器，用于提供一差分信号，该差分信号用于将数据写入至一对位元线上的所述多个存储单元中的至少一存储单元；

一感测放大器，通信连接所述对位元线驱动器，以读取储由所述多个存储单元中的至少一部分存储单元存储的数据；以及

多个中继器，串联连接所述多个存储单元，所述多个中继器中的每个中继器通过各自的分流连接到所述一对位元线驱动器，其中所述多个中继器中的每个中继器包含：

一输入节点及一输出节点，配置于每条位元线上；

一组交叉耦合的反相器，用于接收、再生及输出所述差分信号；

一第一开关及一第二开关，用于在写入模式时向所述一组交叉耦合的反相器提供所述差分信号，或在读取模式时绕过所述一组交叉耦合的反相器，其中：

所述对位元线在一第一节点上连接所述对位元线驱动器，

一中间节点，被配置在所述第一节点和所述多个中继器中的一第一中继器的所述输入节点之间的每条位元线上，以及

一新增的中间节点，被配置在给定的一中继器的所述输出节点和后续的一中继器的所述输入节点之间的每条位元线上。

2.如权利要求1所述的存储阵列，其特征在于，所述中间节点及新增的所述中间节点被配置在各自的位元线的一平衡点上。

3.如权利要求1所述的存储阵列，其特征在于，所述多个中继器中的每个中继器是：

包含八(8)个晶体管的一占空比校正器(DCC)中继器；或

包含六(6)个晶体管的一SRAM中继器。

4.如权利要求3所述的存储阵列，其特征在于：

所述DCC中继器包含所述一组交叉耦合的反相器和一对传输闸门，每个传输闸门包含一PMOS晶体管及一NMOS晶体管；以及

所述SRAM中继器包含所述一组交叉耦合的反相器和一对传输闸门，所述对传输闸门包含一NMOS晶体管。

5.一种用于存储阵列的中继器，其特征在于，其包含：

连接一第一位元线的第一输入节点和连接一第二位元线的第二输入节点；

连接所述第一位元线的第一输出节点和连接所述第二位元线的第二输出节点；

一对开关，连接所述第一位元线及所述第二位元线，用于响应接收输入信号；以及

一组交叉耦合的反相器，连接所述一对开关，用于处理所述对开关接收到的所述输入信号，其中所述对开关和所述一组交叉耦合的反相器在所述第一位元线和所述第二位元线之间形成一分流连接。

6.如权利要求5所述的中继器，其特征在于，所述第一输入节点及所述第二输入节点分别连接一第一中间节点及一第二中间节点，所述第一中间节点及所述第二中间节点分别连接一第一初始节点及一第二初始节点，以及所述第一初始节点及所述第二初始节点分别连接一第一位元线驱动器及一第二位元线驱动器。

7.如权利要求6所述的中继器，其特征在于，所述第一位元线驱动器及第二位元线驱动器用于输出所述输入信号，所述输入信号通过所述第一位元线及所述第二位元线被分别提供至一第一初始节点及一第二初始节点，以及所述输入信号还被提供至所述一对开关，使所述一对开关分别连接所述第一位元线及所述第二位元线。

8.如权利要求6所述的中继器，其特征在于，所述第一中间节点及所述第二中间节点被配置在沿着一第一初始节点及一第一输入节点之间的所述第一位元线及所述第二位元线的一部分的第一位置，其中所述第一位置为一平衡点。

9.如权利要求6所述的中继器，其特征在于：

所述输入信号是一差分信号；

在所述第一初始节点及所述第二初始节点，所述差分信号的前缘从一第一逻辑电位到一第二逻辑电位需要一第一时间量；

在所述第一中间节点及所述第二中间节点，所述差分信号的前缘从所述第一逻辑电位到所述第二逻辑电位需要一第二时间量，其中所述第二时间量大于所述第一时间量；以及

在所述第一输入节点及所述第二输入节点，所述差分信号的前缘从所述第一逻辑电位到所述第二逻辑电位需要第三时间量，其中所述第三时间量小于或大于所述第二时间量。

10.如权利要求9所述的中继器，其特征在于：

在所述第一初始节点及所述第二初始节点，所述差分信号的每个分量相交于所述第一逻辑电平和第二逻辑电平之间的中点；

在所述第一中间节点及所述第二中间节点，所述差分信号的每个分量相交于一零交叉点，所述零交叉点向所述第一逻辑电平或所述第二逻辑电平倾斜；

在所述第一输入节点及所述第二输入节点，所述差分信号的每个分量相交于所述第一逻辑电平和所述第二逻辑电平之间的中点；以及

在所述第一输出节点及所述第二输出节点，所述差分信号的每个分量分别等于在所述第一输入节点和所述第二输入节点的各个分量。

11.如权利要求5所述的中继器，其特征在于：

所述一对开关的每个开关包含一PMOS晶体管及一NMOS晶体管；

所述中继器包含八个晶体管；以及

所述中继器是一占空比校正器(DCC)中继器。

12.如权利要求5所述的中继器，其特征在于：

所述一对开关的每个开关包含一NMOS晶体管；

所述中继器包含六个晶体管；以及

所述中继器是一SRAM中继器。

13.如权利要求5所述的中继器，其特征在于，所述第一输出节点和所述第二输出节点连接一存储单元，以及所述存储单元连接所述中继器的另一个中继器。

14.如权利要求5所述的中继器，其特征在于，更包含：

用于读取储存在一存储单元中的数据的装置；以及

用于将数据写入一存储单元的装置。

15.一种用于存储阵列的级联堆叠，包含：

多个存储单元；以及

多个中继器，每个中继器连接所述多个存储单元中的一个存储单元，其中每个中继器包含：

连接一第一位元线的第一输入节点和连接一第二位元线的第二输入节点；连接所述第一位元线的第一输出节点和连接所述第二位元线的第二输出节点；

一对开关，连接所述第一位元线及所述第二位元线，用于接收一输入信号；以及

一组交叉耦合的反相器，连接所述一对开关，用于处理所述对开关接收到的所述输入信号，其中所述对开关及一组交叉耦合的反相器在所述第一位元线和所述第二位元线之间形成一分流连接。