JP2002343093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 一つのデータを記憶するメモリセルのトラン
ジスタ数を削減し、動作の不具合を生じることなくビッ
ト線の間隔を可能な限り短くすることを可能にすること
により、小面積化を図ることができる半導体記憶装置を
実現する。 【解決手段】 メモリセルアレイ８を、ソースを接地電
位としゲートを行選択信号に接続しドレインを対をなす
ビット線ＢＬ，/ＢＬの何れか一方に接続した単一のト
ランジスタからなるメモリセルをマトリクス状に配列し
た構成にするとともに、対をなすビット線ＢＬ，/ＢＬ
の間に他のビット線を配置し、各ビット線にビット線接
地トランジスタＱＲ，Ｑ/Ｒを接続し、列デコーダ２，
３により選択される一対のビット線に対応するビット線
接地トランジスタのみを非導通状態とし、他のビット線
接地トランジスタを導通状態にする。
ジスタ数を削減し、動作の不具合を生じることなくビッ
ト線の間隔を可能な限り短くすることを可能にすること
により、小面積化を図ることができる半導体記憶装置を
実現する。 【解決手段】 メモリセルアレイ８を、ソースを接地電
位としゲートを行選択信号に接続しドレインを対をなす
ビット線ＢＬ，/ＢＬの何れか一方に接続した単一のト
ランジスタからなるメモリセルをマトリクス状に配列し
た構成にするとともに、対をなすビット線ＢＬ，/ＢＬ
の間に他のビット線を配置し、各ビット線にビット線接
地トランジスタＱＲ，Ｑ/Ｒを接続し、列デコーダ２，
３により選択される一対のビット線に対応するビット線
接地トランジスタのみを非導通状態とし、他のビット線
接地トランジスタを導通状態にする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、小面積化を実現する回路技術に関する。
関し、小面積化を実現する回路技術に関する。
【０００２】
【従来の技術】図６は、従来の半導体記憶装置として、
コンタクト方式のマスクＲＯＭの構成を示す回路図であ
る。コンタクト方式のマスクＲＯＭとは、メモリセルト
ランジスタのドレインとビット線との接続関係を、ＲＯ
Ｍデータの“１”及び“０”に対応させるものである。
コンタクト方式のマスクＲＯＭの構成を示す回路図であ
る。コンタクト方式のマスクＲＯＭとは、メモリセルト
ランジスタのドレインとビット線との接続関係を、ＲＯ
Ｍデータの“１”及び“０”に対応させるものである。
【０００３】図６に示すように、従来の半導体記憶装置
は、列デコーダ２、列デコーダ3、チャージアップ回路
４、チャージアップ回路５、イコライズ回路６、差動ア
ンプ回路７及びメモリセルアレイ１２から構成されてい
る。
は、列デコーダ２、列デコーダ3、チャージアップ回路
４、チャージアップ回路５、イコライズ回路６、差動ア
ンプ回路７及びメモリセルアレイ１２から構成されてい
る。
【０００４】列デコーダ２は、ゲートを列選択信号であ
るビット線選択信号ＣＤｊ（ｊ＝１〜ｎ）に各々接続
し、ドレインを共通の接続点ＤＩＮに接続し、ソースを
ビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続したＮ型ＭＯ
ＳトランジスタＱＴｊ（ｊ＝１〜ｎ）から構成される。
るビット線選択信号ＣＤｊ（ｊ＝１〜ｎ）に各々接続
し、ドレインを共通の接続点ＤＩＮに接続し、ソースを
ビット線ＢＬｊ（ｊ＝１〜ｎ）に各々接続したＮ型ＭＯ
ＳトランジスタＱＴｊ（ｊ＝１〜ｎ）から構成される。
【０００５】列デコーダ３は、ゲートをビット線選択信
号ＣＤｊ（ｊ＝１〜ｎ）に各々接続し、ドレインを共通
の接続点/ＤＩＮに接続し、ソースをビット線/ＢＬｊ
（ｊ＝１〜ｎ）に各々接続したＮ型ＭＯＳトランジスタ
ＱＢｊ（ｊ＝１〜ｎ）から構成される。
号ＣＤｊ（ｊ＝１〜ｎ）に各々接続し、ドレインを共通
の接続点/ＤＩＮに接続し、ソースをビット線/ＢＬｊ
（ｊ＝１〜ｎ）に各々接続したＮ型ＭＯＳトランジスタ
ＱＢｊ（ｊ＝１〜ｎ）から構成される。
【０００６】チャージアップ回路４及び５は、ビット線
プリチャージ信号ＣＨを入力とし、接続点ＤＩＮ及び接
続点/ＤＩＮに各々電荷を供給する。本例では、ビット
線プリチャージ信号ＣＨが論理レベル「Ｈ」のときＤＩ
Ｎ及び/ＤＩＮに各々電荷を供給し、論理レベル「Ｌ」
のとき接続点ＤＩＮ及び接続点/ＤＩＮへの電荷供給を
各々停止するものとする。
プリチャージ信号ＣＨを入力とし、接続点ＤＩＮ及び接
続点/ＤＩＮに各々電荷を供給する。本例では、ビット
線プリチャージ信号ＣＨが論理レベル「Ｈ」のときＤＩ
Ｎ及び/ＤＩＮに各々電荷を供給し、論理レベル「Ｌ」
のとき接続点ＤＩＮ及び接続点/ＤＩＮへの電荷供給を
各々停止するものとする。
【０００７】イコライズ回路６は、ビット線イコライズ
信号ＥＱを入力とし、ＤＩＮと/ＤＩＮに接続されてい
る。本例では、ビット線イコライズ信号ＥＱが論理レベ
ル「Ｈ」のとき接続点ＤＩＮと接続点/ＤＩＮと同電位
にし、論理レベル「Ｌ」とのき接続点ＤＩＮと接続点/
ＤＩＮを同電位の状態から開放するものとする。
信号ＥＱを入力とし、ＤＩＮと/ＤＩＮに接続されてい
る。本例では、ビット線イコライズ信号ＥＱが論理レベ
ル「Ｈ」のとき接続点ＤＩＮと接続点/ＤＩＮと同電位
にし、論理レベル「Ｌ」とのき接続点ＤＩＮと接続点/
ＤＩＮを同電位の状態から開放するものとする。
【０００８】差動アンプ回路７は、接続点ＤＩＮと接続
点/ＤＩＮを入力とし、その電位差を増幅させることに
よってメモリセルアレイ１２に記憶されたデータを出力
端子ＤＯＵＴへ出力させる。本例では接続点ＤＩＮの論
理レベルが「Ｈ」且つ接続点/ＤＩＮの論理レベル
「Ｌ」の場合は出力端子ＤＯＵＴへ論理レベル「Ｈ」を
出力し、接続点ＤＩＮの論理レベルが「Ｌ」且つ接続点
/ＤＩＮの論理レベル「Ｈ」の場合は出力端子ＤＯＵＴ
へ論理レベル「Ｌ」を出力するものとする。
点/ＤＩＮを入力とし、その電位差を増幅させることに
よってメモリセルアレイ１２に記憶されたデータを出力
端子ＤＯＵＴへ出力させる。本例では接続点ＤＩＮの論
理レベルが「Ｈ」且つ接続点/ＤＩＮの論理レベル
「Ｌ」の場合は出力端子ＤＯＵＴへ論理レベル「Ｈ」を
出力し、接続点ＤＩＮの論理レベルが「Ｌ」且つ接続点
/ＤＩＮの論理レベル「Ｈ」の場合は出力端子ＤＯＵＴ
へ論理レベル「Ｌ」を出力するものとする。
【０００９】メモリセルアレイ１２は、Ｎ型ＭＯＳトラ
ンジスタにより形成されたメモリセルＭ（ｉ，ｊ）（ｉ
＝１〜ｍ，ｊ＝１〜ｎ）及び/Ｍ（ｉ，ｊ）（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリクス状に配置され
て構成される。各メモリセルＭ（ｉ，ｊ）及び/Ｍ
（ｉ，ｊ）のゲートは、ワード線ＷＬｉ（ｉ＝１〜ｍ）
に各々接続され、そのソースは接地電位に接続され、そ
のドレインは、メモリセルデータが“０”の場合、メモ
リセルＭ（ｉ，ｊ）ではビット線ＢＬｊ（ｊ＝１〜ｎ）
に各々接続され、メモリセル/Ｍ（ｉ，ｊ）では浮遊状
態（非接続）にされ、メモリセルデータが“１”の場
合、メモリセルＭ（ｉ，ｊ）では浮遊状態（非接続）に
され、メモリセル/Ｍ（ｉ，ｊ）ではビット線/ＢＬｊ
（ｊ＝１〜ｎ）に各々接続される。またビット線ＢＬｊ
とビット線/ＢＬｊは隣接した構成からなる。
ンジスタにより形成されたメモリセルＭ（ｉ，ｊ）（ｉ
＝１〜ｍ，ｊ＝１〜ｎ）及び/Ｍ（ｉ，ｊ）（ｉ＝１〜
ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリクス状に配置され
て構成される。各メモリセルＭ（ｉ，ｊ）及び/Ｍ
（ｉ，ｊ）のゲートは、ワード線ＷＬｉ（ｉ＝１〜ｍ）
に各々接続され、そのソースは接地電位に接続され、そ
のドレインは、メモリセルデータが“０”の場合、メモ
リセルＭ（ｉ，ｊ）ではビット線ＢＬｊ（ｊ＝１〜ｎ）
に各々接続され、メモリセル/Ｍ（ｉ，ｊ）では浮遊状
態（非接続）にされ、メモリセルデータが“１”の場
合、メモリセルＭ（ｉ，ｊ）では浮遊状態（非接続）に
され、メモリセル/Ｍ（ｉ，ｊ）ではビット線/ＢＬｊ
（ｊ＝１〜ｎ）に各々接続される。またビット線ＢＬｊ
とビット線/ＢＬｊは隣接した構成からなる。
【００１０】以上のように構成された半導体記憶装置に
おいて、メモリセルアレイ１２に記憶されたデータを読
み出す動作について、メモリセルＭ（１，１）、メモリ
セル/Ｍ（１，１）の読み出し動作を例にして、図７の
タイミング図を用いて説明する。本従来例では、ビット
線プリチャージ信号ＣＨ、ビット線選択信号ＣＤｊ、ワ
ード線ＷＬｉ、接続点ＤＩＮ、接続点/ＤＩＮ、ビット
線ＢＬｊ、ビット線/ＢＬｊ、ビット線イコライズ信号
ＥＱ、出力端子ＤＯＵＴの初期状態は接地電位としてい
る。
おいて、メモリセルアレイ１２に記憶されたデータを読
み出す動作について、メモリセルＭ（１，１）、メモリ
セル/Ｍ（１，１）の読み出し動作を例にして、図７の
タイミング図を用いて説明する。本従来例では、ビット
線プリチャージ信号ＣＨ、ビット線選択信号ＣＤｊ、ワ
ード線ＷＬｉ、接続点ＤＩＮ、接続点/ＤＩＮ、ビット
線ＢＬｊ、ビット線/ＢＬｊ、ビット線イコライズ信号
ＥＱ、出力端子ＤＯＵＴの初期状態は接地電位としてい
る。
【００１１】図７において、期間１でビット線イコライ
ズ信号ＥＱが「Ｈ」レベルとなることで、接続点ＤＩＮ
と接続点/ＤＩＮを同電位状態とし、ビット線プリチャ
ージ信号ＣＨが「Ｈ」レベルなることで、接続点ＤＩＮ
及び接続点/ＤＩＮにチャージアップ回路４、５により
各々電荷が供給される。またビット線選択信号ＣＤ１が
「Ｈ」レベルに、その他のビット線選択信号ＣＤｊ（ｊ
＝２〜ｎ）は「Ｌ」レベルに遷移し、ビット線選択トラ
ンジスタＱＴ１とＱＢ１は導通状態となり、ビット線選
択トランジスタＱＴｊ（ｊ＝２〜ｎ）とＱＢｊ（ｊ＝２
〜ｎ）は非導通状態となる。
ズ信号ＥＱが「Ｈ」レベルとなることで、接続点ＤＩＮ
と接続点/ＤＩＮを同電位状態とし、ビット線プリチャ
ージ信号ＣＨが「Ｈ」レベルなることで、接続点ＤＩＮ
及び接続点/ＤＩＮにチャージアップ回路４、５により
各々電荷が供給される。またビット線選択信号ＣＤ１が
「Ｈ」レベルに、その他のビット線選択信号ＣＤｊ（ｊ
＝２〜ｎ）は「Ｌ」レベルに遷移し、ビット線選択トラ
ンジスタＱＴ１とＱＢ１は導通状態となり、ビット線選
択トランジスタＱＴｊ（ｊ＝２〜ｎ）とＱＢｊ（ｊ＝２
〜ｎ）は非導通状態となる。
【００１２】ビット線選択トランジスタＱＴ１とＱＢ１
は導通状態となったことにより、接続点ＤＩＮと接続点
/ＤＩＮに供給される電荷は、ビット線ＢＬ１と/ＢＬ１
に供給される。
は導通状態となったことにより、接続点ＤＩＮと接続点
/ＤＩＮに供給される電荷は、ビット線ＢＬ１と/ＢＬ１
に供給される。
【００１３】ここでワード線ＷＬｉ（ｉ＝１〜ｍ）は
「Ｌ」レベルであるため、メモリセルＭ（ｉ，ｊ）（ｉ
＝１〜ｍ,ｊ＝１〜ｎ）は全て非導通状態となり、接続
点ＤＩＮ,/ＤＩＮとビット線ＢＬ１,/ＢＬ１の電位は所
定の時間で「Ｈ」レベルとなる。
「Ｌ」レベルであるため、メモリセルＭ（ｉ，ｊ）（ｉ
＝１〜ｍ,ｊ＝１〜ｎ）は全て非導通状態となり、接続
点ＤＩＮ,/ＤＩＮとビット線ＢＬ１,/ＢＬ１の電位は所
定の時間で「Ｈ」レベルとなる。
【００１４】次に期間２で、ビット線イコライズ信号Ｅ
Ｑが「Ｌ」レベルとなることで、接続点ＤＩＮと接続点
/ＤＩＮは開放され、ビット線プリチャージ信号ＣＨが
「Ｌ」レベルなることで、接続点ＤＩＮ及び接続点/Ｄ
ＩＮへのチャージアップ回路４、５からの電荷供給が停
止される。またビット線選択信号ＣＤｊ（ｊ＝１〜ｎ）
は期間１のレベルを維持することで、ビット線選択トラ
ンジスタＱＴ１とＱＢ１は導通状態を維持し、ビット線
選択トランジスタＱＴｊ（ｊ＝２〜ｎ）とＱＢｊ（ｊ＝
２〜ｎ）は非導通状態を維持する。
Ｑが「Ｌ」レベルとなることで、接続点ＤＩＮと接続点
/ＤＩＮは開放され、ビット線プリチャージ信号ＣＨが
「Ｌ」レベルなることで、接続点ＤＩＮ及び接続点/Ｄ
ＩＮへのチャージアップ回路４、５からの電荷供給が停
止される。またビット線選択信号ＣＤｊ（ｊ＝１〜ｎ）
は期間１のレベルを維持することで、ビット線選択トラ
ンジスタＱＴ１とＱＢ１は導通状態を維持し、ビット線
選択トランジスタＱＴｊ（ｊ＝２〜ｎ）とＱＢｊ（ｊ＝
２〜ｎ）は非導通状態を維持する。
【００１５】ここでワード線ＷＬ１が「Ｈ」レベルに遷
移し、ＷＬｉ（ｉ＝２〜ｍ）は「Ｌ」レベルを維持する
ことにより、メモリセルＭ（１,１）と/Ｍ（１,１）は
導通状態となり、その他のメモリセルＭ（ｉ，ｊ）（ｉ
＝１〜ｍ,ｊ＝１〜ｎ，ただしｉ＝ｊ＝１を除く）と/Ｍ
（ｉ，ｊ）（ｉ＝１〜ｍ,ｊ＝１〜ｎ，ただしｉ＝ｊ＝
１を除く）は非導通状態を維持する。
移し、ＷＬｉ（ｉ＝２〜ｍ）は「Ｌ」レベルを維持する
ことにより、メモリセルＭ（１,１）と/Ｍ（１,１）は
導通状態となり、その他のメモリセルＭ（ｉ，ｊ）（ｉ
＝１〜ｍ,ｊ＝１〜ｎ，ただしｉ＝ｊ＝１を除く）と/Ｍ
（ｉ，ｊ）（ｉ＝１〜ｍ,ｊ＝１〜ｎ，ただしｉ＝ｊ＝
１を除く）は非導通状態を維持する。
【００１６】メモリセルＭ（１,１）がビット線ＢＬ１
に接続されず、メモリセル/Ｍ（１,１）がビット線/Ｂ
Ｌ１に接続されているとき、即ちＲＯＭデータ“１”の
とき、接続点ＤＩＮとビット線ＢＬ１は、期間１で
「Ｈ」レベルとなった電位を維持し、接続点/ＤＩＮと
ビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった電
位を、導通状態になったメモリセル/Ｍ（１,１）を介し
て電荷を接地電位へと放出することで「Ｌ」レベルとな
る。
に接続されず、メモリセル/Ｍ（１,１）がビット線/Ｂ
Ｌ１に接続されているとき、即ちＲＯＭデータ“１”の
とき、接続点ＤＩＮとビット線ＢＬ１は、期間１で
「Ｈ」レベルとなった電位を維持し、接続点/ＤＩＮと
ビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった電
位を、導通状態になったメモリセル/Ｍ（１,１）を介し
て電荷を接地電位へと放出することで「Ｌ」レベルとな
る。
【００１７】この結果、差動アンプ回路７は接続点ＤＩ
Ｎが「Ｈ」レベル、接続点/ＤＩＮが「Ｌ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“１”を出力
する。
Ｎが「Ｈ」レベル、接続点/ＤＩＮが「Ｌ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“１”を出力
する。
【００１８】また、メモリセルＭ（１,１）がビット線
ＢＬ１に接続され、メモリセル/Ｍ（１,１）がビット線
/ＢＬ１に接続されないとき、即ちＲＯＭデータ“０”
のとき、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で
「Ｈ」レベルとなった電位を維持し、接続点ＤＩＮとビ
ット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位
を、導通状態になったメモリセルＭ（１,１）を介して
電荷を接地電位へと放出することで「Ｌ」レベルとな
る。
ＢＬ１に接続され、メモリセル/Ｍ（１,１）がビット線
/ＢＬ１に接続されないとき、即ちＲＯＭデータ“０”
のとき、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で
「Ｈ」レベルとなった電位を維持し、接続点ＤＩＮとビ
ット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位
を、導通状態になったメモリセルＭ（１,１）を介して
電荷を接地電位へと放出することで「Ｌ」レベルとな
る。
【００１９】この結果、差動アンプ回路７は接続点ＤＩ
Ｎが「Ｌ」レベル、接続点/ＤＩＮが「Ｈ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“０”を出力
する。
Ｎが「Ｌ」レベル、接続点/ＤＩＮが「Ｈ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“０”を出力
する。
【００２０】
【発明が解決しようとする課題】上記従来の半導体記憶
装置では以下の問題を有している。
装置では以下の問題を有している。
【００２１】半導体記憶装置において、一つのデータの
記憶に二つのメモリセルを必要とするため面積が大きく
なる。
記憶に二つのメモリセルを必要とするため面積が大きく
なる。
【００２２】また、小面積化のために微細化技術の極限
まで、一つのデータを記憶する二つのメモリセルが接続
される各々のビット線の間隔を短くした場合、ビット線
とビット線の間の容量が増大する。これにより一つのデ
ータを記憶する二つのメモリセルが接続される二つのビ
ット線はプリチャージされ「Ｈ」レベルになった後に、
ワード線ＷＬｉ（ｉ＝１〜ｍ）が「Ｈ」になることによ
り、メモリセルトランジスタのドレインに接続されてい
るビット線が「Ｌ」レベルに遷移するが、このとき、
「Ｈ」レベルを維持しているもう一方のビット線の電荷
が、ビット線とビット線の間の容量を介して、「Ｌ」レ
ベルに遷移するビット線へ放電され、「Ｈ」レベルから
「Ｌ」レベルとなり、一方のビット線ともう一方のビッ
ト線の電位差が無くなり、差動アンプ回路７が正常に動
作できなくなるという問題があった。
まで、一つのデータを記憶する二つのメモリセルが接続
される各々のビット線の間隔を短くした場合、ビット線
とビット線の間の容量が増大する。これにより一つのデ
ータを記憶する二つのメモリセルが接続される二つのビ
ット線はプリチャージされ「Ｈ」レベルになった後に、
ワード線ＷＬｉ（ｉ＝１〜ｍ）が「Ｈ」になることによ
り、メモリセルトランジスタのドレインに接続されてい
るビット線が「Ｌ」レベルに遷移するが、このとき、
「Ｈ」レベルを維持しているもう一方のビット線の電荷
が、ビット線とビット線の間の容量を介して、「Ｌ」レ
ベルに遷移するビット線へ放電され、「Ｈ」レベルから
「Ｌ」レベルとなり、一方のビット線ともう一方のビッ
ト線の電位差が無くなり、差動アンプ回路７が正常に動
作できなくなるという問題があった。
【００２３】本発明は、上記したような従来の半導体記
憶装置における問題を解決するものであり、その目的
は、一つのデータを記憶するメモリセルのトランジスタ
数を削減したり、あるいは、動作の不具合を生じること
なくビット線の間隔を可能な限り短くすることを可能に
することにより、小面積化を図ることができる半導体記
憶装置を提供することにある。
憶装置における問題を解決するものであり、その目的
は、一つのデータを記憶するメモリセルのトランジスタ
数を削減したり、あるいは、動作の不具合を生じること
なくビット線の間隔を可能な限り短くすることを可能に
することにより、小面積化を図ることができる半導体記
憶装置を提供することにある。
【００２４】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、複数の対をなすビット線と、入力する列選択
信号により同時に一対のビット線を選択する列選択回路
と、ソースを接地電位としゲートを行選択信号に接続し
ドレインを対をなすビット線の何れか一方に接続した単
一のトランジスタからなるメモリセルをマトリクス状に
配列したメモリセルアレイとを備えている。
憶装置は、複数の対をなすビット線と、入力する列選択
信号により同時に一対のビット線を選択する列選択回路
と、ソースを接地電位としゲートを行選択信号に接続し
ドレインを対をなすビット線の何れか一方に接続した単
一のトランジスタからなるメモリセルをマトリクス状に
配列したメモリセルアレイとを備えている。
【００２５】この構成によれば、一つのデータを記憶す
るメモリセルを従来の二つのトランジスタから単一のト
ランジスタにすることで小面積化を図ることができる。
るメモリセルを従来の二つのトランジスタから単一のト
ランジスタにすることで小面積化を図ることができる。
【００２６】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタのみを非導通状態と
し、他のビット線接地トランジスタを導通状態にするよ
うにしたことを特徴とする。
１記載の半導体記憶装置において、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタのみを非導通状態と
し、他のビット線接地トランジスタを導通状態にするよ
うにしたことを特徴とする。
【００２７】この構成によれば、読み出し対象の対をな
すビット線を隣接しないように配置し、読み出し対象以
外のビット線を接地電位とすることで、読み出し対象の
ビット線とビット線の間の容量による起因する電位の変
動を安定化し、全てのビット線とビット線の間隔を極限
まで短くして小面積化を図ることができる。
すビット線を隣接しないように配置し、読み出し対象以
外のビット線を接地電位とすることで、読み出し対象の
ビット線とビット線の間の容量による起因する電位の変
動を安定化し、全てのビット線とビット線の間隔を極限
まで短くして小面積化を図ることができる。
【００２８】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタを非導通状態とし、少
なくとも選択される一対のビット線の間に配置された他
のビット線に対応するビット線接地トランジスタを導通
状態にするようにしたことを特徴とする。
１記載の半導体記憶装置において、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタを非導通状態とし、少
なくとも選択される一対のビット線の間に配置された他
のビット線に対応するビット線接地トランジスタを導通
状態にするようにしたことを特徴とする。
【００２９】この構成によれば、読み出し対象の対をな
すビット線を隣接しないように配置し、少なくとも読み
出し対象の対をなすビット線の間に配置されたビット線
を接地電位とすることで、読み出し対象のビット線とビ
ット線の間の容量による起因する電位の変動を安定化
し、全てのビット線とビット線の間隔を極限まで短くし
て小面積化を図ることができる。
すビット線を隣接しないように配置し、少なくとも読み
出し対象の対をなすビット線の間に配置されたビット線
を接地電位とすることで、読み出し対象のビット線とビ
ット線の間の容量による起因する電位の変動を安定化
し、全てのビット線とビット線の間隔を極限まで短くし
て小面積化を図ることができる。
【００３０】請求項４記載の半導体記憶装置は、複数の
対をなすビット線と、入力する列選択信号により同時に
一対のビット線を選択する列選択回路と、２つのトラン
ジスタからなり各々のソースを接地電位とし各々のゲー
トを同一の行選択信号に接続し一方のドレインを対をな
すビット線の一方に接続し他方のドレインを開放したメ
モリセルをマトリクス状に配列したメモリセルアレイと
を備えた半導体記憶装置であって、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタのみを非導通状態と
し、他のビット線接地トランジスタを導通状態にするよ
うにしたことを特徴とする。
対をなすビット線と、入力する列選択信号により同時に
一対のビット線を選択する列選択回路と、２つのトラン
ジスタからなり各々のソースを接地電位とし各々のゲー
トを同一の行選択信号に接続し一方のドレインを対をな
すビット線の一方に接続し他方のドレインを開放したメ
モリセルをマトリクス状に配列したメモリセルアレイと
を備えた半導体記憶装置であって、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタのみを非導通状態と
し、他のビット線接地トランジスタを導通状態にするよ
うにしたことを特徴とする。
【００３１】この構成によれば、読み出し対象の対をな
すビット線を隣接しないように配置し、読み出し対象以
外のビット線を接地電位とすることで、読み出し対象の
ビット線とビット線の間の容量による起因する電位の変
動を安定化し、全てのビット線とビット線の間隔を極限
まで短くして小面積化を図ることができる。
すビット線を隣接しないように配置し、読み出し対象以
外のビット線を接地電位とすることで、読み出し対象の
ビット線とビット線の間の容量による起因する電位の変
動を安定化し、全てのビット線とビット線の間隔を極限
まで短くして小面積化を図ることができる。
【００３２】請求項５記載の半導体記憶装置は、複数の
対をなすビット線と、入力する列選択信号により同時に
一対のビット線を選択する列選択回路と、２つのトラン
ジスタからなり各々のソースを接地電位とし各々のゲー
トを同一の行選択信号に接続し一方のドレインを対をな
すビット線の一方に接続し他方のドレインを開放したメ
モリセルをマトリクス状に配列したメモリセルアレイと
を備えた半導体記憶装置であって、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタを非導通状態とし、少
なくとも選択される一対のビット線の間に配置された他
のビット線に対応するビット線接地トランジスタを導通
状態にするようにしたことを特徴とする。
対をなすビット線と、入力する列選択信号により同時に
一対のビット線を選択する列選択回路と、２つのトラン
ジスタからなり各々のソースを接地電位とし各々のゲー
トを同一の行選択信号に接続し一方のドレインを対をな
すビット線の一方に接続し他方のドレインを開放したメ
モリセルをマトリクス状に配列したメモリセルアレイと
を備えた半導体記憶装置であって、対をなすビット線の
間に他のビット線を配置するとともに、各ビット線に対
応して設けられそれぞれ導通状態となることによりビッ
ト線を接地電位に接続する複数のビット線接地トランジ
スタを備えたビット線接地回路を設け、ビット線接地回
路は、列選択回路により選択される一対のビット線に対
応するビット線接地トランジスタを非導通状態とし、少
なくとも選択される一対のビット線の間に配置された他
のビット線に対応するビット線接地トランジスタを導通
状態にするようにしたことを特徴とする。
【００３３】この構成によれば、読み出し対象の対をな
すビット線を隣接しないように配置し、少なくとも読み
出し対象の対をなすビット線の間に配置されたビット線
を接地電位とすることで、読み出し対象のビット線とビ
ット線の間の容量による起因する電位の変動を安定化
し、全てのビット線とビット線の間隔を極限まで短くし
て小面積化を図ることができる。
すビット線を隣接しないように配置し、少なくとも読み
出し対象の対をなすビット線の間に配置されたビット線
を接地電位とすることで、読み出し対象のビット線とビ
ット線の間の容量による起因する電位の変動を安定化
し、全てのビット線とビット線の間隔を極限まで短くし
て小面積化を図ることができる。
【００３４】
【発明の実施の形態】（第１の実施の形態）図１は、本
発明の第１の実施の形態に係る半導体記憶装置の構成を
示す回路図である。
発明の第１の実施の形態に係る半導体記憶装置の構成を
示す回路図である。
【００３５】図１に示すように、本実施の形態の半導体
記憶装置は、メモリセルアレイ１、列デコーダ（列選択
回路）２，３、チャージアップ回路４、チャージアップ
回路５、イコライズ回路６及び差動アンプ回路７から構
成されている。列デコーダ２、列デコーダ３、チャージ
アップ回路４、チャージアップ回路５、イコライズ回路
６及び差動アンプ回路７については従来例と同様である
ので、同一の構成要素には同一の符号を付して、その説
明を省略する。
記憶装置は、メモリセルアレイ１、列デコーダ（列選択
回路）２，３、チャージアップ回路４、チャージアップ
回路５、イコライズ回路６及び差動アンプ回路７から構
成されている。列デコーダ２、列デコーダ３、チャージ
アップ回路４、チャージアップ回路５、イコライズ回路
６及び差動アンプ回路７については従来例と同様である
ので、同一の構成要素には同一の符号を付して、その説
明を省略する。
【００３６】メモリセルアレイ１は、Ｎ型ＭＯＳトラン
ジスタにより形成されたメモリセルＭＡ（ｉ，ｊ）（ｉ
＝１〜ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリクス状に配
置されて構成される。各メモリセルＭＡ（ｉ，ｊ）のゲ
ートは、行選択信号を入力するワード線ＷＬｉ（ｉ＝１
〜ｍ）に各々接続され、そのソースは接地電位に接続さ
れ、そのドレインは、メモリセルデータが“１”の場合
は、ビット線ＢＬｊ（ｊ＝１〜ｎ）には各々接続されず
に、ビット線/ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、
メモリセルデータが“０”の場合は、ビット線ＢＬｊ
（ｊ＝１〜ｎ）に各々接続され、ビット線/ＢＬｊ（ｊ
＝１〜ｎ）には各々接続されていない構成からなる。
ジスタにより形成されたメモリセルＭＡ（ｉ，ｊ）（ｉ
＝１〜ｍ，ｊ＝１〜ｎ）がｍ行ｎ列のマトリクス状に配
置されて構成される。各メモリセルＭＡ（ｉ，ｊ）のゲ
ートは、行選択信号を入力するワード線ＷＬｉ（ｉ＝１
〜ｍ）に各々接続され、そのソースは接地電位に接続さ
れ、そのドレインは、メモリセルデータが“１”の場合
は、ビット線ＢＬｊ（ｊ＝１〜ｎ）には各々接続されず
に、ビット線/ＢＬｊ（ｊ＝１〜ｎ）に各々接続され、
メモリセルデータが“０”の場合は、ビット線ＢＬｊ
（ｊ＝１〜ｎ）に各々接続され、ビット線/ＢＬｊ（ｊ
＝１〜ｎ）には各々接続されていない構成からなる。
【００３７】以上のように構成された半導体記憶装置に
おいて、メモリセルアレイ１に記憶されたデータを読み
出す動作について、メモリセルＭＡ（１，１）の読み出
し動作を例にして説明する。
おいて、メモリセルアレイ１に記憶されたデータを読み
出す動作について、メモリセルＭＡ（１，１）の読み出
し動作を例にして説明する。
【００３８】図１における各信号の遷移動作は従来例の
図７のタイミング図と同一であり、その説明を省略し、
従来例と異なるメモリセルとビット線の接続関係につい
て説明する。
図７のタイミング図と同一であり、その説明を省略し、
従来例と異なるメモリセルとビット線の接続関係につい
て説明する。
【００３９】メモリセルＭＡ（１,１）がビット線ＢＬ
１に接続されず、ビット線/ＢＬ１に接続されていると
き、即ちＲＯＭデータ“１”のとき、接続点ＤＩＮとビ
ット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位を
維持し、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で
「Ｈ」レベルとなった電位を、導通状態になったメモリ
セルＭＡ（１,１）を介して電荷を接地電位へと放出す
ることで「Ｌ」レベルとなる。
１に接続されず、ビット線/ＢＬ１に接続されていると
き、即ちＲＯＭデータ“１”のとき、接続点ＤＩＮとビ
ット線ＢＬ１は、期間１で「Ｈ」レベルとなった電位を
維持し、接続点/ＤＩＮとビット線/ＢＬ１は、期間１で
「Ｈ」レベルとなった電位を、導通状態になったメモリ
セルＭＡ（１,１）を介して電荷を接地電位へと放出す
ることで「Ｌ」レベルとなる。
【００４０】この結果、差動アンプ回路７は接続点ＤＩ
Ｎが「Ｈ」レベル、接続点/ＤＩＮが「Ｌ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“１”を出力
する。
Ｎが「Ｈ」レベル、接続点/ＤＩＮが「Ｌ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“１”を出力
する。
【００４１】また、メモリセルＭＡ（１,１）がビット
線ＢＬ１に接続され、ビット線/ＢＬ１に接続されない
とき、即ちＲＯＭデータ“０”のとき、接続点/ＤＩＮ
とビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった
電位を維持し、接続点ＤＩＮとビット線ＢＬ１は、期間
１で「Ｈ」レベルとなった電位を、導通状態になったメ
モリセルＭＡ（１,１）を介して電荷を接地電位へと放
出することで「Ｌ」レベルとなる。
線ＢＬ１に接続され、ビット線/ＢＬ１に接続されない
とき、即ちＲＯＭデータ“０”のとき、接続点/ＤＩＮ
とビット線/ＢＬ１は、期間１で「Ｈ」レベルとなった
電位を維持し、接続点ＤＩＮとビット線ＢＬ１は、期間
１で「Ｈ」レベルとなった電位を、導通状態になったメ
モリセルＭＡ（１,１）を介して電荷を接地電位へと放
出することで「Ｌ」レベルとなる。
【００４２】この結果、差動アンプ回路７は接続点ＤＩ
Ｎが「Ｌ」レベル、接続点/ＤＩＮが「Ｈ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“０”を出力
する。
Ｎが「Ｌ」レベル、接続点/ＤＩＮが「Ｈ」レベルにな
ったことを受けて、出力ＤＯＵＴにデータ“０”を出力
する。
【００４３】上記のように本実施の形態によれば、対を
なす二つのビット線ＢＬｊと/ＢＬｊ（ｊ＝１〜ｎ）を
用いて読み出しを行う半導体記憶装置において、一つの
データを記憶するメモリセルを従来の二つのトランジス
タから一つのトランジスタに削減できる。これにより半
導体記憶装置の小面積化が容易に可能になると共に、ワ
ード線の負荷を大幅に削減することも可能となり、低消
費電力化も可能となる。
なす二つのビット線ＢＬｊと/ＢＬｊ（ｊ＝１〜ｎ）を
用いて読み出しを行う半導体記憶装置において、一つの
データを記憶するメモリセルを従来の二つのトランジス
タから一つのトランジスタに削減できる。これにより半
導体記憶装置の小面積化が容易に可能になると共に、ワ
ード線の負荷を大幅に削減することも可能となり、低消
費電力化も可能となる。
【００４４】（第２の実施の形態）図２は、本発明の第
２の実施の形態に係る半導体記憶装置の構成を示す回路
図である。
２の実施の形態に係る半導体記憶装置の構成を示す回路
図である。
【００４５】図２に示す半導体記憶装置は、第１の実施
の形態の構成に加え、ビット線接地回路９を設けてい
る。また、メモリセルアレイ８中の構成要素および接続
関係は図１のメモリセルアレイ１と同じであるが、この
メモリセルアレイ８では、対をなす二つのビット線ＢＬ
ｊと/ＢＬｊ（ｊ＝１〜ｎ）が隣接しないように各ビッ
ト線を配置している。その他の第１の実施の形態と同一
の構成要素には同一の符号を付して、その説明を省略す
る。
の形態の構成に加え、ビット線接地回路９を設けてい
る。また、メモリセルアレイ８中の構成要素および接続
関係は図１のメモリセルアレイ１と同じであるが、この
メモリセルアレイ８では、対をなす二つのビット線ＢＬ
ｊと/ＢＬｊ（ｊ＝１〜ｎ）が隣接しないように各ビッ
ト線を配置している。その他の第１の実施の形態と同一
の構成要素には同一の符号を付して、その説明を省略す
る。
【００４６】ビット線接地回路９は、Ｎ型ＭＯＳトラン
ジスタからなるビット線接地トランジスタＱＲｊ（ｊ＝
１〜ｎ）及びＱ/Ｒｊ（ｊ＝１〜ｎ）からなり、そのゲ
ートは各々ビット線接地選択信号ＲＳＴｊ（ｊ＝１〜
ｎ）に接続され、そのソースは各々接地電位に接続さ
れ、そのドレインは、ビット線接地トランジスタＱＲｊ
（ｊ＝１〜ｎ）はビット線ＢＬｊ（ｊ＝１〜ｎ）に接続
され、ビット線接地トランジスタＱ/Ｒｊ（ｊ＝１〜
ｎ）はビット線/ＢＬｊ（ｊ＝１〜ｎ）に接続された構
成からなる。なお、ビット線接地選択信号ＲＳＴｊは、
ビット線選択信号ＣＤｊ，ワード線ＷＬｉと同様に外部
から入力されるアドレス信号をデコードして生成される
信号である。本例では、アドレス入力からデコードまで
の構成および動作については、ＣＤｊ，ＷＬｉと同様、
ＲＳＴｊも省略している。
ジスタからなるビット線接地トランジスタＱＲｊ（ｊ＝
１〜ｎ）及びＱ/Ｒｊ（ｊ＝１〜ｎ）からなり、そのゲ
ートは各々ビット線接地選択信号ＲＳＴｊ（ｊ＝１〜
ｎ）に接続され、そのソースは各々接地電位に接続さ
れ、そのドレインは、ビット線接地トランジスタＱＲｊ
（ｊ＝１〜ｎ）はビット線ＢＬｊ（ｊ＝１〜ｎ）に接続
され、ビット線接地トランジスタＱ/Ｒｊ（ｊ＝１〜
ｎ）はビット線/ＢＬｊ（ｊ＝１〜ｎ）に接続された構
成からなる。なお、ビット線接地選択信号ＲＳＴｊは、
ビット線選択信号ＣＤｊ，ワード線ＷＬｉと同様に外部
から入力されるアドレス信号をデコードして生成される
信号である。本例では、アドレス入力からデコードまで
の構成および動作については、ＣＤｊ，ＷＬｉと同様、
ＲＳＴｊも省略している。
【００４７】以上のように構成された半導体記憶装置に
おける動作について、図３のタイミング図を用いて説明
する。
おける動作について、図３のタイミング図を用いて説明
する。
【００４８】図３のタイミング図において、ビット線接
地回路９の入力信号以外の信号の遷移動作は第１の実施
の形態と同様に従来例と同様であり、その説明を省略す
る。ここでは、ビット線接地トランジスタ選択信号ＲＳ
Ｔｊ（ｊ＝１〜ｎ）の初期状態は接地電位としている。
このビット線接地トランジスタ選択信号ＲＳＴｊは、ビ
ット線選択信号ＣＤｊと対応し、ビット線選択信号ＣＤ
ｊにより選択されるビット線ＢＬｊ及び/ＢＬｊに接続
されているビット線接地トランジスタＱＲｊ及びＱ/Ｒ
ｊを非導通状態にし、その他のビット線接地トランジス
タＱＲｊ及びＱ/Ｒｊを導通状態にする。図３では、従
来例同様、ビット線選択信号ＣＤ１が「Ｈ」レベルにな
る場合、すなわちビット線ＢＬ１及び/ＢＬ１が選択さ
れる場合を例に示す。
地回路９の入力信号以外の信号の遷移動作は第１の実施
の形態と同様に従来例と同様であり、その説明を省略す
る。ここでは、ビット線接地トランジスタ選択信号ＲＳ
Ｔｊ（ｊ＝１〜ｎ）の初期状態は接地電位としている。
このビット線接地トランジスタ選択信号ＲＳＴｊは、ビ
ット線選択信号ＣＤｊと対応し、ビット線選択信号ＣＤ
ｊにより選択されるビット線ＢＬｊ及び/ＢＬｊに接続
されているビット線接地トランジスタＱＲｊ及びＱ/Ｒ
ｊを非導通状態にし、その他のビット線接地トランジス
タＱＲｊ及びＱ/Ｒｊを導通状態にする。図３では、従
来例同様、ビット線選択信号ＣＤ１が「Ｈ」レベルにな
る場合、すなわちビット線ＢＬ１及び/ＢＬ１が選択さ
れる場合を例に示す。
【００４９】期間１において、ビット線接地トランジス
タ選択信号ＲＳＴ１は「Ｌ」レベルに、ＲＳＴｊ（ｊ＝
２〜ｎ）は「Ｈ」レベルに遷移し、ビット線接地トラン
ジスタＱＲ１とＱ/Ｒ１は非導通状態に、その他のビッ
ト線接地トランジスタＱＲｊ（ｊ＝２〜ｎ）とＱ/Ｒｊ
（ｊ＝２〜ｎ）は導通状態となる。また期間２におい
て、ビット線接地トランジスタ選択信号ＲＳＴ１は
「Ｌ」レベルを維持し、ＲＳＴｊ（ｊ＝２〜ｎ）は
「Ｈ」レベルを維持する。
タ選択信号ＲＳＴ１は「Ｌ」レベルに、ＲＳＴｊ（ｊ＝
２〜ｎ）は「Ｈ」レベルに遷移し、ビット線接地トラン
ジスタＱＲ１とＱ/Ｒ１は非導通状態に、その他のビッ
ト線接地トランジスタＱＲｊ（ｊ＝２〜ｎ）とＱ/Ｒｊ
（ｊ＝２〜ｎ）は導通状態となる。また期間２におい
て、ビット線接地トランジスタ選択信号ＲＳＴ１は
「Ｌ」レベルを維持し、ＲＳＴｊ（ｊ＝２〜ｎ）は
「Ｈ」レベルを維持する。
【００５０】この結果、読み出しされるメモリセルＭＡ
（１,１）が接続されるビット線ＢＬ１と/ＢＬ１以外の
ビット線ＢＬｊ（ｊ＝２〜ｎ）と/ＢＬｊ（ｊ＝２〜
ｎ）は接地電位に固定される。
（１,１）が接続されるビット線ＢＬ１と/ＢＬ１以外の
ビット線ＢＬｊ（ｊ＝２〜ｎ）と/ＢＬｊ（ｊ＝２〜
ｎ）は接地電位に固定される。
【００５１】上記のように本実施の形態によれば、二つ
のビット線を用いて読み出しを行う半導体記憶装置にお
いて、対をなす二つのビット線ＢＬｊと/ＢＬｊ（ｊ＝
１〜ｎ）が隣接しないように各ビット線を配置する、す
なわち、読み出し対象以外のビット線を読み出しに用い
るビット線の間に挿入し、読み出し時に接地電位に固定
することで、読み出しを行う二つのビット線間の干渉を
解消することができる。これにより第１の実施の形態の
効果に加え、更に各々のビット線の間隔を微細化の極限
まで短くすることが可能になり半導体記憶装置の小面積
化を図ることが可能となる。
のビット線を用いて読み出しを行う半導体記憶装置にお
いて、対をなす二つのビット線ＢＬｊと/ＢＬｊ（ｊ＝
１〜ｎ）が隣接しないように各ビット線を配置する、す
なわち、読み出し対象以外のビット線を読み出しに用い
るビット線の間に挿入し、読み出し時に接地電位に固定
することで、読み出しを行う二つのビット線間の干渉を
解消することができる。これにより第１の実施の形態の
効果に加え、更に各々のビット線の間隔を微細化の極限
まで短くすることが可能になり半導体記憶装置の小面積
化を図ることが可能となる。
【００５２】本実施の形態では、第１の実施の形態の構
成にビット線接地回路９が付加されるが、それによる面
積の増加より、第１の実施の形態に比べ各ビット線の間
隔を短くできることによるメモリセルアレイ８の小面積
化の効果の方が大きい。
成にビット線接地回路９が付加されるが、それによる面
積の増加より、第１の実施の形態に比べ各ビット線の間
隔を短くできることによるメモリセルアレイ８の小面積
化の効果の方が大きい。
【００５３】なお、本実施の形態では、第１の実施の形
態の構成に対し、ビット線の配置を変えるとともにビッ
ト線接地回路９を設けたが、図６に示す従来例の構成に
対し、同様にビット線の配置を変えるとともにビット線
接地回路９を設けることにより、そうしたことによる同
様の効果を得ることができる。
態の構成に対し、ビット線の配置を変えるとともにビッ
ト線接地回路９を設けたが、図６に示す従来例の構成に
対し、同様にビット線の配置を変えるとともにビット線
接地回路９を設けることにより、そうしたことによる同
様の効果を得ることができる。
【００５４】また、本実施の形態では、ビット線接地回
路９を各々のビット線にビット線接地トランジスタを設
けた構成としたが、図４に示すビット線接地回路のよう
に、対をなす二つのビット線に対して一つのビット線接
地トランジスタを設け、該ビット線接地トランジスタの
ドレインを、対をなす二つのビット線に接続した構成と
しても同様な効果が得られる。
路９を各々のビット線にビット線接地トランジスタを設
けた構成としたが、図４に示すビット線接地回路のよう
に、対をなす二つのビット線に対して一つのビット線接
地トランジスタを設け、該ビット線接地トランジスタの
ドレインを、対をなす二つのビット線に接続した構成と
しても同様な効果が得られる。
【００５５】（第３の実施の形態）図５は、本発明の第
３の実施の形態に係る半導体記憶装置の構成を示す回路
図である。
３の実施の形態に係る半導体記憶装置の構成を示す回路
図である。
【００５６】図５に示す半導体記憶装置は、第２の実施
の形態の構成にエンコード回路１０を付加し、図２のビ
ット線接地回路９に代えて入力数を削減したビット線接
地回路１１を設けている。第２の実施の形態と同一の構
成要素には同一の符号を付して、その説明を省略する。
の形態の構成にエンコード回路１０を付加し、図２のビ
ット線接地回路９に代えて入力数を削減したビット線接
地回路１１を設けている。第２の実施の形態と同一の構
成要素には同一の符号を付して、その説明を省略する。
【００５７】エンコード回路１０は、入力される信号の
うち複数の信号の遷移を、一定の規則に基づき出力する
ことで、入力に対して出力の数を削減することができ
る。本実施の形態では、入力のビット線接地選択信号Ｒ
ＳＴｊ（ｊ＝１〜ｎ）のｎ本を、（ｎ/ａ）本（ａは整
数）にしてビット線接地選択エンコード信号ＥＲＴｋ
（ｋ＝１〜ｎ/ａ）（ａは２のべき乗でｎ/２≧ａとなる
値）を出力する。
うち複数の信号の遷移を、一定の規則に基づき出力する
ことで、入力に対して出力の数を削減することができ
る。本実施の形態では、入力のビット線接地選択信号Ｒ
ＳＴｊ（ｊ＝１〜ｎ）のｎ本を、（ｎ/ａ）本（ａは整
数）にしてビット線接地選択エンコード信号ＥＲＴｋ
（ｋ＝１〜ｎ/ａ）（ａは２のべき乗でｎ/２≧ａとなる
値）を出力する。
【００５８】ここで、ｎ＝８、a＝２とすると、ビット
線接地選択信号ＲＳＴｊおよびビット線接地選択エンコ
ード信号ＥＲＴｋは、ビット線接地選択信号ＲＳＴ１あ
るいはＲＳＴ５が「Ｌ」レベルでその他のビット線接地
選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビット線接地
選択エンコード信号ＥＲＴ１が「Ｌ」レベルにその他の
ＥＲＴｋは「Ｈ」レベルになり、ビット線接地選択信号
ＲＳＴ２あるいはＲＳＴ６が「Ｌ」レベルでその他のビ
ット線接地選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビ
ット線接地選択エンコード信号ＥＲＴ２が「Ｌ」レベル
にその他のＥＲＴｋは「Ｈ」レベルになり、ビット線接
地選択信号ＲＳＴ３あるいはＲＳＴ７が「Ｌ」レベルで
その他のビット線接地選択信号ＲＳＴｊが「Ｈ」レベル
のとき、ビット線接地選択エンコード信号ＥＲＴ３が
「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」レベルにな
り、ビット線接地選択信号ＲＳＴ４あるいはＲＳＴ８が
「Ｌ」レベルでその他のビット線接地選択信号ＲＳＴｊ
が「Ｈ」レベルのとき、ビット線接地選択エンコード信
号ＥＲＴ４が「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」
レベルになる。
線接地選択信号ＲＳＴｊおよびビット線接地選択エンコ
ード信号ＥＲＴｋは、ビット線接地選択信号ＲＳＴ１あ
るいはＲＳＴ５が「Ｌ」レベルでその他のビット線接地
選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビット線接地
選択エンコード信号ＥＲＴ１が「Ｌ」レベルにその他の
ＥＲＴｋは「Ｈ」レベルになり、ビット線接地選択信号
ＲＳＴ２あるいはＲＳＴ６が「Ｌ」レベルでその他のビ
ット線接地選択信号ＲＳＴｊが「Ｈ」レベルのとき、ビ
ット線接地選択エンコード信号ＥＲＴ２が「Ｌ」レベル
にその他のＥＲＴｋは「Ｈ」レベルになり、ビット線接
地選択信号ＲＳＴ３あるいはＲＳＴ７が「Ｌ」レベルで
その他のビット線接地選択信号ＲＳＴｊが「Ｈ」レベル
のとき、ビット線接地選択エンコード信号ＥＲＴ３が
「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」レベルにな
り、ビット線接地選択信号ＲＳＴ４あるいはＲＳＴ８が
「Ｌ」レベルでその他のビット線接地選択信号ＲＳＴｊ
が「Ｈ」レベルのとき、ビット線接地選択エンコード信
号ＥＲＴ４が「Ｌ」レベルにその他のＥＲＴｋは「Ｈ」
レベルになる。
【００５９】ビット線接地回路１１は、Ｎ型ＭＯＳトラ
ンジスタからなるビット線接地トランジスタＱＲｊ（ｊ
＝１〜ｎ）及びＱ/Ｒｊ（ｊ＝１〜ｎ）からなり、それ
らのソースおよびドレインの接続は図２のビット線接地
回路９の場合と同じである。それらのゲートは、各々ビ
ット線接地選択エンコード信号ＥＲＴｋ（ｋ＝１〜ｎ/
ａ）（ａは２のべき乗でｎ/２≧ａとなる値）に接続さ
れる。ここで、ｎ＝８，ａ＝２とすると、ビット線接地
選択エンコード信号ＥＲＴ１がビット線接地トランジス
タＱＲ１，Ｑ/Ｒ１，ＱＲ５，Ｑ/Ｒ５のゲートに、ビッ
ト線接地選択エンコード信号ＥＲＴ２がビット線接地ト
ランジスタＱＲ２，Ｑ/Ｒ２，ＱＲ６，Ｑ/Ｒ６のゲート
に、ビット線接地選択エンコード信号ＥＲＴ３がビット
線接地トランジスタＱＲ３，Ｑ/Ｒ３，ＱＲ７，Ｑ/Ｒ７
のゲートに、ビット線接地選択エンコード信号ＥＲＴ４
がビット線接地トランジスタＱＲ４，Ｑ/Ｒ４，ＱＲ
８，Ｑ/Ｒ８のゲートに接続された構成になる。
ンジスタからなるビット線接地トランジスタＱＲｊ（ｊ
＝１〜ｎ）及びＱ/Ｒｊ（ｊ＝１〜ｎ）からなり、それ
らのソースおよびドレインの接続は図２のビット線接地
回路９の場合と同じである。それらのゲートは、各々ビ
ット線接地選択エンコード信号ＥＲＴｋ（ｋ＝１〜ｎ/
ａ）（ａは２のべき乗でｎ/２≧ａとなる値）に接続さ
れる。ここで、ｎ＝８，ａ＝２とすると、ビット線接地
選択エンコード信号ＥＲＴ１がビット線接地トランジス
タＱＲ１，Ｑ/Ｒ１，ＱＲ５，Ｑ/Ｒ５のゲートに、ビッ
ト線接地選択エンコード信号ＥＲＴ２がビット線接地ト
ランジスタＱＲ２，Ｑ/Ｒ２，ＱＲ６，Ｑ/Ｒ６のゲート
に、ビット線接地選択エンコード信号ＥＲＴ３がビット
線接地トランジスタＱＲ３，Ｑ/Ｒ３，ＱＲ７，Ｑ/Ｒ７
のゲートに、ビット線接地選択エンコード信号ＥＲＴ４
がビット線接地トランジスタＱＲ４，Ｑ/Ｒ４，ＱＲ
８，Ｑ/Ｒ８のゲートに接続された構成になる。
【００６０】以上のように構成された半導体記憶装置に
おける動作について、図３のタイミング図を用いて説明
する。図３に示された信号については第２の実施の形態
と同様である。
おける動作について、図３のタイミング図を用いて説明
する。図３に示された信号については第２の実施の形態
と同様である。
【００６１】期間１において、ビット線接地選択信号Ｒ
ＳＴ１は「Ｌ」レベルに、ＲＳＴｊ（ｊ＝２〜ｎ）は
「Ｈ」レベルに遷移し、それを受けてビット線接地選択
エンコード信号ＥＲＴ１は「Ｌ」レベルに、その他のＥ
ＲＴｋは「Ｈ」レベルに遷移し、ビット線接地トランジ
スタＱＲ１、Ｑ/Ｒ１、ＱＲ５、Ｑ/Ｒ５は非導通状態
に、その他のビット線接地トランジスタＱＲｊ、Ｑ/Ｒ
ｊは導通状態となる。また期間２において、ビット線接
地トランジスタ選択信号ＲＳＴ１は「Ｌ」レベルを維持
し、その他のＲＳＴｊは「Ｈ」レベルを維持し、これを
受けてビット線接地選択エンコード信号ＥＲＴ１は
「Ｌ」レベルを、その他のＥＲＴｋは「Ｈ」レベルを維
持する。
ＳＴ１は「Ｌ」レベルに、ＲＳＴｊ（ｊ＝２〜ｎ）は
「Ｈ」レベルに遷移し、それを受けてビット線接地選択
エンコード信号ＥＲＴ１は「Ｌ」レベルに、その他のＥ
ＲＴｋは「Ｈ」レベルに遷移し、ビット線接地トランジ
スタＱＲ１、Ｑ/Ｒ１、ＱＲ５、Ｑ/Ｒ５は非導通状態
に、その他のビット線接地トランジスタＱＲｊ、Ｑ/Ｒ
ｊは導通状態となる。また期間２において、ビット線接
地トランジスタ選択信号ＲＳＴ１は「Ｌ」レベルを維持
し、その他のＲＳＴｊは「Ｈ」レベルを維持し、これを
受けてビット線接地選択エンコード信号ＥＲＴ１は
「Ｌ」レベルを、その他のＥＲＴｋは「Ｈ」レベルを維
持する。
【００６２】この結果、読み出しされるメモリセルＭＡ
（１,１）が接続されるビット線ＢＬ１と/ＢＬ１、及び
ビット線ＢＬ５と/ＢＬ５以外のビット線ＢＬｊと/ＢＬ
ｊは接地電位に固定される。ここで、第２の実施の形態
と比較すると、読み出し対象のビット線以外のビット線
ＢＬ５と/ＢＬ５が接地電位に固定されないが、メモリ
セルＭＡ（１,１）のデータを読み出す場合、ビット線
ＢＬ１及び/ＢＬ１間での干渉が防げれば動作上の問題
はない（この点について第２，第３の実施の形態とも同
様）。したがって、この場合ビット線ＢＬ１，/ＢＬ１
に隣接するビット線ＢＬ２，/ＢＬ２が接地されるため
問題はない。
（１,１）が接続されるビット線ＢＬ１と/ＢＬ１、及び
ビット線ＢＬ５と/ＢＬ５以外のビット線ＢＬｊと/ＢＬ
ｊは接地電位に固定される。ここで、第２の実施の形態
と比較すると、読み出し対象のビット線以外のビット線
ＢＬ５と/ＢＬ５が接地電位に固定されないが、メモリ
セルＭＡ（１,１）のデータを読み出す場合、ビット線
ＢＬ１及び/ＢＬ１間での干渉が防げれば動作上の問題
はない（この点について第２，第３の実施の形態とも同
様）。したがって、この場合ビット線ＢＬ１，/ＢＬ１
に隣接するビット線ＢＬ２，/ＢＬ２が接地されるため
問題はない。
【００６３】上記のように本実施の形態によれば、ビッ
ト線接地トランジスタのゲートに接続される配線数を数
分の一に削減できる。これにより第１の実施の形態及び
第２の実施の形態の効果と共に、ビット線接地トランジ
スタのゲートに接続される配線部の面積の縮小が可能と
なり、更に半導体記憶装置の小面積化が可能となる。
ト線接地トランジスタのゲートに接続される配線数を数
分の一に削減できる。これにより第１の実施の形態及び
第２の実施の形態の効果と共に、ビット線接地トランジ
スタのゲートに接続される配線部の面積の縮小が可能と
なり、更に半導体記憶装置の小面積化が可能となる。
【００６４】本実施の形態では、第２の実施の形態の構
成にエンコーダ回路１０が付加されるが、それによる面
積の増加より、ビット線接地トランジスタのゲートに接
続される配線数を数分の一に削減できることによるビッ
ト線接地回路１１の小面積化の効果の方が大きい。
成にエンコーダ回路１０が付加されるが、それによる面
積の増加より、ビット線接地トランジスタのゲートに接
続される配線数を数分の一に削減できることによるビッ
ト線接地回路１１の小面積化の効果の方が大きい。
【００６５】なお、本実施の形態では、第１の実施の形
態の構成に対し、ビット線の配置を変えるとともにビッ
ト線接地回路１１およびエンコーダ回路１０を設けた構
成になっているが、図６に示す従来例の構成に対し、同
様にビット線の配置を変えるとともにビット線接地回路
１１およびエンコーダ回路１０を設けることにより、そ
うしたことによる同様を得ることができる。
態の構成に対し、ビット線の配置を変えるとともにビッ
ト線接地回路１１およびエンコーダ回路１０を設けた構
成になっているが、図６に示す従来例の構成に対し、同
様にビット線の配置を変えるとともにビット線接地回路
１１およびエンコーダ回路１０を設けることにより、そ
うしたことによる同様を得ることができる。
【００６６】
【発明の効果】以上説明したように本発明によれば、一
つのデータを記憶するメモリセルを従来の二つのトラン
ジスタから単一のトランジスタにすることで小面積化を
図ることができる。
つのデータを記憶するメモリセルを従来の二つのトラン
ジスタから単一のトランジスタにすることで小面積化を
図ることができる。
【００６７】また、読み出し対象の対をなすビット線を
隣接しないように配置し、少なくとも読み出し対象の対
をなすビット線の間に配置された読み出しに関係の無い
ビット線を接地電位とすることで、読み出し対象のビッ
ト線とビット線の間の容量による起因する電位の変動を
安定化し、全てのビット線とビット線の間隔を極限まで
短くして小面積化を図ることができる。
隣接しないように配置し、少なくとも読み出し対象の対
をなすビット線の間に配置された読み出しに関係の無い
ビット線を接地電位とすることで、読み出し対象のビッ
ト線とビット線の間の容量による起因する電位の変動を
安定化し、全てのビット線とビット線の間隔を極限まで
短くして小面積化を図ることができる。
【図１】本発明の第１の実施の形態に係る半導体記憶装
置の構成を示す回路図
置の構成を示す回路図
【図２】本発明の第２の実施の形態に係る半導体記憶装
置の構成を示す回路図
置の構成を示す回路図
【図３】本発明の第２の実施の形態に係る半導体記憶装
置の動作を示すタイミング図
置の動作を示すタイミング図
【図４】本発明の第２の実施の形態に係る半導体記憶装
置のビット線接地回路の他の構成例を示す回路図
置のビット線接地回路の他の構成例を示す回路図
【図５】本発明の第３の実施の形態に係る半導体記憶装
置の構成を示す回路図
置の構成を示す回路図
【図６】従来の半導体記憶装置の構成を示す回路図
【図７】従来の半導体記憶装置の動作を示すタイミング
図
図
１，８，１２ メモリセルアレイ ２，３ 列デコーダ ４，５ チャージアップ回路 ６ イコライズ回路 ７ 差動アンプ回路 ９，１１ ビット線接地回路 １０ エンコーダ回路
Claims (5)
- 【請求項１】 複数の対をなすビット線と、入力する列
選択信号により同時に一対の前記ビット線を選択する列
選択回路と、ソースを接地電位としゲートを行選択信号
に接続しドレインを前記対をなすビット線の何れか一方
に接続した単一のトランジスタからなるメモリセルをマ
トリクス状に配列したメモリセルアレイとを備えた半導
体記憶装置。 - 【請求項２】 対をなすビット線の間に他のビット線を
配置するとともに、各ビット線に対応して設けられそれ
ぞれ導通状態となることによりビット線を接地電位に接
続する複数のビット線接地トランジスタを備えたビット
線接地回路を設け、 前記ビット線接地回路は、列選択回路により選択される
一対のビット線に対応するビット線接地トランジスタの
みを非導通状態とし、他のビット線接地トランジスタを
導通状態にするようにしたことを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 対をなすビット線の間に他のビット線を
配置するとともに、各ビット線に対応して設けられそれ
ぞれ導通状態となることによりビット線を接地電位に接
続する複数のビット線接地トランジスタを備えたビット
線接地回路を設け、 前記ビット線接地回路は、列選択回路により選択される
一対のビット線に対応するビット線接地トランジスタを
非導通状態とし、少なくとも前記選択される一対のビッ
ト線の間に配置された他のビット線に対応するビット線
接地トランジスタを導通状態にするようにしたことを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 複数の対をなすビット線と、入力する列
選択信号により同時に一対の前記ビット線を選択する列
選択回路と、２つのトランジスタからなり各々のソース
を接地電位とし各々のゲートを同一の行選択信号に接続
し一方のドレインを前記対をなすビット線の一方に接続
し他方のドレインを開放したメモリセルをマトリクス状
に配列したメモリセルアレイとを備えた半導体記憶装置
であって、 前記対をなすビット線の間に他のビット線を配置すると
ともに、各ビット線に対応して設けられそれぞれ導通状
態となることによりビット線を接地電位に接続する複数
のビット線接地トランジスタを備えたビット線接地回路
を設け、 前記ビット線接地回路は、前記列選択回路により選択さ
れる一対のビット線に対応するビット線接地トランジス
タのみを非導通状態とし、他のビット線接地トランジス
タを導通状態にするようにしたことを特徴とする半導体
記憶装置。 - 【請求項５】 複数の対をなすビット線と、入力する列
選択信号により同時に一対の前記ビット線を選択する列
選択回路と、２つのトランジスタからなり各々のソース
を接地電位とし各々のゲートを同一の行選択信号に接続
し一方のドレインを前記対をなすビット線の一方に接続
し他方のドレインを開放したメモリセルをマトリクス状
に配列したメモリセルアレイとを備えた半導体記憶装置
であって、 前記対をなすビット線の間に他のビット線を配置すると
ともに、各ビット線に対応して設けられそれぞれ導通状
態となることによりビット線を接地電位に接続する複数
のビット線接地トランジスタを備えたビット線接地回路
を設け、 前記ビット線接地回路は、前記列選択回路により選択さ
れる一対のビット線に対応するビット線接地トランジス
タを非導通状態とし、少なくとも前記選択される一対の
ビット線の間に配置された他のビット線に対応するビッ
ト線接地トランジスタを導通状態にするようにしたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001145766A JP3805643B2 (ja) | 2001-05-16 | 2001-05-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001145766A JP3805643B2 (ja) | 2001-05-16 | 2001-05-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002343093A true JP2002343093A (ja) | 2002-11-29 |
| JP3805643B2 JP3805643B2 (ja) | 2006-08-02 |
Family
ID=18991522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001145766A Expired - Fee Related JP3805643B2 (ja) | 2001-05-16 | 2001-05-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3805643B2 (ja) |
-
2001
- 2001-05-16 JP JP2001145766A patent/JP3805643B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3805643B2 (ja) | 2006-08-02 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041015 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
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