JP3805643B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、小面積化を実現する回路技術に関する。
【0002】
【従来の技術】
図6は、従来の半導体記憶装置として、コンタクト方式のマスクROMの構成を示す回路図である。コンタクト方式のマスクROMとは、メモリセルトランジスタのドレインとビット線との接続関係を、ROMデータの“1”及び“0”に対応させるものである。
【0003】
図6に示すように、従来の半導体記憶装置は、列デコーダ2、列デコーダ3、チャージアップ回路4、チャージアップ回路5、イコライズ回路6、差動アンプ回路7及びメモリセルアレイ12から構成されている。
【0004】
列デコーダ2は、ゲートを列選択信号であるビット線選択信号CDj(j=1〜n)に各々接続し、ドレインを共通の接続点DINに接続し、ソースをビット線BLj(j=1〜n)に各々接続したN型MOSトランジスタQTj(j=1〜n)から構成される。
【0005】
列デコーダ3は、ゲートをビット線選択信号CDj(j=1〜n)に各々接続し、ドレインを共通の接続点/DINに接続し、ソースをビット線/BLj(j=1〜n)に各々接続したN型MOSトランジスタQBj(j=1〜n)から構成される。
【0006】
チャージアップ回路4及び5は、ビット線プリチャージ信号CHを入力とし、接続点DIN及び接続点/DINに各々電荷を供給する。本例では、ビット線プリチャージ信号CHが論理レベル「H」のときDIN及び/DINに各々電荷を供給し、論理レベル「L」のとき接続点DIN及び接続点/DINへの電荷供給を各々停止するものとする。
【0007】
イコライズ回路6は、ビット線イコライズ信号EQを入力とし、DINと/DINに接続されている。本例では、ビット線イコライズ信号EQが論理レベル「H」のとき接続点DINと接続点/DINと同電位にし、論理レベル「L」とのき接続点DINと接続点/DINを同電位の状態から開放するものとする。
【0008】
差動アンプ回路7は、接続点DINと接続点/DINを入力とし、その電位差を増幅させることによってメモリセルアレイ12に記憶されたデータを出力端子DOUTへ出力させる。本例では接続点DINの論理レベルが「H」且つ接続点/DINの論理レベル「L」の場合は出力端子DOUTへ論理レベル「H」を出力し、接続点DINの論理レベルが「L」且つ接続点/DINの論理レベル「H」の場合は出力端子DOUTへ論理レベル「L」を出力するものとする。
【0009】
メモリセルアレイ12は、N型MOSトランジスタにより形成されたメモリセルM(i,j)(i=1〜m,j=1〜n)及び/M(i,j)(i=1〜m,j=1〜n)がm行n列のマトリクス状に配置されて構成される。各メモリセルM(i,j)及び/M(i,j)のゲートは、ワード線WLi(i=1〜m)に各々接続され、そのソースは接地電位に接続され、そのドレインは、メモリセルデータが“0”の場合、メモリセルM(i,j)ではビット線BLj(j=1〜n)に各々接続され、メモリセル/M(i,j)では浮遊状態(非接続)にされ、メモリセルデータが“1”の場合、メモリセルM(i,j)では浮遊状態(非接続)にされ、メモリセル/M(i,j)ではビット線/BLj(j=1〜n)に各々接続される。またビット線BLjとビット線/BLjは隣接した構成からなる。
【0010】
以上のように構成された半導体記憶装置において、メモリセルアレイ12に記憶されたデータを読み出す動作について、メモリセルM(1,1)、メモリセル/M(1,1)の読み出し動作を例にして、図7のタイミング図を用いて説明する。本従来例では、ビット線プリチャージ信号CH、ビット線選択信号CDj、ワード線WLi、接続点DIN、接続点/DIN、ビット線BLj、ビット線/BLj、ビット線イコライズ信号EQ、出力端子DOUTの初期状態は接地電位としている。
【0011】
図7において、期間1でビット線イコライズ信号EQが「H」レベルとなることで、接続点DINと接続点/DINを同電位状態とし、ビット線プリチャージ信号CHが「H」レベルなることで、接続点DIN及び接続点/DINにチャージアップ回路4、5により各々電荷が供給される。またビット線選択信号CD1が「H」レベルに、その他のビット線選択信号CDj(j=2〜n)は「L」レベルに遷移し、ビット線選択トランジスタQT1とQB1は導通状態となり、ビット線選択トランジスタQTj(j=2〜n)とQBj(j=2〜n)は非導通状態となる。
【0012】
ビット線選択トランジスタQT1とQB1は導通状態となったことにより、接続点DINと接続点/DINに供給される電荷は、ビット線BL1と/BL1に供給される。
【0013】
ここでワード線WLi(i=1〜m)は「L」レベルであるため、メモリセルM(i,j)(i=1〜m,j=1〜n)は全て非導通状態となり、接続点DIN,/DINとビット線BL1,/BL1の電位は所定の時間で「H」レベルとなる。
【0014】
次に期間2で、ビット線イコライズ信号EQが「L」レベルとなることで、接続点DINと接続点/DINは開放され、ビット線プリチャージ信号CHが「L」レベルなることで、接続点DIN及び接続点/DINへのチャージアップ回路4、5からの電荷供給が停止される。またビット線選択信号CDj(j=1〜n)は期間1のレベルを維持することで、ビット線選択トランジスタQT1とQB1は導通状態を維持し、ビット線選択トランジスタQTj(j=2〜n)とQBj(j=2〜n)は非導通状態を維持する。
【0015】
ここでワード線WL1が「H」レベルに遷移し、WLi(i=2〜m)は「L」レベルを維持することにより、メモリセルM(1,1)と/M(1,1)は導通状態となり、その他のメモリセルM(i,j)(i=1〜m,j=1〜n,ただしi=j=1を除く)と/M(i,j)(i=1〜m,j=1〜n,ただしi=j=1を除く)は非導通状態を維持する。
【0016】
メモリセルM(1,1)がビット線BL1に接続されず、メモリセル/M(1,1)がビット線/BL1に接続されているとき、即ちROMデータ“1”のとき、接続点DINとビット線BL1は、期間1で「H」レベルとなった電位を維持し、接続点/DINとビット線/BL1は、期間1で「H」レベルとなった電位を、導通状態になったメモリセル/M(1,1)を介して電荷を接地電位へと放出することで「L」レベルとなる。
【0017】
この結果、差動アンプ回路7は接続点DINが「H」レベル、接続点/DINが「L」レベルになったことを受けて、出力DOUTにデータ“1”を出力する。
【0018】
また、メモリセルM(1,1)がビット線BL1に接続され、メモリセル/M(1,1)がビット線/BL1に接続されないとき、即ちROMデータ“0”のとき、接続点/DINとビット線/BL1は、期間1で「H」レベルとなった電位を維持し、接続点DINとビット線BL1は、期間1で「H」レベルとなった電位を、導通状態になったメモリセルM(1,1)を介して電荷を接地電位へと放出することで「L」レベルとなる。
【0019】
この結果、差動アンプ回路7は接続点DINが「L」レベル、接続点/DINが「H」レベルになったことを受けて、出力DOUTにデータ“0”を出力する。
【0020】
【発明が解決しようとする課題】
上記従来の半導体記憶装置では以下の問題を有している。
【0021】
半導体記憶装置において、一つのデータの記憶に二つのメモリセルを必要とするため面積が大きくなる。
【0022】
また、小面積化のために微細化技術の極限まで、一つのデータを記憶する二つのメモリセルが接続される各々のビット線の間隔を短くした場合、ビット線とビット線の間の容量が増大する。これにより一つのデータを記憶する二つのメモリセルが接続される二つのビット線はプリチャージされ「H」レベルになった後に、ワード線WLi(i=1〜m)が「H」になることにより、メモリセルトランジスタのドレインに接続されているビット線が「L」レベルに遷移するが、このとき、「H」レベルを維持しているもう一方のビット線の電荷が、ビット線とビット線の間の容量を介して、「L」レベルに遷移するビット線へ放電され、「H」レベルから「L」レベルとなり、一方のビット線ともう一方のビット線の電位差が無くなり、差動アンプ回路7が正常に動作できなくなるという問題があった。
【0023】
本発明は、上記したような従来の半導体記憶装置における問題を解決するものであり、その目的は、一つのデータを記憶するメモリセルのトランジスタ数を削減したり、あるいは、動作の不具合を生じることなくビット線の間隔を可能な限り短くすることを可能にすることにより、小面積化を図ることができる半導体記憶装置を提供することにある。
【0024】
【課題を解決するための手段】
請求項1記載の半導体記憶装置は、複数の対をなすビット線と、入力する列選択信号により同時に一対のビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする。
【0025】
この構成によれば、一つのデータを記憶するメモリセルを従来の二つのトランジスタから単一のトランジスタにすることで小面積化を図ることができる。
【0027】
また、読み出し対象の対をなすビット線を隣接しないように配置し、読み出し対象以外のビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【0028】
請求項2記載の半導体記憶装置は、複数の対をなすビット線と、入力する列選択信号により同時に一対のビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタを非導通状態とし、少なくとも選択される一対のビット線の間に配置された他のビット線に対応するビット線接地トランジスタを導通状態にするようにしたことを特徴とする。
【0029】
この構成によれば、一つのデータを記憶するメモリセルを従来の二つのトランジスタから単一のトランジスタにすることで小面積化を図ることができる。
また、読み出し対象の対をなすビット線を隣接しないように配置し、少なくとも読み出し対象の対をなすビット線の間に配置されたビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【0030】
請求項3載の半導体記憶装置は、複数の対をなすビット線と、入力する列選択信号により同時に一対のビット線を選択する列選択回路と、2つのトランジスタからなり各々のソースを接地電位とし各々のゲートを同一の行選択信号に接続し一方のドレインを対をなすビット線の一方に接続し他方のドレインを開放したメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、選択されたビット線をプリチャージ期間にハイレベルにプリチャージするチャージアップ回路と、対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする。
【0031】
この構成によれば、読み出し対象の対をなすビット線を隣接しないように配置し、読み出し対象以外のビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【0034】
【発明の実施の形態】
実施の形態の説明の先立って、参考例について説明する。
(参考例)
図1は、参考例の半導体記憶装置の構成を示す回路図である。
【0035】
図1に示すように、参考例の半導体記憶装置は、メモリセルアレイ1、列デコーダ(列選択回路)2,3、チャージアップ回路4、チャージアップ回路5、イコライズ回路6及び差動アンプ回路7から構成されている。列デコーダ2、列デコーダ3、チャージアップ回路4、チャージアップ回路5、イコライズ回路6及び差動アンプ回路7については従来例と同様であるので、同一の構成要素には同一の符号を付して、その説明を省略する。
【0036】
メモリセルアレイ1は、N型MOSトランジスタにより形成されたメモリセルMA(i,j)(i=1〜m,j=1〜n)がm行n列のマトリクス状に配置されて構成される。各メモリセルMA(i,j)のゲートは、行選択信号を入力するワード線WLi(i=1〜m)に各々接続され、そのソースは接地電位に接続され、そのドレインは、メモリセルデータが“1”の場合は、ビット線BLj(j=1〜n)には各々接続されずに、ビット線/BLj(j=1〜n)に各々接続され、メモリセルデータが“0”の場合は、ビット線BLj(j=1〜n)に各々接続され、ビット線/BLj(j=1〜n)には各々接続されていない構成からなる。
【0037】
以上のように構成された半導体記憶装置において、メモリセルアレイ1に記憶されたデータを読み出す動作について、メモリセルMA(1,1)の読み出し動作を例にして説明する。
【0038】
図1における各信号の遷移動作は従来例の図7のタイミング図と同一であり、その説明を省略し、従来例と異なるメモリセルとビット線の接続関係について説明する。
【0039】
メモリセルMA(1,1)がビット線BL1に接続されず、ビット線/BL1に接続されているとき、即ちROMデータ“1”のとき、接続点DINとビット線BL1は、期間1で「H」レベルとなった電位を維持し、接続点/DINとビット線/BL1は、期間1で「H」レベルとなった電位を、導通状態になったメモリセルMA(1,1)を介して電荷を接地電位へと放出することで「L」レベルとなる。
【0040】
この結果、差動アンプ回路7は接続点DINが「H」レベル、接続点/DINが「L」レベルになったことを受けて、出力DOUTにデータ“1”を出力する。
【0041】
また、メモリセルMA(1,1)がビット線BL1に接続され、ビット線/BL1に接続されないとき、即ちROMデータ“0”のとき、接続点/DINとビット線/BL1は、期間1で「H」レベルとなった電位を維持し、接続点DINとビット線BL1は、期間1で「H」レベルとなった電位を、導通状態になったメモリセルMA(1,1)を介して電荷を接地電位へと放出することで「L」レベルとなる。
【0042】
この結果、差動アンプ回路7は接続点DINが「L」レベル、接続点/DINが「H」レベルになったことを受けて、出力DOUTにデータ“0”を出力する。
【0043】
上記のように、この参考例によれば、対をなす二つのビット線BLjと/BLj(j=1〜n)を用いて読み出しを行う半導体記憶装置において、一つのデータを記憶するメモリセルを従来の二つのトランジスタから一つのトランジスタに削減できる。これにより半導体記憶装置の小面積化が容易に可能になると共に、ワード線の負荷を大幅に削減することも可能となり、低消費電力化も可能となる。
【0044】
(第1の実施の形態)
図2は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0045】
図2に示す半導体記憶装置は、参考例の構成に加え、ビット線接地回路9を設けている。また、メモリセルアレイ8中の構成要素および接続関係は図1のメモリセルアレイ1と同じであるが、このメモリセルアレイ8では、対をなす二つのビット線BLjと/BLj(j=1〜n)が隣接しないように各ビット線を配置している。その他の参考例と同一の構成要素には同一の符号を付して、その説明を省略する。
【0046】
ビット線接地回路9は、N型MOSトランジスタからなるビット線接地トランジスタQRj(j=1〜n)及びQ/Rj(j=1〜n)からなり、そのゲートは各々ビット線接地選択信号RSTj(j=1〜n)に接続され、そのソースは各々接地電位に接続され、そのドレインは、ビット線接地トランジスタQRj(j=1〜n)はビット線BLj(j=1〜n)に接続され、ビット線接地トランジスタQ/Rj(j=1〜n)はビット線/BLj(j=1〜n)に接続された構成からなる。なお、ビット線接地選択信号RSTjは、ビット線選択信号CDj,ワード線WLiと同様に外部から入力されるアドレス信号をデコードして生成される信号である。本例では、アドレス入力からデコードまでの構成および動作については、CDj,WLiと同様、RSTjも省略している。
【0047】
以上のように構成された半導体記憶装置における動作について、図3のタイミング図を用いて説明する。
【0048】
図3のタイミング図において、ビット線接地回路9の入力信号以外の信号の遷移動作は参考例と同様に従来例と同様であり、その説明を省略する。ここでは、ビット線接地トランジスタ選択信号RSTj(j=1〜n)の初期状態は接地電位としている。このビット線接地トランジスタ選択信号RSTjは、ビット線選択信号CDjと対応し、ビット線選択信号CDjにより選択されるビット線BLj及び/BLjに接続されているビット線接地トランジスタQRj及びQ/Rjを非導通状態にし、その他のビット線接地トランジスタQRj及びQ/Rjを導通状態にする。図3では、従来例同様、ビット線選択信号CD1が「H」レベルになる場合、すなわちビット線BL1及び/BL1が選択される場合を例に示す。
【0049】
期間1において、ビット線接地トランジスタ選択信号RST1は「L」レベルに、RSTj(j=2〜n)は「H」レベルに遷移し、ビット線接地トランジスタQR1とQ/R1は非導通状態に、その他のビット線接地トランジスタQRj(j=2〜n)とQ/Rj(j=2〜n)は導通状態となる。また期間2において、ビット線接地トランジスタ選択信号RST1は「L」レベルを維持し、RSTj(j=2〜n)は「H」レベルを維持する。
【0050】
この結果、読み出しされるメモリセルMA(1,1)が接続されるビット線BL1と/BL1以外のビット線BLj(j=2〜n)と/BLj(j=2〜n)は接地電位に固定される。
【0051】
上記のように本実施の形態によれば、二つのビット線を用いて読み出しを行う半導体記憶装置において、対をなす二つのビット線BLjと/BLj(j=1〜n)が隣接しないように各ビット線を配置する、すなわち、読み出し対象以外のビット線を読み出しに用いるビット線の間に挿入し、読み出し時に接地電位に固定することで、読み出しを行う二つのビット線間の干渉を解消することができる。これにより参考例の効果に加え、更に各々のビット線の間隔を微細化の極限まで短くすることが可能になり半導体記憶装置の小面積化を図ることが可能となる。
【0052】
本実施の形態では、参考例の構成にビット線接地回路9が付加されるが、それによる面積の増加より、参考例に比べ各ビット線の間隔を短くできることによるメモリセルアレイ8の小面積化の効果の方が大きい。
【0053】
なお、本実施の形態では、参考例の構成に対し、ビット線の配置を変えるとともにビット線接地回路9を設けたが、図6に示す従来例の構成に対し、同様にビット線の配置を変えるとともにビット線接地回路9を設けることにより、そうしたことによる同様の効果を得ることができる。
【0054】
また、本実施の形態では、ビット線接地回路9を各々のビット線にビット線接地トランジスタを設けた構成としたが、図4に示すビット線接地回路のように、対をなす二つのビット線に対して一つのビット線接地トランジスタを設け、該ビット線接地トランジスタのドレインを、対をなす二つのビット線に接続した構成としても同様な効果が得られる。
【0055】
(第2の実施の形態)
図5は、本発明の第2の実施の形態に係る半導体記憶装置の構成を示す回路図である。
【0056】
図5に示す半導体記憶装置は、第1の実施の形態の構成にエンコード回路10を付加し、図2のビット線接地回路9に代えて入力数を削減したビット線接地回路11を設けている。第1の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略する。
【0057】
エンコード回路10は、入力される信号のうち複数の信号の遷移を、一定の規則に基づき出力することで、入力に対して出力の数を削減することができる。本実施の形態では、入力のビット線接地選択信号RSTj(j=1〜n)のn本を、(n/a)本(aは整数)にしてビット線接地選択エンコード信号ERTk(k=1〜n/a)(aは2のべき乗でn/2≧aとなる値)を出力する。
【0058】
ここで、n=8、a=2とすると、ビット線接地選択信号RSTjおよびビット線接地選択エンコード信号ERTkは、ビット線接地選択信号RST1あるいはRST5が「L」レベルでその他のビット線接地選択信号RSTjが「H」レベルのとき、ビット線接地選択エンコード信号ERT1が「L」レベルにその他のERTkは「H」レベルになり、ビット線接地選択信号RST2あるいはRST6が「L」レベルでその他のビット線接地選択信号RSTjが「H」レベルのとき、ビット線接地選択エンコード信号ERT2が「L」レベルにその他のERTkは「H」レベルになり、ビット線接地選択信号RST3あるいはRST7が「L」レベルでその他のビット線接地選択信号RSTjが「H」レベルのとき、ビット線接地選択エンコード信号ERT3が「L」レベルにその他のERTkは「H」レベルになり、ビット線接地選択信号RST4あるいはRST8が「L」レベルでその他のビット線接地選択信号RSTjが「H」レベルのとき、ビット線接地選択エンコード信号ERT4が「L」レベルにその他のERTkは「H」レベルになる。
【0059】
ビット線接地回路11は、N型MOSトランジスタからなるビット線接地トランジスタQRj(j=1〜n)及びQ/Rj(j=1〜n)からなり、それらのソースおよびドレインの接続は図2のビット線接地回路9の場合と同じである。それらのゲートは、各々ビット線接地選択エンコード信号ERTk(k=1〜n/a)(aは2のべき乗でn/2≧aとなる値)に接続される。ここで、n=8,a=2とすると、ビット線接地選択エンコード信号ERT1がビット線接地トランジスタQR1,Q/R1,QR5,Q/R5のゲートに、ビット線接地選択エンコード信号ERT2がビット線接地トランジスタQR2,Q/R2,QR6,Q/R6のゲートに、ビット線接地選択エンコード信号ERT3がビット線接地トランジスタQR3,Q/R3,QR7,Q/R7のゲートに、ビット線接地選択エンコード信号ERT4がビット線接地トランジスタQR4,Q/R4,QR8,Q/R8のゲートに接続された構成になる。
【0060】
以上のように構成された半導体記憶装置における動作について、図3のタイミング図を用いて説明する。図3に示された信号については第1の実施の形態と同様である。
【0061】
期間1において、ビット線接地選択信号RST1は「L」レベルに、RSTj(j=2〜n)は「H」レベルに遷移し、それを受けてビット線接地選択エンコード信号ERT1は「L」レベルに、その他のERTkは「H」レベルに遷移し、ビット線接地トランジスタQR1、Q/R1、QR5、Q/R5は非導通状態に、その他のビット線接地トランジスタQRj、Q/Rjは導通状態となる。また期間2において、ビット線接地トランジスタ選択信号RST1は「L」レベルを維持し、その他のRSTjは「H」レベルを維持し、これを受けてビット線接地選択エンコード信号ERT1は「L」レベルを、その他のERTkは「H」レベルを維持する。
【0062】
この結果、読み出しされるメモリセルMA(1,1)が接続されるビット線BL1と/BL1、及びビット線BL5と/BL5以外のビット線BLjと/BLjは接地電位に固定される。ここで、第1の実施の形態と比較すると、読み出し対象のビット線以外のビット線BL5と/BL5が接地電位に固定されないが、メモリセルMA(1,1)のデータを読み出す場合、ビット線BL1及び/BL1間での干渉が防げれば動作上の問題はない(この点について第1,第2の実施の形態とも同様)。したがって、この場合ビット線BL1,/BL1に隣接するビット線BL2,/BL2が接地されるため問題はない。
【0063】
上記のように本実施の形態によれば、ビット線接地トランジスタのゲートに接続される配線数を数分の一に削減できる。これにより参考例及び第1の実施の形態の効果と共に、ビット線接地トランジスタのゲートに接続される配線部の面積の縮小が可能となり、更に半導体記憶装置の小面積化が可能となる。
【0064】
本実施の形態では、第1の実施の形態の構成にエンコーダ回路10が付加されるが、それによる面積の増加より、ビット線接地トランジスタのゲートに接続される配線数を数分の一に削減できることによるビット線接地回路11の小面積化の効果の方が大きい。
【0065】
なお、本実施の形態では、参考例の構成に対し、ビット線の配置を変えるとともにビット線接地回路11およびエンコーダ回路10を設けた構成になっているが、図6に示す従来例の構成に対し、同様にビット線の配置を変えるとともにビット線接地回路11およびエンコーダ回路10を設けることにより、そうしたことによる同様を得ることができる。
【0066】
【発明の効果】
以上説明したように本発明によれば、一つのデータを記憶するメモリセルを従来の二つのトランジスタから単一のトランジスタにすることで小面積化を図ることができる。
【0067】
また、読み出し対象の対をなすビット線を隣接しないように配置し、少なくとも読み出し対象の対をなすビット線の間に配置された読み出しに関係の無いビット線を接地電位とすることで、読み出し対象のビット線とビット線の間の容量による起因する電位の変動を安定化し、全てのビット線とビット線の間隔を極限まで短くして小面積化を図ることができる。
【図面の簡単な説明】
【図1】 参考例の半導体記憶装置の構成を示す回路図
【図2】 本発明の第1の実施の形態に係る半導体記憶装置の構成を示す回路図
【図3】 本発明の第1の実施の形態に係る半導体記憶装置の動作を示すタイミング図
【図4】 本発明の第1の実施の形態に係る半導体記憶装置のビット線接地回路の他の構成例を示す回路図
【図5】 本発明の第2の実施の形態に係る半導体記憶装置の構成を示す回路図
【図6】 従来の半導体記憶装置の構成を示す回路図
【図7】 従来の半導体記憶装置の動作を示すタイミング図
【符号の説明】
1,8,12 メモリセルアレイ
2,3 列デコーダ
4,5 チャージアップ回路
6 イコライズ回路
7 差動アンプ回路
9,11 ビット線接地回路
10 エンコーダ回路
Claims (3)
- 複数の対をなすビット線と、入力する列選択信号により同時に一対の前記ビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを前記対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、
対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、前記ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする半導体記憶装置。 - 複数の対をなすビット線と、入力する列選択信号により同時に一対の前記ビット線を選択する列選択回路と、ソースを接地電位としゲートを行選択信号に接続しドレインを前記対をなすビット線の何れか一方に接続した単一のトランジスタからなるメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、
対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、前記ビット線接地回路は、列選択回路により選択される一対のビット線に対応するビット線接地トランジスタを非導通状態とし、少なくとも前記選択される一対のビット線の間に配置された他のビット線に対応するビット線接地トランジスタを導通状態にするようにしたことを特徴とする半導体記憶装置。 - 複数の対をなすビット線と、入力する列選択信号により同時に一対の前記ビット線を選択する列選択回路と、2つのトランジスタからなり各々のソースを接地電位とし各々のゲートを同一の行選択信号に接続し一方のドレインを前記対をなすビット線の一方に接続し他方のドレインを開放したメモリセルをマトリクス状に配列したメモリセルアレイとを備えた半導体記憶装置であって、
選択されたビット線をプリチャージ期間にハイレベルにプリチャージするチャージアップ回路と、
前記対をなすビット線の間に他のビット線を配置するとともに、各ビット線に対応して設けられそれぞれ導通状態となることによりビット線を接地電位に接続する複数のビット線接地トランジスタを備えたビット線接地回路を設け、
前記ビット線接地回路は、前記列選択回路により選択される一対のビット線に対応するビット線接地トランジスタのみを非導通状態とし、他のビット線接地トランジスタを導通状態にするようにしたことを特徴とする半導体記憶装置。
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