TW202333148A - 具有中繼緩衝器的記憶體陣列 - Google Patents

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Abstract

本揭露涉及記憶體陣列的中繼器。在一些實施例中，多個中繼器可連接多個記憶體單元中的各個記憶體單元。每個中繼器可以包含連接第一位元線的第一輸入節點和連接第二位元線的第二輸入節點；連接第一位元線的第一輸出節點和連接第二位元線的第二輸出節點；一對開關，連接第一位元線和第二位元線，用來接收輸入信號的；交叉耦合的一組反相器，連接該對開關，用來處理該對開關接收到的輸入信號，其中該對開關與交叉耦合的該組的反相器在第一位元線和第二位元線之間形成分流連接。

Description

具有中繼緩衝器的記憶體陣列
本申請為2022年11月18日提交的台灣專利申請號111144204的補正中文本，所述申請在此通過引用併入本文並且構成說明書的一部分。
記憶體陣列包含許多記憶體單元，每個記憶體單元被配置為儲存數據。為了將數據寫入記憶體單元，信號（例如，寫入信號）被發送至沿著位元線的記憶體單元。記憶體單元的數量越多，位元線就會越長。通常，位元線是由具有非零阻抗的線製造的，因此，當記憶體單元離其相應的位元線驅動器越遠時，信號可能會減弱。因此，提供給第n個記憶體單元的信號可能導致數據未被適當地寫入該記憶體單元。解決上述問題的一種解決方案是在記憶體陣列的每一列中置入中繼器。中繼器的功能是再生，重新組合並輸出接收的信號。通過此方案，信號的可在位元線長度上保持一致。
然而，使用中繼器可能會帶來額外的問題。例如，中繼器通常是通過斷開位元線並將其中一端連接到的輸入端，另一端連接到中繼器的輸出端來置入。這種方式增加了製造記憶體單元的成本，並且可能造成最小化記憶體陣列大小的問題。例如，由於傳統中繼器所需的晶片區域比SRAM中繼器所需的晶片區域更大，因此製造記憶體單元的成本可能更高。此外，記憶體讀取可能不需要中繼器，因此為了從記憶體單元中讀取數據，還需要繞過、停用或反轉中繼器。還有其他缺點存在。
以下是本技術的一些方面的非窮盡性列表。本揭露說明了這些和其他方面。
一些方面包含用於記憶體陣列的中繼器。中繼器可以包含：一第一輸入節點連接一第一位元線及一第二輸入節點連接一第二位元線的；一第一輸出節點連接第一位元線及一第二輸出節點連接第二位元線；一對開關，連接第一位元線和第二位元線，用來接收輸入信號；以及交叉耦合的一組反相器，連接該對開關，用來處理該對開關接收到的輸入信號，其中該對開關與交叉耦合的該組反相器在第一位元線和第二位元線之間形成分流連接。
一些方面包含具有多個中繼器的記憶體陣列，例如上述的中繼器。
一些方面包含具有多個中繼器的影像設備，例如上述的中繼器。
一些方面包含具有多個中繼器的系統，例如上述的中繼器。
為了解決上述問題，發明人不僅必須發明解決方案，在某些情況下同樣重要的是，還必須認識到其他記憶體裝置中忽略（或尚未預見）的問題。事實上，發明人強調認識這些問題的困難，這些問題將在未來如果產業趨勢按照發明人的預期繼續發展，將變得更加明顯。此外，由於解決了多個問題，因此應理解一些實施方案是特定於問題的，並且不是所有實施方案都解決了本文中描述的傳統系統的所有問題或提供了本文中描述的所有優點。也就是說，以下揭露了解決這些問題的各種組合的改進方法。
傳統的記憶體電路可以按照行和列進行配置，既在物理佈局上，也在電路操作上。隨著記憶體單元數量增加，記憶體陣列的物理大小也隨之增加。當選擇給定的一記憶體單元列時，可以激活大量的記憶體單元。這種激活通常由一個列解碼器在一個列線上執行，在此也可以稱之為「字」線。列的激活連接了該列中的記憶體單元與其各自的位元線，以通信方式連接該列中的記憶體單元與感測放大器（sense amplifiers SAs）以從被激活的記憶體單元中檢測讀取信號。隨著越來越多的記憶體單元被包含在給定的一列中，激活該列所需的功率也隨之增加。舉例來說，激活1024×1024記憶體陣列的一列將導致1024個記憶體單元被激活，這需要大量的功率。
為了減少用來激活記憶體陣列中記憶體單元的功率，可以使用中繼器。此外，中繼器也可用於確保數據能夠正確寫入SRAM記憶體單元而不受干擾和/或噪聲損壞的影響。中繼器用來維持激活水平的應用長達預定時間。在一些實施例中，每個中繼器通過n通道的通行閘門接收列線（row line，RL），其閘門連接選擇（select，SEL）線。通行閘門可以連接到反相器的輸入端，反相器的輸出端通過緩衝反相器連接到輸出列線。鎖存器可以通過2個反相器（例如，可能是CMOS反相器）形成。中繼器還可能包含一個n通道的電晶體，其源極到汲極路徑連接至鎖存器的反相器的輸入端和接地端之間，以及其閘極是由重置線控制。
傳統的影像感測器（例如CMOS影像感測器）通過滾動掃描（rolling scan，RS）操作捕捉和處理場景資訊。在RS操作中，場景資訊是一行一行地捕捉和處理的。然而，當場景中包含移動的物體或使用閃光時，RS 操作可能會造成影像失真。「全局快門」操作克服了RS操作的挑戰。在全局快門操作中，影像感測器用來全局捕捉影像感測器中的所有像素（例如，影像感測器可以通過像素平行操作捕捉和處理場景資訊）。像素平行操作的一項任務是同時獲取和轉換所有感測器信號。CMOS影像感測器（CMOS image sensor，CIS）中的數位像素感測器可以應用在「像素內」區域中整合感測器和信號鏈，以及可以使用傳統的2D IC或3D堆疊 IC 實現。信號鏈包含類比轉數位轉換（Analog-to-Digital Conversion，DC）及可讀取的記憶體。
像素平行操作可以分為三個部分。首先，像素感測器在類比領域中產生的信號被取得。其次，對信號進行類比至數位轉換。第三，在數位領域中被轉換的信號被讀取。輸出信號可以使用外圍讀取電路被讀取。然而，讀取信號的吞吐量會受到外圍讀取電路的限制。因此，儘管第一步和第二步可以通過像素平行操作來進行，但讀取的動作仍然需要逐行或逐列進行。由於只有一個讀取電路，記憶體的讀取是逐行或逐列進行的，因此記憶體的讀取可能是影像感測器性能的瓶頸。
可用的像素區域的有效使用需要使用多像素分組。多像素分組允許共享陣列被充分利用，同時也滿足物理佈局限制。對於記憶體寫入，位元線（bit line，BL）驅動器可以一次將所有記憶體單元寫入列中。BL驅動器可以一次寫入的最大位數為列中的位元單元的數量，其中位元單元的最小數量為0位元單元。因此，在給定的一欄中的位元單元的數量可以涵蓋更大範圍的位元單元（例如，4或更多、16或更多、64或更多、512或更多、1024或更多等）。舉例來說，參照圖1A，記憶體陣列100可以包含位元單元的欄102a-102l，其中每個列包含m個位元單元（例如，記憶體陣列100可以包含位元單元的列104a-104m）。每個位元單元可以是n位元的記憶體單元。因此，記憶體陣列100中的記憶體單元的總數量可以是l × m（例如，X × Y）的n位元記憶體單元。為了有效地利用物理佈局，記憶體陣列100包含l行和m列的n位元記憶體單元（例如，（X列×Y欄）×n位元記憶體），且可以分配為不同的像素分組，如圖1B所示的記憶體陣列120。如圖1B所示，記憶體陣列120可以包含列124a-124m和位元欄122a-122n。因此，在記憶體陣列120中，列數是X × Y，記憶體欄數（例如，位元欄）是n，每個位元欄包含X × Y位元單元。記憶體陣列120可以進一步縮小到圖1C所示的記憶體陣列140，其可以包含X × Y位元單元144的n記憶體欄142a-142l。因此，記憶體陣列100的X行×Y列×n位元的記憶體可以分配為（X × Y）列×n位元欄）×（1位元單元），其中每個位元欄是在物理佈局中1個位元單元的寬度。
如圖2A、2B所示，記憶體陣列的記憶體單元需要周邊電路來讀寫數據。例如，記憶體陣列200包含m列204a-204m和n位元欄202a-202n。每個記憶體單元包含X × Y位元單元，如關於圖1A~1C的詳細說明。為了驅動和感應列204a-204m上的像素，可能需要周邊電路。在一些情況下，可以使用位元周邊電路來寫入/讀取m列204a-204m上的X × Y位元單元。在圖2A、2B的示例中，m等於總列數除以X。如圖2B所示，記憶體陣列250可能包含感測放大器（sense amplifiers，SAs）210。每個位元欄(例如，位元欄252a-252c)可能包含感測放大器210的一個實例，用來執行記憶體讀取操作，其中給定的一位元欄的每個位元單元儲存的數據可以被讀取。感測放大器可能受到位元線(bit-lines，BLs) 256a和252b的負載限制，因為可能有大量的RC負載以及m列 × (X × Y)位元單元(例如，列254a-254m)。然而，這通常不是感測器操作時間的瓶頸。記憶體陣列250的每一位元欄也可能包含位元線（BL）驅動器208a和208b。BL驅動器208a和208b可用於記憶體寫入操作。每個BL驅動器208a和208b可以一次將所有記憶體單元寫入給定的一位元欄，因此可以根據ADC結果驅動大量的位元單元（例如，最大驅動信號用來驅動m列上的（X × Y）位元單元，最小驅動信號用來驅動無位元單元）。此外，BL驅動器208a和208b不僅驅動不同數量的SRAM單元，而且還驅動BL線路負載。
在一些實施例中，為了防止在每條位元線的長度上發生信號丟失、信號變化或其他對驅動信號發生的變化，可以在記憶體陣列中置入一個或多個中繼器。舉例來說，請参考圖3，記憶體陣列300可包含位元欄302a-302n和記憶體單元304a~304m。每個記憶體單元可包含X×Y位元單元。每個位元欄302a~302n可包含m個中繼器312a~312m。在一些情況下，給定的一位元欄可以包含其他數量的中繼器（例如，小於m個中繼器、大於m個中繼器）。此外，記憶體陣列300可包含位元線（bit line，BL）驅動器308a和308b，其可以輸出驅動信號至沿著位元線（bit line，BLs）306a和306b上的記憶體單元304a~304m。特別地，位元線306a和306b可連接第一中繼器312a的輸入節點，第一中繼器312a的輸出節點可連接第一記憶體單元304a和第二中繼器312b的輸入節點。中繼器與記憶體單元的組合可以在每個位元欄上重複。
如圖4所示，每個中繼器（例如，中繼器312a-312m）可以包含對應位元線 306a和306b的第一電路408a和第二電路408b。第一電路408a可以包含反相器412a和414a，以及傳輸閘門410a和410b，第二電路408b可以包含反相器412b和414b，以及傳輸閘門410c和410d。例如，圖4揭示了第一中繼器312a的電路圖。第一中繼器312a的輸入節點404a和404b可以連接位元線306a和306b的第一節點402a和402b。在一些情況下，第一節點402a和402b及輸入節點404a和404b之間的每條位元線306a和306b的長度為L。位元線306a和306b可以用來將中繼器312a連接到第二節點406a和406b上的記憶體單元304a。反相器412a、412b、414a和414b可以用於重塑BL驅動器308a、308b輸出的驅動信號。傳輸閘門410a~410d可以作為開關，以「啟用」或「繞道」中繼器312a，（例如，從「讀取」模式切換到「寫入」模式）。
在本揭露中，標號In + ＜0＞和In- ＜0＞可用來表示BL驅動器的初始節點；標號In + ＜1＞和In- ＜1＞可用來表示在從BL驅動器到第一中繼器的線路上被BL驅動器驅動的第一中繼器的輸入節點；標號In + ＜2＞和In- ＜2＞可用來表示在從第一中繼器到第二中繼器的線路上用來驅動第二中繼器的第一中繼器的輸出節點；標號In + ＜α＞和In- ＜α＞可用來表示從BL驅動器到第一中繼器的線路上的中間節點，中間節點為BL驅動器的強度與第一中繼器的強度相等的平衡點。
在一些實施例中，由於信號延遲時間，即信號從線路的一端到另一端所花費的時間，可能使用中繼器。特別是，時間延遲隨距離呈比例增加。因此，使用長度為 L/2 的兩條線路可能比使用長度為 L 的線路更快。在兩條線路之間放置一個電路（中繼器）以將信號從一條線路移至另一條線路。通過將線路分段（例如劃分成兩半）並置入中繼器以減少線路延遲的過程稱為「中繼器置入」。
在一些實施例中，中繼器312a~312m需要位元線306a和306b的信號路徑中斷。在這個斷點，每個中繼器可以被置入，然後位元線306a，306b可以重新連接到中繼器。在一些實施例中，中繼器可用於記憶體寫入操作，而不需要記憶體讀取操作。因此，雖然在記憶體陣列的每個位元例中置入中繼器312a-312m可以使位元單元的負荷變化平均分配到小段，並且可以將BL負荷分成許多小段，但也造成需要額外的陣列給記憶體陣列，需要在每個位元線的信號路徑中建立斷點，以及在讀取操作時可能需要繞道，停用或反轉中繼器。
置入中繼器的一些相關影響如上述。舉例來說，參考圖5A和5B，分別表示在節點402a（例如，In + ＜0＞）和節點402b（In-＜0＞）（例如，在BL驅動器308a和308b的輸出端）的差分信號圖形500，以及在節點404a（例如，In + ＜1＞）和節點404b（例如，In-＜1＞ ）（例如，中繼器312a的輸入端）的差分信號圖520。關於圖3和圖4的記憶體陣列的中繼緩衝器配置可能會導致BL驅動器308a和308b輸出的差分驅動信號逐漸及/或平穩地變慢。這可能導致在數位領域中n位元記憶體的轉換信號的DNL增加和雜訊增加。DNL是表示實際步寬與1 LSB理想值之差的誤差測量。對於理想的ADC，其差分非線性與DNL = 0 LSB相同，每個類比步階等於1 LSB，其中： 1 LSB = V FSR/2 N 公式1
在公式1中，V FSR是ADC的全刻度範圍， N是ADC的解析度。在一些情況下，轉換值可能相隔1 LSB。例如，如果DNL = -1，這可能表示代碼缺失。DNL可以使用公式2表示如下： 公式2
在公式2中，D在0 ＜D ＜ 2 N-2之間，其中V D表示數位輸出代碼 D的物理值， N表示ADC的解析度，V Ideal LSB表示兩個相鄰數位代碼的理想間距。
此外，如圖5B和5C所示，差分信號可能會突然變形，並可能包含更大的不連續性，這可以增加固定模式雜訊（fixed-pattern noise，FPN），其中列FPN可能由於不連續性導致比FPN更大。例如，從節點404a和404b到節點406a和406b的差分信號的變形可能導致交叉點在時間上的偏移。因此，差分信號的亞穩區的寬度在節點402a和402b及節點404a和404b之間顯著增加（例如，差分信號圖形500的亞穩區502的寬度相對於差分信號圖形520的亞穩區522增加）。因此，中繼器可以在中繼器輸出端重塑差分信號（例如，如圖5C所示的差分信號圖形540，其表示在節點406a（例如，In + ＜2＞）和節點406b（例如，In- ＜2＞）的差分信號），亞穩區542在節點402a和402b上的差分信號相較於亞穩區502可能會發生位移。隨著亞穩區的增加和移動，信號電平發生變化，差分信號的邏輯電平可能發生變化。這可能導致記憶體陣列的錯誤行為，因為第一電路408a和第二電路408b可能無法穩定到0或1的邏輯狀態。這可能導致影像感測器的信號損失和系統故障。
圖5A~5C揭露在沒有偏移的情況下，中繼置入的一些相關影響的實施例。然而，實際上，由於位元線306a和306b的構造上的自然缺陷（例如，作為位元線使用的導線的材料形成的不均勻），會造成偏移。由於BL驅動器（例如，BL驅動器308a和308b）及中繼器（例如，中繼器312a-312m）的構造上缺陷，也可能造成偏移。圖6A~6C是根據各種實施例的差分信號在圖4 的記憶體欄的各節點上具有偏移的示例信號圖。在偏移的情況下，位元線306a和306b中存在不平衡的負載和/或驅動，這可能導致偏移的零交叉點。舉例來說，如圖6A的差分信號圖形600所示，在節點402a和402b上的亞穩區602可能與圖5A的差分信號圖形500所示的非偏移情況相似。然而，如圖6B的差分信號圖形620所示，相較於亞穩區602，亞穩區622的寬度增加。特別是，亞穩區622可能包含由偏移引起的亞穩區626a和626b，這使得亞穩區622的寬度相較於非偏移情況下的差分信號在節點404a和404b表示的亞穩區522的寬度增加。此外，差分信號的零交叉點624也可能具有偏移情況，如圖6B所示（例如，零交叉點624相較於圖5B為降低）。在差分信號重塑/再生後，在節點406a和406b的差分信號，如圖6C的差分信號圖形640所示，可能保留偏移的零交叉點和寬度增加的亞穩區642，如偏移的亞穩區646a和646b。這可能導致DNL和雜訊增加比非偏移情況還多。此外，偏移的亞穩區646a和646b可能被重塑並繼續在位元線306a和306b上傳播。隨著信號傳播，偏移的亞穩區646a和646b將繼續擴大，這導致DNL、雜訊、FPN和列FPN不斷增加，其中列FPN是FPN的子集。
在一些實施例中，上述關於圖4中置入有中繼器的記憶體陣列300的技術問題可以使用以下揭露的記憶體欄來克服。「記憶體欄」也稱為「位元欄」。特別是，一些實施例揭露了解決上述技術問題的技術解決方案，該技術解決方案包含（i）工作周期校正器（duty-cycle corrector，DCC）中繼器和（ii）SRAM中繼器，這兩者都可以產生克服上述技術問題的效果。以下揭露的DCC和SRAM中繼器克服了技術問題，包含但不限於（這不是要表示其他列表是限制的），需要在數據路徑中製造斷點，以置入與記憶體單元串連的中繼器，由於中繼器的累積堆棧造成更大的傳播延遲，導致差分信號的偏移傳播和累積，在每個中繼器附近（例如，靠近節點404a和404b，及節點406a和406b的位元線306a和06b上）造成突然的中斷，以及需要用於讀取和寫入的不同路徑。此外，以下揭露的DCC中繼器和SRAM 中繼器的技術優勢是這兩種中繼器都使用比圖4所示的中繼器更少的電晶體，以實現更經濟實惠的製造。舉例來說，圖4所示的中繼器（例如中繼器312a-312m）可能包含16個電晶體，而下述的DCC 中繼器和SRAM中繼器分別可能包含8個電體和6個電晶體。更進一步，DCC中繼器和SRAM中繼器所需的有效驅動負載可能小於圖4所示的中繼器所需的驅動負載。此外，下述SRAM中繼器可能包含更少的控制信號，可以合併到具有最緊湊佈局的優化記憶體陣列中（例如，由於缺乏額外的周邊電路和信號路徑斷開需求），並且可以通過類似的 SRAM中繼器佈局獲得高儲存產量。
圖7A和7B分別是根據各種實施例的示例記憶體欄，記憶體欄用於包含工作週期校正（duty-cycle correction，DCC）中繼器的記憶體陣列，以及示例DCC中繼器的放大示意圖。圖7A顯示了記憶體陣列的一個示例記憶體欄702。特別地，記憶體陣列可以包含與記憶體欄702相同或相似的n列。
在一些實施例中，記憶體欄702可包含m個記憶體單元，例如記憶體單元704a和704b，其可以分別串聯連接位元線（bit line，BL）驅動器708a和708b所驅動的位元線。記憶體欄702上的每個記憶體單元可以包含X×Y位元單元。此外，每個記憶體欄可以包含感測放大器（sense amplifier，SA）710，其可用於從記憶體單元中讀取數據。
在一些實施例中，初始節點N_0a和N_0b連接BL驅動器708a和708b。如圖8A的差分信號圖形800所示，在未偏移情況下，初始節點N_0a（例如In + ＜0＞）和N_0b（例如In-＜0＞）可能有一個亞穩區802。亞穩區802的寬度可以與圖5A的亞穩區502的寬度大致相同，且先前的實施例也可適用。
在一些實施例中，在每條位元線上可以置入一個中間節點，例如中間節點N_αa和N_αb。具體而言，中間節點N_αa和N_αb 可以將長度L的位元線分段成初始節點N_0a和N_0b 和中間節點N_αa和N_αb 之間的第一部分 706aa和706ba，其長度為αL，其中α小於1，以及第二部分 706ab和706bb 其長度為（1-α）L。中間節點N_αa 和 N_αb 可以配置在差分信號的RC衰減和DCC再生之間的平衡點上。舉例來說，α可以等於L/2。在一些實施例中，通過使用記憶體陣列所需設計的模擬限制來決定α。如圖8A和圖8B的差分信號圖形800和差分信號820所示，從初始節點N_0a和N_0b到中間節點N_αa（例如，In+＜α＞）和N_αb（例如，In-＜α＞）的差分信號可以逐漸/平穩地減緩，在αL處具有改善的有效長度（例如，其中αL ＜L）。圖8B和圖8C的差分信號圖形820和差分信號圖形840所示，差分信號可以逐漸/平穩地再生，這降低了DNL和雜訊，並不產生列FPN。此外，亞穩區 842 的寬度仍與亞穩區 802 相當相似，且零交叉點的位置沒有太大偏移。特別地，零交叉點在Y軸應該沒有偏移，在時延（如 X 軸）上具有最小偏移。此外，輸入節點 N_1a（例如 In+＜1＞）和 N_1b（例如 In-＜1＞）之間的差分信號與輸出節點 N_2a（例如 In+＜2＞）和 N_2b（例如 In-＜2＞）之間的差分信號相等。因此，中繼器 712a 的輸入端上的差分信號與中繼器 712a 的輸出端上的差分信號相同（或基本相似）。記憶體欄702的其他中繼器（例如中繼器 712a和712c）也可以達到類似特性。
圖8A~8C揭露記憶體欄702的各個節點上的差分信號未具有偏移情況的例子，但圖9A~9C揭露偏移情況的例子。在偏移的情況下，由BL驅動器708a和708b輸出的負載/驅動信號可能是不平衡的。如圖9A的差分信號圖形900所示，亞穩區902可能與亞穩區802的相似，因此可參考前述。在圖9B的差分信號圖形920中，相對於亞穩區902的寬度，亞穩區922仍在擴大，然而偏移的亞穩區926a、926b的尺寸可小於圖4所示中繼器的亞穩區的尺寸。在圖9C的差分信號圖形940中，亞穩區942可再次重塑，然而相對於圖4的中繼器所引起的偏移，差分信號的偏移可被減少。此外，由於在輸入節點N_1a和N_1b的差分信號等於在輸出節點N_2a和N_2b的差分信號，傳播信號將比圖4的中繼器的延遲和衰減更小。在一些實施例中，初始節點N_0a和N_0b與中間節點N_αa和N_αb之間的位元線的有效長度αL小於長度L（例如，圖3中初始節點和中繼器的輸入節點之間的位元線306a和306b的長度），在偏移的情況下，亞穩區的寬度、DNL和雜訊可能會增加，如圖9A~9C的差分信號圖形900、920和940所示，然而增加的幅度可能小於圖3的中繼器312a。更進一步，記憶體欄702可使偏移引起的亞穩區926a和926b被重塑，並校正零交叉點924。此外，偏移可被DCC中繼器（例如，中繼器712a）重置和清除。在一些實施例中，DCC中繼器（例如，中繼器712a）可將異相的差分信號調整至180度相異。此外，DCC中繼器也可以將零交叉點拉回中軌。舉例來說，差分信號圖形920中的零交叉點924可能不在中線，並可在差分信號圖形940中被拉回至中線。
圖7B是記憶體欄702中一示例中繼器712的放大電路圖。特別地，中繼器712可以包含輸入節點N_1a和N_1b和輸出節點N_2a和N_2b。DCC中繼器電路750可以置入於連接輸入節點N_1a和N_1b及輸出節點N_2a和N_2b的位元線之間。舉例來說，DCC中繼器電路750可以形成位元線的分流連接。因此，使用DCC中繼器電路750，記憶體欄702可能不會包含信號路徑中斷。
DCC中繼器電路750可包含第一開關752a及第二開關752b。每個開關752a和752b可根據輸入信號而 「打開 」或 「關閉」。輸入信號可表示BL驅動信號，以及控制信號可表示寫入信號。舉例來說，當提供輸入信號（例如，由BL驅動器708a和708b輸出的信號）時，輸入信號可被傳送到反相器 754a和754b。在一些實施例中，開關752a和752b可以是使用並聯的PMOS電晶體和NMOS電晶體形成的傳輸閘門。PMOS電晶體和NMOS電晶體的汲極和源極可以連接，而閘極通過反相器相互連接。例如，當輸入信號為邏輯高電平（例如，邏輯1）時，該裝置可處於寫入模式（例如，NMOS開啟，PMOS開啟），而當輸入信號為邏輯低電平（例如，邏輯0）時，該裝置可處於讀取模式（例如，NMOS關閉，PMOS關閉）。在一些情況下，當記憶體欄702處於 「讀取」模式時，傳輸閘門可被「打開（關閉）」，其中儲存在每個記憶體單元704中的數據可被位元線讀取並被感測放大器710檢測到。當通過傳輸閘門（例如，開關752a和752b）的信號為邏輯1時，傳輸閘門可被 「關閉（打開）」，並且傳輸閘門的電晶體可傳導輸入信號（例如，數據可被寫入）。在一些情況下，當記憶體欄702處於「寫入」模式時，傳輸閘門可被「關閉（打開）」，其中數據可根據由BL驅動器708a和708b輸出的差分輸入信號被寫入記憶體單元704。當DCC中繼器電路750通過分流連接到記憶體欄702的位元線，在信號路徑上沒有中斷，以及中繼器712 在記憶體讀取操作期間不需要被繞道或停用。此外，不同於圖3和圖4，通過分流連接DCC中繼器電路750，優化了記憶體陣列的物理空間。分流連接表示一個電路，這個電路的一個或多個元件（例如DCC中繼器電路750）作為一個信號的替代路線，以繞過另一個點。例如，DCC中繼器712通過分流連接，使得差分信號可以繞過DCC中繼器電路750（例如，當處於「讀取」模式時，因為信號可以從輸入節點N_1a和N_1b傳輸到輸出節點N_2a和N_2b而不被DCC中繼器電路750的元件傳導）。
在一些實施例中，反相器754a和754b可以是交叉耦合的一組反相器。舉例來說，第一反相器754a的輸出可被驅動為第二反相器754b的輸入，並且第二反相器754b的輸出可被驅動為第一反相器754a的輸入。這可以使這對反相器754a和754b作為中繼器712的儲存裝置（例如，一對反相器754a和754b可以儲存邏輯0和1），以用來指示要輸出到後續記憶體單元的輸入信號值（例如，記憶體單元704a可以在中繼器712 的電路「之後」）。在一些實施例中，每個反相器754a和754b可以由兩個電晶體組成。因此， DCC中繼器電路750包含的電晶體數量可以是八（8）個電晶體，這是圖4的中繼器312a 採用的電晶體數量的一半（例如，其包含十六（16）個電晶體）。
圖10A為根據各種實施例的示例記憶體欄，示例記憶體欄用於包含SRAM中繼器的記憶體陣列，以及圖10B為根據各種實施例的示例SRAM中繼器的放大示意圖。圖10A揭露記憶體陣列的一個示例記憶體欄1002。特別地，記憶體陣列可以包含與記憶體欄1002相同或相似的n欄。
在一些實施例中，記憶體欄 1002 可能包含m個記憶體單元，如記憶體單元1004a和1004b，這些記憶體單元可分別串聯連接到由BL驅動器 1008a和1008b驅動的位元線上。記憶體欄 1002 的每個記憶體單元可能包含 X × Y位元單元。此外，每個記憶體欄可能包含一個感測放大器（sense amplifier，SA）1010，可來從記憶體單元讀取數據。
在一些實施例中，初始節點N_0a和N_0b可以分別連接BL驅動器1008a和1008b。在一些實施例中，中間節點，例如中間節點N_αa和N_αb，可以被置入於每條位元線。特別是，中間節點N_αa和N_αb可以將初始節點N_0a和N_0b和中間節點N_αa和N_ αb之間的位元線的長度（L）分割成具有長度αL的第一部分1006aa和1006ba，其中α小於1，以及具有長度（1-α）L的第二部分1006ab和1006bb。節點N_αa和N_αb可以被配置在差分信號的RC衰減和DCC再生之間的平衡點。例如，α可以等於L/2。在一些實施例中，α可通過使用來自記憶體陣列所需設計的模擬限制來決定。記憶體欄1002的功能可與記憶體欄702的功能相同或相似，因為中繼器1012a輸入端的差分信號與中繼器1012a輸出端的差分信號相同（或基本相似）。此外，如圖8A~8C和9A~9C所示，在記憶體欄1002中每個節點上的差分信號的偏移影響可能與上述的記憶體欄702相似，因此可參考上述揭露內容。
圖10B為記憶體欄1002中的示例中繼器1012的放大電路圖。具體而言，中繼器1012可以包含輸入節點N_1a和N_1b，以及輸出節點N_2a和N_2b。SRAM中繼器電路1050可以置入連接輸入節點N_1a和N_1b和輸出節點N_2a和N_2b的位元線之間。例如，SRAM中繼器電路1050可以形成位元線的分流連接。因此，使用SRAM中繼器電路1050，記憶體欄1002可能不會包含有信號路徑中斷。
SRAM中繼器電路1050可包含第一開關1052a及第二開關1052b。開關1052a和1052b中的每一個可以根據輸入信號而「打開」或「關閉」。舉例來說，當提供輸入信號（例如，由BL驅動器1008a和1008b輸出的信號）時，該信號可被傳送到反相器 1054a和1054b。在一些實施例中，開關1052a和1052b可以是使用NMOS電晶體形成的傳輸閘門。例如，當輸入信號為邏輯高電平（例如，邏輯1）時，該裝置可處於寫入模式（例如，NMOS開啟，PMOS開啟），而當輸入信號為邏輯低電平（例如，邏輯0）時，該裝置可處於讀取模式（例如，NMOS關閉，PMOS關閉）。當通過傳輸閘門（例如，開關1052a和1052b）的信號為邏輯1時，傳輸閘門可被「關閉（打開）」，並且傳輸閘門的電晶體可傳導輸入信號（例如，數據可被寫入）。在一些情況下，當記憶體欄1002處於 「寫入」模式時，傳輸閘門可被「關閉（開啟）」，其中數據可根據由BL驅動器1008a和1008b輸出的差分輸入信號被寫入記憶體單元1004a和1004b。在一些情況下，當記憶體欄1002處於「讀取」模式時，傳輸閘門可被「打開（關閉 ）」，其中儲存在每個記憶體單元704中的數據可通過位元線讀取並由SA 710感應。當通過傳輸閘門（例如，開關1052a和1052b）的信號是邏輯1時，傳輸閘門可被「關閉（打開）」，並且每個傳輸閘門的電晶體可傳導輸入信號（例如，數據可被寫入）。在一些情況下，當記憶體欄1002處於「寫入」模式時，傳輸閘門可以被「關閉（打開）」，其中數據可以根據由BL驅動器1008a、1008b輸出的差分輸入信號被寫入記憶體單元1004。當SRAM中繼器電路1050通過分流連接到記憶體欄1002的位元線，在信號路徑上沒有中斷，以及中繼器1012在記憶體讀取操作期間不需要被繞道或停用。此外，不同於圖3和圖4，通過分流連接SRAM中繼器電路1050，優化了記憶體陣列的物理空間。SRAM中繼器1012與DCC中繼器712a類似，SRAM中繼器1012通過分流連接，使得差分信號可以繞過SRAM中繼器電路1050（例如，當處於「讀取」模式時，因為信號可以從輸入節點N_1a和N_1b傳輸到輸出節點N_2a和N_2b而不被SRAM中繼器電路1050的元件傳導）。
在一些實施例中，反相器1054a和1054b可能是交叉耦合的一組反相器。舉例來說，第一反相器 1054a 的輸出可能被驅動為第二反相器1054b的輸入，第二反相器 1054b 的輸出可能被驅動為第一反相器 1054a 的輸入。這可以使這對反相器1054a和1054b作為中繼器1012 的儲存裝置（例如，一對反相器1054a和1054b可以儲存邏輯 0和1），以用來指示要輸出到後續記憶體單元的輸入信號值（例如，記憶體單元 1004a可能是在中繼器1012的電路「之後」。在一些實施例中，每個反相器1054a和1054b可能由兩個電晶體組成。因此，SRAM中繼器電路1050包含的電晶體數量可能是六（6）個電晶體，這是圖4的中繼器 312a採用的電晶體數量的一半以下（例如，包含十六個（16）個電晶體），並且少於DCC中繼器電路750。
包含SRAM中繼器電路1050的SRAM中繼器1012相較於圖3和圖4的中繼器 312a的配置能提供更好的改進，而不是使用更少的電晶體（例如，因此能降低成本）。舉例來說，包含記憶體欄的記憶體陣列的配置，如包含SRAM中繼器1012的實例可以減少或消除對互補控制信號的需要，減少記憶體陣列所需的功率量。舉例來說，一單端控制信號可能是唯一需要的信號。在另一個例子中，中繼器1012的類SRAM的配置允許簡單地納入SRAM記憶體陣列。中繼器1012可以具有與SRAM位元單元的配置相似的佈局模式，其配置具有最緊湊的佈局，並且可以與圖7A的中繼器712a相似，即通過分流連接，從而消除中斷信號路徑以置入中斷器的需求。因此，中繼器可以容易地被合併到一個SRAM記憶體陣列中。將SRAM中繼器，如中繼器1012，合併到SRAM記憶體陣列中的能力，可以產生具有相同周圍的類SRAM中繼器佈局的高產量記憶體單元（例如，記憶體陣列可以包含類似於位元欄1002的多個位元欄，每個位元欄包含多個（X×Y）位元單元（例如，記憶體單元1004a和1004b）及中繼器（例如，中繼器1012a~1012c）。
表1表示圖7A~7B揭示的DCC中繼器及圖10A~10B揭示的SRAM中繼器所提供的技術改進和技術效果。
中繼器類型 緩衝區 DCC SRAM
配置 單端， 差分 差分 差分
信號路徑中斷？ 是 （串聯置入） 否 （分流置入） 否 （分流置入）
持續性？ 否（突發的不連續性） 是 是
傳播延時 大 小 小
有效驅動負載 大（長度 L） 小（αL），α＜ 1 小（αL），α＜ 1
讀取/寫入路徑？ 相異的 相同的 相同的
偏移傳播？ 是 （累積的） 否 （重置） 否 （重置）
使用的電晶體數量？ 每一位元有16個電晶體 每一位元有8個電晶體 每一位元有6個電晶體
控制線 2 (互補性) 2  (互補性) 1 （單端）
能夠被合併到記憶中嗎？ 否 否 是
表1。
圖11是示出根據各種實施例的固態影像裝置的示例配置的示例方塊圖。在此實施例中，固態影像裝置1100是由例如CMOS影像感測器所組成。CMOS影像感測器，舉例來說，可以應用於一個背面照明影像感測器（back-side illumination image sensor，BSI）。
如圖11所示，固態影像裝置1100可包含作為影像擷取部分的像素部分1120、垂直電路1130（列電路）、讀取電路1140（欄讀取電路）、水平電路1150（欄電路）及時序控制電路1160。在這些元件中，例如，垂直電路1130、讀取電路1140、水平電路1150及時序控制電路1160可組成讀取部分1170，用於讀取像素信號。舉例來說，像素部分1120可包含具有一個或多個記憶體欄的記憶體陣列，如圖7A和圖10A所示的記憶體欄702和1002。
在一些實施例中，固態影像裝置1100的像素可以在像素部分1120 中以矩陣模式排列，並且每個多像素可以包含至少兩個子像素，每個像素具有光電轉換區域。在一些實施例中，多像素可包含背面分離部分，用來至少在多像素的光電轉換區域的光進入部分及在單一透鏡部分允許光進入至少兩個子像素的光電轉換區域，將多個相鄰的子像素互相分開。在一些實施例中，透鏡部分的光學中心點可以被定位在形成背面分離部分的位置，以及至少背面分離部分的光學中心區域相較於背面分離部分的其他區域表現出更低的反射（更高的吸收）。在一些實施例中，背面分離部分的光學中心區域相較於背面分離部分的其他區域表現出更低的反射（更高的吸收）。
在一些實施例中，多像素作為子像素的單位群組，並被配置為NIR-RGB感測器。
以下揭露固態影像裝置1100的配置和功能的示例。
垂直電路1130可在時序控制電路1160的控制下，通過列掃描控制線驅動快門和讀取列中的子像素。此外，垂直電路1130可以根據定址信號，輸出用於讀取列和在快門列的列位址的列選擇信號，其中信號從讀取列中被讀取，以及在快門列中積累在光電二極體PD中的電荷被重置。
在一般的像素讀取操作中，讀取部分1170的垂直電路1130可以驅動像素，以進行快門掃描，然後進行讀取掃描。
讀取電路1140可以包含與像素部分1120的欄輸出相應的多個欄信號處理電路，以及讀取電路1140可以被配置，使得多個欄信號處理電路可以進行欄並行處理。讀取電路1140可以包含相關雙採樣（correlated double sampling，CDS）電路，類比至數位轉換器（analog-to-digital converter，ADC），放大器（amplifier，AMP），採樣/保持（sample/hold，S/H）電路等。
讀取電路1140不僅適用於採用滾動快門作為電子快門的固態影像裝置（CMOS影像感測器），而且還適用於採用全域快門作為電子快門的固態影像裝置（CMOS影像感測器）。舉例來說，在採用全域快門作為電子快門的CMOS影像感測器中，一個像素中有一個信號保持部分，用於在S/H電容中保持從光電轉換讀取部分讀取的信號。採用全域快門的CMOS影像感測器將來自光電二極體的電荷以電壓信號的形式同時儲存在信號保持部分的S/H電容中，並隨後按順序讀取電壓信號。通過這種方式，在整個圖像中可靠地實現了同步性。CMOS影像感測器被提供，例如，透過堆疊式CMOS影像感測器被提供。
堆疊式CMOS影像感測器可能具有堆疊結構，其中第一基板（像素晶片）和第二基板（ASIC晶片）通過微結（連接部分）相互連接。第一基板上可以形成個別像素的光電轉換讀取部分，第二基板上可以形成個別像素的信號保持部分、信號線、垂直電路、水平電路、讀取電路等。在第一基板上形成的每個像素都可以與在第二基板上形成的對應的信號保持部分相連接，且這些信號保持部分可以連接到包含上述ADC和S/H電路的讀取電路1140。
水平電路1150可以掃描在讀取電路1140的多個欄信號處理電路（例如，ADC）中處理的信號，以水平方向傳輸信號，並將信號輸出至信號處理電路（未示出）。
定時控制電路1160可以產生在像素部分1120、垂直電路1130、讀取電路1140、水平電路1150等的信號處理所需的定時信號。
在一些實施例中，讀取部分1170可以執行讀取掃描，包含：在重置期間PR之後的讀取期間，讀取重置狀態下的信號，其中在重置期間PR中，浮動擴散FD（floating diffusion，FD）被重置；以及在轉移期間PT之後的讀取期間，讀取由儲存的電荷決定的信號，其中在轉移期間PT中，儲存在第一光電二極體或第二光電二極體的電荷在讀取期間之後，透過第一轉移電晶體或第二轉移電晶體，被轉移到浮動擴散FD。在此，第一光電二極體可具有第一井容量和第一響應率，以及第二光電二極體可具有第二井容量和第二響應率。讀取部分1170可以在單一的讀取時期，用來從第一轉換增益模式讀取和第二轉換增益模式讀取所組成的群組中，選擇至少一種進行讀取。在第一轉換增益模式讀取中，讀取部分1170可以利用第一轉換增益（例如，高增益或HCG）讀取像素信號，第一轉換增益對應於由容量變更部分設置的第一容量。在第二轉換增益模式讀取中，讀取部分1170可利用第二轉換增益（例如，低增益或LCG）讀取像素信號，第二轉換增益對應於由容量變更部分設置的第二容量。
在方塊圖中，圖示的元件被描繪成分開的功能塊，但是實施例不限於本文描述的功能所組織成的系統。每個元件提供的功能可以由軟體或硬體模組提供，其組織方式可不同於目前的描述，例如，此類的軟體或硬體可以混合、結合、複製、分解、分佈（例如，在數據中心或地理上），或以其他不同方式組織。本文描述的功能可由一台或多台計算機的一個或多個處理器提供，這些處理器執行儲存在有形、非暫時性的機器可讀介質上的代碼。在一些情況下，儘管使用了單數用語「媒介」，但指令可以分佈在與不同計算設備相關的不同儲存設備上，例如，每個計算設備都有不同的指令子集，這種實現方式與本文單數用語「媒介」的用法一致。
讀者應該理解，本申請揭露了幾種獨立可行的技術。申請人沒有將這些技術分為多個獨立的專利申請，而是將這些技術組合到一個文件中，因為它們的相關主題有助於申請過程節省開支。但是，這些技術的明顯優勢和方面不應被混淆。在一些情況下，實施例解決了本文中提到的所有決陷，但是應該理解這些技術是獨立可實施的，並且一些實施例僅解決了類問題的一部分或提供其他未提到的好處，這些好處對於本領域技術人員是明顯的。由於成本限制，本文揭露的一些技術可能目前尚未被要求保護，而可以在以後申請中被要求保護，例如透過接續申請或通過修改本權利要求，而請求保護。同理，由於篇幅限制，本文的摘要或發明內容部分不應被視為包含所有此類技術或此類技術的所有方面的綜合列表。
應當理解，說明書和附圖並非旨在將本技術限制在所揭露的特定形式，相反，其意圖是涵蓋落入所附權利要求書所定義的本技術的精神和範圍內的所有修改、等同物和替代方案。根據本說明書，本技術各方面的進一步修改和替代實施例對於本領域的技術人員來說是顯而易見的。因此，本說明書和附圖應被解釋為僅是說明性的，其目的是向本領域的技術人員教導實施本技術的一般方式。應當理解的是，本文所示和描述的本技術的形式應被視為實施例的示例。元素和材料可以被替換為本文所說明和描述的那些元素和材料，元件和過程可以被顛倒或省略，本技術的某些特徵可以被獨立利用，所有這些對於本領域的技術人員來說，在得到本技術描述的好處後都是顯而易見的。在不脫離所附權利要求書中所描述的本技術的精神和範圍的情況下，可以對本文所描述的元素進行修改。此處使用的標題僅用於組織目的，並不意味著用於限制描述的範圍。
在本申請中，用語「可以」是在允許的意義上使用的（即意味著有可能），而不是強制性的意義（即意味著必須）。用語「包括」、「包含」和「具有」等是指包含但不限於。在本申請中，除非內容明確指出，單數形式的「一」、「一個」及「該」包含複數指代。因此，例如，提及「一個元素」包含兩個或多個元素的組合，儘管使用了其他用語和短語來表示一個或多個元素，如「 一個或多個」。除非另有說明，用語「或」是非排他性的，即包含「和」和「或」。描述條件關係的用語，例如，「針對X，Y」，「基於X，Y」，「如果X，Y」，「當X，Y」等，包含因果關係，其中前因是必要的因果條件，前因是充分的因果條件，或者前因是后因的促成因果條件，例如。「狀態X發生在條件Y獲得時發生」是泛指「X僅在Y發生」和「X發生」在Y和Z上。這種條件關係並不局限於在前述條件獲得後立即出現的後果，因為有些後果可能是延遲的，在條件語句中，前述條件與它們的後果相關聯，例如，前述條件與後果發生的可能性有關。其中多個屬性或功能被映射到多個物件（例如，一個或多個處理器執行步驟A、B、C和D）的語句既包含所有這些屬性或功能被映射到所有這些物件，也包含屬性或功能的子集被映射到屬性或功能的子集（例如。除非另有說明，否則既包含所有執行步驟A~D的處理器，也包含處理器1執行步驟A，處理器2執行步驟B 和步驟C的一部分，以及處理器3執行步驟C和步驟D的一部分的情況）。此外，除非另有說明，一個值或行動「基於」另一個條件或值的陳述包含條件或值是唯一因素的情況和條件或值是多個因素中的一個因素的情況。除非另有說明，某些集合的「每個」實例具有某些屬性的聲明不應理解為排除較大集合的某些相同或類似成員不具有該屬性的情況，即每個不一定意味著每個和每個。除非有明確的規定，否則不應該在權利要求書中讀到對所述步驟順序的限制，例如，用明確的語言，如「在執行X後，執行Y」，與此相反，可能被不適當地爭論為暗示順序限制的陳述，如「對物件執行X，對’達行過X的物件執行Y」，用於使權利要求書更可讀而不是指定順序的目的。提及「A、B和C中的至少Z個」等語句（例如，「A、B或C中的至少Z個」），是指所列類別（A、B和C）中的至少Z個，而不要求每個類別中至少有Z個單元。除非特別說明，從討論中可以明顯看出，在本說明書中，利用諸如「處理」、「運算」、「 計算」、「確定」或類似用語的討論是指特定設備的動作或過程，如特殊用途計算機或類似的特殊用途電子處理/計算裝置。參照幾何結構描述的特徵，如「平行」、「垂直/正交」、 「方形」、「圓柱形」等，應理解為包含基本體現幾何結構屬性的專案，例如，參照「平行」表面包含基本平行的表面。這些幾何結構的允許偏差範圍應參照說明書中的範圍來確定，如果沒有說明這些範圍，則參照使用領域的行業規範，如果沒有定義這些範圍，則參照指定特徵的製造領域的行業規範，如果沒有定義這些範圍，實質上體現幾何結構的特徵應解釋為包含該幾何結構的定義屬性中15%以內的那些特徵。用語「第一」、「第二」、「第三」、「給定」等，如果在權利要求書中使用，是為了區分或以其他方式識別，而不是為了顯示順序或數位限制。正如本領域的普通使用情況一樣，參照人類重要的用途而描述的數據結構和格式不需要以人類可理解的格式來組成所描述的數據結構或格式，例如。文本不需要以Unicode或ASCII編碼呈現或甚至編碼來組成文本；圖像、地圖和數據可視化不需要分別顯示或解碼來組成圖像、地圖和數據可視化；語音、音樂和其他音訊不需要分別通過揚聲器發出或解碼來組成語音、音樂或其他音訊。
本領域技術人員將認識到本教導是容易修改和/或改進的。例如，雖然上述各組件的實現可能被體現為硬件設備，但它也可以被實現為純軟體解決方案，例如，安裝在現有的服務器上。此外，如本文揭露的對話管理技術可以作為固體、固體/軟體組合、固體/硬體組合或硬體/固體/軟體組合實現。
雖然上述內容已經描述了被認為構成本發明的教義和/或其他實例，但應理解的是，可以對其進行各種修改，本文披露的主題可以以各種形式和實例實現，並且本發明的教導可以應用於眾多的應用，這裡只描述了其中的一部分。所附權利要求旨在要求保護本教導的真實範圍內的任何和所有應用、修改和變化。
參照以下列舉的實施例，將更好地理解本技術： 1.       一種中繼器，包含：連接到第一位元線的第一輸入節點及連接到第二位元線的第二輸入節點；連接到第一位元線的第一輸出節點及連接到第二位元線的第二輸出節點；一對開關，連接到第一位元線和第二位元線，被配置用來接收輸入信號；交叉耦合的一組反相器，連接到該對開關，其中該對開關和交叉耦合的該組反相器在第一位元線和第二位元線之間形成分流連接，用來處理該對開關接收的輸入信號。 2.       實施例1的中繼器，其中中繼器的一個或多個實施例被用於記憶體陣列中。 3.       實施例1~2中任一項的中繼器，其中第一輸入節點和第二輸入節點連接一個記憶體單元。 4.       實施例1~2中任一項的中繼器，其中第一輸出節點和第二輸出節點連接一個記憶體單元。 5.       實施例4的中繼器，其中記憶體單元是一個n位記憶體單元。 6.       實施例5的中繼器，其中n位記憶體單元是1位元的記憶體單元。 7.       實施例1~6中任一項的中繼器，其中第一輸入節點和第二輸入節點分別連接第一中間節點和第二中間節點，第一中間節點和第二中間節點分別連接第一初始節點和第二初始節點，第一初始節點和第二初始節點分別連接第一位元線驅動器和第二位元線驅動器。 8.       實施例7的中繼器，其中第一位元線驅動器和第二位元線驅動器被配置為用來輸出輸入信號，該輸入信號分別通過第一位元線和第二位元線提供給第一初始節點和第二初始節點。 9.       實施例8的中繼器，其中輸入信號進一步被提供給該對開關，以使該對開關分別連接到第一位元線和第二位元線。 10.     實施例7~9中任一項的中繼器，其中第一中間節點和第二中間節點被配置在第一初始節點和第一輸入節點之間的第一位元線和第二位元線上的第一位置，其中第一位置是一個平衡點。 11.     實施例10的中繼器，其中平衡點是通過對中繼器的功能模擬決定的。 12.     實施例7~11中任一項的中繼器，其中：輸入信號是差分信號；在第一初始節點和第二初始節點，差分信號的前緣從第一邏輯電平到第二邏輯電位需要第一時間量；在第一中間節點和第二中間節點，差分信號的前緣從第一邏輯電平到第二邏輯電平需要第二時間量，其中第二時間量大於第一時間量；在第一輸入節點和第二輸入節點，差分信號的前緣從第一邏輯電平到第二邏輯電平需要第三時間量，其中第三時間量大於或小於第二時間量。 13.     實施例12的中繼器，其中：在第一初始節點和第二初始節點，差分信號的每個分量相交於第一邏輯電平和第二邏輯電平之間的中點；在第一中間節點和第二中間節點，差分信號的每個分量相交於第一零交叉點，第一零交叉點偏向於第一邏輯電平或第二邏輯電平。在第一輸入節點和第二輸入節點，差分信號的每個分量相交於第一邏輯電平和第二邏輯電平之間的中點；以及在第一輸出節點和第二輸出節點，差分信號的每個分量分別等於第一輸入節點和第二輸入節點的各自分量。 14.     實施例1~13中任一項的中繼器，其中：該對開關的每個開關包含一PMOS電晶體和一NMOS電晶體；中繼器包含八個電晶體；中繼器是一個DCC中繼器。 15.     實施例1~14中任一項的中繼器，其中：一對開關中的每個開關包含一個NMOS電晶體；中繼器包含六個電晶體；以及中繼器是一個SRAM中繼器。 16.     實施例1~15中任一項的中繼器，其中，第一輸出節點和第二輸出節點連接一記憶體單元，並且記憶體單元連接到中繼器的另一個實例。 17.     實施例1~16中任一項的中繼器，進一步包含：用於讀取數據的裝置。 18.     實施例1~17中任一項的中繼器，進一步包含：用於寫入數據的裝置。 19.     實施例1~18中任一項的中繼器，進一步包含：用於產生輸入信號的裝置。 20.     一種用於記憶體陣列的級聯堆疊，包含：多個記憶體單元；以及多個中繼器，每個中繼器連接多個記憶體單元中的一個記憶體單元，其中每個中繼器包含實施例1~19中任一項的中繼器。 21.     一種記憶體陣列，包含：多個中繼器，多個中繼器中的每個中繼器包含實施例1~19中的任何一個中繼器。 22.     一種記憶體陣列，包含：多個記憶體單元，被配置用來儲存數據；一對位元線（bit line，BL）驅動器，被配置用來提供輸入信號，用於將數據寫入多個記憶體單元中的至少一記憶體單元；感測放大器，通信連接位元線驅動器，用來讀取儲存在至少一記憶體單元的數據；以及多個中繼器，連接到多個記憶體單元，其中多個中繼器中的每個中繼器包含實施例1~19中的任意一個中繼器。 23.     一種影像設備，包含：與記憶體單元相連的多個中繼器，其中多個中繼器中的每個中繼器包含實施例1~19中的任何一個的中繼器。
100、120、140、200、250、300:記憶體陣列 144:位元單元 142a~142n、702、1002:記憶體欄 124a~124m、104a~104m、204a-204m、254a~254m:列 102a~102l :欄 302、302a~302n、122a~122n、202a-202n、252a~252c:位元欄 304a~304m、704a、704b、1004a~1004b:記憶體單元 306a、306b、256a、256b:位元線 308a、308b、208a、208b、708a、708b、1008a、1008b:位元線驅動器 210、310、1010:感測放大器 312a~312m、712、712a~712c、1012a~1012c:中繼器 402a、402b、404a、404b、406a、406b:節點 408a:第一電路 408b:第二電路 410a、410b、410c、410d :傳輸閘門 412a、412b、414a、414b、754a、754b、1054a、1504b:反相器 500、520、540、600、620、640、800、820、840、900、920、940:差分信號圖形 502、522、542、602、622、642、626a、626b、624、646a、646b、802、822、842、902、922、926a、926b、924、942:亞穩區 706aa、706ba、1006aa、1006ba:第一部分 706ab、706bb、1006ab、1006bb:第二部分 750:DCC中繼器電路 752a、752b、1052a、1052b:開關 N_0a、N_0b:初始節點 N_1a、N_1b: 輸入節點 N_2a、N_2b:輸出節點 N_αa、N_αb:中間節點 1050:SRAM中繼器電路 1100:固態影像裝置 1120:像素部分 1130:垂直電路 1140:讀取電路 1150:水平電路 1160:時序控制電路 1170:讀取部分
當根據以下附圖閱讀本申請時，將更好地理解本技術的上述方面和其他方面，其中相似的標號指示相似或相同的元件： 圖1A~1C是根據各種實施例的示例記憶體陣列； 圖2A~2B是根據各種實施例的示例記憶體陣列及示意圖； 圖 3是根據各種實施例的示例記憶體陣列，其包含中繼器； 圖4是根據各種實施例的圖3的記憶體陣列的示例記憶體欄，圖3包含中繼器的示意圖； 圖5A~5C是根據各種實施例的差分信號在圖4的記憶體欄的各節點上未具有偏移的示例信號圖； 圖6A~6C是根據各種實施例的差分信號在圖4的記憶體欄的各節點上具有偏移的示例信號圖； 圖7A~7B是根據各種實施例的示例記憶體欄，其用於包含工作週期校正（duty-cycle correction，DCC）中繼器的記憶體陣列，以及示例DCC中繼器的放大示意圖； 圖 8A~8C是根據各種實施例的差分信號在圖7A的記憶體欄的各節點上未具有偏移的示例信號圖； 圖9A~9C是根據各種實施例的差分信號在圖7A的記憶體欄的各節點上具有偏移的示例信號圖； 圖10A~10B是根據各種實施例的示例記憶體欄，其用於包含SRAM中繼器的記憶體陣列，以及示例SRAM中繼器的放大示意圖；以及 圖11是示出根據各種實施例的固態影像裝置的示例配置的示例方塊圖。 雖然本技術易於進行各種修改和替代形式，但其具體實施例在附圖中以示例的方式示出並且將在本文中詳細描述。附圖可能未按比例繪製。然而，應當理解，附圖及其詳細描述並非旨在將本技術限制為所揭露的特定形式，相反，其意圖是由所附權利要求限定涵蓋落入本發明和本技術的範圍。
302:位元欄
304a、304b:記憶體單元
306a、306b:位元線
308a、308b:位元線驅動器
310:感測放大器
312a、312b、312c:中繼器
402a、402b、404a、404b、406a、406b:節點
408a:第一電路
408b:第二電路
410a、410b、410c、410d:傳輸閘門
412a、412b、414a、414b:反相器

Claims (15)

  1. 一種記憶體陣列，包含： 複數個記憶體單元，用來儲存數據； 一對位元線驅動器，用來提供一差分信號，該差分信號用來將數據寫入至一對位元線上的該複數個記憶體單元中的至少一記憶體單元； 一感測放大器，通信連接該對位元線驅動器，用來讀取儲存在該複數個記憶體單元中的該至少一記憶體單元的數據；以及 複數個中繼器，串聯連接該複數個記憶體單元，該複數個中繼器中的每個中繼器通過各自的分流連接，連接該對位元線驅動器，其中該複數個中繼器中的每個中繼器包含： 一輸入節點及一輸出節點，配置於每條位元線上； 交叉耦合的一組反相器，用來接收、再生及輸出該差分信號； 一第一開關及一第二開關，用來當在寫入模式或在繞過交叉耦合的該組反相器的讀取模式時，提供差分信號至交叉耦合的該組反相器，其中： 該對位元線在一第一節點上連接該對位元線驅動器， 一中間節點，被配置在該第一節點和該複數個中繼器中的一第一中繼器的該輸入節點之間的每條位元線上，以及 新增的一中間節點，被配置在給定的一中繼器的該輸出節點和後續的一中繼器的該輸入節點之間的每條位元線上。
  2. 如請求項1所述的記憶體陣列，其中該中間節點及新增的該中間節點被配置在各條位元線的一平衡點上。
  3. 如請求項1所述的記憶體陣列，其中該複數個中繼器中的每個中繼器是： 包含八（8）個電晶體的一工作週期校正器（duty-cycle corrector，DCC）中繼器；或 包含六（6）個電晶體的一靜態隨機存取記憶體（Static Random Access Memory，SRAM）中繼器。
  4. 如請求項3所述的記憶體陣列，其中： 該DCC中繼器包含交叉耦合的該組反相器和一對傳輸閘門，每個傳輸閘門包含一PMOS電晶體及一NMOS電晶體；以及 該SRAM中繼器包含交叉耦合的該組反相器和一對傳輸閘門，該對傳輸閘門包含一NMOS電晶體。
  5. 一種用於一記憶體陣列的一中繼器，包含： 一第一輸入節點，連接一第一位元線，以及一第二輸入節點，連接一第二位元線； 一第一輸出節點，連接該第一位元線，以及一第二輸出節點，連接該第二位元線； 一對開關，連接該第一位元線及該第二位元線，用來接收一輸入信號；以及 交叉耦合的一組反相器，連接該對開關，用來處理該對開關接收到的該輸入信號，其中該對開關和交叉耦合的該組反相器在該第一位元線和該第二位元線之間形成一分流連接。
  6. 如請求項5所述的中繼器，其中該第一輸入節點及該第二輸入節點分別連接一第一中間節點及一第二中間節點，該第一中間節點及該第二中間節點分別連接一第一初始節點及一第二初始節點，以及該第一初始節點及該第二初始節點分別連接一第一位元線驅動器及一第二位元線驅動器。
  7. 如請求項6所述的中繼器，其中該第一位元線驅動器及第二位元線驅動器用來輸出該輸入信號，該輸入信號通過該第一位元線及該第二位元線被分別提供至一第一初始節點及一第二初始節點，以及該輸入信號還被提供至該對開關，使該對開關分別連接該第一位元線及該第二位元線。
  8. 如請求項6所述的中繼器，其中該第一中間節點及該第二中間節點被配置在一第一初始節點及一第一輸入節點之間的該第一位元線及該第二位元線上的第一位置，其中該第一位置為一平衡點。
  9. 如請求項6所述的中繼器，其中： 該輸入信號是一差分信號； 在該第一初始節點及該第二初始節點，該差分信號的前緣從一第一邏輯電位到一第二邏輯電位需要一第一時間量； 在該第一中間節點及該第二中間節點，該差分信號的前緣從該第一邏輯電位到該第二邏輯電位需要一第二時間量，其中該第二時間量大於該第一時間量；以及 在該第一輸入節點及該第二輸入節點，該差分信號的前緣從該第一邏輯電位到該第二邏輯電位需要第三時間量，其中該第三時間量小於或大於該第二時間量。
  10. 如請求項9所述的中繼器，其中： 在該第一初始節點及該第二初始節點，該差分信號的每個分量相交於該第一邏輯電平和第二邏輯電平之間的中點； 在該第一中間節點及該第二中間節點，該差分信號的每個分量相交於一零交叉點，該零交叉點偏向該第一邏輯電平或該第二邏輯電平； 在該第一輸入節點及該第二輸入節點，該差分信號的每個分量相交於該第一邏輯電平和該第二邏輯電平之間的中點；以及 在該第一輸出節點及該第二輸出節點，該差分信號的每個分量分別等於在該第一輸入節點和該第二輸入節點的各個分量。
  11. 如請求項5所述的中繼器，其中： 該對開關的每個開關包含一PMOS電晶體及一NMOS電晶體； 該中繼器包含八個電晶體；以及 該中繼器是一工作週期校正器（Duty-Cycle corrector，DCC）中繼器。
  12. 如請求項5所述的中繼器，其中： 該對開關的每個開關包含一NMOS電晶體； 該中繼器包含六個電晶體；以及 該中繼器是一SRAM中繼器。
  13. 如請求項5所述的中繼器，其中該第一輸出節點和該第二輸出節點連接一記憶體單元，以及該記憶體單元連接該中繼器的另一個中繼器。
  14. 如請求項5所述的中繼器，更包含： 一裝置，用來讀取儲存在一記憶體單元中的數據；以及 一裝置，用來將數據寫入一記憶體單元。
  15. 一種用於記憶體陣列的級聯堆疊，包含： 複數個記憶體單元；以及 複數個中繼器，每個中繼器連接該複數個記憶體單元中的一個記憶體單元，其中每個中繼器包含： 一第一輸入節點，連接一第一位元線，以及一第二輸入節點，連接一第二位元線； 一第一輸出節點，連接該第一位元線，以及一第二輸出節點，連接該第二位元線； 一對開關，連接該第一位元線及該第二位元線，用來接收一輸入信號；以及 交叉耦合的一組反相器，連接該對開關，用來處理該對開關接收到的該輸入信號，其中該對開關及交叉耦合該組反相器在該第一位元線和該第二位元線之間形成一分流連接。
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