CN116092550A - 存储单元及存储器 - Google Patents

存储单元及存储器 Download PDF

Info

Publication number
CN116092550A
CN116092550A CN202310128239.6A CN202310128239A CN116092550A CN 116092550 A CN116092550 A CN 116092550A CN 202310128239 A CN202310128239 A CN 202310128239A CN 116092550 A CN116092550 A CN 116092550A
Authority
CN
China
Prior art keywords
transistor
pull
storage node
memory cell
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310128239.6A
Other languages
English (en)
Inventor
朱家国
周戬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Kuanwen Electronic Science & Technology Co ltd
Original Assignee
Suzhou Kuanwen Electronic Science & Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Kuanwen Electronic Science & Technology Co ltd filed Critical Suzhou Kuanwen Electronic Science & Technology Co ltd
Priority to CN202310128239.6A priority Critical patent/CN116092550A/zh
Publication of CN116092550A publication Critical patent/CN116092550A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本公开是关于一种存储单元及存储器，涉及集成电路技术领域。该存储单元包括：第一上拉晶体管连接存储节点和电源电压；第二上拉晶体管连接反相存储节点和电源电压；第一端口模块包括第一传输晶体管、第二传输晶体管、第一字线、第一位线和第一反相位线，第一传输晶体管连接存储节点、第一位线和第一字线，第二传输晶体管连接反相存储节点、第一反相位线和第一字线；第二端口模块包括第三传输晶体管、第四传输晶体管、第二字线、第二位线和第二反相位线，第三传输晶体管连接存储节点、第二位线和第二字线，第四传输晶体管连接反相存储节点、第二反相位线和第二字线。本公开可以提高存储单元的集成度。

Description

存储单元及存储器
技术领域
本公开涉及集成电路技术领域，具体而言，涉及一种存储单元及存储器。
背景技术
SRAM(Static Random-Access Memory，静态随机存取存储器)由于具有低功耗、高读写速度等特点，被广泛应用于片上系统(System on Chip，SoC)中。在具有多个CPU进行协同工作的SOC系统中，为了CPU之间通过共用相同的存储器进行数据共享，双端口SRAM存储器得到了发展。
现有的双端口SRAM存储器是由8个晶体管组成的8T单元，由于其中包含的晶体管较多，导致双端口SRAM存储器占据了芯片较多的面积，不利于芯片集成度的提高。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种存储单元及存储器，以提高存储单元的芯片集成度。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。
根据本公开的第一方面，提供一种存储单元，包括：第一上拉晶体管、第二上拉晶体管、第一端口模块和第二端口模块；其中，所述第一上拉晶体管连接存储节点和电源电压；所述第二上拉晶体管连接反相存储节点和所述电源电压；所述第一端口模块包括第一传输晶体管、第二传输晶体管、第一字线、第一位线和第一反相位线，所述第一传输晶体管连接所述存储节点、所述第一位线和所述第一字线，所述第二传输晶体管连接所述反相存储节点、所述第一反相位线和所述第一字线；所述第二端口模块包括第三传输晶体管、第四传输晶体管、第二字线、第二位线和第二反相位线，所述第三传输晶体管连接所述存储节点、所述第二位线和所述第二字线，所述第四传输晶体管连接所述反相存储节点、所述第二反相位线和所述第二字线。
本公开的一种示例性实施方式中，所述第一传输晶体管和所述第三传输晶体管的漏电流大于所述第一上拉晶体管的漏电流。
本公开的一种示例性实施方式中，所述第二传输晶体管和所述第四传输晶体管的漏电流大于所述第二上拉晶体管的漏电流。
本公开的一种示例性实施方式中，所述第一上拉晶体管、所述第二上拉晶体管为PMOS晶体管。
本公开的一种示例性实施方式中，所述PMOS晶体管为高阈值电压器件。
本公开的一种示例性实施方式中，所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管和所述第四传输晶体管为NMOS晶体管。
本公开的一种示例性实施方式中，所述NMOS晶体管为低阈值电压器件。
本公开的一种示例性实施方式中，还包括：外部辅助电路；其中，所述外部辅助电路用于为所述第一上拉晶体管或所述第二上拉晶体管供给高于所述电源电压的外部电压。
本公开的一种示例性实施方式中，所述第一上拉晶体管的衬底与所述第一上拉晶体管的源极电压相同；所述第二上拉晶体管的衬底与所述第二上拉晶体管的源极电压相同。
根据本公开的第二方面，提供一种存储器，包括上述的存储单元。
本公开提供的技术方案可以包括以下有益效果：
本公开示例性实施方式提供的存储单元，通过第一端口模块和第二端口模块可以实现一种双端口读写模式；并且该双端口存储单元由两个上拉晶体管和四个传输晶体管组成，实现一种6管结构，与传统的8管结构双端口存储单元相比，减少了两个驱动器件，从而减小了存储单元的芯片面积，提高了芯片的集成度。通过减少晶体管数目来达到减小存储单元面积的目的，从而实现SRAM的高密度设计。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1示意性示出了本公开示例性实施方式提供的一种存储单元的结构示意图。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的实施例；相反，提供这些实施例使得本公开将全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知结构、方法、装置、实现、材料或者操作以避免模糊本公开的各方面。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
SRAM嵌入到几乎所有的大规模集成电路中，并且在要求高速、高集成度、低功耗、低电压、低成本、短周期的应用中起到了关键性作用。SRAM相比DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)等其他半导体存储器，能够提供更快的访问速度，所以在高端应用中占据着统治地位。
SRAM单元从整体上可以分为外围电路和单元阵列两大部分。其中外围电路包括全局输入输出电路、时序产生电路、行译码电路、列选电路、灵敏放大器电路等基本模块；单元阵列则由SRAM存储单元按照行和列整齐排列而成。SRAM单元设计是整个SRAM设计中重要的组成部分。SRAM单元设计的首要问题是结构设计。
在具有多个CPU进行协同工作的SoC系统中，CPU之间通过共用相同的存储器进行大量数据共享。为了提高CPU读取存储器数据的效率，研究人员设计了双端口甚至多端口存储器，通过增加物理端口解决分时复用的延时问题。双端口SRAM采用两组独立的地址、数据以及控制总线，允许两个独立的实体同时对其进行存取。
常规的双端口SRAM存储单元结构是8管(8T)，即8个晶体管组成，晶体管数量的增加势必带来SRAM存储单元的芯片占据面积的增加，从而导致芯片集成度的降低。
基于此，本公开示例性实施方式提供了一种新的双端口SRAM存储单元，可以由6个晶体管组成，即6管(6T)结构，在满足两个物理端口读写数据之外，可以减少晶体管的数量，降低双端口SRAM存储单元的芯片占据面积，提高芯片的集成度。
参照图1，本公开示例性实施方式提供的双端口SRAM存储单元包括：第一上拉晶体管P1、第二上拉晶体管P2、第一端口模块和第二端口模块；其中，第一上拉晶体管P1连接存储节点Q和电源电压VDD；第二上拉晶体管P2连接反相存储节点QB和电源电压VDD；第一端口模块包括第一传输晶体管N11、第二传输晶体管N12、第一字线AWL、第一位线ABL和第一反相位线ABLB，第一传输晶体管N11连接存储节点Q、第一位线ABL和第一字线AWL，第二传输晶体管N12连接反相存储节点QB、第一反相位线ABLB和第一字线AWL。
第二端口模块包括第三传输晶体管N21、第四传输晶体管N22、第二字线BWL、第二位线BBL和第二反相位线BBLB，第三传输晶体管N21连接存储节点Q、第二位线BBL和第二字线BWL，第四传输晶体管N22连接反相存储节点QB、第二反相位线BBLB和第二字线BWL。
具体的，第一上拉晶体管P1的源极端子连接到电源电压VDD，第一上拉晶体管P1的漏极端子连接到存储节点Q，第一上拉晶体管P1的栅极连接到反相存储节点QB；第二上拉晶体管P2的源极端子连接到电源电压VDD，第二上拉晶体管P2的漏极端子连接到反相存储节点QB，第二上拉晶体管P2的栅极连接到存储节点Q。
对于第一端口模块而言，第一传输晶体管N11的源极端子连接到第一位线ABL，第一传输晶体管N11的漏极端子连接到存储节点Q，第一传输晶体管N11的栅极连接到第一字线AWL；第二传输晶体管N12的源极端子连接到第一反相位线ABLB，第二传输晶体管N12的漏极端子连接到反相存储节点QB，第二传输晶体管N12的栅极连接到第一字线AWL。第一字线AWL连接到第一传输晶体管N11和第二传输晶体管N12，分别控制第一位线ABL和第一反相位线ABLB对存储节点Q和反相存储节点QB的访问，以使第一位线ABL和第一反相位线ABLB实现读数据和写数据功能。
对于第二端口模块而言，第三传输晶体管N21的源极端子连接到存储节点Q，第三传输晶体管N21的漏极端子连接到第二位线BBL，第三传输晶体管N21的栅极连接到第二字线BWL；第四传输晶体管N22的源极端子连接到反相存储节点QB，第四传输晶体管N22的漏极端子连接到第二反相位线BBLB，第四传输晶体管N22的栅极连接到第二字线BWL。第二字线BWL连接到第三传输晶体管N21和第四传输晶体管N22，分别控制第二位线BBL和第二反相位线BBLB对存储节点Q和反相存储节点QB的访问，以使第二位线BBL和第二反相位线BBLB实现读数据和写数据功能。
本公开示例性实施方式中，可以是第一传输晶体管N11和第三传输晶体管N21的漏电流之和大于第一上拉晶体管P1的漏电流，也可以是，第一传输晶体管N11的漏电流大于第一上拉晶体管P1的漏电流，第三传输晶体管N21的漏电流也大于第一上拉晶体管P1的漏电流。可以是第二传输晶体管N12和第四传输晶体管N22的漏电流之和大于第二上拉晶体管P2的漏电流，也可以是第二传输晶体管N12的漏电流大于第二上拉晶体管P2的漏电流，第四传输晶体管N22的漏电流大于第二上拉晶体管P2的漏电流。
本公开示例性实施方式中，第一上拉晶体管P1和第二上拉晶体管P2为PMOS晶体管。第一传输晶体管N11、第二传输晶体管N12、第三传输晶体管N21和第四传输晶体管N22为NMOS晶体管。
在实际应用中，第一上拉晶体管P1和第二上拉晶体管P2的PMOS晶体管可以是高阈值电压(High-Threshold Value，HVT)器件，第一传输晶体管N11、第二传输晶体管N12、第三传输晶体管N21和第四传输晶体管N22的NMOS晶体管可以是低阈值电压(Low-ThresholdValue，LVT)器件，以确保第一传输晶体管N11、第二传输晶体管N12、第三传输晶体管N21、第四传输晶体管N22的漏电流大于第一上拉晶体管P1、第二上拉晶体管P2的漏电流，以用于后续的数据保持模式中。
下面，将详细描述本公开示例性实施方式提供的存储单元的工作原理：
当存储单元工作在数据保持模式时，第一字线AWL和第二字线BWL均保持低电平状态，控制四个传输晶体管，即第一传输晶体管N11、第二传输晶体管N12、第三传输晶体管N21和第四传输晶体管N22均处于关闭状态，四条位线，即第一位线ABL、第一反相位线ABLB、第二位线BBL和第二反相位线BBLB均处于接地状态。
假设存储节点Q存储的是数据0，反相存储节点QB存储的是数据1，此时，作为PMOS晶体管的第二上拉晶体管P2导通，可以保持反相存储节点QB稳定为数据1；此时，作为PMOS晶体管的第一上拉晶体管P1截止，由于第一位线ABL和第二位线BBL接地，低阈值电压的第一传输晶体管N11和第三传输晶体管N21的漏电流大于第一上拉晶体管P1的漏电流，因此可以实现存储节点Q动态保持为数据0。
类似的，假设存储节点Q存储的是数据1，反相存储节点QB存储的是数据0，此时，作为PMOS晶体管的第一上拉晶体管P1导通，可以保持存储节点Q稳定为数据1；此时，作为PMOS晶体管的第二上拉晶体管P2截止，由于第一反相位线ABLB和第二反相位线BBLB接地，低阈值电压的第二传输晶体管N12和第四传输晶体管N22的漏电流大于第二上拉晶体管P2的漏电流，因此可以实现反相存储节点QB动态保持为数据0。
当存储单元工作在读数据模式时，第一位线ABL、第一反相位线ABLB、第二位线BBL和第二反相位线BBLB四条位线放电至接地GND。以第一端口模块读数据为例，当第一字线AWL高电平有效时，第一传输晶体管N11和第二传输晶体管N12导通，如果是反相存储节点QB存储的是数据1，反相存储节点QB会通过第一反相位线ABLB放电，第一反相位线ABLB的电压会高于第一位线ABL的电压，两根位线的电压差会被灵敏放大器检测出，从而实现存储单元的数据读出。如果是存储节点Q存储的是数据1，存储节点Q会通过第一位线ABL放电，第一位线ABL的电压会高于第一反相位线ABLB的电压，两根位线的电压差会被灵敏放大器检测出，从而实现存储单元的数据读出。
同理，在第二端口模块读数据的过程中，第二字线BWL高电平有效，此时，第三传输晶体管N21和第四传输晶体管N22导通，如果是反相存储节点QB存储的是数据1，反相存储节点QB会通过第二反相位线BBLB放电，第二反相位线BBLB的电压会高于第二位线BBL的电压，两根位线的电压差会被灵敏放大器检测出，从而实现存储单元的数据读出。如果是存储节点Q存储的是数据1，存储节点Q会通过第二位线BBL放电，第二位线BBL的电压会高于第二反相位线BBLB的电压，两根位线的电压差会被灵敏放大器检测出，从而实现存储单元的数据读出。
本公开示例性实施方式中，存储单元还包括外部辅助电路，该外部辅助电路用于为第一上拉晶体管P1供给高于电源电压VDD的外部电压，也可以用于为第二上拉晶体管P2供给高于电源电压VDD的外部电压。
当存储单元工作在读数据模式时，如果是反相存储节点QB存储的是数据1，第二上拉晶体管P2的导通电流会给反相存储节点QB充高电平，第二传输晶体管N12的导通电流会给反相存储节点QB充低电平，可能会存储单元数据保持不稳定，此时，通过外部辅助电路供给第二上拉晶体管P2的源极高于电源电压VDD的电压，可以提高第二上拉晶体管P2的导通电流和工作速度，从而使得反向存储节点QB保持在高电平。
同样的，如果是存储节点Q存储的是数据1，第一上拉晶体管P1的导通电流会给存储节点Q充高电平，第一传输晶体管N11的导通电流会给存储节点Q充低电平，可能会存储单元数据保持不稳定，此时，通过外部辅助电路供给第一上拉晶体管P1的源极高于电源电压VDD的电压，可以提高第一上拉晶体管P2的导通电流和工作速度，从而使得存储节点Q保持在高电平。对于第二端口模块的情况类似，此处不再赘述。
本公开示例性实施方式中，第一上拉晶体管P1的衬底与第一上拉晶体管P1的源极电压相同；第二上拉晶体管P2的衬底与第二上拉晶体管P2的源极电压相同，可以避免衬底偏置效应对读操作的影响。
在实际应用中，外部辅助电路可以是由控制模块控制的电源管理模块，本公开示例性实施方式对于外部辅助电路的具体结构不作限制。
需要说明的是，一个外部辅助电路可以为多个存储电源供电，因此，增加一个外部辅助电路不会对由多个存储单元组成的存储阵列的面积带来太大影响。
本公开示例性实施方式中，当存储单元工作在写数据模式时，以第一端口模块写数据为例，假设存储节点Q起始存储的是数据0，将第一位线ABL置于高电平VDD，其余位线，即第一反相位线ABLB、第二位线BBL和第二反相位线BBLB均置于GND接地状态。当第一字线AWL高电平有效后，第一传输晶体管N11打开，存储节点Q被写入数据1，第二上拉晶体管P2关闭，反相存储节点QB通过第二传输晶体管N12放电至低电平，即实现存储数据0。
假设反相存储节点QB起始存储的是数据0，将第一反相位线ABLB置于高电平VDD，其余位线，即第一位线ABL、第二位线BBL和第二反相位线BBLB均置于GND接地状态。当第一字线AWL高电平有效后，第二传输晶体管N12打开，反相存储节点QB被写入数据1，第一上拉晶体管P1关闭，存储节点Q通过第一传输晶体管N11放电至低电平，即实现存储数据0。
当存储单元工作在写数据模式时，以第二端口模块写数据为例，假设存储节点Q起始存储的是数据0，将第二位线BBL置于高电平VDD，其余位线，即第一反相位线ABLB、第一位线ABL和第二反相位线BBLB均置于GND接地状态。当第二字线BWL高电平有效后，第三传输晶体管N21打开，存储节点Q被写入数据1，第二上拉晶体管P2关闭，反相存储节点QB通过第四传输晶体管N22放电至低电平，即实现存储数据0。
假设反相存储节点QB起始存储的是数据0，将第二反相位线BBLB置于高电平VDD，其余位线，即第一位线ABL、第二位线BBL和第一反相位线ABLB均置于GND接地状态。当第二字线BWL高电平有效后，第四传输晶体管N22打开，反相存储节点QB被写入数据1，第一上拉晶体管P1关闭，存储节点Q通过第三传输晶体管N21放电至低电平，即实现存储数据0。
由此可见，本公开示例性实施方式提供的存储单元，通过第一端口模块和第二端口模块可以实现一种双端口读写模式；并且该双端口存储单元由两个上拉晶体管和四个传输晶体管组成，实现一种6管结构，与传统的8管结构双端口存储单元相比，减少了两个驱动器件，从而减小了存储单元的芯片面积，提高了芯片的集成度。通过减少晶体管数目来达到减小存储单元面积的目的，从而实现SRAM的高密度设计。
另外，本公开示例性实施方式提供的无驱动器件的存储单元，上拉器件选用高阈值电压的PMOS晶体管，传输器件选用低阈值电压的NMOS晶体管，可以通过晶体管的阈值电压来调整漏电流，在保持数据存储的稳定性，增强存储单元的数据写操作能力的同时，不会带来额外的面积损失。
本公开示例性实施例还提供了一种存储器，该存储器包括上述的存储单元，通常，该存储器由上述的多个存储单元阵列排列而成。其中，对于存储单元的具体结构形式及其工作原理已经在上述实施例中进行了详细描述，此处不再赘述。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件程序实现时，可以全部或部分地以计算机程序产品的形式来实现。该计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行计算机程序指令时，全部或部分地产生按照本公开实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可以用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质(例如，软盘、硬盘、磁带)，光介质(例如，DVD)、或者半导体介质(例如固态硬盘(solid state disk，SSD))等。本公开实施例中，计算机可以包括前面所述的装置。
尽管在此结合各实施例对本公开进行了描述，然而，在实施所要求保护的本公开过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
尽管结合具体特征及其实施例对本公开进行了描述，显而易见的，在不脱离本公开的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本公开的示例性说明，且视为已覆盖本公开范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。

Claims (10)

1.一种存储单元，其特征在于，包括：第一上拉晶体管、第二上拉晶体管、第一端口模块和第二端口模块；其中，
所述第一上拉晶体管连接存储节点和电源电压；
所述第二上拉晶体管连接反相存储节点和所述电源电压；
所述第一端口模块包括第一传输晶体管、第二传输晶体管、第一字线、第一位线和第一反相位线，所述第一传输晶体管连接所述存储节点、所述第一位线和所述第一字线，所述第二传输晶体管连接所述反相存储节点、所述第一反相位线和所述第一字线；
所述第二端口模块包括第三传输晶体管、第四传输晶体管、第二字线、第二位线和第二反相位线，所述第三传输晶体管连接所述存储节点、所述第二位线和所述第二字线，所述第四传输晶体管连接所述反相存储节点、所述第二反相位线和所述第二字线。
2.根据权利要求1所述的存储单元，其特征在于，所述第一传输晶体管和所述第三传输晶体管的漏电流大于所述第一上拉晶体管的漏电流。
3.根据权利要求1所述的存储单元，其特征在于，所述第二传输晶体管和所述第四传输晶体管的漏电流大于所述第二上拉晶体管的漏电流。
4.根据权利要求1-3中任一项所述的存储单元，其特征在于，所述第一上拉晶体管、所述第二上拉晶体管为PMOS晶体管。
5.根据权利要求4所述的存储单元，其特征在于，所述PMOS晶体管为高阈值电压器件。
6.根据权利要求1-3中任一项所述的存储单元，其特征在于，所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管和所述第四传输晶体管为NMOS晶体管。
7.根据权利要求6所述的存储单元，其特征在于，所述NMOS晶体管为低阈值电压器件。
8.根据权利要求1所述的存储单元，其特征在于，还包括：外部辅助电路；其中，
所述外部辅助电路用于为所述第一上拉晶体管或所述第二上拉晶体管供给高于所述电源电压的外部电压。
9.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管的衬底与所述第一上拉晶体管的源极电压相同；
所述第二上拉晶体管的衬底与所述第二上拉晶体管的源极电压相同。
10.一种存储器，其特征在于，包括如权利要求1-9中任一项所述的存储单元。
CN202310128239.6A 2023-02-17 2023-02-17 存储单元及存储器 Pending CN116092550A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310128239.6A CN116092550A (zh) 2023-02-17 2023-02-17 存储单元及存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310128239.6A CN116092550A (zh) 2023-02-17 2023-02-17 存储单元及存储器

Publications (1)

Publication Number Publication Date
CN116092550A true CN116092550A (zh) 2023-05-09

Family

ID=86211924

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310128239.6A Pending CN116092550A (zh) 2023-02-17 2023-02-17 存储单元及存储器

Country Status (1)

Country Link
CN (1) CN116092550A (zh)

Similar Documents

Publication Publication Date Title
US11404114B2 (en) Low voltage memory device
US10672443B2 (en) Methods and systems for performing decoding in finFET based memories
US8451652B2 (en) Write assist static random access memory cell
US7613032B2 (en) Semiconductor memory device and control method thereof
US7430134B2 (en) Memory cell structure of SRAM
Matsumiya et al. A 150 ns 16-Mb CMOS SRAM with interdigitated bit-line architecture
US7161827B2 (en) SRAM having improved cell stability and method therefor
US10998018B1 (en) Apparatus and methods for compensating for variations in fabrication process of component(s) in a memory
KR20220006045A (ko) 면적 효율적인 이중-포트 및 다중-포트 sram. sram를 위한 면적 효율적인 메모리 셀
Akashe et al. Analysis of power in 3T DRAM and 4T DRAM cell design for different technology
US9001571B1 (en) 6T static random access memory cell, array and memory thereof
JPH09106677A (ja) レベル変換器を備える行デコーダ
US9627040B1 (en) 6T static random access memory cell, array and memory thereof
US20150194206A1 (en) Method of writing to and reading data from a three-dimensional two port register file
US20090231908A1 (en) Semiconductor storage device and operation method thereof
US6798704B2 (en) High Speed sense amplifier data-hold circuit for single-ended SRAM
CN116092550A (zh) 存储单元及存储器
US6876571B1 (en) Static random access memory having leakage reduction circuit
CN115035931A (zh) 一种基于8t-sram单元的电路结构、芯片和模块
US8787075B2 (en) Low-voltage semiconductor memory
JP5226094B2 (ja) 半導体記憶装置
Ramakrishnan et al. Design of 8T ROM embedded SRAM using double wordline for low power high speed application
Kankanala et al. 7-T single end and 8-T differential dual-port SRAM memory cells
Jyothi et al. Design of FINFET based DRAM cell for low power applications
US20240055048A1 (en) Low voltage memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination