CN116935919A - 一种铁电存储阵列、铁电存储器以及其操作方法 - Google Patents

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Abstract

本申请提供了一种铁电存储阵列、铁电存储器以及其操作方法，用于减少SL数量，从而节省了版图面积和LBL上的寄生电容。该铁电存储阵列包括1T1C结构和gain cell；gain cell包括第一晶体管、第二晶体管和第三晶体管，1T1C结构包括第四晶体管和第一电容；第四晶体管的栅极与字线相连，其源漏极的第一端与第一电容的第一端相连，另一端通过区域位线与第三晶体管的栅极以及第一晶体管的源漏极的第三端相连，第一电容的第二端与板线相连；第一晶体管和第二晶体管的栅级与控制线相连，第一晶体管的源漏极的第四端和第二晶体管的源漏极的第五端通过全局位线相连，第二晶体管的源漏极的第六端与第三晶体管的源漏极的第七端相连，第三晶体管的源漏极的第八端与源线相连。

Description

一种铁电存储阵列、铁电存储器以及其操作方法
技术领域
本申请涉及存储领域，尤其涉及到一种铁电存储阵列、铁电存储器以及其操作方法。
背景技术
铁电存储器利用铁电材料可以发生自发极化，且极化强度能够随外电场作用而重新取向的特点进行存储。具体来说，铁电材料处于电场中时，自发极发；当电场撤去时，部分极化状态仍可保持，此时的极化强度称为剩余极化强度；然后利用剩余极化强度方向的不同，施加相同方向的电场，使得铁电翻转电荷不同，这样根据翻转电荷的不同用于存储信息0和1。其翻转电荷与电压之间的关系可以如图1所示。与传统的存储方式相比，铁电存储器具有零电压保持数据、低功耗、快速写和很高的读写耐久性等优点，但缺点是由于铁电电容的微缩性能较差，导致铁电的存储容量较小，为了提高存储密度，选择使用一个传输管一个电容(one transistor one capacitor，1T1C)的存储结构，如图2所示。
1T1C具有结构简单，存储密度高的优点，但缺点铁电翻转出的电荷量较小，随着阵列规模增大，区域位线(local bit line，LBL)上的电容值也会增大，导致读取窗口较小。为了解决这一问题，通常是给该1T1C结构增加一个增益单元(gain cell)来放大读取窗口。如图3所示，不同存储阵列(subarray)共用写位线(write bit line，WBL),读位线(read bitline，RBL)和源线(source line，SL)，每个subarray由1T1C阵列和gain cell两部分组成。1T1C的晶体管的栅极通过字线(word line，WL)相连，源漏一端连接铁电存储器，另一端通过LBL与gain cell中的gain管的栅极相连。gain cell由写控制线(write control line，WCL)管，读控制线(read control line，RCL)管和gain管三个晶体管构成。其中WCL管负责为LBL充电，RCL管负责为RBL充电，gain管负责将LBL上的读取窗口放大。
但是此方案中，在同一列单元中有四条布线，WBL、RBL、LBL和SL，会导致版图的横向面积被撑大，以及LBL上的寄生电容变大，从而导致在相同翻转电荷下减小读取窗口。
发明内容
本申请提供了一种铁电存储阵列、铁电存储器以及其操作方法，用于减少SL数量，从而节省了版图面积，同时减小LBL上的寄生电容。
第一方面，本申请提供一种铁电存储阵列，该铁电存储阵列包括至少一个一个传输管一个电容1T1C结构和一个增益单元gain cell；该gain cell包括第一晶体管、第二晶体管和第三晶体管，该1T1C结构包括第四晶体管和第一电容；该第一晶体管用于在写入操作时为区域位线充电，该第二晶体管用于控制读取操作中全局位线与该第三晶体管的连通，该第三晶体管为gain管；其中，该第四晶体管的栅极与字线相连，该第四晶体管的源漏极的第一端与该第一电容的第一端相连，该第四晶体管的源漏极的第二端通过区域位线与该第三晶体管的栅极以及该第一晶体管的源漏极的第三端相连，该第一电容的第二端与板线相连；该第一晶体管和第二晶体管的栅级与控制线相连，该第一晶体管的源漏极的第四端和该第二晶体管的源漏极的第五端通过全局位线相连，该第二晶体管的源漏极的第六端与该第三晶体管的源漏极的第七端相连，该第三晶体管的源漏极的第八端与源线相连。
本申请提供的技术方案中，该1T1C结构与该gain cell结构结合，同时将该铁电存储阵列中的位线与源线布局为可共用的状态，这样减少位线方向布线数从而优化版图面积同时减少LBL上的寄生电容，同时整行共用SL的设计，可以通过调节读取过各中SL上的电压来保证全局位线(global bit line，GBL)读取窗口达到最佳效果，扩大GBL读取窗口。同时gain cell结构中通过部署用于在写入操作时为区域位线充电的第一晶体管和用于控制读取操作中全局位线与gain管连通的第二晶体管来实现读过程和写过程的隔离，从而实现高电压的传输，进而保证铁电翻转的完整性。
可选的，该第一晶体管为N型金属氧化物半导体(Metal-Oxide-SemIConductor，MOS)晶体管，即NMOS管，该第四晶体管为P型金属氧化物半导体(Metal-Oxide-SemIConductor，MOS)晶体管，即PMOS管。这样可以针对读写实现精确控制。
可选的，该SL可以根据读取过程中的实际情况调整其输入电压从而保证该GBL的读取窗口为最佳效果，其具体操作可以如下：在读取0时，该源线调节其输入电压使得读取0时的电压与该输入电压之间的差值大于或等于该第三晶体管的关闭阈值；在读取1时，该源线调节其输入电压使得读取1时的电压与该输入电压之间的差值大于或等于该第三晶体管的导通阈值。
第二方面，本申请提供一种铁电存储器，该铁电存储器包括N个上述第一方面所描述的铁电存储阵列，其中，该N个铁电存储阵列通过J条字线、J条板线、K条全局位线、K条区域位线、1条控制线以及1条源线连接生成J行K列的铁电存储器。其中，每一条字线连接每行铁电存储阵列中1T1C结构中的晶体管的栅级，每一条板线连接每行铁电存储阵列中1T1C结构中的电容器的另一个端，每一条全局位线连接每列铁电存储阵列中gain cell结构中的第一晶体管和第二晶体管的源漏端的一端，每一条区域位线连接每列铁电存储阵列中1T1C结构的晶体管的源漏端的一端以及gain cell结构中的第三晶体管的栅级；该控制线用于连接铁电存储阵列中gain cell结构中第一晶体管栅级以及第二晶体管的栅级；该源线用于连接铁电存储阵列中gain cell结构中第三晶体管的源漏端的一端。
第三方面，本申请提供一种铁电存储器的控制方法，其应用包括上述权利要求4该的铁电存储器，具体包括：获取目标操作对应的选中字线、选中板线；对该铁电存储器中的该选中字线、该选中板线、非选中字线、非选中板线、全局位线、控制线以及源线设置目标电压值；根据该目标电压值完成该目标操作。
本申请提供的技术方案中，该铁电存储器中的该1T1C结构与该gain cell结构结合，同时将该铁电存储器的位线与源线布局为可共用的状态，这样减少位线方向布线数从而优化版图面积同时减少LBL上的寄生电容，同时整行共用SL的设计，可以通过调节读取过各中SL上的电压来保证全局位线(global bit line，GBL)读取窗口达到最佳效果，扩大GBL读取窗口。同时gain cell结构中通过部署用于在写入操作时为区域位线充电的第一晶体管和用于控制读取操作中全局位线与gain管连通的第二晶体管来实现读过程和写过程的隔离，从而实现高电压的传输，进而保证铁电翻转的完整性。
下面以具体的操作情况对本申请中铁电存储器的控制方法进行说明：
该目标操作为写0操作时，将该控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该选中字线的电压设置为该第一电压，该选中板线的电压设置为第二电压，该非选中字线、该非选中板线设、该全局位线和该源线的电压设置为0；其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压。同时，该全局位线与该源线的电压还可以有其他情况，本实施例中，该全局位线与该源电的电压设置为0可以减少功耗。
该目标操作为写1操作时，将该控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该选中字线的电压设置为该第一电压，该全局位线的电压设置为第二电压，该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0；其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压。
该目标操作为预充区域位线时，将该控制线和该选中字线的电压设置为第一电压；将该全局位线、该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0。
该目标操作为预充全局位线时，将该全局位线和该选中字线的电压设置为第一电压；将该选中板线、该非选中字线、该非选中板线、该控制线和该源线的电压设置为0。
该目标操作为读取操作时，将该选中字线的电压设置为第一电压，将该选中板线的电压设置为第二电压，该全局位线的电压设置为第三电压；根据该第一电压、该第二电压和该第三电压确定该源线的第四电压；将该非选中字线、该非选中板线和该控制线的电压设置为0，其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压，该第四电压与该第三晶体管上的电压的差值大于或等于该第三晶体管的阈值电压。可以理解的是，该第一电压、该第二电压和该第三电压确定该读取过程中是读取0操作还是读取1操作，并确定读取电压。若为读取0操作，则该读取电压与该第四电压之间的差值大于或等于该铁电存储器中gain cell中的gain管的关闭阈值；若为读取1操作，则该读取电压与该第四电压之间的差值大于或等于该铁电存储器中gain cell中gain管的导通阈值。
该目标操作为回写操作时，将该控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该选中字线的电压设置为该第一电压，该全局位线的电压设置为第二电压，该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0；其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压。
该目标操作为待命操作时，将的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该控制线、该选中字线、该全局位线、该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0。
第四方面，本申请提供一种铁电存储阵列，具体包括：至少一个一个传输管一个电容1T1C结构和一个增益单元gain cell；该gain cell包括第一晶体管和第二晶体管，该1T1C结构包括第三晶体管和第一电容，该第二晶体管为gain管；其中，该第三晶体管的栅极与字线相连，该第三晶体管的源漏极的第一端与该第一电容的第一端相连，该第三晶体管的源漏极的第二端通过区域位线与该第二晶体管的栅极以及该第一晶体管的源漏极的第三端相连，该第一电容的第二端与板线相连；该第一晶体管的栅级与控制线相连，该第一晶体管的源漏极的第四端和该第二晶体管的源漏极的第五端通过全局位线相连，该第二晶体管的源漏极的第六端与源线相连。
可以理解的是，该铁电存储阵列的控制方法与上述第三方面的控制方法相同，此处不再赘述。
第五方面，本申请实施例提供一种计算机可读存储介质，该计算机存储介质存储有计算机指令，该计算机指令用于执行上述第三方面所描述的控制方法。
第六方面，本申请实施例提供一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行上述第三方面所描述的控制方法。
附图说明
图1为铁电材料的电压与电荷翻转的示意图；
图2为1T1C结构的一个示意图；
图3为1T1C与gain cell结构相结合的一个方案示意图；
图4为本申请实施例中铁电存储阵列的一个实施例示意图；
图5为本申请实施例中铁电存储阵列的另一个实施例示意图；
图6为本申请实施例中铁电存储阵列的一个等效电路图；
图7为本申请实施例中铁电存储器的一个实施例示意图；
图8为本申请实施例中控制方法的一个电压波形示意图；
图9为本申请实施例中铁电存储阵列的另一个实施例示意图；
图10为本申请实施例中铁电存储阵列的另一个实施例示意图；
图11为本申请实施例中铁电存储器的另一个实施例示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图，对本申请的实施例进行描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。本领域普通技术人员可知，随着新应用场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块。在本申请中出现的对步骤进行的命名或者编号，并不意味着必须按照命名或者编号所指示的时间/逻辑先后顺序执行方法流程中的步骤，已经命名或者编号的流程步骤可以根据要实现的技术目的变更执行次序，只要能达到相同或者相类似的技术效果即可。本申请中所出现的单元的划分，是一种逻辑上的划分，实际应用中实现时可以有另外的划分方式，例如多个单元可以结合成或集成在另一个系统中，或一些特征可以忽略，或不执行，另外，所显示的或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元之间的间接耦合或通信连接可以是电性或其他类似的形式，本申请中均不作限定。并且，作为分离部件说明的单元或子单元可以是也可以不是物理上的分离，可以是也可以不是物理单元，或者可以分布到多个电路单元中，可以根据实际的需要选择其中的部分或全部单元来实现本申请方案的目的。
铁电存储器利用铁电材料可以发生自发极化，且极化强度能够随外电场作用而重新取向的特点进行存储。具体来说，铁电材料处于电场中时，自发极发；当电场撤去时，部分极化状态仍可保持，此时的极化强度称为剩余极化强度；然后利用剩余极化强度方向的不同，施加相同方向的电场，使得铁电翻转电荷不同，这样根据翻转电荷的不同用于存储信息0和1。其翻转电荷与电压之间的关系可以如图1所示。为了提高存储密度，铁电存储器通过选择使用1T1C的存储结构，如图2所示。其中，1T1C具有结构简单，存储密度高的优点，但缺点铁电翻转出的电荷量较小，随着阵列规模增大，LBL上的电容值也会增大，导致读取窗口较小。为了解决这一问题，通常是给该1T1C结构增加一个gain cell来放大读取窗口。如图3所示，不同subarray共用写位线WBL,RBL和源线SL，每个subarray由1T1C阵列和gain cell两部分组成。1T1C的晶体管的栅极通过WL相连，源漏一端连接铁电存储器，另一端通过LBL与gain cell中的gain管的栅极相连。gain cell由WCL管，RCL管和gain管三个晶体管构成。其中WCL管负责为LBL充电，RCL管负责为RBL充电，gain管负责将LBL上的读取窗口放大。但是此方案中，在同一列单元中有四条布线，WBL、RBL、LBL和SL，会导致版图的横向面积被撑大，以及LBL上的寄生电容变大，从而导致在相同翻转电荷下减小读取窗口。
为了解决上述问题，本申请实施例提供如图4所示的铁电存储阵列，其中，该铁电存储阵列100包括至少一个1T1C结构101和一个gain cell102；该gain cell包括第一晶体管1021、第二晶体管1022和第三晶体管1023，该1T1C结构包括第四晶体管1011和第一电容1012；该第一晶体管1021用于在写入操作时为区域位线(LBL)充电，该第二晶体管1022用于控制读取操作中全局位线(GBL)与该第三晶体管1023的连通，该第三晶体管1023为gain管；其中，该第四晶体管1011的栅极与字线(WL)相连，该第四晶体管1011的源漏极的第一端与该第一电容1012的第一端相连，该第四晶体管1011的源漏极的第二端通过区域位线(LBL)与该第三晶体管1023的栅极以及该第一晶体管1021的源漏极的第三端相连，该第一电容1012的第二端与板线(PL)相连；该第一晶体管1021和第二晶体管1022的栅级与控制线(CL)相连，该第一晶体管1021的源漏极的第四端和该第二晶体管1022的源漏极的第五端通过全局位线(GBL)相连，该第二晶体管1022的源漏极的第六端与该第三晶体管1023的源漏极的第七端相连，该第三晶体管1023的源漏极的第八端与源线(SL)相连。
本实施例中，该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管的阈值电压可以设置为一样，也可以设置为不一样的，只要可以实现该铁电存储阵列进行数据存储即可，此处对晶体管的规格不做限定。
可以理解的是，图4中仅示出一个1T1C结构101和一个gain cell102结合的方案，若该铁电存储阵列中包括多个1T1C结构，则其具体连接结构可以如图5所示，即该多个1T1C结构按列排布，然后两个1T1C结构的晶体管的栅级分别与不同的字线相连，而晶体管的源漏极的一端通过LBL相连，晶体管的源漏极的另一端与1T1C结构中的电容的一端相连，然后1T1C结构中的电容的另一端分别与不同的板线相连。
本实施例中，该铁电存储阵列的进行读取操作的等效电路可以如图6所示，其中，该PL用于指示该铁电存储阵列中被选中进行读取操作的板线，在读取过程中，PL置为高电平后，gain cell102的gain管栅极的电压相当于1T1C101中的电容器1012的电容和LBL上的寄生电容进行分压后的电压。其中读取到信息0对应的电压为VBL，读取到信息1对应的电压为VBL+ΔVBL。在两种情况下，为了使得读取窗口达到优化值，可以通过调节SL的输入电压进而调节gain管的源极电压，使得gain管的栅极与源极电压差值达到其阈值电压，即使得读取到信息0时该gain cell102的gain管处于关闭状态，而在读取到信息1时该gain cell102的gain管处于导通状态。具体来说，该SL上的输入电压VSL与上述VBL和VBL+ΔVBL之间满足如下关系：
若读取信息0，则该gain管栅极的电压为VBL，此时该VBL-VSL≥VG1，其中，该VG1为该gain cell的关闭阈值电压；若读取信息1，则该gain管栅极的电压为VBL+ΔVBL，此时该(VBL+ΔVBL)-VSL≥VG2，其中，该VG2为该gain cell的导通阈值电压。
本实施例中，该VBL和VBL+ΔVBL可以分别通过第一公式和第二公式得到，具体如下：
第一公式：
第二公式：
其中，该VBL为读取到信息0对应的电压，该VBL+ΔVBL为读取到信息1对应的电压，该VPL为选中板线的电压，该CFE为选中铁电存储阵列中1T1C结构中电容器的电容值，该CBL为选中铁电存储阵列中区域位线上的寄生电容，该q为选中铁电存储阵列中1T1C结构中电容器的翻转电荷，该Pr为选中铁电存储阵列中1T1C结构中电容器单位面积的翻转电荷，该SFE为选中铁电存储阵列中1T1C结构中电容器的面积。
基于上述图4至图5所述的铁电存储阵列，该铁电存储器可以如图7所示：该铁电存储器包括N个铁电存储阵列，然后该N个铁电存储阵列中的M个1T1C结构通过J条字线、J条板线、K条全局位线、K条区域位线构成J条K列的排列方式，同时该N个铁电存储阵列中的N个gain cell通过该K条全局位线、一条控制线和一条源线与该M个1T1C结构相结合构成该铁电存储器。其中，该N、M、J、K均为大于1的整数。如图7所示，该WL1与PL1用于连接处于第一行的1T1C结构，该GBL1和该LBL1用于连接处于第一列的1T1C结构以及gain cell，依此类推，该WL2与PL2用于连接处于第二行的1T1C结构，该GBL2和该LBL2用于连接处于第二列的1T1C结构以及gain cell。可以理解的是，图7中仅示出了该铁电存储器的一部分，其他部分与图7所示的部分相同，此处不再赘述。
基于上述图4至图7所描述的铁电存储器，下面对该铁电存储器的控制方法进行介绍：
在铁电存储器进行读取操作和写入操作的过程中，具体包括如下几种操作，如表1所示：
表1
如表1所示，该选中WL用于指示选中写入信息的字线，相当于选中写入信息的地址；非选中WL用于指示其他暂时不用写入信息的字线；该选中PL用于指示选中写入信息的板线；非选中PL用于指示其他暂进不用写入信息的板线；该选中写0GBL用于指示在写入操作或读取操作时，该字线对应的全局位线是写入信息0；该选中写1GBL用于指示在写入操作或读取操作时，该字线对应的全局位线是写入信息1；该CL用于指示控制线；该SL用于指示源线。该Vdd、Vw用于指示加载在各个布线上的电压值。可以理解的是，在上述表1中，Vdd与Vw之间的差值至少大于或等于该铁电存储器中gain cell中gain管的阈值电压。基于表1可知其具体控制方法如下：
该目标操作为写0操作时，将该控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该选中字线的电压设置为该第一电压，该选中板线的电压设置为第二电压，该非选中字线、该非选中板线设、该全局位线和该源线的电压设置为0；其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压。同时，该全局位线与该源线的电压还可以有其他情况，本实施例中，该全局位线与该源电的电压设置为0可以减少功耗。此时，该第一电压为Vdd，该第二电压为Vw，此时该选中行对应的铁电存储器(即该1T1C结构中的电容器)的两端的电压差为-Vw，对整行写入信息0，非选中行对应的铁电存储器两端电压差为0，不改变存储信息。
该目标操作为写1操作时，将该控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该选中字线的电压设置为该第一电压，该全局位线的电压设置为第二电压，该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0；其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压。此时，该第一电压为Vdd，该第二电压为Vw，将选中写0的GBL列设为0，选中写1的GBL列设为Vw。此时选中写1的行和列对应的铁电存储器的两端的电压差为Vw，写入信息1。选中写0以及非选中行对应的铁电存储器两端电压差为0，不改变存储信息。
该目标操作为预充区域位线时，将该控制线和该选中字线的电压设置为第一电压；将该全局位线、该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0。
该目标操作为预充全局位线时，将该全局位线和该选中字线的电压设置为第一电压；将该选中板线、该非选中字线、该非选中板线、该控制线和该源线的电压设置为0。
该目标操作为读取操作时，将该选中字线的电压设置为第一电压，将该选中板线的电压设置为第二电压，该全局位线的电压设置为第三电压；根据该第一电压、该第二电压和该第三电压确定该源线的第四电压；将该非选中字线、该非选中板线和该控制线的电压设置为0，其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压，该第四电压与该第三晶体管上的电压的差值大于或等于该第三晶体管的阈值电压。可以理解的是，该第一电压、该第二电压和该第三电压确定该读取过程中是读取0操作还是读取1操作，并确定读取电压。若为读取0操作，则该读取电压与该第四电压之间的差值大于或等于该铁电存储器中gain cell中的gain管的关闭阈值；若为读取1操作，则该读取电压与该第四电压之间的差值大于或等于该铁电存储器中gain cell中gain管的导通阈值。
该目标操作为回写操作时，将该控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该选中字线的电压设置为该第一电压，该全局位线的电压设置为第二电压，该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0；其中，该第一电压与该第二电压的差值大于第三晶体管的阈值电压。
该目标操作为待命操作时，将的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；将该控制线、该选中字线、该全局位线、该选中板线、该非选中字线、该非选中板线和该源线的电压设置为0。
针对上述控制操作，其操作示例性电压波形可以如图8所示。
可以理解的是，本申请实施例中还可以提供一种铁电存储阵列，具体如图9所示，在此结构中，该铁电存储阵列200包括：至少一个一个传输管一个电容1T1C结构201和一个增益单元gain cell202；该gain cell202包括第一晶体管2021和第二晶体管2022，该1T1C结构包括第三晶体管2011和第一电容2012，该第二晶体管2022为gain管；其中，该第三晶体管2011的栅极与字线相连，该第三晶体管2011的源漏极的第一端与该第一电容2012的第一端相连，该第三晶体管2011的源漏极的第二端通过区域位线与该第二晶体管2022的栅极以及该第一晶体管2021的源漏极的第三端相连，该第一电容2012的第二端与板线相连；该第一晶体管2021的栅级与控制线相连，该第一晶体管2021的源漏极的第四端和该第二晶体管2022的源漏极的第五端通过全局位线相连，该第二晶体管2022的源漏极的第六端与源线相连。
本实施例中，该第一晶体管、该第二晶体管、该第三晶体管的阈值电压可以设置为一样，也可以设置为不一样的，只要可以实现该铁电存储阵列进行数据存储即可，此处对晶体管的规格不做限定。
可以理解的是，图9中仅示出一个1T1C结构201和一个gain cell202结合的方案，若该铁电存储阵列中包括多个1T1C结构，则其具体连接结构可以如图10所示，即该多个1T1C结构按列排布，然后两个1T1C结构的晶体管的栅级分别与不同的字线相连，而晶体管的源漏极的一端通过LBL相连，晶体管的源漏极的另一端与1T1C结构中的电容的一端相连，然后1T1C结构中的电容的另一端分别与不同的板线相连。
可以理解的是，该图9及图10所示的铁电存储阵列构成的铁电存储器可以如图11所示。在此铁电存储器中，其具体的控制方法与上述表1以及图9所示的内容相同，具体此处不再赘述。
可以理解的是，本申请实施例还提供一种铁电存储器的控制装置，该控制装置用于用于执行上述控制方法中的控制装置的部分或全部功能。
可以替换的，本申请实施例还提供一种通用处理系统，例如通称为芯片，该通用处理系统包括:提供处理器功能的一个或多个微处理器；以及提供存储介质的至少一部分的外部存储器，所有这些都通过外部总线体系结构与其它支持电路连接在一起。当存储器存储的指令被处理器执行时，使得处理器执行控制装置在表1以及图8所示的控制方法中的部分或全部步骤，和/或用于本申请所描述的技术的其它过程。
结合本申请公开内容所描述的方法或者算法的步骤可以硬件的方式来实现，也可以是由处理器执行软件指令的方式来实现。软件指令可以由相应的软件模块组成，软件模块可以被存放于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、移动硬盘、CD-ROM或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合至处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。当然，存储介质也可以是处理器的组成部分。处理器和存储介质可以位于ASIC中。另外，该ASIC可以位于终端中。当然，处理器和存储介质也可以作为分立组件存在于第一通信装置中。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (13)

1.一种铁电存储阵列，其特征在于，包括：
至少一个一个传输管一个电容1T1C结构和一个增益单元gain cell；
所述gain cell包括第一晶体管、第二晶体管和第三晶体管，所述1T1C结构包括第四晶体管和第一电容；
所述第一晶体管用于在写入操作时为区域位线充电，所述第二晶体管用于控制读取操作中全局位线与所述第三晶体管的连通，所述第三晶体管为gain管；
其中，所述第四晶体管的栅极与字线相连，所述第四晶体管的源漏极的第一端与所述第一电容的第一端相连，所述第四晶体管的源漏极的第二端通过区域位线与所述第三晶体管的栅极以及所述第一晶体管的源漏极的第三端相连，所述第一电容的第二端与板线相连；
所述第一晶体管和第二晶体管的栅级与控制线相连，所述第一晶体管的源漏极的第四端和所述第二晶体管的源漏极的第五端通过全局位线相连，所述第二晶体管的源漏极的第六端与所述第三晶体管的源漏极的第七端相连，所述第三晶体管的源漏极的第八端与源线相连。
2.根据权利要求1所述的铁电存储阵列，其特征在于，所述第一晶体管为N型金属氧化物半导体NMOS晶体管，所述第四晶体管为P型金属氧化物半导体PMOS晶体管。
3.根据权利要求1所述的铁电存储阵列，其特征在于，在读取0时，所述源线调节其输入电压使得读取0时的电压与所述输入电压之间的差值大于或等于所述第三晶体管的关闭阈值；
在读取1时，所述源线调节其输入电压使得读取1时的电压与所述输入电压之间的差值大于或等于所述第三晶体管的导通阈值。
4.一种铁电存储器，其特征在于，包括：
N个上述权利要求1至3中任一项所述的铁电存储阵列，所述N为大于1的整数；
所述N个铁电存储阵列通过J条字线、J条板线、K条全局位线、K条区域位线、1条控制线以及1条源线连接生成J行K列的铁电存储器，所述J与所述K为大于等于1的整数；
其中，每一条字线连接每行铁电存储阵列中1T1C结构中的晶体管的栅级，每一条板线连接每行铁电存储阵列中1T1C结构中的电容器的另一个端，每一条全局位线连接每列铁电存储阵列中gain cell结构中的第一晶体管和第二晶体管的源漏端的一端，每一条区域位线连接每列铁电存储阵列中1T1C结构的晶体管的源漏端的一端以及gain cell结构中的第三晶体管的栅级；该控制线用于连接铁电存储阵列中gain cell结构中第一晶体管栅级以及第二晶体管的栅级；该源线用于连接铁电存储阵列中gain cell结构中第三晶体管的源漏端的一端。
5.一种铁电存储器的控制方法，应用于包括上述权利要求4所述的铁电存储器，其特征在于，包括：
获取目标操作对应的选中字线、选中板线；
对所述铁电存储器中的所述选中字线、所述选中板线、非选中字线、非选中板线、全局位线、控制线以及源线设置目标电压值；
根据所述目标电压值完成所述目标操作。
6.根据权利要求5所述的方法，其特征在于，所述目标操作为写0操作时，对所述铁电存储器中的所述选中字线、所述选中板线、所述全局位线、非选中字线、非选中板线、控制线以及源线设置目标电压值包括：
将所述控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；
将所述选中字线的电压设置为所述第一电压，所述选中板线的电压设置为第二电压，所述非选中字线、所述非选中板线设、所述全局位线和所述源线的电压设置为0；
其中，所述第一电压与所述第二电压的差值大于第三晶体管的阈值电压。
7.根据权利要求5所述的方法，其特征在于，所述目标操作为写1操作时，对所述铁电存储器中的所述选中字线、所述选中板线、所述全局位线、非选中字线、非选中板线、控制线以及源线设置目标电压值包括：
将所述控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；
将所述选中字线的电压设置为所述第一电压，所述全局位线的电压设置为第二电压，所述选中板线、所述非选中字线、所述非选中板线和所述源线的电压设置为0；
其中，所述第一电压与所述第二电压的差值大于第三晶体管的阈值电压。
8.根据权利要求5所述的方法，其特征在于，所述目标操作为预充区域位线时，对所述铁电存储器中的所述选中字线、所述选中板线、所述选中全局位线、非选中字线、非选中板线、非选中全局位线、控制线以及源线设置目标电压值包括：
将所述控制线和所述选中字线的电压设置为第一电压；
将所述全局位线、所述选中板线、所述非选中字线、所述非选中板线和所述源线的电压设置为0。
9.根据权利要求5所述的方法，其特征在于，所述目标操作为预充全局位线时，对所述铁电存储器中的所述选中字线、所述选中板线、所述全局位线、非选中字线、非选中板线、控制线以及源线设置目标电压值包括：
将所述全局位线和所述选中字线的电压设置为第一电压；
将所述选中板线、所述非选中字线、所述非选中板线、所述控制线和所述源线的电压设置为0。
10.根据权利要求5所述的方法，其特征在于，所述目标操作为读取操作时，对所述铁电存储器中的所述选中字线、所述选中板线、所述全局位线、非选中字线、非选中板线、控制线以及源线设置目标电压值包括：
将所述选中字线的电压设置为第一电压，将所述选中板线的电压设置为第二电压，所述全局位线的电压设置为第三电压；
根据所述第一电压、所述第二电压和所述第三电压确定所述源线的第四电压；
将所述非选中字线、所述非选中板线和所述控制线的电压设置为0；
其中，所述第一电压与所述第二电压的差值大于第三晶体管的阈值电压，所述第四电压与所述第三晶体管上的电压差值大于或等于所述第三晶体管的阈值电压。
11.根据权利要求5所述的方法，其特征在于，所述目标操作为回写操作时，对所述铁电存储器中的所述选中字线、所述选中板线、所述全局位线、非选中字线、非选中板线、控制线以及源线设置目标电压值包括：
将所述控制线的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；
将所述选中字线的电压设置为所述第一电压，所述全局位线的电压设置为第二电压，所述选中板线、所述非选中字线、所述非选中板线和所述源线的电压设置为0；
其中，所述第一电压与所述第二电压的差值大于第三晶体管的阈值电压。
12.根据权利要求5所述的方法，其特征在于，所述目标操作为待命操作时，对所述铁电存储器中的所述选中字线、所述选中板线、所述全局位线、非选中字线、非选中板线、控制线以及源线设置目标电压值包括：
将的电压设置为第一电压，导通第一晶体管，关闭第二晶体管；
将所述控制线、所述选中字线、所述全局位线、所述选中板线、所述非选中字线、所述非选中板线和所述源线的电压设置为0。
13.一种铁电存储阵列，其特征在于，包括：
至少一个一个传输管一个电容1T1C结构和一个增益单元gain cell；
所述gain cell包括第一晶体管和第二晶体管，所述1T1C结构包括第三晶体管和第一电容，所述第二晶体管为gain管；
其中，所述第三晶体管的栅极与字线相连，所述第三晶体管的源漏极的第一端与所述第一电容的第一端相连，所述第三晶体管的源漏极的第二端通过区域位线与所述第二晶体管的栅极以及所述第一晶体管的源漏极的第三端相连，所述第一电容的第二端与板线相连；
所述第一晶体管的栅级与控制线相连，所述第一晶体管的源漏极的第四端和所述第二晶体管的源漏极的第五端通过全局位线相连，所述第二晶体管的源漏极的第六端与源线相连。
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