WO2024029067A1 - 半導体記憶装置 - Google Patents

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真一 森脇
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株式会社ソシオネクスト
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Definitions

  • the present disclosure relates to a semiconductor memory device.
  • Patent Document 1 discloses a semiconductor memory device having a multi-bank SRAM divided into multiple banks and an assist circuit commonly connected to the multiple banks.
  • the write assist level (negative potential) is optimized by changing the number of banks when writing to SRAM.
  • the present disclosure aims to achieve an optimal write assist level and normal writing with a small area circuit in a semiconductor memory device with a multi-bank configuration, even if the bank sizes are different.
  • One aspect of the present disclosure includes a first memory bank and a second memory bank each having a plurality of memory cells, and the plurality of memory cells are connected to corresponding word lines and bit line pairs, respectively, and the first memory bank and the second memory bank each have a plurality of memory cells.
  • a memory cell array in which the number of word lines in the first memory bank is smaller than the number of word lines in the second memory bank, and a function of lowering the potential of one bit line of a bit line pair connected to the memory cell to be written.
  • a write circuit that sets the bit line on the low potential side to a negative potential by a capacitor connected to the internal ground line in response to a negative potential boost signal, and the capacitor is respectively connected to the internal ground line.
  • the bit line on the low potential side is brought to a negative potential only by the first capacitive element;
  • the bit line on the low potential side is brought to a negative potential by the first capacitor and the second capacitor.
  • the bit line on the low potential side is brought to a negative potential only by the first capacitor, and the bit line on the low potential side is set to a negative potential.
  • the bit line on the low potential side is set to a negative potential by both the first capacitor and the second capacitor.
  • Functional block diagram showing a configuration example of a semiconductor memory device A diagram showing an example of the circuit configuration of the memory cell in FIG. 1. Diagram showing an example of the circuit configuration of the write circuit Timing chart showing an example of operation of a semiconductor storage device
  • the semiconductor memory device 1 includes a memory cell array 2 and a read/write circuit 3.
  • the memory cell array 2 includes a first memory bank 21 and a second memory bank 22.
  • the first memory bank 21 includes a plurality of memory cells arranged in an array of [number of columns c (c is a natural number) x number of rows w-mr (w is a natural number) x number of sets b (b is a natural number)]. It includes a memory cell MC. That is, the first memory bank 21 has a configuration in which b sets of c columns of memory cells are lined up in the column direction, and there are [c ⁇ b] columns in total, and [c ⁇ (w-mr) ⁇ b] memory cells. It includes a memory cell MC. Further, in the first memory bank 21, [w ⁇ mr] is the number of rows.
  • the first memory bank 21 includes a plurality of word lines WL ([w-mr] in FIG. 1) extending in the row direction and a plurality ([c ⁇ b] in FIG. 1) of bit line pairs TBLT( bit lines BLT, NBLT). Each memory cell MC is connected to a word line WL and a bit line pair TBLT at a position corresponding to the arrangement position.
  • the second memory bank 22 includes a plurality of memory cells arranged in an array of [number of columns c (c is a natural number) x number of rows mr (mr is a natural number) x number of groups b (b is a natural number)]. Equipped with MC. That is, the second memory bank 22 has a configuration in which b sets of c columns of memory cells are lined up in the column direction, and there are a total of [c ⁇ b] columns and [c ⁇ mr ⁇ b] memory cells MC. Be prepared. Furthermore, in the second memory bank 22, mr is the number of rows.
  • the second memory bank 22 includes a plurality of word lines WL extending in the row direction (mr in FIG. 1) and a plurality of bit line pairs TBLB ([c ⁇ b] in FIG. 1) extending in the column direction crossing the row direction. Equipped with Each memory cell MC is connected to a word line WL and a bit line pair TBLB (bit lines BLB, NBLB) at a position corresponding to the arrangement position.
  • the number of word lines in the first memory bank 21 is smaller than the number of word lines in the second memory bank 22. That is, in the example of FIG. 1, the number of memory cells MC has a relationship of [mr>(w-mr)], and the number of rows in the first memory bank 21 is equal to the number of rows in the second memory bank 22. Fewer. In other words, the load capacitance of the bit line pair TBLT of the first memory bank 21 is smaller than the load capacitance of the bit line pair TBLB of the second memory bank 22.
  • the word line WL is connected to a row decoder (not shown).
  • the row decoder activates the word line WL of the row including the memory cell MC to be operated in accordance with a row address specified by the CPU (not shown).
  • the bit line pair TBLT of the first memory bank 21 and the bit line pair TBLB of the second memory bank 22 are connected to read/write circuits 3 provided at corresponding positions, respectively.
  • the read/write circuit 3 will be explained later.
  • bit lines BLB and BLT may be simply referred to as “bit lines BL” without distinguishing them.
  • bit lines NBLB and NBLT may be simply referred to as “bit line NBL” without distinction
  • bit line pair TBLB and TBLT may be simply referred to as “bit line pair TBL” without distinction.
  • FIG. 2 is a circuit diagram showing the internal configuration of memory cell MC in FIG. 1.
  • memory cell MC includes N-type transistors NA1 and NA2, P-type transistors PL1 and PL2, and N-type transistors ND1 and ND2.
  • the N-type transistor NA1 has a gate connected to the word line WL and a source connected to the bit line BL.
  • the N-type transistor NA2 has a gate connected to the word line WL and a source connected to the bit line NBL.
  • the P-type transistor PL1 has a source supplied with the power supply voltage VDD, and a drain connected to the drain of the N-type transistor NA1.
  • the N-type transistor ND1 has a gate connected to the gate of the P-type transistor PL1, a drain connected to the drain of the P-type transistor PL1, and a source connected to the ground potential VSS.
  • the P-type transistor PL2 has a gate connected to the drain of the N-type transistor NA1, a source supplied with the power supply voltage VDD, and a drain connected to the drain of the N-type transistor NA2.
  • the N-type transistor ND2 has a gate connected to the gate of the P-type transistor PL2, a drain connected to the drain of the P-type transistor PL2, and a source connected to the ground potential VSS.
  • a connection node between the gate of the P-type transistor PL1 and the gate of the N-type transistor ND1 is connected to the drain of the N-type transistor NA2.
  • the first inverter is configured by the P-type transistor PL1 and the N-type transistor ND1.
  • a second inverter is configured by the P-type transistor PL2 and the N-type transistor ND2.
  • a latch circuit is configured by connecting the input terminal of the first inverter to the output terminal of the second inverter, and connecting the output terminal of the first inverter to the input terminal of the second inverter.
  • a read/write circuit 3 is provided between the first memory bank 21 and the second memory bank 22.
  • the read/write circuit 3 is provided for each memory cell in column c, and there are b in total.
  • the read/write circuit 3 includes a write circuit 30.
  • the write circuit 30 has a first function of lowering the potential of one bit line (BL or NBL) of the bit line pair TBL connected to the memory cell MC to be written, and a negative potential boost signal NWACP0, NWACP1, which will be described later. Accordingly, it has a second function of setting the bit line (BL or NBL) on the low potential side to a negative potential by a capacitor connected to the internal ground line WGND.
  • FIG. 3 is a circuit diagram showing a configuration example of the write circuit 30. Note that the configuration of the write circuit 30 is not limited to the configuration shown in FIG. 3, and may be any other circuit configuration having the above-described first function and second function.
  • the write circuit 30 includes a write circuit for the first memory bank 21 (precharge circuit 31T, write driver 32T, column selection circuit 33T) and a write circuit for the second memory bank 22 (precharge circuit 31T, write driver 32T, column selection circuit 33T).
  • a charge circuit 31B, a write driver 32B, a column selection circuit 33B), and a write assist circuit 36 are provided.
  • the precharge circuit 31T precharges the bit lines BLT and NBLT using a precharge signal PCGT (hereinafter referred to as "PCGT signal”).
  • PCGT signal a precharge signal
  • PCGB signal a precharge signal PCGB
  • the write driver 32T outputs write data WD[x] or NWD[x] (x is an integer greater than or equal to 0) based on a write control signal WRITET (hereinafter referred to as "WRITET signal”).
  • the write driver 32B outputs write data WD[x] or NWD[x] (x is an integer greater than or equal to 0) based on a write control signal WRITEB (hereinafter referred to as "WRITEB signal”).
  • NWD[x] is an inverted signal of WD[x]. In the following description, the write data signal WD will be simply written as "WD”, and the write data signal NWD will be simply written as "NWD”.
  • the column selection circuits 33T and 33B have a function of selecting a column to be written, based on the column selection signal CAD[0:c-1].
  • the column selection circuit 33T operates the transistor TN0 based on the output of the write driver 32T and the column selection signal CAD[0:c-1], which is connected between the bit line BLT and the internal ground line WGND. transistors TP3 and TN2.
  • the column selection circuit 33B operates the transistor TN10 based on the output of the write driver 32B and the column selection signal CAD[0:c-1], which is connected between the bit line BLB and the internal ground line WGND. transistors TP8 and TN4.
  • the write assist circuit 36 uses a capacitor to set the bit line on the low potential side to a negative potential in response to negative potential boost signals NWACP0 and NWACP1 generated based on the write assist control signal NWTA (hereinafter referred to as "NWTA signal").
  • NWTA signal the write assist control signal
  • the capacitance is determined by a first capacitive element PCAP0 that functions when writing to the first memory bank 21 and a second capacitive element that functions when writing to both the first memory bank 21 and the second memory bank 22. and a capacitive element PCAP1.
  • the first capacitive element PCAP0 is a MOS type capacitive element provided between the negative potential boost signal line NWACP0 and the internal ground line WGND.
  • Negative potential boost signal NWACP0 is a signal that similarly changes according to the NWTA signal.
  • the second capacitive element PCAP1 is a MOS type capacitive element provided between the negative potential boost signal line NWACP1 and the internal ground line WGND.
  • the negative potential boost signal NWACP1 is a signal that changes so as to cause the second capacitive element PCAP1 to function only when the NWTA signal is 'L' and the WRITEB signal is 'H'.
  • both the first capacitive element PCAP0 and the second capacitive element PCAP1 are connected to the internal ground. Charges are discharged so that the line WGND has a negative potential.
  • the capacitance value of the first capacitive element PCAP0 can be adjusted so that the bit line BLT or bit line NBLT has an optimal negative potential when writing to the first memory bank 21.
  • the capacitance value of the second capacitive element PCAP1 is determined by adding the capacitance value of the first capacitive element PCAP0 and the capacitive value of the second capacitive element PCAP1 when writing to the second memory bank 22.
  • the bit line BLB or bit line NBLB can be adjusted to have an optimal negative potential. That is, the transistors forming the first capacitive element PCAP0 and the second capacitive element PCAP1 can be optimized according to the number of rows of the first memory bank 21 and the second memory bank 22, respectively.
  • the first capacitive element PCAP0 and the second capacitive element PCAP1 have a combined capacity sufficient to optimize the negative potential of the mr row of the second memory bank 22. Thereby, the area of the semiconductor memory device 1 can be reduced.
  • PMOS is used as the first capacitive element PCAP0 and the second capacitive element PCAP1, but the present invention is not limited to this.
  • NMOS or other capacitive elements may be used.
  • the gate side of the first capacitive element PCAP0 and the second capacitive element PCAP1 is connected to the internal ground line WGND, the source/drain side may be connected to the internal ground line WGND.
  • the NWTA signal is 'H'. Further, in the initial state, the WRITET signal, WRITEB signal, PCGT signal, PCGB signal, and CAD[0] are 'L'.
  • both BLT[0] and NBLT[0] are precharged to 'H'.
  • BLT[0] is shown by a thick solid line
  • NBLT[0] is shown by a thin solid line.
  • the NWTA signal is 'H'
  • the internal ground signal WGND becomes 'L (0V)' by the transistor TDN0, and the sources/drains of the first capacitive element PCAP0 and the second capacitive element PCAP1 are charged to 'H'.
  • control signals WL[w-1], PCGT signal, WRITET signal, and CAD[0] rise from 'L' to 'H'.
  • the timing of the NWTA signal is adjusted so that it falls from 'H' to 'L' when the bit line BLT[0] has sufficiently fallen to the ground potential VSS. Therefore, after the bit line BLT[0] falls to the ground potential VSS, the NWTA signal changes from 'H' to 'L', the transistor TDN0 is turned off, and the internal ground signal WGND is in a floating state at the ground potential VSS. become.
  • the NWTA signal changes from 'H' to 'L'
  • the NWACP0 signal changes from 'H' to 'L'
  • the source/drain of the first capacitive element PCAP0 is discharged, and the internal ground signal WGND becomes negative. Becomes electric potential.
  • the WRITEB signal remains 'L'
  • the NWACP1 signal remains 'H', and the source/drain of the second capacitive element PCAP1 is not discharged.
  • the capacitance value of the first capacitive element PCAP0 is adjusted so that the bit line (here, BLT) of the first memory bank 21 has an optimal negative potential. Writing to the target memory cell MC is performed normally. Furthermore, it is possible to prevent erroneous writing to memory cells MC that are not targeted for writing.
  • the NWTA signal is 'H'. Further, in the initial state, the WRITET signal, WRITEB signal, PCGT signal, PCGB signal, and CAD[0] are 'L'.
  • both BLB[0] and NBLB[0] are precharged to 'H'.
  • BLB[0] is shown by a thick solid line
  • NBLB[0] is shown by a thin solid line.
  • the NWTA signal is 'H'
  • control signals WL[0], PCGB signal, WRITEB signal, and CAD[0] rise from 'L' to 'H'.
  • the timing of the NWTA signal is adjusted so that it falls from 'H' to 'L' when the bit line BLB[0] has sufficiently fallen to the ground potential VSS. Therefore, after the bit line BLB[0] falls to the ground potential VSS, the NWTA signal changes from 'H' to 'L', the transistor TDN0 is turned off, and the internal ground signal WGND is in a floating state at the ground potential VSS. become.
  • the NWACP0 signal changes from 'H' to 'L', and the source/drain of the first capacitive element PCAP0 is discharged. Furthermore, since the WRITEB signal is 'H', when the NWTA signal changes from 'H' to 'L', the NWACP1 signal also changes from 'H' to 'L', and the source/drain of the second capacitive element PCAP1 is discharged. . That is, the sources/drains of the first capacitive element PCAP0 and the second capacitive element PCAP1 are discharged, and thereby the internal ground signal WGND becomes a negative potential.
  • the capacitance value of the second capacitive element PCAP1 is the sum of the capacitance value of the first capacitive element PCAP0 and the capacitance value of the second capacitive element PCAP1
  • the capacitance value of the second capacitive element PCAP1 is the sum of the capacitance value of the first capacitive element PCAP0 and the capacitance value of the second capacitive element PCAP1. Since the line (in this case, BLB) is adjusted to have an optimal negative potential, writing to the memory cell MC to be written in the second memory bank 22 is performed normally. Furthermore, it is possible to prevent erroneous writing to memory cells MC that are not targeted for writing.
  • the bit line on the low potential side (as shown in FIG. In the example, BLT) is set to a negative potential.
  • both the first capacitive element PCAP0 and the second capacitive element PCAP1 are connected to the low potential side.
  • the bit line (BLB in the example of FIG. 4) is set to a negative potential.

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Abstract

半導体記憶装置（１）は、メモリセルアレイ（２）と、書込み対象のメモリセルのビット線を低電位にする機能を持ち、負電位ブースト信号に応じて容量によって低電位側のビット線を負電位にする書き込み回路（３）とを備える。メモリセルアレイ（２）は、それぞれに複数のメモリセル（ＭＣ）を有する第１のメモリバンク（２１）および第２のメモリバンク（２２）を備える。第１のメモリバンク（２１）の書き込みを行う際には第１の容量素子（ＰＣＡＰ０）のみによって、第２のメモリバンク（２２）へ書き込みを行う際には第１の容量素子（ＰＣＡＰ１）および第２の容量素子（Ｃ３２）によって、低電位側のビット線を負電位にする。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関する。
　近年、半導体プロセスの微細化にともなって半導体デバイスの低電圧化が進み、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）への安定した書き込み動作が問題となっている。その課題を解決するための従来技術として、ネガティブビット線方式のライトアシスト技術が知られている。
　特許文献１には、複数バンクに分割されたマルチバンク構成のＳＲＡＭと、複数のバンクに共通に接続されたアシスト回路とを有する半導体記憶装置が示されている。特許文献１では、ＳＲＡＭの書き込み時にバンクの数を変更することによってライトアシストレベル（負電位）を最適化している。
特開２０２１－１４０８４８号公報
　特許文献１記載のマルチバンク構成の半導体記憶装置では、アシスト回路に設けられる容量には最大で全バンクが接続されることになり、ライトアシストレベルを最適化するために大きな容量を設ける必要があり、回路面積が大きくなる。
　また、マルチバンク構成において、互いのバンクサイズが異なる場合、すなわち、それぞれのビット線に接続されるメモリセルの数が異なる場合、ライトアシストレベルを最適化することが困難であり、正常な書き込みができないことがある。
　本開示は、マルチバンク構成の半導体記憶装置において、互いのバンクサイズが異なっても、小面積な回路で最適なライトアシストレベルを実現することおよび正常な書き込みを実現することを目的とする。
　本開示の一態様では、それぞれに複数のメモリセルを有する第１のメモリバンクおよび第２のメモリバンクを備え、前記複数のメモリセルがそれぞれ対応するワード線およびビット線対に接続されかつ前記第１のメモリバンクのワード線数が前記第２のメモリバンクのワード線数よりも少ないメモリセルアレイと、書き込み対象のメモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて内部グランド線に接続された容量によって前記低電位側のビット線を負電位にする書き込み回路とを備え、前記容量は、それぞれに前記内部グランド線に接続された第１の容量素子および第２の容量素子を備え、前記第１のメモリバンクのメモリセルへ書き込みを行う際には前記第１の容量素子のみによって前記低電位側のビット線を負電位にし、前記第２のメモリバンクのメモリセルへ書き込みを行う際には前記第１の容量素子および前記第２の容量素子によって前記低電位側のビット線を負電位にする、という構成にした。
　この態様によると、相対的にロウ数が少ない第１のメモリバンクのメモリセルへの書き込みの際には、第１の容量素子のみによって低電位側のビット線を負電位にし、相対的にロウ数が多い第２のメモリバンクのメモリセルへの書き込みの際には、第１の容量素子および第２の容量素子の両方によって低電位側のビット線を負電位にしている。これにより、第１のメモリバンクおよび第２のメモリバンクのそれぞれへの書き込み動作について、最適なライトアシストレベルを保証することができる。そうすると、書き込み対象のメモリセルに対する正常な書き込みが実現できるとともに、非選択側のメモリバンクのメモリセルへの誤書き込みを防ぐことができる。
　本開示によると、マルチバンク構成の半導体記憶装置において、互いのバンクサイズが異なっても、小面積な回路で、最適なライトアシストレベルを実現することおよび正常な書き込みを実現することができる。
半導体記憶装置の構成例を示す機能ブロック図 図１のメモリセルの回路構成例を示す図 書き込み回路の回路構成例を示す図 半導体記憶装置の動作例を示すタイミングチャート
　以下、実施の形態について、図面を参照して説明する。なお、以下の説明において、信号線とその信号線を通る信号とについて、同じ符号を用いて説明する場合がある。
　＜実施形態＞
　半導体記憶装置１は、メモリセルアレイ２と、読み出し／書き込み回路３とを備える。
　－メモリセルアレイ－
　図１に示すように、メモリセルアレイ２は、第１のメモリバンク２１および第２のメモリバンク２２を備える。
　第１のメモリバンク２１は、［カラム数がｃ（ｃは自然数）×ロウ数がｗ－ｍｒ（ｗは自然数）×組数がｂ（ｂは自然数）］のアレイ状に配置された複数のメモリセルＭＣを備える。すなわち、第１のメモリバンク２１は、カラム方向にｃ列のメモリセルがｂ組並んだ構成であり、全体で［ｃ×ｂ］列あり、［ｃ×（ｗ－ｍｒ）×ｂ］個のメモリセルＭＣを備える。また、第１のメモリバンク２１では、［ｗ－ｍｒ］がロウ数である。
　第１のメモリバンク２１は、ロウ方向に延びる複数（図１では［ｗ－ｍｒ］）のワード線ＷＬと、カラム方向に延びる複数（図１では［ｃ×ｂ］）のビット線対ＴＢＬＴ（ビット線ＢＬＴ，ＮＢＬＴ）とを備える。それぞれのメモリセルＭＣは、配置位置に応じた位置のワード線ＷＬおよびビット線対ＴＢＬＴに接続される。
　第２のメモリバンク２２は、［カラム数がｃ（ｃは自然数）×ロウ数がｍｒ（ｍｒは自然数）×組数がｂ（ｂは自然数）］のアレイ状に配置された複数のメモリセルＭＣを備える。すなわち、第２のメモリバンク２２は、カラム方向にｃ列のメモリセルがｂ組並んだ構成であり、全体で［ｃ×ｂ］列あり、［ｃ×ｍｒ×ｂ］個のメモリセルＭＣを備える。また、第２のメモリバンク２２では、ｍｒがロウ数である。
　第２のメモリバンク２２は、ロウ方向に延びる複数（図１ではｍｒ）のワード線ＷＬと、ロウ方向に交わるカラム方向に延びる複数（図１では［ｃ×ｂ］）のビット線対ＴＢＬＢとを備える。それぞれのメモリセルＭＣは、配置位置に応じた位置のワード線ＷＬおよびビット線対ＴＢＬＢ（ビット線ＢＬＢ，ＮＢＬＢ）に接続される。
　ここで、第１のメモリバンク２１のワード線数は、第２のメモリバンク２２のワード線数よりも少ない。すなわち、図１の例では、メモリセルＭＣの数が［ｍｒ＞（ｗ－ｍｒ）］の関係となっており、第１のメモリバンク２１のロウ数は、第２のメモリバンク２２のロウ数より少ない。言い換えると、第１のメモリバンク２１のビット線対ＴＢＬＴの負荷容量は、第２のメモリバンク２２のビット線対ＴＢＬＢの負荷容量より小さい。
　第１のメモリバンク２１および第２のメモリバンク２２において、ワード線ＷＬは、ロウデコーダ（図示省略）に接続される。ロウデコーダは、ＣＰＵ（図示省略）から指定されたロウアドレスに応じて動作対象のメモリセルＭＣが含まれる行のワード線ＷＬをアクティブ状態にする。
　第１のメモリバンク２１のビット線対ＴＢＬＴおよび第２のメモリバンク２２のビット線対ＴＢＬＢは、それぞれ対応する位置に設けられた読み出し／書き込み回路３に接続される。読み出し／書き込み回路３については、後ほど説明する。
　なお、以下の説明において、ビット線ＢＬＢ，ＢＬＴを区別せずに、単に「ビット線ＢＬ」として説明する場合がある。同様に、ビット線ＮＢＬＢ，ＮＢＬＴを区別せずに単に「ビット線ＮＢＬ」とし、ビット線対ＴＢＬＢ，ＴＢＬＴを区別せずに単に「ビット線対ＴＢＬ」として説明する場合がある。
　図２は、図１のメモリセルＭＣの内部構成を示す回路図である。図２において、メモリセルＭＣは、Ｎ型トランジスタＮＡ１，ＮＡ２と、Ｐ型トランジスタＰＬ１，ＰＬ２と、Ｎ型トランジスタＮＤ１，ＮＤ２とを備える。
　Ｎ型トランジスタＮＡ１は、ゲートがワード線ＷＬに接続され、ソースがビット線ＢＬに接続される。Ｎ型トランジスタＮＡ２は、ゲートがワード線ＷＬに接続され、ソースがビット線ＮＢＬに接続される。Ｐ型トランジスタＰＬ１は、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ１のドレインに接続される。Ｎ型トランジスタＮＤ１は、ゲートがＰ型トランジスタＰＬ１のゲートに接続され、ドレインがＰ型トランジスタＰＬ１のドレインに接続され、ソースが接地電位ＶＳＳに接続される。Ｐ型トランジスタＰＬ２は、ゲートがＮ型トランジスタＮＡ１のドレインに接続され、ソースに電源電圧ＶＤＤが供給され、ドレインがＮ型トランジスタＮＡ２のドレインに接続される。Ｎ型トランジスタＮＤ２は、ゲートがＰ型トランジスタＰＬ２のゲートに接続され、ドレインがＰ型トランジスタＰＬ２のドレインに接続され、ソースが接地電位ＶＳＳに接続される。Ｐ型トランジスタＰＬ１のゲートとＮ型トランジスタＮＤ１のゲートの接続ノードがＮ型トランジスタＮＡ２のドレインに接続される。
　ここで、Ｐ型トランジスタＰＬ１とＮ型トランジスタＮＤ１とで第１のインバータが構成される。また、Ｐ型トランジスタＰＬ２とＮ型トランジスタＮＤ２とで第２のインバータが構成される。そして、第１のインバータの入力端子を第２のインバータの出力端子に接続し、第１のインバータの出力端子を第２のインバータの入力端子に接続することによりラッチ回路が構成される。
　－読み出し／書き込み回路－
　図１に戻り、第１のメモリバンク２１および第２のメモリバンク２２の間には、読み出し／書き込み回路３が設けられている。読み出し／書き込み回路３は、ｃ列のメモリセルごとに設けられ、全部でｂ個ある。
　読み出し／書き込み回路３は、書き込み回路３０を含む。書き込み回路３０は、書込み対象のメモリセルＭＣに接続されたビット線対ＴＢＬの一方のビット線（ＢＬまたはＮＢＬ）を低電位にする第１の機能と、後述する負電位ブースト信号ＮＷＡＣＰ０，ＮＷＡＣＰ１に応じて内部グランド線ＷＧＮＤに接続された容量によって低電位側のビット線（ＢＬまたはＮＢＬ）を負電位にする第２の機能とを有する。
　図３は、書き込み回路３０の構成例を示す回路図である。なお、書き込み回路３０の構成は、図３の構成に限定されず、上記の第１の機能および第２の機能を有する他の回路構成であってもよい。
　図３の例において、書き込み回路３０は、第１のメモリバンク２１用の書き込み回路（プリチャージ回路３１Ｔ、書き込みドライバ３２Ｔ、カラム選択回路３３Ｔ）と、第２のメモリバンク２２用の書き込み回路（プリチャージ回路３１Ｂ、書き込みドライバ３２Ｂ、カラム選択回路３３Ｂ）と、書き込みアシスト回路３６とを備える。
　プリチャージ回路３１Ｔは、プリチャージ信号ＰＣＧＴ（以下、「ＰＣＧＴ信号」という）により、ビット線ＢＬＴ，ＮＢＬＴをプリチャージする。プリチャージ回路３１Ｂは、プリチャージ信号ＰＣＧＢ（以下、「ＰＣＧＢ信号」という）により、ビット線ＢＬＢ，ＮＢＬＢをプリチャージする。
　書き込みドライバ３２Ｔは、書き込み制御信号ＷＲＩＴＥＴ（以下、「ＷＲＩＴＥＴ信号」という）に基づいて、書き込みデータＷＤ［ｘ］またはＮＷＤ［ｘ］（ｘは０以上の整数）を出力する。書き込みドライバ３２Ｂは、書き込み制御信号ＷＲＩＴＥＢ（以下、「ＷＲＩＴＥＢ信号」という）に基づいて、書き込みデータＷＤ［ｘ］またはＮＷＤ［ｘ］（ｘは０以上の整数）を出力する。ＮＷＤ［ｘ］は、ＷＤ［ｘ］の反転信号である。以下の説明において、書き込みデータ信号ＷＤについて単に「ＷＤ」と記載し、書き込みデータ信号ＮＷＤについて単に「ＮＷＤ」と記載する。
　カラム選択回路３３Ｔ，３３Ｂは、カラム選択信号ＣＡＤ［０：ｃ－１］に基づいて、書き込みの対象となるカラムを選択する機能を有する。
　カラム選択回路３３Ｔは、ビット線ＢＬＴと内部グランド線ＷＧＮＤとの間に接続されるトランジスタＴＮ０と、書き込みドライバ３２Ｔの出力およびカラム選択信号ＣＡＤ［０：ｃ－１］に基づいて、トランジスタＴＮ０を動作させるトランジスタＴＰ３，ＴＮ２とを含む。
　カラム選択回路３３Ｂは、ビット線ＢＬＢと内部グランド線ＷＧＮＤとの間に接続されるトランジスタＴＮ１０と、書き込みドライバ３２Ｂの出力およびカラム選択信号ＣＡＤ［０：ｃ－１］に基づいて、トランジスタＴＮ１０を動作させるトランジスタＴＰ８，ＴＮ４とを含む。
　以下の説明において、カラム選択信号ＣＡＤについて単に「ＣＡＤ」と記載する。
　書き込みアシスト回路３６は、書き込みアシスト制御信号ＮＷＴＡ（以下、「ＮＷＴＡ信号」という）を基に生成される負電位ブースト信号ＮＷＡＣＰ０，ＮＷＡＣＰ１に応じて、容量によって低電位側のビット線を負電位にする機能を有する。容量は、第１のメモリバンク２１への書き込みの際に機能する第１の容量素子ＰＣＡＰ０と、第１のメモリバンク２１および第２のメモリバンク２２の双方の書き込みの際に機能する第２の容量素子ＰＣＡＰ１とを含む。
　この例において、第１の容量素子ＰＣＡＰ０は、負電位ブースト信号線ＮＷＡＣＰ０と内部グランド線ＷＧＮＤとの間に設けられたＭＯＳ型の容量素子である。負電位ブースト信号ＮＷＡＣＰ０は、ＮＷＴＡ信号にしたがって、同じように変化する信号である。
　第２の容量素子ＰＣＡＰ１は、負電位ブースト信号線ＮＷＡＣＰ１と内部グランド線ＷＧＮＤとの間に設けられたＭＯＳ型の容量素子である。負電位ブースト信号ＮＷＡＣＰ１は、ＮＷＴＡ信号が’Ｌ’かつＷＲＩＴＥＢ信号が’Ｈ’の場合にのみ第２の容量素子ＰＣＡＰ１を機能させるように変化する信号である。
　上記のような構成にすることにより、第１のメモリバンク２１への書き込みの際に、ＮＷＴＡ制御信号が’Ｈ’から’Ｌ’になった場合、第１の容量素子ＰＣＡＰ０のみが内部グランド線ＷＧＮＤを負電位にするように電荷をディスチャージする。このとき、第２の容量素子ＰＣＡＰ１は機能しない。
　一方で、第２のメモリバンク２２への書き込みの際に、ＮＷＴＡ制御信号が’Ｈ’から’Ｌ’になった場合、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１の両方で内部グランド線ＷＧＮＤを負電位にするように電荷をディスチャージする。
　これにより、第１の容量素子ＰＣＡＰ０の容量値は、第１のメモリバンク２１への書き込みの際に、ビット線ＢＬＴまたはビット線ＮＢＬＴが最適な負電位になるように調整することができる。また、第２の容量素子ＰＣＡＰ１の容量値は、第２のメモリバンク２２への書き込みの際に、第１の容量素子ＰＣＡＰ０の容量値と第２の容量素子ＰＣＡＰ１の容量値とを足しあわせた状態で、ビット線ＢＬＢまたはビット線ＮＢＬＢが最適な負電位になるように調整することができる。すなわち、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１を構成するトランジスタを、第１のメモリバンク２１および第２のメモリバンク２２のそれぞれのロウ数に応じて、最適化することができる。さらに、第１の容量素子ＰＣＡＰ０と第２の容量素子ＰＣＡＰ１とを合わせて、第２のメモリバンク２２のｍｒ行の負電位を最適化するだけの容量があればよい。これにより、半導体記憶装置１の小面積化を図ることができる。
　なお、図３の例では、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１として、ＰＭＯＳを用いているがこれに限定されない。例えば、ＮＭＯＳを用いてもよいし、他の容量素子を適用してもよい。また、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１において、ゲート側を内部グランド線ＷＧＮＤに接続しているが、ソース／ドレイン側を内部グランド線ＷＧＮＤに接続してもよい。
　－半導体記憶装置のデータ書き込み動作－
　次に、図３および図４を参照しつつ、半導体記憶装置１におけるメモリセルＭＣへのデータ書き込み動作について説明する。以下の書き込み動作では、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１の容量値は、第１のメモリバンク２１および第２のメモリバンク２２のそれぞれのロウ数に応じて最適化されているものとして説明する。
　（第１のメモリバンクへの書き込み動作）
　この例では、第１のメモリバンク２１の最上行（図１のＷＬ［ｗ－１］に対応）であり、かつ、ｃ列のうち最も左列（図３のＣＡＤ［０］に対応）のメモリセルＭＣ（書き込み対象）のＢＬＴ［０］に’Ｌ’を書き込む場合の動作について説明する。
　初期状態において、ＮＷＴＡ信号は’Ｈ’である。また、初期状態において、ＷＲＩＴＥＴ信号、ＷＲＩＴＥＢ信号、ＰＣＧＴ信号、ＰＣＧＢ信号およびＣＡＤ［０］は’Ｌ’である。
　ＰＣＧＴ信号が’Ｌ’なので、ＢＬＴ［０］およびＮＢＬＴ［０］は双方とも’Ｈ’にプリチャージされる。図４では、ＢＬＴ［０］を太実線で示し、ＮＢＬＴ［０］を細実線で示している。
　ＮＷＴＡ信号が’Ｈ’なので、トランジスタＴＤＮ０によって内部グランド信号ＷＧＮＤは’Ｌ（０Ｖ）’となり、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１のソース／ドレインは’Ｈ’にチャージされる。また、図示しないが、ＷＤ［０］＝’Ｌ’、ＮＷＤ［０］＝’Ｈ’が書き込みデータとして入力されている。
　まず、ＷＬ［ｗ－１］、ＰＣＧＴ信号、ＷＲＩＴＥＴ信号、ＣＡＤ［０］の各制御信号が’Ｌ’から’Ｈ’に立ち上がる。
　ＷＲＩＴＥＴ信号が’Ｌ’から’Ｈ’に立ち上がると、トランジスタＴＰ１３およびトランジスタＴＮ９のゲートが’Ｈ’になる。ＮＷＤ［０］＝’Ｈ’なので、トランジスタＴＰ３およびトランジスタＴＮ２のゲートが’Ｌ’となる。また、ＣＡＤ［０］＝’Ｈ’なのでトランジスタＴＰ３のソースは’Ｈ’である。したがって、トランジスタＴＮ０のゲートが’Ｈ’となる。そうすると、内部グランド信号ＷＧＮＤが’Ｌ（０Ｖ）’なので、ビット線ＢＬＴ［０］が’Ｈ’から’Ｌ’に立ち下がる。
　ここで、ＮＷＴＡ信号は、ビット線ＢＬＴ［０］が十分に接地電位ＶＳＳまで下がったところで’Ｈ’から’Ｌ’に立ち下がるようにタイミング調整されている。したがって、ビット線ＢＬＴ［０］が接地電位ＶＳＳまで立ち下がった後に、ＮＷＴＡ信号が’Ｈ’から’Ｌ’になり、トランジスタＴＤＮ０がオフされ、内部グランド信号ＷＧＮＤが接地電位ＶＳＳの状態でフローティング状態になる。
　また、ＮＷＴＡ信号が’Ｈ’から’Ｌ’になると、ＮＷＡＣＰ０信号が’Ｈ’から’Ｌ’になり、第１の容量素子ＰＣＡＰ０のソース／ドレインがディスチャージされ、これによって内部グランド信号ＷＧＮＤが負電位になる。このとき、ＷＲＩＴＥＢ信号は’Ｌ’のままなので、ＮＷＡＣＰ１信号は’Ｈ’のままであり、第２の容量素子ＰＣＡＰ１のソース／ドレインは、ディスチャージされない。
　前述のとおり、第１の容量素子ＰＣＡＰ０の容量値は、第１のメモリバンク２１のビット線（ここではＢＬＴ）が最適な負電位になるように調整されているため、第１のメモリバンク２１の書き込み対象のメモリセルＭＣへの書き込みが正常に行われる。また、書き込み対象でないメモリセルＭＣへの誤書き込みを防ぐことができる。
　（第２のメモリバンクへの書き込み動作）
　次に、第２のメモリバンクの最下行（図１のＷＬ［０］に対応）であり、かつ、ｃ列のうち最も左列（図３のＣＡＤ［０］に対応）のメモリセルＭＣ（書き込み対象）のＢＬＢ［０］に’Ｌ’を書き込む場合の動作について説明する。
　初期状態において、ＮＷＴＡ信号は’Ｈ’である。また、初期状態において、ＷＲＩＴＥＴ信号、ＷＲＩＴＥＢ信号、ＰＣＧＴ信号、ＰＣＧＢ信号およびＣＡＤ［０］は’Ｌ’である。
　ＰＣＧＢ信号が’Ｌ’なので、ＢＬＢ［０］およびＮＢＬＢ［０］は双方とも’Ｈ’にプリチャージされる。図４では、ＢＬＢ［０］を太実線で示し、ＮＢＬＢ［０］を細実線で示している。
　ＮＷＴＡ信号が’Ｈ’なので、トランジスタＴＤＮ０によって内部グランド信号ＷＧＮＤは’Ｌ（０Ｖ）’となり、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１のソース／ドレインは’Ｈ’にチャージされる。また、ＷＤ［０］＝’Ｌ’、ＮＷＤ［０］＝’Ｈ’が書き込みデータとして入力される。
　まず、ＷＬ［０］、ＰＣＧＢ信号、ＷＲＩＴＥＢ信号、ＣＡＤ［０］の各制御信号が’Ｌ’から’Ｈ’に立ち上がる。
　ＷＲＩＴＥＢ信号が’Ｌ’から’Ｈ’に立ち上がると、トランジスタＴＰ１０およびトランジスタＴＮ６のゲートが’Ｈ’になる。ＮＷＤ［０］＝’Ｈ’なので、トランジスタＴＰ８およびトランジスタＴＮ４のゲートが’Ｌ’となる。また、ＣＡＤ［０］＝’Ｈ’なのでトランジスタＴＰ８のソースは’Ｈ’である。したがって、トランジスタＴＮ１０のゲートが’Ｈ’となる。そうすると、内部グランド信号ＷＧＮＤが’Ｌ（０Ｖ）’なので、ビット線ＢＬＢ［０］が’Ｈ’から’Ｌ’に立ち下がる。
　ここで、ＮＷＴＡ信号は、ビット線ＢＬＢ［０］が十分に接地電位ＶＳＳまで下がったところで’Ｈ’から’Ｌ’に立ち下がるようにタイミング調整されている。したがって、ビット線ＢＬＢ［０］が接地電位ＶＳＳまで立ち下がった後に、ＮＷＴＡ信号が’Ｈ’から’Ｌ’になり、トランジスタＴＤＮ０がオフされ、内部グランド信号ＷＧＮＤが接地電位ＶＳＳの状態でフローティング状態になる。
　また、ＮＷＴＡ信号が’Ｈ’から’Ｌ’になると、ＮＷＡＣＰ０信号が’Ｈ’から’Ｌ’になり、第１の容量素子ＰＣＡＰ０のソース／ドレインがディスチャージされる。また、ＷＲＩＴＥＢ信号が’Ｈ’なので、ＮＷＴＡ信号が’Ｈ’から’Ｌ’になると、ＮＷＡＣＰ１信号も’Ｈ’から’Ｌ’になり、第２の容量素子ＰＣＡＰ１のソース／ドレインがディスチャージされる。すなわち、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１のソース／ドレインがディスチャージされ、これによって内部グランド信号ＷＧＮＤが負電位になる。
　前述のとおり、第２の容量素子ＰＣＡＰ１の容量値は、第１の容量素子ＰＣＡＰ０の容量値と第２の容量素子ＰＣＡＰ１の容量値とを足しあわせた状態で、第２のメモリバンク２２のビット線（ここではＢＬＢ）が最適な負電位になるように調整されているため、第２のメモリバンク２２の書き込み対象のメモリセルＭＣへの書き込みが正常に行われる。また、書き込み対象でないメモリセルＭＣへの誤書き込みを防ぐことができる。
　以上のように、本実施形態によると、第１のメモリバンク２１のメモリセルＭＣへの書き込みの際には、第１の容量素子ＰＣＡＰ０のみを機能させて低電位側のビット線（図４の例ではＢＬＴ）を負電位にしている。また、第１のメモリバンク２１よりロウ数が多い第２のメモリバンク２２のメモリセルＭＣへの書き込みの際には、第１の容量素子ＰＣＡＰ０および第２の容量素子ＰＣＡＰ１の両方によって低電位側のビット線（図４の例ではＢＬＢ）を負電位にしている。これにより、第１のメモリバンク２１および第２のメモリバンク２２のそれぞれへの書き込み動作について、最適なライトアシストレベルを保証することができる。そうすると、書き込み対象のメモリセルＭＣに対する正常な書き込みが実現できるとともに、書き込み対象でないメモリセルＭＣへの誤書き込みを防ぐことができる。
　本開示によると、マルチバンク構成の半導体記憶装置において、互いのバンクサイズが異なっても、小面積な回路で、最適なライトアシストレベルを実現することおよび正常な書き込みを実現することができるので、極めて有用である。
１　半導体記憶装置
２　メモリセルアレイ
２１　第１のメモリバンク
２２　第２のメモリバンク
３０　書き込み回路
ＰＣＡＰ０　第１の容量素子
ＰＣＡＰ１　第２の容量素子
ＷＬ　ワード線
ＢＬ　ビット線
ＮＢＬ　ビット線
ＴＢＬ　ビット線対
ＮＷＡＣＰ０　負電位ブースト信号
ＮＷＡＣＰ１　負電位ブースト信号

Claims (3)

  1. 　半導体記憶装置であって、
    　それぞれに複数のメモリセルを有する第１のメモリバンクおよび第２のメモリバンクを備え、前記複数のメモリセルがそれぞれ対応するワード線およびビット線対に接続されかつ前記第１のメモリバンクのワード線数が前記第２のメモリバンクのワード線数よりも少ないメモリセルアレイと、
    　書き込み対象のメモリセルに接続されたビット線対の一方のビット線を低電位にする機能を持ち、負電位ブースト信号に応じて内部グランド線に接続された容量によって前記低電位側のビット線を負電位にする書き込み回路とを備え、
    　前記容量は、それぞれに前記内部グランド線に接続された第１の容量素子および第２の容量素子を備え、前記第１のメモリバンクのメモリセルへ書き込みを行う際には前記第１の容量素子のみによって前記低電位側のビット線を負電位にし、前記第２のメモリバンクのメモリセルへ書き込みを行う際には前記第１の容量素子および前記第２の容量素子によって前記低電位側のビット線を負電位にする、
    ことを特徴とする半導体記憶装置。
  2. 　請求項１に記載の半導体記憶装置において、
    　前記書き込み回路は、カラム選択信号に基づいて書き込み対象のメモリセルを選択する、
    ことを特徴とする半導体記憶装置。
  3. 　請求項１に記載の半導体記憶装置において、
    　前記第１の容量素子および前記第２の容量素子は、ＭＯＳトランジスタで形成される、
    ことを特徴とする半導体記憶装置。
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Citations (2)

* Cited by examiner, † Cited by third party
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JP2010218617A (ja) * 2009-03-16 2010-09-30 Toshiba Corp 半導体記憶装置
JP2014017029A (ja) * 2012-07-06 2014-01-30 Renesas Electronics Corp 半導体装置

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