JP2013524393A - 安定性が改善されビットセルサイズが縮小された低出力5tsram - Google Patents
安定性が改善されビットセルサイズが縮小された低出力5tsram Download PDFInfo
- Publication number
- JP2013524393A JP2013524393A JP2013501511A JP2013501511A JP2013524393A JP 2013524393 A JP2013524393 A JP 2013524393A JP 2013501511 A JP2013501511 A JP 2013501511A JP 2013501511 A JP2013501511 A JP 2013501511A JP 2013524393 A JP2013524393 A JP 2013524393A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- sram
- value
- inverter
- channel transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002829 reductive effect Effects 0.000 title description 7
- 238000000034 method Methods 0.000 claims abstract description 33
- 230000003068 static effect Effects 0.000 claims abstract description 14
- 230000008878 coupling Effects 0.000 claims description 10
- 238000010168 coupling process Methods 0.000 claims description 10
- 238000005859 coupling reaction Methods 0.000 claims description 10
- 238000007667 floating Methods 0.000 claims description 10
- 230000003213 activating effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000004891 communication Methods 0.000 claims 2
- 230000008569 process Effects 0.000 abstract description 6
- 230000000295 complement effect Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 5
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 238000000342 Monte Carlo simulation Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000004513 sizing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000006249 magnetic particle Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
M5 アクセストランジスタ
400 5T SRAM
402 記憶素子
VBL ビット線電圧
Vcell セル電圧
M6、M6'、M7、M7' PMOS トランジスタ
VDD、VHOLD、VH-SEL(6)、VDD-SEL(7) 電圧
BL ビット線
VSS グランド電圧
Claims (36)
- スタティックランダムアクセスメモリ(SRAM)であって、
第1の電圧およびグランド電圧に結合された、データを記憶するための記憶素子と、
前記記憶素子上の動作にアクセスするためのアクセストランジスタと、
読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するように構成された制御論理とを備えるSRAM。 - 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項1に記載のSRAM。
- 前記アクセストランジスタは、ワード線およびビット線に結合され、それによって、前記アクセストランジスタは、前記ワード線を供給電圧に駆動することによってオンにされ、前記ワード線を前記グランド電圧に駆動することによってオフにされる、請求項1に記載のSRAM。
- 読取り動作の間、前記ワード線は前記供給電圧に駆動され、前記ビット線はフローティング状態であり、前記第1の電圧は前記供給電圧に駆動される、請求項3に記載のSRAM。
- 前記制御論理は、前記供給電圧に結合された第1のp-チャネルトランジスタと、中間電圧に結合された第2のp-チャネルトランジスタとを備え、前記中間電圧の値は、前記グランド電圧と前記供給電圧との間に存在し、それによって、書込み動作の間、前記ワード線は前記供給電圧に駆動され、前記ビット線は、記憶すべき前記データに対応する電圧値に駆動され、前記第1の電圧は、前記中間電圧に駆動される、請求項3に記載のSRAM。
- 待機動作モードの間、前記ワード線は前記グランド電圧に駆動され、前記ビット線は前記中間電圧に駆動され、前記第1の電圧は前記中間電圧に駆動される、請求項5に記載のSRAM。
- 前記記憶素子は、第2のインバータに交差結合された第1のインバータを備え、したがって、前記第1のインバータと前記第2のインバータのサイズが一致している、請求項1に記載のSRAM。
- 前記第1のインバータは、第1のp-チャネルトランジスタと第1のn-チャネルトランジスタとを備え、前記第2のインバータは、第2のp-チャネルトランジスタと第2のn-チャネルトランジスタとを備え、前記第1のp-チャネルトランジスタのサイズは前記第2のp-チャネルトランジスタのサイズに等しく、前記第1のn-チャネルトランジスタのサイズは前記第2のn-チャネルトランジスタのサイズに等しい、請求項7に記載のSRAM。
- 前記アクセストランジスタのサイズは、前記第1のインバータのサイズと前記第2のインバータのサイズが一致することに関連する書込み雑音余裕度パラメータを向上させるように相応に大きくされる、請求項7に記載のSRAM。
- 少なくとも1つの半導体ダイに組み込まれた、請求項1に記載のSRAM。
- 前記SRAMセルが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項1に記載のSRAM。
- スタティックランダムアクセスメモリ(SRAM)における方法であって、
バイナリデータを記憶するための記憶素子を第1の電圧およびグランド電圧に結合するステップと、
アクセストランジスタによって前記記憶素子に対するアクセス動作を制御するステップと、
読取り動作用の前記第1の電圧の値とは異なる第1の電圧値を有する書込み動作用の前記第1の電圧を生成するステップとを含む方法。 - 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項12に記載の方法。
- 前記読取り動作および書込み動作時に、前記アクセストランジスタをアクティブ化して前記記憶素子をビット線に結合するステップをさらに含み、前記アクセストランジスタのゲートはワード線に結合される、請求項12に記載の方法。
- 読取り動作の間、
前記ワード線を前記供給電圧に駆動するステップと、
前記ビット線をフローティング状態にするステップと、
前記第1の電圧を前記供給電圧に駆動するステップとをさらに含む、請求項14に記載の方法。 - 第1のp-チャネルトランジスタを前記供給電圧に結合するステップと、第2のp-チャネルトランジスタを、値が前記グランド電圧と前記供給電圧との間に存在する中間電圧に結合するステップと、書込み動作の間、前記ワード線を前記供給電圧に駆動するステップと、前記ビット線を、記憶すべき前記データに対応する電圧値に駆動するステップと、前記第1の電圧を前記中間電圧に駆動するステップとをさらに含む、請求項14に記載の方法。
- 待機動作モードの間、前記ワード線を前記グランド電圧に駆動するステップと、前記ビット線を前記中間電圧に駆動するステップと、前記第1の電圧を前記中間電圧に駆動するステップとをさらに含む、請求項16に記載の方法。
- 前記記憶素子は、第2のインバータに交差結合された第1のインバータを備え、したがって、前記第1のインバータと前記第2のインバータのサイズが一致している、請求項12に記載の方法。
- スタティックランダムアクセスメモリ(SRAM)であって、
第1の電圧およびグランド電圧に結合された、データを記憶するための記憶手段と、
前記記憶手段に対するアクセス動作を制御するためのアクセス手段と、
読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するための制御手段とを備えるSRAM。 - 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項19に記載のSRAM。
- 前記制御手段は、中間値を生成するように構成され、前記中間電圧の前記値は、前記グランド電圧と供給電圧との間に存在し、それによって、書込み動作の間、前記第1の電圧は前記中間電圧に駆動される、請求項19に記載のSRAM。
- 読取り動作の間、前記アクセス手段は、オンにされてフローティング電圧に結合され、前記第1の電圧は前記供給電圧に駆動される、請求項21に記載のSRAM。
- 書込み動作の間、前記アクセス手段は、オンにされ、記憶すべき前記データに対応する電圧値に結合され、前記第1の電圧は前記中間電圧に駆動される、請求項21に記載のSRAM。
- 待機動作モードの間、前記アクセス手段は、オフにされて前記中間電圧に結合され、前記第1の電圧は前記中間電圧に駆動される、請求項21に記載のSRAM。
- 前記記憶手段は、第2のインバータ手段に交差結合された第1のインバータ手段を備え、したがって、前記第1のインバータ手段と前記第2のインバータ手段は、対称的でありかつサイズが一致している、請求項19に記載のSRAM。
- 前記アクセス手段は、前記第1のインバータ手段のサイズと前記第2のインバータ手段のサイズが一致することに関連する書込み雑音余裕度パラメータを向上させるように調整される、請求項25に記載のSRAM。
- 前記SRAMは少なくとも1つの半導体ダイに組み込まれる、請求項19に記載のSRAM。
- 前記SRAMセルが組み込まれたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項19に記載のSRAM。
- スタティックランダムアクセスメモリ(SRAM)における方法であって、
バイナリデータ値を記憶するための記憶素子を第1の電圧およびグランド電圧に結合するためのステップと、
アクセストランジスタによって前記記憶素子に対するアクセス動作を制御するためのステップと、
読取り動作用の前記第1の電圧の値とは異なる値を有する書込み動作用の前記第1の電圧を生成するためのステップとを含む方法。 - 書込み動作用の前記第1の電圧の前記値は、読取り動作用の前記第1の電圧の前記値よりも小さい、請求項29に記載の方法。
- 前記アクセストランジスタが、前記ワード線を供給電圧に駆動することによってオンにされ、前記ワード線を前記グランド電圧に駆動することによってオフにされるように、前記アクセストランジスタをアクティブ化してワード線およびビット線に結合するためのステップをさらに含む、請求項29に記載の方法。
- 前記読取り動作の間、
前記ワード線を前記供給電圧に駆動するためのステップと、
前記ビット線をフローティング状態にするためのステップと、
前記第1の電圧を前記供給電圧に駆動するためのステップとをさらに含む、請求項31に記載の方法。 - 第1のp-チャネルトランジスタを前記供給電圧に結合するためのステップと、第2のp-チャネルトランジスタを、値が前記グランド電圧と前記供給電圧との間に存在する中間電圧に結合するステップと、書込み動作の間、前記ワード線を前記供給電圧に駆動するためのステップと、前記ビット線を、記憶すべき前記データに対応する電圧値に駆動するためのステップと、前記第1の電圧を前記中間電圧に駆動するためのステップとをさらに含む、請求項31に記載の方法。
- 待機動作モードの間、前記ワード線を前記グランド電圧に駆動するためのステップと、前記ビット線を前記中間電圧に駆動するためのステップと、前記第1の電圧を前記中間電圧に駆動するためのステップとをさらに含む、請求項33に記載の方法。
- 前記記憶素子は、第2のインバータに交差結合された第1のインバータを備え、したがって、前記第1のインバータと前記第2のインバータのサイズが一致している、請求項29に記載の方法。
- 前記第1のインバータは、第1のp-チャネルトランジスタと第1のn-チャネルトランジスタとを備え、前記第2のインバータは、第2のp-チャネルトランジスタと第2のn-チャネルトランジスタとを備え、前記第1のp-チャネルトランジスタのサイズは前記第2のp-チャネルトランジスタのサイズに等しく、前記第1のn-チャネルトランジスタのサイズは前記第2のn-チャネルトランジスタのサイズに等しい、請求項35に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/731,668 US9875788B2 (en) | 2010-03-25 | 2010-03-25 | Low-power 5T SRAM with improved stability and reduced bitcell size |
US12/731,668 | 2010-03-25 | ||
PCT/US2011/029970 WO2011119941A1 (en) | 2010-03-25 | 2011-03-25 | Low-power 5t sram with improved stability and reduced bitcell size |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013524393A true JP2013524393A (ja) | 2013-06-17 |
JP5478772B2 JP5478772B2 (ja) | 2014-04-23 |
Family
ID=44120930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013501511A Active JP5478772B2 (ja) | 2010-03-25 | 2011-03-25 | 安定性が改善されビットセルサイズが縮小された低出力5tsram |
Country Status (6)
Country | Link |
---|---|
US (1) | US9875788B2 (ja) |
EP (1) | EP2550659B1 (ja) |
JP (1) | JP5478772B2 (ja) |
KR (1) | KR101564340B1 (ja) |
CN (1) | CN102859601B (ja) |
WO (1) | WO2011119941A1 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8773923B2 (en) | 2012-07-30 | 2014-07-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device and method for writing therefor |
TWI490868B (zh) * | 2012-12-27 | 2015-07-01 | 修平學校財團法人修平科技大學 | 5t靜態隨機存取記憶體 |
TWI490857B (zh) * | 2012-12-27 | 2015-07-01 | 修平學校財團法人修平科技大學 | 靜態隨機存取記憶體 |
TWI500028B (zh) * | 2012-12-27 | 2015-09-11 | Univ Hsiuping Sci & Tech | 單埠靜態隨機存取記憶體 |
EP2988305B8 (en) * | 2014-08-18 | 2020-03-11 | Synopsys, Inc. | Memory device using a two phas write scheme to improve low voltage write ability |
US9384795B1 (en) * | 2015-04-29 | 2016-07-05 | Qualcomm Incorporated | Fully valid-gated read and write for low power array |
EP3096325B1 (en) | 2015-05-22 | 2019-11-13 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Static random access memory |
US10431576B1 (en) * | 2018-04-20 | 2019-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell array and method of manufacturing same |
DE102019110122A1 (de) | 2018-04-20 | 2019-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Speicherzellenarray und funktionsweise desselben |
US10679714B2 (en) | 2018-09-12 | 2020-06-09 | Nxp B.V. | ROM cell with transistor body bias control circuit |
US10685703B2 (en) | 2018-09-12 | 2020-06-16 | Nxp B.V. | Transistor body bias control circuit for SRAM cells |
US10878891B1 (en) | 2019-06-18 | 2020-12-29 | Samsung Electronics Co., Ltd. | SRAM bitcell supply block with multiple operating modes |
US11074946B2 (en) | 2019-12-05 | 2021-07-27 | Nxp B.V. | Temperature dependent voltage differential sense-amplifier |
US11176991B1 (en) * | 2020-10-30 | 2021-11-16 | Qualcomm Incorporated | Compute-in-memory (CIM) employing low-power CIM circuits employing static random access memory (SRAM) bit cells, particularly for multiply-and-accumluate (MAC) operations |
US20220199801A1 (en) * | 2020-12-23 | 2022-06-23 | Intel Corporation | Novel method to form single crystal mosfet and fefet |
CN112767985A (zh) * | 2021-01-15 | 2021-05-07 | 上海新氦类脑智能科技有限公司 | 基于sram实现存储及模拟计算的电路及存储及模拟计算系统 |
US20220302129A1 (en) * | 2021-03-10 | 2022-09-22 | Invention And Collaboration Laboratory Pte. Ltd. | SRAM Cell Structures |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05166375A (ja) * | 1991-04-24 | 1993-07-02 | Internatl Business Mach Corp <Ibm> | 2重ポート式スタティック・ランダム・アクセス・メモリ・セル |
JPH0689581A (ja) * | 1992-06-17 | 1994-03-29 | Aptix Corp | レベルシフト型スタティックランダムアクセスメモリセル |
JPH103790A (ja) * | 1996-06-18 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH10188570A (ja) * | 1996-12-17 | 1998-07-21 | Internatl Business Mach Corp <Ibm> | メモリ・セル |
JP2004206745A (ja) * | 2002-12-24 | 2004-07-22 | Renesas Technology Corp | 半導体記憶装置 |
JP2004259352A (ja) * | 2003-02-25 | 2004-09-16 | Toshiba Corp | 半導体記憶装置 |
US20080158938A1 (en) * | 2006-12-27 | 2008-07-03 | James David Burnett | Memory cells with lower power consumption during a write operation |
US20090238023A1 (en) * | 2008-03-21 | 2009-09-24 | Vanguard International Semiconductor Corporation | Memory system |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5315545A (en) * | 1992-06-17 | 1994-05-24 | Aptix Corporation | High-voltage five-transistor static random access memory cell |
US5640344A (en) * | 1995-07-25 | 1997-06-17 | Btr, Inc. | Programmable non-volatile bidirectional switch for programmable logic |
JP3220035B2 (ja) * | 1997-02-27 | 2001-10-22 | エヌイーシーマイクロシステム株式会社 | スタチック型半導体記憶装置 |
US5986923A (en) * | 1998-05-06 | 1999-11-16 | Hewlett-Packard Company | Method and apparatus for improving read/write stability of a single-port SRAM cell |
JP4424770B2 (ja) * | 1998-12-25 | 2010-03-03 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US6205049B1 (en) * | 1999-08-26 | 2001-03-20 | Integrated Device Technology, Inc. | Five-transistor SRAM cell |
JP2002368135A (ja) * | 2001-06-12 | 2002-12-20 | Hitachi Ltd | 半導体記憶装置 |
US6898111B2 (en) * | 2001-06-28 | 2005-05-24 | Matsushita Electric Industrial Co., Ltd. | SRAM device |
CA2479682A1 (en) * | 2002-03-27 | 2003-10-09 | The Regents Of The University Of California | Low-power high-performance memory cell and related methods |
US6998722B2 (en) * | 2002-07-08 | 2006-02-14 | Viciciv Technology | Semiconductor latches and SRAM devices |
US7027346B2 (en) * | 2003-01-06 | 2006-04-11 | Texas Instruments Incorporated | Bit line control for low power in standby |
US6731564B1 (en) * | 2003-03-18 | 2004-05-04 | Texas Instruments Incorporated | Method and system for power conservation in memory devices |
CN1816882A (zh) * | 2003-07-01 | 2006-08-09 | 兹莫斯技术有限公司 | 静态存储器单元结构和电路 |
JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7404154B1 (en) * | 2005-07-25 | 2008-07-22 | Lsi Corporation | Basic cell architecture for structured application-specific integrated circuits |
US7164596B1 (en) * | 2005-07-28 | 2007-01-16 | Texas Instruments Incorporated | SRAM cell with column select line |
KR100665853B1 (ko) * | 2005-12-26 | 2007-01-09 | 삼성전자주식회사 | 고집적 스태이틱 랜덤 억세스 메모리에 채용하기 적합한적층 메모리 셀 |
US7269055B2 (en) * | 2006-02-13 | 2007-09-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM device with reduced leakage current |
US7681628B2 (en) * | 2006-04-12 | 2010-03-23 | International Business Machines Corporation | Dynamic control of back gate bias in a FinFET SRAM cell |
US7292495B1 (en) * | 2006-06-29 | 2007-11-06 | Freescale Semiconductor, Inc. | Integrated circuit having a memory with low voltage read/write operation |
US7359272B2 (en) * | 2006-08-18 | 2008-04-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Circuit and method for an SRAM with reduced power consumption |
US7596012B1 (en) * | 2006-12-04 | 2009-09-29 | Marvell International Ltd. | Write-assist and power-down circuit for low power SRAM applications |
US7466581B2 (en) * | 2007-03-02 | 2008-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM design with separated VSS |
US7612577B2 (en) * | 2007-07-27 | 2009-11-03 | Freescale Semiconductor, Inc. | Speedpath repair in an integrated circuit |
US7564725B2 (en) * | 2007-08-31 | 2009-07-21 | Texas Instruments Incorporated | SRAM bias for read and write |
US7907456B2 (en) * | 2007-10-31 | 2011-03-15 | Texas Instruments Incorporated | Memory having circuitry controlling the voltage differential between the word line and array supply voltage |
US7619947B2 (en) * | 2007-10-31 | 2009-11-17 | Texas Instruments Incorporated | Integrated circuit having a supply voltage controller capable of floating a variable supply voltage |
KR101488166B1 (ko) * | 2008-03-26 | 2015-02-02 | 삼성전자주식회사 | 정적 메모리 장치 및 라이트 어시시트 기능을 구비하는에스램 |
GB2460049A (en) * | 2008-05-13 | 2009-11-18 | Silicon Basis Ltd | Reading from an SRAM cell using a read bit line |
US8036022B2 (en) * | 2008-08-12 | 2011-10-11 | International Business Machines Corporation | Structure and method of using asymmetric junction engineered SRAM pass gates, and design structure |
US7948791B1 (en) * | 2009-01-15 | 2011-05-24 | Xilinx, Inc. | Memory array and method of implementing a memory array |
US8004907B2 (en) * | 2009-06-05 | 2011-08-23 | Freescale Semiconductor, Inc. | SRAM with read and write assist |
US8059482B2 (en) * | 2009-06-19 | 2011-11-15 | Freescale Semiconductor, Inc. | Memory using multiple supply voltages |
-
2010
- 2010-03-25 US US12/731,668 patent/US9875788B2/en active Active
-
2011
- 2011-03-25 EP EP11713411.4A patent/EP2550659B1/en active Active
- 2011-03-25 JP JP2013501511A patent/JP5478772B2/ja active Active
- 2011-03-25 WO PCT/US2011/029970 patent/WO2011119941A1/en active Application Filing
- 2011-03-25 KR KR1020127027799A patent/KR101564340B1/ko active IP Right Grant
- 2011-03-25 CN CN201180020995.2A patent/CN102859601B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05166375A (ja) * | 1991-04-24 | 1993-07-02 | Internatl Business Mach Corp <Ibm> | 2重ポート式スタティック・ランダム・アクセス・メモリ・セル |
JPH0689581A (ja) * | 1992-06-17 | 1994-03-29 | Aptix Corp | レベルシフト型スタティックランダムアクセスメモリセル |
JPH103790A (ja) * | 1996-06-18 | 1998-01-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH10188570A (ja) * | 1996-12-17 | 1998-07-21 | Internatl Business Mach Corp <Ibm> | メモリ・セル |
JP2004206745A (ja) * | 2002-12-24 | 2004-07-22 | Renesas Technology Corp | 半導体記憶装置 |
JP2004259352A (ja) * | 2003-02-25 | 2004-09-16 | Toshiba Corp | 半導体記憶装置 |
US20080158938A1 (en) * | 2006-12-27 | 2008-07-03 | James David Burnett | Memory cells with lower power consumption during a write operation |
US20090238023A1 (en) * | 2008-03-21 | 2009-09-24 | Vanguard International Semiconductor Corporation | Memory system |
Also Published As
Publication number | Publication date |
---|---|
EP2550659B1 (en) | 2020-01-15 |
US9875788B2 (en) | 2018-01-23 |
JP5478772B2 (ja) | 2014-04-23 |
KR101564340B1 (ko) | 2015-10-30 |
KR20130009818A (ko) | 2013-01-23 |
WO2011119941A1 (en) | 2011-09-29 |
CN102859601B (zh) | 2016-08-24 |
CN102859601A (zh) | 2013-01-02 |
EP2550659A1 (en) | 2013-01-30 |
US20110235406A1 (en) | 2011-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5478772B2 (ja) | 安定性が改善されビットセルサイズが縮小された低出力5tsram | |
US8009459B2 (en) | Circuit for high speed dynamic memory | |
KR100380908B1 (ko) | Sram 회로 | |
US8493774B2 (en) | Performing logic functions on more than one memory cell within an array of memory cells | |
US7586780B2 (en) | Semiconductor memory device | |
US11227651B2 (en) | Static random access memory read path with latch | |
JP2009505315A (ja) | 独立の読み書き回路を有するsramセル | |
TWI543157B (zh) | 靜態隨機存取記憶體及其操作方法 | |
US8947970B2 (en) | Word line driver circuits and methods for SRAM bit cell with reduced bit line pre-charge voltage | |
EP1614118B1 (en) | Low-voltage sense amplifier and method | |
US8964451B2 (en) | Memory cell system and method | |
US9286971B1 (en) | Method and circuits for low latency initialization of static random access memory | |
TW201919063A (zh) | 靜態隨機存取記憶體裝置 | |
KR102206020B1 (ko) | 로직-인-메모리를 위한 3진 메모리 셀 및 이를 포함하는 메모리 장치 | |
US20230395141A1 (en) | Low-power static random access memory | |
US20200219559A1 (en) | Coupling Compensation Circuitry | |
US7512019B2 (en) | High speed digital signal input buffer and method using pulsed positive feedback | |
JP2008176907A (ja) | 半導体記憶装置 | |
JP5373567B2 (ja) | 半導体装置 | |
US7596040B2 (en) | Methods and apparatus for improved write characteristics in a low voltage SRAM | |
JP2010287266A (ja) | SRAM(StaticRandomAccessMemory)、及びSRAMへのアクセス方法 | |
Mishra | Design of Address Decoder and Sense Amplifier for SRAM |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130927 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131008 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140210 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5478772 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |