JPH05166375A - ２重ポート式スタティック・ランダム・アクセス・メモリ・セル - Google Patents

２重ポート式スタティック・ランダム・アクセス・メモリ・セル

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JPH05166375A
JPH05166375A JP4088725A JP8872592A JPH05166375A JP H05166375 A JPH05166375 A JP H05166375A JP 4088725 A JP4088725 A JP 4088725A JP 8872592 A JP8872592 A JP 8872592A JP H05166375 A JPH05166375 A JP H05166375A
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memory cell
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JP4088725A
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Sang H Dhong
サン・ホー・ドン
Hyun J Shin
ユン・ジョン・シン
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  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 両方のポートとの間での非同期的アクセスが
可能で、過電位の使用によりトランジスタに応力のかか
らない、トランジスタ６個の２重ポート式ＳＲＡＭセル
を提供する。 【構成】 ２重ポート式ＳＲＡＭは、第１と第２のワー
ド線４４、４６、第１と第２のビット線３６、４２、交
差結合された１対の半導体メモリ・デバイス２４、２
６、第１ビット線３６と一方の半導体メモリ・デバイス
２４の間に接続され、その制御電極が第１ワード線４４
に接続されている第１アクセス半導体２８、及び第２ビ
ット線４２と他方の半導体メモリ・デバイス２６の間に
接続され、その制御電極が第２ワード線４６に接続され
ている第２アクセス半導体２６を含む。書込み回路が書
込み電位を印加する際、第２アクセス半導体３４の電位
が適正な論理レベルを示すように、電源線５０の電圧レ
ベルをその低下前のレベルの５０％より少なく低下させ
る回路も設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）セルに関する。より
詳しくは、独立かつ非同期に少なくとも２カ所の別々の
ポートからアクセス可能なＣＭＯＳ ＳＲＡＭセルに関
する。
【０００２】
【従来の技術】従来のＳＲＡＭシステムは、２進情報
を、１対の交差結合インバータを含むセルに記憶する。
通常、こうしたシステムは「単一ポート」であり、情報
をセルから読み取り、情報をセルに書き込むために１つ
のポートを備えている。完全に独立かつ非同期に１対の
ポートから各メモリ・セルにアクセスすることの可能
な、多重ポートのＳＲＡＭ（すなわち２重ポート・メモ
リ）も入手可能である。図１には、独立の読み書き回路
１２と１４をもつ２重ポートＳＲＡＭ１０の構成図が示
されている。読み書き回路１２はＳＲＡＭ１０にポート
Ａを介してアクセスでき、読み書き回路１４はポートＢ
を介してアクセスできる。両方の読み書き回路は独立か
つ非同期に動作し、ＳＲＡＭ１０内のどのセルにも書き
込むまたは読み取ることができる。マイクロプロセッサ
１６及び１８は、それぞれ読み書き回路１２及び１４を
介してＳＲＡＭ１０にアクセスする。
【０００３】図２には、４個のメモリ・トランジスタ２
０、２２、２４、２６と４個のアクセス・トランジスタ
２８、３０、３２、３４から構成されている従来のＣＭ
ＯＳ２重ポートＳＲＡＭセルが示されている。図２の回
路内の大部分のトランジスタは、ｎチャンネルＭＯＳデ
バイスであり、トランジスタ２０及び２２だけがｐチャ
ンネルＭＯＳデバイスである。「ポート」のビット線３
６及び３８が、メモリ・セルとの間での真アクセス及び
補アクセスを実現する。ビット線４０及び４２はポート
Ｂからセルへの真アクセス及び補アクセスを実現する。
ワード線４４及び４６は、それぞれポートＡ及びＢから
のワード線アクセスを実現する。
【０００４】図２のセルにおける従来の読み書き技法
は、ビット線対での補電圧の示差検知、または補データ
によるビット線の駆動を伴うものである。したがって、
ワード線（ワード線４４など）にハイ状態が印加される
と、アクセス・トランジスタ２８及び３２が導通状態に
なる。次いで、ビット線３６及び３８が相補的に駆動さ
れると、メモリ・セルは、その従来のメモリ状態にかか
わらず、強制的にビット線３６及び３８上で表される状
態になる。このような駆動方法は実績があり、十分受け
入れられているものの、示差式駆動・検知技法は、余分
に１対のビット線及び１対のアクセス・トランジスタを
必要とし、貴重な半導体の面積が浪費される。
【０００５】図３には、シングルエンド・ビット線読み
書き機能を用いる回路が示されている。セル構造は図２
のそれよりも単純化されているものの、０状態から１状
態にセルを切り換えようと試みる際に動作上問題があ
る。ｎチャンネル・トランジスタ２４の導通とｐチャン
ネル・トランジスタ２０の非導通により、ノードＸはほ
ぼ接地電位にあると仮定する。ノードＸがロー（接地）
レベルであるため、ｎチャンネル・トランジスタ２６は
非導通状態となり、ｐチャンネル・トランジスタ２２は
導通状態となる。その結果、ノードＹはハイ状態たとえ
ば（ＶＤＤ）となる。
【０００６】ノードＸを１すなわちハイ状態に駆動する
ことが望まれる場合には、ワード線４４の電位を上げ
て、アクセス・トランジスタ２８を導通状態にする。同
様にビット線３６もハイ状態（ＶＤＤ）に上げる。しか
し、ノードＸの電位を上げて、セルをフリップさせるの
は難しい。これは、トランジスタ２８及び２４の同時導
通が分圧器配置をもたらし、ノードＸの電圧をＶＤＤと
接地電位の中間の電位にさせるからである。したがっ
て、アクセス・トランジスタ２８の導通の結果、ノード
Ｘの電位は上昇するものの、トランジスタ２６のゲート
がトランジスタ２６を重導通状態に導くのに十分なほど
正に駆動されるのに十分な高さにはならない。その結
果、セルはこのような条件下でフリップしないことがあ
る。
【０００７】同様に、（ノードＸがすでに１すなわちハ
イ状態にあるものと仮定して）ノードＸに０を書き込む
には、ワード線４４をＶＤＤまでハイに駆動し、ビット
線３６を接地電位までローに駆動する。ただし、ノード
Ｘの電圧を閾論理レベルより下げることは難しい。これ
は、セルの左側が１状態を示している時、トランジスタ
２４が非導通状態、トランジスタ２０が導通状態となる
からである。つまり、ビット線３６がロー・レベルまで
降下するにもかかわらず、ノードＸの電位はトランジス
タ２０及び２８からなる分圧器によって決定されるレベ
ルまで降下する。したがって、ノードＸのレベルは、セ
ルのフリップを保証するのに必要な論理閾レベルより下
がらないことがある。
【０００８】動的昇圧技法を用いて、ワード線をＶＤＤ
より高い「ハイ」に上げることにより、図３のセルの動
作を改良できると提案されている。ＭＯＳＦＥＴの両端
間の電圧が上がると、デバイスの信頼性が落ちる可能性
があるので、この解決策は望ましくもなく実用的でもな
い。
【０００９】その他のＳＲＡＭ回路及び動作方法は、下
記の従来技術に出ている。オコンナー（O^ Connor）の
米国特許第４６６０１７７号明細書には、ｐ型及びｎ型
アクセス・トランジスタを用いて、セルの単純化を達成
する２重ポート・メモリ・セルが記載されている。そう
したセルは、また、IEEE Journal of Solid States Cir
cuits, Vol. 22, No. 5, 1987 年 10 月、pp.712〜720
に所載の "The Twin-Port Memory Cell" と題するオコ
ンナーの論文にも記載されている。さらに、オコンナー
のこの論文では、本出願明細書の図３に示されている回
路を含む、従来技術のいくつかのＳＲＡＭ回路を考察し
ている。
【００１０】アドルホッホ（Adlhoch）等の米国特許第
４５８６１６８号明細書は、２重ポート・メモリ用セン
ス増幅器を記載している。センス増幅器がセットされ、
読み取られると直ちに、列選択信号が非活動化されて、
アクセスされたセルへの高速書込みが可能となる。バウ
アー（Bower）等の米国特許第４５４１０７６号明細書
は、ＣＭＯＳ２重ポート・メモリ動作を伴うシステムを
記載している。ツィーグラー（Ziegler）等の米国特許
第４５８０２４５号明細書は、６個のトランジスタを用
いるＣＭＯＳ２重ポート・セルを記載している。
【００１１】サクライ等の米国特許第４６１８９４５号
明細書は、マスター・ワード線及びローカル・ワード線
を備えたメモリ・システムを記載し、またセグメント化
ワード線のコンセプトも記載している。ハヤカワ等の米
国特許第４８８２７０８号明細書は、全ワード線を同時
に選択して、同一データをメモリ中の全セルにより高速
に書き込む、「クリア」モードのメモリを記載してい
る。オチイ等の米国特許第４９０１２８４号明細書は、
ポリシリコン負荷を有し、リークし易いセルを検出する
手段を備えたＳＲＡＭセルを記載している。
【００１２】ツジデの米国特許第４３１０９００号明細
書は、図３の回路に関して上述した問題を解決する際の
従来技術の試みを示している。詳しくは、ツジデは、読
取りと書込みの電力レベルが異なる１重ポート・メモリ
・セルを記載している。書込み電源レベルが読取り電源
レベルよりも下がっている、４つの記憶トランジスタと
１つのアクセス・トランジスタを備えた１重ポート・セ
ルが記載されている。この動作により、（“０”を記憶
している）導通状態のｎチャンネル・メモリ用トランジ
スタのゲートに印加された電圧を書込みサイクル中に低
下させることが可能となる。その結果、ｎチャンネル・
トランジスタが限界的な導通状態になり、それにより、
入力ノード（ノードＸなど）の電位がより高く上昇する
ことが可能になる。ただし、ツジデにより示されている
回路は１重ポート・デバイスなので、セルの補側の論理
状態は考慮されていない。
【００１３】
【発明が解決しようとする課題】本発明の目的は、デバ
イス数が少なく、シリコン占有面積が最小の改良された
ＳＲＡＭ２重ポート・メモリ・セルを提供することにあ
る。
【００１４】本発明のもう一つの目的は、両方のポート
との間での非同期アクセスが可能な、トランジスタ６個
の２重ポートＳＲＡＭセルを提供することにある。
【００１５】本発明のもう一つの目的は、過電位の使用
によりトランジスタに応力がかからない、トランジスタ
６個の２重ポートＳＲＡＭセルを提供することにある。
【００１６】
【課題を解決するための手段】第１と第２のワード線及
び第１と第２のビット線を含む、２重ポートＳＲＡＭが
開示される。１対の半導体メモリ・デバイスが、真及び
補の論理レベルを記憶する双安定回路となるように交差
結合され、共通線と電源線の間に結合されている。第１
アクセス半導体が第１ビット線と一方の半導体メモリ・
デバイスとの間に接続され、その制御電極が第１ワード
線に接続されている。第２アクセス半導体が第２ビット
線と他方の半導体メモリ・デバイスとの間に接続され、
その制御電極が第２ワード線に接続されている。書込み
電位を第１ビット線及び第１ワード線に印加して、半導
体メモリ・デバイスの導通状態を切り換える、書込み回
路が設けられている。さらに、書込み回路が書込み電位
を印加する際、第２アクセス半導体の電位が依然として
セルのメモリ状態に応じた適正な論理レベルを示すよう
に、電源線上の電圧レベルをその低下前のレベルの５０
％より少なく低下させる回路が設けられている。
【００１７】
【実施例】図４には、シングルエンド・ビット線検知／
駆動を用い、１重ポート・セルと密度が同程度の２重ポ
ート・メモリを実現する、ＳＲＡＭメモリ・セルが示さ
れている。構造上、このセルは、電源電圧ＶＤＤを線５
０に印加される２レベルの電源で置き換えてある以外
は、図３に示されているセルと同じである。
【００１８】２レベルの電源電圧ＶＣを実現する模範的
回路が図５に示されている。この回路は、３つのｐチャ
ンネル・トランジスタ５２、５４、５６とインバータ５
８を含む。制御読み書き信号が、端子６０を介してトラ
ンジスタ５４のゲートに、またインバータ５８を介して
トランジスタ５６のゲートに印加される。読取りサイク
ル中は、端子６０のレベルがハイに維持され、したがっ
てトランジスタ５４は非導通状態、トランジスタ５６は
導通状態となり、線５０上の電圧ＶＣはほぼＶＤＤレベ
ルとなる。書込みサイクル中は、端子６０の電位が下が
って、トランジスタ５４を導通状態に、トランジスタ５
６を非導通状態にさせる。その結果、トランジスタ５２
及び５４の両端間で生じる電圧降下によって、線５０上
のＶＣ電位が、図４にレベル６０として示されている中
間レベルになる。
【００１９】同時にメモリ・セルの一方のポートを書込
みモード、もう一方のポートを読取りモードにできるよ
うに、線５０上の中間電圧レベルを（たとえば、トラン
ジスタ５２内の導電チャンネルの大きさを調節すること
により）調節する。ＳＲＡＭメモリ・セルのポートＢが
読取りモード、ポートＡが書込みモードにあるものと仮
定すると、線５０上のＶＣレベルは書込み動作だけでな
く読取り動作にも影響を及ぼすことがわかる。適正な書
込み動作ができるようにＶＣ電位を下げた場合、読取り
用のセル電流も減少する。ＶＣを低くしすぎた場合、読
取り側の出力電位がそこに記憶されている論理状態に等
しいかあるいはそれを上回るという２重ポート・セルに
とって必要な条件を満足するには不十分となることがあ
る。その結果、ポートＢにとって（この例では）過大な
電位減少を防止するように、ＶＣの中間レベルを調節し
なければならない。ＶＣの中間レベルをＶＤＤの半分以
上になるように調節した場合、セルの望ましい２重ポー
ト動作が維持でき、セルがソフトウエア・エラーの影響
を受けにくいようにすることができることが分かってい
る。
【００２０】図４に戻って、メモリの詳細な動作につい
て述べる。読取りサイクル中、ＶＣレベルはハイ・レベ
ルに維持される。ポートＡを読み取ると仮定すると、ワ
ード線４４及びビット線３６がハイとなり、トランジス
タ２８を導通状態にする。したがって、ノードＸのデー
タ・レベルがビット線３６に反映され、メモリ・セルに
記憶されたデータ・レベルとして検知される。この時、
Ｂポートのワード線４６はロー状態に維持され、トラン
ジスタ３４は非導通状態である。仮に、ＸノードとＹノ
ードとから同時に読み出すことが望ましい場合、ワード
線４４及び４６を共にハイにし、同様にビット線３６及
び４２もハイにする。
【００２１】ここで、ノードＸがロー状態すなわち０状
態にあり、ポートＡを介して１を書き込むことが望まし
いと仮定する。ノードＸが０状態にある時、トランジス
タ２４は導通状態、トランジスタ２０は非導通状態であ
り、トランジスタ２２は導通状態、トランジスタ２６は
非導通状態になっている。書込み動作に先立って、線５
０上のＶＣ電位を中間レベル６０まで低下させる。その
結果、そのレベルが、導通状態のトランジスタ２２を介
して、ノードＹ及びトランジスタ２４のゲートに反映さ
れる。したがって、トランジスタ２４の導通性が低下す
る。ワード線４４及びビット線３６が立ち上がり、トラ
ンジスタ２８が導通状態になると、トランジスタ２８及
び２４から構成される分圧器の両端間にビット線３６上
の高電位が現れる。トランジスタ２４の導通状態の低下
により、ノードＸにおける電圧レベルが上昇する。この
動作によって、トランジスタ２６は重導通状態になり、
ノードＹの電位がさらに降下してトランジスタ２４を非
導通状態にする。その結果、１がセルに書き込まれ、ノ
ードＸはハイ状態を示す。
【００２２】レベル６０がＶＤＤの半分以上となるよう
にすることにより、ノードＹの電位は、書込み動作中、
検知可能な論理出力に必要な最小レベル以下には降下し
ない。トランジスタ２６は非導通状態であり、ノードＹ
での１状態を示すことを思い起こされたい。
【００２３】ＶＣの中間レベル６０が線５０に印加され
ている間に、ポートＢを介してメモリ・セルへの読取り
アクセスがあった場合、ノードＹは依然としてトランジ
スタ３４を介してビット線４２に適正な論理レベルを反
映させる。このようにして、セルへのシングルエンド書
込み動作を依然として可能にしながら、非同期読み書き
動作が可能となることが分かる。
【００２４】図６には、トランジスタ２０及び２２を抵
抗７０及び７２で置き換えた、図４の回路の修正例が示
されている。図６のセルの動作は、図４の場合とほぼ同
じである。
【図面の簡単な説明】
【図１】２重ポートＳＲＡＭの構成図である。
【図２】示差式駆動・検知を用いる従来技術のＳＲＡＭ
回路の回路図である。
【図３】デバイス数は多くないが、ある種の駆動状態の
下では満足に動作しない、２重ＳＲＡＭ回路の回路図で
ある。
【図４】２重ポート条件で回路の満足な動作が可能な、
本発明による図３の回路の修正例の回路図である。
【図５】ＳＲＡＭの読取りサイクル及び書込みサイクル
用に２レベルの電源電圧を供給する回路の回路図であ
る。
【図６】図４の回路の別の実施例の回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユン・ジョン・シン アメリカ合衆国10541、ニューヨーク州マ ホパック、ウィリアムズバーグ・ドライブ 303番地

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１と第２のワード線及び第１と第２のビ
    ット線と、 真論理レベル及び補論理レベルを記憶する双安定回路と
    なるように交差結合され、共通電位と電源線の間に結合
    されている、１対の半導体メモリ・デバイスと、 上記第１ビット線と上記の一方の半導体メモリ・デバイ
    スの間に接続され、その制御電極が上記第１ワード線に
    接続されている、第１アクセス半導体と、 上記第２ビット線と上記の他方の半導体メモリ・デバイ
    スの間に接続され、その制御電極が上記第２ワード線に
    接続されている、第２アクセス半導体と、 上記第１ビット線及び第１ワード線に書込み電位を印加
    して、上記半導体メモリ・デバイスの導通状態を切り換
    える書込み手段と、 上記書込み手段が上記書込み電位を印加する際、上記の
    電源線上に、低下前の電圧レベルの５０％より少なく低
    下した電圧レベルを印加し、これにより、上記第２アク
    セス半導体の論理レベルが上記第２アクセス半導体の論
    理状態と整合する論理レベルを示し続けるようにする手
    段とを含む、２重ポート式スタティック・ランダム・メ
    モリ・セル。
  2. 【請求項２】第１と第２の読み書き制御手段が、それぞ
    れ上記の第１ワード線、第１ビット線及び第２ワード
    線、第２ビット線に結合され、独立に上記メモリ・セル
    にアクセスするように動作可能である、請求項１に記載
    のメモリ・セル。
  3. 【請求項３】上記半導体メモリ・デバイスが１対の交差
    結合電界効果トランジスタであり、上記一方の電界効果
    トランジスタは重導通状態であって、０状態を反映し、
    他方の電界効果トランジスタは非導通状態であって、１
    状態を反映し、上記電源線上のレベルが低下すると上記
    一方の電界効果トランジスタの導通状態が低下し、それ
    によって上記他方の電界効果トランジスタ上の制御電極
    への交差結合された電位を増加させ、上記の低下したレ
    ベルが他方の電界効果トランジスタに印加される時、そ
    の出力レベルを１レベル論理状態の範囲に保持する、請
    求項２に記載のメモリ・セル。
  4. 【請求項４】上記第１と第２のアクセス半導体が、それ
    ぞれ対応するワード線に接続されたゲートと、対応する
    ビット線に接続された別々の導電性接点とを有する、請
    求項３に記載のメモリ・セル。
  5. 【請求項５】上記の交差結合された各電界効果トランジ
    スタが同じ導電型であって、反対の導電型の電界効果ト
    ランジスタによって上記電源線に直列接続されており、
    上記の直列接続された反対の導電型の各電界効果トラン
    ジスタの制御電極がそれに直列接続された電界効果トラ
    ンジスタのゲートに共通接続されている、請求項４のメ
    モリ・セル。
  6. 【請求項６】上記の交差結合された各電界効果トランジ
    スタが同じ導電型であって、直列接続されたインピーダ
    ンスによって上記電源線にそれぞれ直列接続されてい
    る、請求項５のメモリ・セル。
JP4088725A 1991-04-24 1992-04-09 ２重ポート式スタティック・ランダム・アクセス・メモリ・セル Pending JPH05166375A (ja)

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774410A (en) * 1996-05-08 1998-06-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor storage device
KR100406760B1 (ko) * 2001-11-16 2003-11-21 신코엠 주식회사 반도체 메모리 장치
US6781917B2 (en) 2001-08-02 2004-08-24 Renesas Technology Corp. Semiconductor memory device with dual port memory cells
KR100455734B1 (ko) * 1997-12-06 2005-04-06 주식회사 하이닉스반도체 듀얼포트 에스램셀의 데이터 증폭회로
JP2010510615A (ja) * 2006-11-17 2010-04-02 フリースケール セミコンダクター インコーポレイテッド 改良形書込み動作を行う２ポートｓｒａｍ
WO2012025960A1 (ja) * 2010-08-25 2012-03-01 富士通株式会社 半導体記憶装置
JP2013524393A (ja) * 2010-03-25 2013-06-17 クアルコム，インコーポレイテッド 安定性が改善されビットセルサイズが縮小された低出力５ｔｓｒａｍ
JP2019149221A (ja) * 2012-03-02 2019-09-05 株式会社半導体エネルギー研究所 記憶装置および半導体装置

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05151778A (ja) * 1991-06-05 1993-06-18 Mitsubishi Electric Corp スタテイツクランダムアクセスメモリおよびその制御方法
JP2667941B2 (ja) * 1992-09-17 1997-10-27 三菱電機株式会社 メモリセル回路
US5606533A (en) * 1994-04-14 1997-02-25 The United States Of America As Represented By The Secretary Of The Navy Data acquisition system and method
DE69531092T2 (de) 1994-12-22 2004-04-01 Cypress Semiconductor Corp., San Jose Einseitige Simplex-Zweitorspeicherzelle
EP0718847B1 (en) * 1994-12-22 2003-06-25 Cypress Semiconductor Corporation Single ended dual port memory cell
US5689471A (en) * 1995-01-24 1997-11-18 Cypress Semiconductor Corp. Dummy cell for providing a reference voltage in a memory array
US5710742A (en) * 1995-05-12 1998-01-20 International Business Machines Corporation High density two port SRAM cell for low voltage CMOS applications
KR100431478B1 (ko) * 1995-07-27 2004-08-25 텍사스 인스트루먼츠 인코포레이티드 고밀도2포트메모리셀
US5847990A (en) * 1996-12-23 1998-12-08 Lsi Logic Corporation Ram cell capable of storing 3 logic states
US5808933A (en) * 1997-03-28 1998-09-15 International Business Machines Corporation Zero-write-cycle memory cell apparatus
US6005794A (en) * 1997-06-27 1999-12-21 Texas Instruments Incorporated Static memory with low power write port
DE69727581D1 (de) 1997-11-28 2004-03-18 St Microelectronics Srl RAM-Speicherzelle mit niedriger Leistungsaufnahme
DE59814170D1 (de) * 1997-12-17 2008-04-03 Qimonda Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6016390A (en) * 1998-01-29 2000-01-18 Artisan Components, Inc. Method and apparatus for eliminating bitline voltage offsets in memory devices
US6104663A (en) * 1999-01-06 2000-08-15 Virage Logic Corp. Memory array with a simultaneous read or simultaneous write ports
US6731566B1 (en) 1999-11-18 2004-05-04 Cypress Semiconductor Corporation Single ended simplex dual port memory cell
JP2002109885A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体記憶装置
US6560160B1 (en) 2000-11-13 2003-05-06 Agilent Technologies, Inc. Multi-port memory that sequences port accesses
US6845059B1 (en) * 2003-06-26 2005-01-18 International Business Machines Corporation High performance gain cell architecture
US7042792B2 (en) * 2004-01-14 2006-05-09 Integrated Device Technology, Inc. Multi-port memory cells for use in FIFO applications that support data transfers between cache and supplemental memory arrays
US7242633B1 (en) * 2004-09-10 2007-07-10 Xilinx, Inc. Memory device and method of transferring data in memory device
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7359275B1 (en) 2005-09-08 2008-04-15 Integrated Device Technology, Inc. Reduced size dual-port SRAM cell
US8145809B1 (en) 2007-03-09 2012-03-27 Cypress Semiconductor Corporation Busy detection logic for asynchronous communication port
US7480170B1 (en) * 2007-07-25 2009-01-20 International Business Machines Corporation Method and apparatus for implementing enhanced SRAM read performance sort ring oscillator (PSRO)
KR101475346B1 (ko) * 2008-07-02 2014-12-23 삼성전자주식회사 비트라인 쌍의 디벨롭 레벨을 클립핑하는 디벨롭 레벨클리핑 회로, 이를 포함하는 컬럼 경로 회로 및 멀티 포트반도체 메모리 장치
US7940599B2 (en) * 2009-03-16 2011-05-10 Freescale Semiconductor, Inc. Dual port memory device
US8942030B2 (en) 2010-06-25 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM cell circuit
US8212295B2 (en) 2010-06-30 2012-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. ROM cell circuit for FinFET devices
US8315084B2 (en) * 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
US8675397B2 (en) 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US9165642B2 (en) * 2013-01-22 2015-10-20 Stmicroelectronics International N.V. Low voltage dual supply memory cell with two word lines and activation circuitry
US9911727B2 (en) 2015-03-16 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Strapping structure of memory circuit
TWI726869B (zh) 2016-02-24 2021-05-11 聯華電子股份有限公司 靜態隨機存取記憶體的佈局結構及其製作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5564686A (en) * 1978-11-08 1980-05-15 Nec Corp Memory unit
JPS60236187A (ja) * 1984-05-08 1985-11-22 Nec Corp 多ポ−トレジスタセル

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55142487A (en) * 1979-04-25 1980-11-07 Hitachi Ltd Bipolar memory circuit
JPS58153294A (ja) * 1982-03-04 1983-09-12 Mitsubishi Electric Corp 半導体記憶装置
US4541076A (en) * 1982-05-13 1985-09-10 Storage Technology Corporation Dual port CMOS random access memory
US4618945A (en) * 1982-08-11 1986-10-21 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory device
US4580245A (en) * 1983-07-28 1986-04-01 Sperry Corporation Complementary metal oxide semiconductor dual port random access memory cell
US4586168A (en) * 1983-12-12 1986-04-29 Motorola, Inc. Dual port memory sense amplifier isolation
US4660177A (en) * 1985-01-14 1987-04-21 American Telephone And Telegraph Company Dual port complementary memory
US5016214A (en) * 1987-01-14 1991-05-14 Fairchild Semiconductor Corporation Memory cell with separate read and write paths and clamping transistors
JPS63177392A (ja) * 1987-01-19 1988-07-21 Toshiba Corp 半導体記憶装置
JPH01166399A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
JP2604277B2 (ja) * 1990-02-28 1997-04-30 三菱電機株式会社 ダイナミック・ランダム・アクセス・メモリ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5564686A (en) * 1978-11-08 1980-05-15 Nec Corp Memory unit
JPS60236187A (ja) * 1984-05-08 1985-11-22 Nec Corp 多ポ−トレジスタセル

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5774410A (en) * 1996-05-08 1998-06-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor storage device
KR100455734B1 (ko) * 1997-12-06 2005-04-06 주식회사 하이닉스반도체 듀얼포트 에스램셀의 데이터 증폭회로
US6781917B2 (en) 2001-08-02 2004-08-24 Renesas Technology Corp. Semiconductor memory device with dual port memory cells
KR100406760B1 (ko) * 2001-11-16 2003-11-21 신코엠 주식회사 반도체 메모리 장치
JP2010510615A (ja) * 2006-11-17 2010-04-02 フリースケール セミコンダクター インコーポレイテッド 改良形書込み動作を行う２ポートｓｒａｍ
JP2013257937A (ja) * 2006-11-17 2013-12-26 Freescale Semiconductor Inc 改良形書込み動作を行う２ポートｓｒａｍとその動作方法
JP2013524393A (ja) * 2010-03-25 2013-06-17 クアルコム，インコーポレイテッド 安定性が改善されビットセルサイズが縮小された低出力５ｔｓｒａｍ
US9875788B2 (en) 2010-03-25 2018-01-23 Qualcomm Incorporated Low-power 5T SRAM with improved stability and reduced bitcell size
WO2012025960A1 (ja) * 2010-08-25 2012-03-01 富士通株式会社 半導体記憶装置
JP2019149221A (ja) * 2012-03-02 2019-09-05 株式会社半導体エネルギー研究所 記憶装置および半導体装置

Also Published As

Publication number Publication date
US5289432A (en) 1994-02-22

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