CN102024816A - 半导体存储器件 - Google Patents

Abstract

本发明涉及一种半导体存储器件。根据本发明的半导体存储器件包括：第一存储器单元阵列，其中多个第一存储器单元被布置成矩阵，数据被从第一存储器单元读取或者被写入到第一存储器单元；和第二存储器单元阵列，其中多个第二存储器单元被布置成矩阵，所述第二存储器单元放大并且存储被布置在相对应的列中的多个第一存储器单元中的一个存储器单元的数据。第一存储器单元阵列和第二存储器单元阵列被布置为在列方向上面对面。第二存储器单元的面积大于第一存储器单元的面积。第一存储器单元阵列的面积是第二存储器单元阵列的面积的两倍或者更大。

Description

半导体存储器件

通过引用并入

本申请基于并且要求2009年9月14日提交的日本专利申请No.2009-211544的优先权，其全部内容在此通过引用整体并入。

技术领域

本发明涉及一种半导体存储器件，并且更加具体地，涉及存储器单元的布置。

背景技术

近年来，根据CMOS工艺的小型化，在被包括在SRMA(静态随机存取存储器)中的晶体管中，器件差异(variation)已经增加。器件差异的增加引起在SRAM中的读取操作中有可能毁坏存储器数据的问题。此外，例如，器件差异引起例如由于读取电流的减少导致读取速度的减少的另一问题。结果，包括SRAM的半导体集成电路的产出率下降。因此，要求通过扩大SRAM单元规模减少器件差异以保持一定的产出率。因此，这引起电路规模的增加的问题。

在A.Kawasumi等人，″A Single-Power-Supply 0.7V 1GHz 45nm SRAM with An Asymmetrical Unit-β-ratio Memory Cell″，2008IEEEInternational Solid-State circuits Conference(国际固态电路会议)，pp-382，383，和622(在下文中，称为Kawasumi)”中提供了一种对于上述问题的解决方案。在Kawasumi中描述的半导体存储器件包括多个SRAM控制电路(本地读取电路/本地写入电路)，其将数据写入SRAM单元或者从SRAM单元读取数据。SRAM控制电路中的每一个控制通过公共位线对连接的多个SRAM单元。因此SRAM控制电路和被控制的多个SRAM单元组成SRAM单元阵列。在这里，在Kawasumi中描述的半导体存储器件中，通过SRAM控制电路控制的SRAM单元的数目受到限制。实际上，通过SRAM控制电路控制的SRAM单元的数目是16。这使得能够减少每个位线对的负载容量，从而减少读取操作中的位线对的放电时间。

结果，解决由于读取电流中的减少导致读取速度的减少的问题。此外，存储器数据有可能被毁坏的问题也被解决。由于从在高压侧电源VDD处充电的位线到保持低电平的SRAM单元的存储器结点的电荷流导致引起读取操作中的存储数据的毁坏。因此，如果能够将存储器数据快速地发送到位线，如Kawasumi中所描述的，那么从位线到存储器结点的电荷流的量减少，并且能够防止存储器数据的毁坏。

发明内容

因此，本发明人已经发现下述事实。有效的是，抑制通过SRAM控制电路控制的SRAM单元的数目并且布置大量的存储器单元以提高半导体存储器件的读取操作裕量。在这样的情况下，要求尽可能小地缩小SRAM控制电路(本地读取电路/本地写入电路)的规模以防止半导体存储器件的规模的增加。在Kawasumi中，本地读取电路和本地写入电路包括总共19个晶体管。通过两个SRAM单元阵列来实现本地读取电路和本地写入电路。因此，与SRAM单元阵列相对应的本地写入电路和本地读取电路的数目是9.5。

此外，“Byung-Do Yang等人，″A Low-Power SRAM Using Hierarchical Bit Line and Local Sense Amplifiers″，IEEE JOURNAL OFSOLID-STATE CIRCUITS，2005年6月，VOL.40，No.6，pp 1366 to 1376(在下文中，称为Byung)”中提供了一种对上述问题的另一解决方案。在Byung中描述的半导体存储器件包括本地读出放大器(本地读取电路/本地写入电路)LSA、存取晶体管、以及多个SRAM单元。存取晶体管控制本地读出放大器LSA的输入和输出信号。然而，没有关于本地读出放大器和SRAM单元的构造和布局的描述。因此，SRAM单元的单元占有比率会取决于布局和构造而下降。

此外，在日本未经审查的专利申请公开No.2007-58979中提供了对上述问题的另一解决方案。在日本未经审查的专利申请公开No.2007-58979中描述的半导体存储器件包括多个存储器单元、字线、位线对、全局位线、读取支持电路、以及读取单元。字线和位线对被连接至多个存储器单元。读取支持电路和读取单元用作本地读取电路。读取支持电路基于要被提供的控制信号和来自于位线对的另一个(第二位线)的信号以预定的电压控制位线对中的一个(第一位线)。读取单元基于第一位线的电压以预定的电压控制全局位线。然而，读取支持电路和读取单元不具有写入功能。因此，要求用于数据写入的其它控制电路。

此外，在日本未经审查的专利申请公开No.2008-159669中提供了对上述问题的另一解决方案。在日本未经审查的专利申请公开No.2008-159669中描述的半导体存储器件包括多个存储器单元和本地读取数据放大器电路(本地读取电路)。本地读取数据放大器电路通过位线被连接至多个存储器单元。在这里，本地读取数据放大器电路的N型阱被连接至存储器单元的N型阱。这使得能够缩小面积并且抑制制造工艺中的产出率的下降。然而，本地读取数据放大器电路不具有写入功能。因此，要求用于数据写入的其它控制电路。因此，半导体存储器件的规模会增加。

如上所述，有效的是，抑制通过SRAM控制电路(本地读取电路/本地写入电路)控制的SRAM单元的数目并且布置大量的单元阵列以提高半导体存储器件的读取操作裕量。然而，如果如上所述本地读取电路/本地写入电路的面积大，那么SRAM单元的单元占有比率下降。

本发明的第一示例性方面是半导体存储器件，包括：第一存储器单元阵列，其中多个第一存储器单元被布置成矩阵，数据被从第一存储器单元读取或者被写入到第一存储器单元；和第二存储器单元阵列，其中多个第二存储器单元被布置成矩阵，所述第二存储器单元放大并且存储被布置在相对应的列中的多个第一存储器单元中的一个存储器单元的数据。第一存储器单元阵列和第二存储器单元阵列被布置为在列方向上面对面。第二存储器单元的面积大于第一存储器单元的面积。第一存储器单元阵列的面积是第二存储器单元阵列的面积的两倍或者更多。

根据上述的电路构造，抑制由于器件差异导致的数据读取精度的下降而存储器单元的单元占有比率没有下降。

本发明能够提供一种半导体存储器件，该半导体存储器件能够抑制由于器件差异导致的数据读取精度的下降而存储器单元的单元占有比率没有下降。

附图说明

结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：

图1是示出根据本发明的第一实施例的被包括在半导体存储器件中的存储器单元阵列部件的基本构造的框图；

图2是示出根据本发明的第一示例性实施例的第一存储器单元的构造的电路图；

图3是示出根据本发明的第一示例性实施例的第二存储器单元的构造的电路图；

图4是示出根据本发明的第一示例性实施例的半导体存储器件的整体构造的框图；

图5是示出根据本发明的第一示例性实施例的半导体存储器件的读取和写入操作的图；

图6是示出根据本发明的第一示例性实施例的第一存储器单元的布局的布局图；

图7是示出根据本发明的第一示例性实施例的第一存储器单元的布局的布局图；

图8是示出根据本发明的第一示例性实施例的第二存储器单元的布局的布局图；

图9是示出根据本发明的第一示例性实施例的第二存储器单元的布局的布局图；

图10是示出根据本发明的第一示例性实施例的存储器单元阵列部件的布局的布局图；

图11是示出根据本发明的第一示例性实施例的存储器单元阵列部件的布局的布局图；

图12是示出根据本发明的第一示例性实施例的存储器单元阵列部件的布局的布局图；

图13是示出根据本发明的第二示例性实施例的第三存储器单元阵列部件的布局的布局图；

图14是示出根据本发明的第二示例性实施例的存储器单元阵列部件的布局的布局图；

图15是示出根据本发明的第二示例性实施例的存储器单元阵列部件的布局的布局图；以及

图16是示出根据本发明的第二示例性实施例的存储器单元阵列部件的布局的布局图。

具体实施方式

在下文中参考附图描述并入了本发明的特定的示例性实施例。在附图中，通过相同的附图标记来标注相同的组件，并且适当地省略重复的描述。

[第一示例性实施例]

图1是示出被包括在根据本发明的第一示例性实施例的半导体存储器件中的存储器单元阵列部件301的基本构造的框图。本发明的存储器单元阵列部件301包括存储器单元阵列201和存储器单元阵列202。存储器单元阵列201存储数据。存储器单元阵列202在外部和存储器单元阵列201之间传递数据。在存储器单元阵列301中，在图1中的横向方向(行方向)上布线第一字线(第一控制信号)WL、第二字线(第二控制信号)YS、读出放大器使能信号线(第四控制信号)SAN、以及预充电使能信号线(第三控制信号)PC。在图1中的纵向方向(列方向)上布线第一位线对BL0/BL1(第一位线BL0和BL1的对)和第二位线对DL0/DL1(第二位线DL0和DL1的对)。在存储器单元阵列201中，M·N(M和N是1或者大于1的整数)个第一存储器单元101被布置为矩形。在存储器单元阵列202中在行方向上布置N个第二存储器单元102。在这里，为了方便起见“WL”、“YS”、“BL0_j”、“BL1_j”、“DL0”、以及“DL1”不仅表示信号线而且表示信号。

接下来，将会参考图1描述存储器单元阵列部件301的电路构造。存储器单元阵列201被连接至在行方向上布线的M条第一字线WL和在列方向上布线的N个第一位线对BL0/BL1。在下文中，通过被描述为第一字线WL_i(i是1至M的整数)来相互区分M条第一字线WL。通过被描述为第一位线BL0_j(j是1至M的整数)来相互区分N条第一字线BL0。通过被描述为第一位线BL1_j来相互区分N条第一字线BL1。在这里，在被布置在存储器单元阵列201中的M·N个第一存储器单元101中，被布置在第i行中的N个第一存储器单元101被连接至第一字线WL_i。

存储器单元阵列202被连接至在行方向上布线的N条第二字线YS、行方向上的一个读出放大器使能信号线SAN、在行方向上布线的一个预充电使能信号线PC、以及在列方向上布线的一个第二位线对DL0/DL1。在下文中，通过被描述为第二字线YS_j来相互区分N条第二字线YS。在这里，在被布置在存储器单元阵列202中的行方向上的N个第二存储器单元102中，被布置在第j列方向上的第二存储器单元102被连接至第二字线YS_j。第二存储器单元102中的每一个被共同地连接至预充电使能信号线PC、第二位线对DL0/DL1、以及读出放大器使能信号线SAN。此外，通过N个第二存储器单元102来共享预充电使能信号线PC、第二位线对DL0/DL1、以及读出放大器使能信号线SAN。

存储器单元阵列201通过第一位线对BL0/BL1被连接至存储器单元阵列202。实际上，被连接至存储器单元阵列201中的第二字线YS_j的第二存储器单元102通过第一位线对BL0_j/BL1_j(第一位线BL0_j和BL1_j的对)被连接至被布置在存储器单元阵列201中的第j列中的M个第一存储器单元101。

图2是示出第一存储器单元101的构造的电路图。如图2中所示，第一存储器单元101是包括六个晶体管的普通存储器单元。第一存储器单元101包括NMOS驱动晶体管N1和N2、NMOS存取晶体管N3和N4、以及PMOS负载晶体管P1和P2。第一存储器单元101进一步包括高压侧电源端子VDD和低压侧电源端子GND。注意，为了方便起见符号“VDD”不仅表示端子的名称而且表示高压侧电源。此外，为了方便起见符号“GND”不仅表示端子的名称而且表示低压侧电源。

NMOS驱动晶体管N1的漏极、NMOS驱动晶体管N2的栅极、PMOS负载晶体管P1的漏极、PMOS负载晶体管P2的栅极、以及NMOS存取晶体管N3的漏极通过用作第一存储器结点对中的一个的第一存储器结点ND0相互连接。NMOS驱动晶体管N1的栅极、NMOS驱动晶体管N2的漏极、PMOS负载晶体管P1的栅极、PMOS负载晶体管P2的漏极、以及NMOS存取晶体管N4的漏极通过用作第一存储器结点对中的另一个的第一存储器结点ND1相互连接。NMOS驱动晶体管N1和N2的源极被连接至低压侧电源端子GND。PMOS负载晶体管P1和P2的源极被连接至高压侧电源端子VDD。NMOS存取晶体管N3的源极被连接至用作第一位线对中的一个的第一位线BL0。NMOS存取晶体管N3的栅极被连接至第一字线WL。NMOS存取晶体管N4的源极被连接至用作第一位线对中的另一个的第一位线BL1。NMOS存取晶体管N4的栅极被连接至第一字线WL。

在这里，NMOS驱动晶体管N1和PMOS负载晶体管P1组成一个CMOS反相器电路。NMOS驱动晶体管N2和PMOS负载晶体管P2组成另一个CMOS反相器电路。总之，基于要被输入到NMOS驱动晶体管N1和PMOS负载晶体管P1的栅极的信号控制在NMOS驱动晶体管N1和PMOS负载晶体管P1的源极和漏极之间流动的电流的导通/截止。因此，从NMSO驱动晶体管N1或者PMOS负载晶体管P1的漏极输出反转的信号。要从NMOS驱动晶体管N1的漏极或者PMOS负载晶体管P1的漏极输出的信号被输入到NMOS驱动晶体管N2和PMOS负载晶体管P2的栅极。基于要被输入到NMOS驱动晶体管N2和PMOS负载晶体管P2的栅极的信号控制在NMOS驱动晶体管N2和PMOS负载晶体管P2的源极和漏极之间流动的电流的导通/截止。从NMSO驱动晶体管N2的漏极或者PMOS负载晶体管P2的漏极输出反转的信号。要从NMOS驱动晶体管N2的漏极或者PMOS负载晶体管P2的漏极输出的信号被输入到NMOS驱动晶体管N1和PMOS负载晶体管P1的栅极。如上所述，第一存储器单元101通过环状连接的两个CMOS反相器保持作为数据的写入信号的电压电平(在下文中，被称为存储数据)。然后，通过控制在NMOS存取晶体管N3和N4的源极和漏极之间流动的电流的导通/截止来执行从第一存储器单元101读取存储器数据和将存储器数据写入到第一存储器单元101。

图3是示出第二存储器单元102的构造的电路图。如图3中所示，第二存储器单元102包括NMOS驱动晶体管N5和N6、NMOS存取晶体管N7和N8、PMOS负载晶体管P3和P4、以及PMOS预充电晶体管P5和P6。

NMOS驱动晶体管N5的漏极、NMOS驱动晶体管N6的栅极、PMOS负载晶体管P3的漏极、PMOS负载晶体管P4的栅极、PMOS预充电晶体管P5的漏极、以及NMOS存取晶体管N7的漏极通过用作第二存储器结点对中的一个的第二存储器结点SN0，或者用作第一位线对BL1/BL0中的一个的第一位线BL0相互连接。NMOS驱动晶体管N5的栅极、NMOS驱动晶体管N6的漏极、PMOS负载晶体管P3的栅极、PMOS负载晶体管P4的漏极、PMOS预充电晶体管P6的漏极、以及NMOS存取晶体管N8的漏极通过用作第二存储器结点对中的另一个的第二存储器结点SN1，或者用作第一位线对BL0/BL1中的另一个的第一位线BL1相互连接。

PMOS负载晶体管P3和P4以及PMOS预充电晶体管P5和P6的源极被连接至高压侧电源端子VDD。PMOS预充电晶体管P5和P6的栅极被连接至预充电使能信号线PC。NMOS驱动晶体管N5和N6的源极被连接至存储器结点放电端子SEB。NMOS存取晶体管N7的源极被连接至用作第二位线对DL0/DL1中的一个的第二位线DL0。NMOS存取晶体管N7的栅极被连接至第二字线YS。NMOS存取晶体管N8的源极被连接至用作第二位线对DL0/DL1中的另一个的第二位线DL1。NMOS存取晶体管N8的栅极被连接至第二字线YS。图3中所示的第二存储器单元102的NMOS驱动晶体管N5和N6、NMOS存取晶体管N7和N8、以及PMOS负载晶体管P3和P4的电路构造与第一存储器单元101的相类似，不同之处在于NMOS驱动晶体管N5和N6的源极被连接至存储器结点放电端子SEB。

在这里，被布置在存储器单元阵列202中的第j列(其中NMOS存取晶体管N7和N8的栅极被连接至第二字线YS_j)中的第二存储器单元102的第二存储器结点对(第二存储器结点SN0和SN1的对)通过第一位线对BL0_j/BL1_j被连接至被布置在存储器单元阵列201中的第j行中的M个第一存储器单元101。

在图3中所示的电路中，例如，当PMOS预充电晶体管P5和P6被导通时，高压侧电源VDD被提供给第二存储器单元102的第二存储器结点对(第二存储器结点SN0和SN1的对)，或者第一位线对BL0/BL1。在这样的情况下，第二存储器单元102表示其中存储器数据没有被存储到其的中间状态。

例如，将会描述当PMOS预充电晶体管P5和P6被截止，并且通过读出放大器使能信号SAN使得存储器结点放电端子SEB处于浮动状态时的情况。在这样的情况下，NMOS驱动晶体管N5和N6的源极电压没有被固定在低压侧电源GND。因此，第二存储器单元102表示其中存储器数据没有被存储到其的中间状态。

此外，例如，将会描述当PMOS预充电晶体管P5和P6被截止，并且读出放大器使能信号SAN处于低压侧电源GND时的情况。在这样的情况下，像第一存储器单元101一样，第二存储器单元102存储存储器数据。然后，通过在NMOS存取晶体管N7和N8的源极和漏极之间流动的电路的导通/截止控制来执行存储器数据的读取和写入操作。

图4是示出根据本发明的第一示例性实施例的半导体存储器件的整体构造的示例的框图。图4中所示的电路的示例包括被布置成矩阵的多个存储器单元阵列部件301、字线驱动器电路(字线控制电路303)、读出放大器电路304、以及写入驱动器电路(写入控制电路)305。

在行方向上布线被连接至字线驱动器电路303的预充电使能信号线PC、第一字线WL、第二字线YS、以及读出放大器使能信号线SAN。然后第一字线WL、相对应的第二字线YS、读出放大器使能信号线SAN、以及预充电使能信号线PC被连接至存储器单元阵列部件301中的每一个。在列方向上布线被连接至读出放大器电路304和写入驱动器电路305的第二位线对DL0/DL1。然后，存储器单元阵列部件301中的每一个被连接至相对应的第二位线对DL0/DL1。

接下来，将会参考图5描述根据本发明的第一示例性实施例的半导体存储器件的操作。在待机状态下，第一字线WL、所有的第二字线YS、读出放大器使能信号SAN、以及预充电使能信号PC的电压电平处于低压侧电源GND的电压。在这样的情况下，通过第一字线WL使NMOS存取晶体管N3和N4变成截止。因此，第一存储器单元101保持已经存储的存储器数据。此外，通过预充电使能信号PC使PMOS预充电晶体管P5和P6变成导通。因此，第二存储器单元102的第二存储器结点对(第二存储器结点SN0和SN1的对)、或者第一位线对BL0/BL1被初步充电到高压侧电源VDD的电压。在这样的情况下，第二存储器单元102表示其中存储器数据没有被存储到其的中间状态。

将会描述根据本发明的第一示例性实施例的半导体存储器件的读取操作。如上所述，在执行读取操作之前第二位线对DL0/DL1中的每一个被初步地充电到高电压侧电源VDD的电压。如上所述，存储器单元阵列部件301包括第一存储器单元阵列201，其中M·N个第一存储器单元101被布置成矩阵；和第二存储器单元阵列202，其中N个第二存储器单元102被布置在行方向上。在下文中，在从被布置在存储器单元阵列部件301的第一存储器单元阵列201中的第i行第j列中的第一存储器单元101读取存储器数据的情况下将会描述根据本示例性实施例的半导体存储器件的读取操作。

首先，预充电使能信号PC被转变为高电压侧电源VDD。因此，PMSO预充电晶体管P5和P6变成截止。接下来，被连接至用作数据读取的对象的第一存储器单元101的第一字线WL_i被转变为高电压侧电源VDD。因此，第一存储器单元101的NMOS存取晶体管N3和N4变成导通。因此，被保持在第一存储器单元101的存储器数据被输出到第一位线对BL0_j/BL1_j。

在生成第一位线BL0_j和BL1_j之间的电压差之后，读出放大器使能信号SAN被转变为低压侧电源GND。因此，NMOS驱动晶体管N5和N6的源极端子的电压电平也被转变为低压侧电源GND。第二存储器单元102放大第一位线对BL0_j/BL1_j(第二存储器结点的对)的电压之间的差，并且保持放大的存储器数据(读取数据的电压的差)。

接下来，被连接至第二存储器单元102的第二字线YS_j被转变为高压侧电源VDD。因此，NMSO存取晶体管N7和N8变成导通。因此，被保持在第二存储器单元102中的放大的存储器数据(数据的电压的差)被输出到第二位线对DL0/DL1。传感放大器电路304放大第二位线DL0和DL1之间的电压的差，并且输出放大的信号作为读取信号。在这里，例如，第二存储器单元102用作控制被布置在第j列中的M个第一存储器单元101的读取操作的本地读取电路。

接下来，将会描述根据本发明的第一示例性实施例的半导体存储器件的写入操作。如上所述，在执行写入操作之前第二位线对DL0/DL1被初步地充电到高压侧电源VDD的电压。如上所述，存储器单元阵列部件301包括第一存储器单元阵列201，其中M·N个第一存储器单元101被布置成矩阵；和第二存储器单元阵列202，其中N个第二存储器单元102被布置在行方向上。在下文中，在将存储器数据写入到被布置在存储器单元阵列部件301的第一存储器单元阵列201中的第i行第j列中的第一存储器单元101的情况下将会描述根据本示例性实施例的半导体存储器件的写入操作。

首先，预充电使能信号PC被转变为高电压侧电源VDD。因此，PMOS预充电晶体管P5和P6变成截止。接下来，被连接至用作数据写入的对象的第一存储器单元101的第一字线WL_i被转变为高电压侧电源VDD。因此，第一存储器单元101的NMOS存取晶体管N3和N4变成导通。此外，读出放大器使能信号SAN被转变为低压侧电源GND。因此，NMOS驱动晶体管N5和N6的源极端子的电压电平也被转变为低压侧电源GND。

另一方面，写入驱动器电路305基于来自于外部的写入信号放电第二位线对DL0/DL1中的一个。因此，生成大于读取操作中电压差的第二位线DL0和DL1之间的电压差。

这里，第二字线YS_j被转变为高压侧电源VDD。因此，第二存储器单元102的NMOS存取晶体管N7和N8变成导通。因此，第二位线对DL0/DL1的信号中的每一个被输入到第一位线对BL0_j/BL1_j(第二存储器结点的对)。第二存储器单元102放大第二存储器结点对的电压的差并且保持放大的存储器数据(数据的电压的差)。

第二存储器单元102通过第一位线对BL0_j/BL1_j将放大的存储器数据(写入数据的电压的差)输出到用作数据写入的对象的第一存储器单元101。在这里，例如，第二存储器单元102用作控制被布置在第j列中的M个第一存储器单元101的写入操作的本地写入电路。

如上所述，根据本发明的示例性实施例的电路包括多个第一存储器单元101和多个第二存储器单元102。第二存储器单元102用作本地读取电路和写入电路。然后，根据本发明的示例性实施例的电路从选择的第一存储器单元101读取数据，并且将数据写入到该选择的第一存储器单元101。此外，与传统的存储器单元相比，第二存储器单元102包括更少数目的晶体管。因此，即使第二存储器单元102增加并且通过第二存储器单元102中的每一个控制的第一存储器单元101减少，并且能够抑制电路规模的增加。此外，在本发明的示例性实施例中，以规则的方式布置第一存储器单元阵列201和第二存储器单元阵列202。此外，在第一存储器单元阵列201中，多个第一存储器单元101被布置成矩阵。在第二存储器单元阵列202中，多个第二存储器单元102被布置成矩阵。因此，抑制了由于器件差异导致的数据读取精度的下降而第一存储器单元101的单元占有比率没有下降。

将会描述包括多个第一存储器单元101的第一存储器单元阵列201和第一存储器单元101。图6是示出第一存储器单元101的布局的示例的布局图。如图6中所示，在纸平面上的右侧中的纵向方向上延伸的N型扩散区域66形成在半导体基板上。在N型扩散区域66上以规则的间隔布置三个接触59、60、61。接触59被连接至第一字线BL0。接触60被连接至第一存储器结点ND0。接触61被连接至低压侧电源端子GND。在横向方向上延伸的栅极多晶硅69形成在接触59和60之间的N型扩散区域66上。栅极多晶硅69通过接触62连接至第一字线WL。总之，接触59是NMOS存取晶体管N3的源极端子。接触62是NMOS存取晶体管N3的栅极端子。接触60是NMOS存取晶体管N3的漏极端子。在横向方向上延伸的栅极多晶硅70形成在接触60和61之间的N型扩散区域66上。栅极多晶硅70通过接触56连接至存储器结点ND1。总之，接触61是NMOS驱动晶体管N1的源极端子。接触56是NMOS驱动晶体管N1的栅极端子。接触60是NMOS驱动晶体管N1的漏极端子。

如图6中所示，在纸平面上的中心的纵向方向上延伸的P型扩散区域64和65被进一步形成在半导体基板上。接触55和56被布置在P型扩散区域64上。接触55被连接至高压侧电源端子VDD。与如上所述的栅极多晶硅70一样接触56被连接至存储器结点ND1。在横向方向上延伸的栅极多晶硅67形成在接触55和56之间的P型扩散区域64上。栅极多晶硅67通过接触57被连接至存储器结点ND0。总之，接触55是PMOS负载晶体管P2的源极端子。接触57是PMOS负载晶体管P2的栅极端子。接触56是PMOS负载晶体管P2的漏极端子。接触57和58被布置在P型扩散区域65上。与如上所述的多晶硅67一样接触57被连接至存储器结点ND0。接触58被连接至高压侧电源端子VDD。上述栅极多晶硅70形成在接触57和58之间的P型扩散区域65上。总之，接触58是PMOS负载晶体管P1的源极端子。接触56是PMOS负载晶体管P1的栅极端子。接触57是PMOS负载晶体管P1的漏极端子。

如图6中所示，在纸平面上的左侧中的纵向方向上延伸的N型扩散区域63被进一步形成在半导体基板上。在N型扩散区域63上以规则的间隔布置三个接触51、52、以及53。接触51被连接至低压侧电源端子GND。接触52被连接至第一存储器结点ND1。接触53被连接至第一位线BL1。上述栅极多晶硅67形成在接触51和52之间的N型扩散区域63上。总之，接触51是NMOS驱动晶体管N2的源极端子。接触57是NMOS驱动晶体管N2的栅极端子。接触52是NMOS驱动晶体管N2的漏极端子。在横向方向上延伸的栅极多晶硅68形成在接触52和53之间的N型扩散区域63上。栅极多晶硅68通过接触54被连接至第一字线WL。总之，接触53是NMOS存取晶体管N4的源极端子。接触54是NMOS存取晶体管N4的栅极端子。接触52是NMOS存取晶体管N4的漏极端子。具有上述布局的多个第一存储器单元101被布置成矩阵，例如，如图7中所示，从而组成第一存储器单元阵列201。

接下来，将会描述包括多个第二存储器单元102的存储器单元阵列202和第二存储器单元102。图8是示出第二存储器单元102的布局的示例的布局图。如图8中所示，在纸平面上的右侧中的纵向方向上延伸的N型扩散区域88被形成在半导体基板上。在N型扩散区域88上以规则的间隔布置五个接触76至80。接触76被连接至第二位线DL1。接触77被连接至第二存储器结点SN1。接触78被连接至存储器结点放电端子SEB。接触79被连接至第二存储器结点SN0。接触80被连接至第二位线DL0。在横向方向上延伸的矩形栅极多晶硅93形成在接触76和77之间的N型扩散区域88上。栅极多晶硅93通过接触85被连接至第二字线YS。总之，接触76是NMOS存取晶体管N8的源极端子。接触85是NMOS存取晶体管N8的栅极端子。接触77是NMOS存取晶体管N8的漏极端子。在横向方向上延伸的矩形栅极多晶硅90形成在接触77和78之间的N型扩散区域88上。栅极多晶硅90通过接触83被连接至第二存储器结点SN0。总之，接触78是NMOS驱动晶体管N6的源极端子。接触83是NMOS驱动晶体管N6的栅极端子。接触77是NMOS驱动晶体管N6的漏极端子。

在横向方向上延伸的矩形栅极多晶硅91形成在接触78和79之间的N型扩散区域88上。栅极多晶硅91通过接触84连接至第二存储器结点SN1。总之，接触78是NMOS驱动晶体管N5的源极端子。接触84是NMOS驱动晶体管N5的栅极端子。接触79是NMOS驱动晶体管N5的漏极端子。在横向方向上延伸的矩形栅极多晶硅94形成在接触79和80之间的N型扩散区域88上。栅极多晶硅94通过接触86被连接至第二字线YS。总之，接触80是NMOS存取晶体管N7的源极端子。接触86是NMOS存取晶体管N7的栅极端子。接触79是NMOS存取晶体管N7的漏极端子。如图8中所示，在纸平面上的左侧中的纵向方向上延伸的P型扩散区域87形成在半导体基板上。在P型扩散区域87上以规则的间隔布置五个接触71至75。接触71、73、以及75被连接至高压侧电源端子VDD。接触72被连接至第二存储器结点SN1。接触74被连接至第二存储器结点SN0。在横向方向上延伸的矩形栅极多晶硅89形成在接触71和72之间的P型扩散区域87上。栅极多晶硅89通过接触81被连接至预充电使能信号PC。总之，接触71是PMOS预充电晶体管P6的源极端子。接触81是PMOS预充电晶体管P6的栅极端子。接触72是PMOS预充电晶体管P6的漏极端子。

上述的栅极多晶硅90形成在接触72和73之间的P型扩散区域87上。总之，接触73是PMOS负载晶体管P4的源极端子。接触83是PMOS负载晶体管P4的栅极端子。接触72是PMOS负载晶体管P4的漏极端子。上述栅极多晶硅91形成在接触73和74的P型扩散区域87上。总之，接触73是PMOS负载晶体管P3的源极端子。接触84是PMOS负载晶体管P3的栅极端子。接触74是PMOS负载晶体管P3的漏极端子。在横向方向上延伸的矩形栅极多晶硅92形成在接触74和75之间的P型扩散区域87上。栅极多晶硅92通过接触82被连接至预充电使能信号PC。总之，接触75是PMOS预充电晶体管P5的源极端子。接触82是PMOS预充电晶体管P5的栅极端子。接触74是PMOS预充电晶体管P5的漏极端子。具有上述布局的多个第二存储器单元102被布置成矩阵，例如如图9中所示，从而组成第二存储器单元阵列202。

注意图6中所示的电路采用包括如上所述的八个晶体管的SRAM电路。因此，电路的面积小于现有技术的面积。此外，在图6中所示的电路中，不是通过应用逻辑设计规则而是应用存储器设计规则来生成单元。因此，电路的面积进一步变得更小。在这里，第二存储器单元102具有比第一存储器单元101大的面积(单元尺寸)。第二存储器单元102的面积(单元尺寸)优选是第一存储器单元101的两倍或者更大。例如，图8中所示的电路的面积大约是图6中所示的电路的四倍。总之，第二存储器单元102具有能够抑制器件差异的面积。因此，在本示例性实施例中，能够抑制由于器件差异导致的数据读取精度的下降。此外，与第二存储器单元阵列202相比较，第一存储器单元阵列201具有两倍或者更大的面积。因此，在本示例性实施例中，能够提高第一存储器单元101的单元占有比率。

将会进一步详细地描述根据本示例性实施例的半导体存储器件的布局构造。注意，在本示例性实施例中，第二存储器单元102的面积是第一存储器单元101的面积的四倍。

图10是示出存储器单元阵列部件301的布局的布局图。存储器单元阵列部件301包括多个第一存储器单元阵列201和与其相对应的多个第二存储器单元阵列202。第一存储器单元阵列201和与其相对应的第二存储器单元阵列202组成存储器单元阵列部件。在本示例性实施例中，将会描述当第一存储器单元阵列201和第二存储器单元阵列202的行方向上的长度大约相同时的示例。

在组成存储器单元阵列部件301的存储器单元阵列部件(图10中的放大图)中，第二存储器单元阵列202被布置在纸平面的上侧中。第一存储器单元阵列201被布置在纸平面的下侧中。第一存储器单元阵列201和第二存储器单元阵列202被布置为在列方向上彼此相对。如上所述，在第一存储器单元阵列201中，多个第一存储器单元101被布置成矩阵。在第二存储器单元阵列202中，多个第二存储器单元102被布置成矩阵。在这里，第二存储器单元102中的每一个放大并且存储被写入到被布置在相对应的列中的多个第一存储器单元101中的一个或者从其读取的数据的电压的差。

此外，通过增加被布置在第一存储器单元阵列201中的第一存储器单元101的数目使得第一存储器单元阵列201的面积是第二存储器单元阵列202的两倍或者更大。总之，通过增加由第二存储器单元102中的每一个控制的第一存储器单元101的数目使得第一存储器单元阵列201的面积是第二存储器单元阵列202的两倍或者更大。这使得能够提高第一存储器单元101的单元占有比率。当第一存储器单元阵列201的面积小于第二存储器单元阵列202的两倍时，第一存储器单元101的单元占有比率下降。结果，电路规模增加。在图10中所示的电路中，通过在列方向上放置具有上述布局构造的多个存储器单元阵列部件来组成存储器单元阵列部件301。

图11是示出存储器单元阵列部件302的布局的布局图。存储器单元阵列部件302包括多个第一存储器单元201和与其相对应的多个第二存储器单元阵列202。在图11中，不同于图10，在存储器单元阵列部件中的每一个中，第二存储器单元202被分离地布置在两个部分中。然后，第一存储器单元阵列201被布置在第二存储器单元阵列202的分离的两个部分之间。在下文中，第二存储器单元阵列202中的一个被称为第二存储器单元阵列202a，并且第二存储器单元阵列202中的另一个被称为第二存储器单元阵列202b。

在组成存储器单元阵列部件302的存储器单元阵列部件(图11中的放大图)中，第二存储器单元阵列202a被布置在纸平面的上侧中。第二存储器单元阵列202b被布置在纸平面的下侧中。第一存储器单元阵列201被布置在纸平面的中心中。第二存储器单元阵列202a的下侧和第一存储器单元阵列201的上侧被布置为在列方向上面对面。第一存储器单元阵列201的下侧和第二存储器单元阵列202b的上侧被布置为在列方向上面对面。在这里，第二存储器单元102中的每一个放大并且存储被写入到被布置在相对应的列中的多个第一存储器单元101中的一个或者从其读取的数据的电压的差。根据如上所述的布局构造，能够获得与图10中的情况相类似的效果。

图12是示出存储器单元阵列部件303的布局的布局图。存储器单元阵列部件303包括多个第一存储器单元阵列201和与其相对应的多个第二存储器单元阵列202。不同于图10，通过镜像反转每对第一单元阵列201和第二单元阵列202从而在列方向上布置组成存储器单元阵列部件303的存储器单元阵列部件。换言之，在列方向上以镜像反转布置相邻的存储器单元阵列部件。根据上述布局构造，能够减少第一存储器单元阵列201和第二存储器单元阵列202之间的分离区域的数目。因此，这使得能够进一步提高第一存储器单元101的单元占有比率。

如上所述，根据本发明的半导体存储器件具有能够通过第二存储器单元101抑制器件差异的面积。然后，第一存储器单元阵列201的面积是第二存储器单元阵列202的两倍或者更大。因此，根据本发明的半导体存储器件能够抑制由于器件差异导致的数据读取精度的减少而第一存储器单元101的单元占有比率没有下降。

[第二示例性实施例]

在第一示例性实施例中，描述了当字线驱动器电路303直接输出读出放大器使能信号SAN时的示例。另一方面，在第二示例性实施例中将会描述当进一步包括生成读出放大器使能信号SAN的放大控制电路103(控制单元)时的示例。字线驱动器电路303输出控制信号(第五控制信号)SE替代读出放大器使能信号SAN。放大控制电路103基于来自于字线驱动器电路303的控制信号SE控制读出放大器使能信号SAN的输出。其它的电路构造与第一示例性实施例中的相类似，并且因此描述将会被省略。

图13是示出放大控制电路103和包括放大控制电路103的第三存储器单元203的布局的布局图。例如，放大控制电路103是包括PMOS晶体管P7和NMOS晶体管N9的反相器。反相器接收来自于字线驱动器电路303的控制信号SE，并且将读出放大器使能信号SAN输出到与其相对应的第二存储器单元102的存储器结点放电端子SEB。在行方向上布置具有上述电路构造的用于放大控制电路103的多个单元并且多个第二存储器单元102被布置成矩阵，从而组成第三存储器单元阵列203。

在图13中的示例中，在列方向上面对面地布置包括放大控制电路103的存储器单元阵列和包括第二存储器单元102的存储器单元阵列。在这里，放大控制电路103中的每一个将具有高驱动能力的读出放大器使能信号SAN输出到与其相对应的第二存储器单元102的存储器结点放电端子SEB。

通常，为了防止大电流流入读出放大器使能信号SAN，在被共同地连接至一个读出放大器使能信号SAN的第二存储器单元102的数目中存在限制。例如，如图1中所示，当字线驱动器电路303直接地输出读出放大器使能信号SAN时，被布置在行方向上的第二存储器单元102的数目被限制。另一方面，在第二示例性实施例中，具有高驱动能力的读出放大器使能信号SAN被提供给第二存储器单元102中的每一个。因此，字线驱动器电路303中的一个能够控制的第二存储器单元102的数目没有被限制。结果，能够提高第一存储器单元101的单元占有比率。

图14是示出存储器单元阵列部件304的布局的布局图。存储器单元阵列部件304包括多个第一存储器单元阵列201和与其相对应的多个第三存储器单元阵列203。第一存储器单元阵列201中的一个和与其相对应的第三存储器单元阵列203中的一个组成存储器单元阵列部件。在本示例性实施例中，将会描述当第一存储器单元阵列201和第三存储器单元阵列203的行方向上的长度大约相同时的示例。

在组成存储器单元阵列部件304的存储器单元阵列部件(图14中的放大图)中，第三存储器单元阵列203被布置在纸平面的上侧中。第一存储器单元阵列201被布置在纸平面的下侧中。第一存储器单元阵列201和第三存储器单元阵列203被布置为在列方向上面对面。如上所述，在第一存储器单元阵列201中，多个第一存储器单元101被布置成矩阵。在第三存储器单元阵列203中，多个放大控制电路103被布置在行方向上。此外，在第三存储器单元阵列203中，多个第二存储器单元102被布置成矩阵。在这里，第二存储器单元102中的每一个放大并且存储被写入到被布置在相对应的列中的多个第一存储器单元101中的一个或者从其读取的数据的电压的差。

此外，通过增加被布置在第一存储器单元阵列201中的第一存储器单元101的数目使得第一存储器单元阵列201的面积是第三存储器单元阵列203的两倍或者更大。总之，通过增加由第二存储器单元102中的每一个控制的第一存储器单元101的数目使得第一存储器单元阵列201的面积是第三存储器单元阵列203的两倍或者更大。这使得能够提高第一存储器单元101的单元占有比率。当第一存储器单元阵列201的面积小于第三存储器单元阵列203的两倍时，第一存储器单元101的单元占有比率下降。结果，电路规模增加。在图14中所示的电路中，通过在列方向上放置具有上述布局构造的多个存储器单元阵列部件来组成存储器单元阵列部件304。

图15是示出存储器单元阵列部件305的布局的布局图。存储器单元阵列部件305包括多个第一存储器单元201和与其相对应的多个第三存储器单元阵列203。不同于图14，在图15中的存储器单元阵列部件中的每一个中，第三存储器单元阵列203被分离地布置在两个部分中。然后，第一存储器单元阵列201被布置在第三存储器单元阵列203的分离的两个部分之间。在下文中，第三存储器单元阵列203中的一个被称为第三存储器单元阵列203a，并且第三存储器单元阵列203中的另一个被称为第三存储器单元阵列203b。

在组成存储器单元阵列部件305的存储器单元阵列部件(图15中的放大图)中，第三存储器单元阵列203a被布置在纸平面的上侧中。第三存储器单元阵列203b被布置在纸平面的下侧中。第一存储器单元阵列201被布置在纸平面的中心中。第三存储器单元阵列203a的下侧和第一存储器单元阵列201的上侧被布置为在列方向上面对面。第一存储器单元阵列201的下侧和第三存储器单元阵列203b的上侧被布置为在列方向上面对面。在这里，第二存储器单元102中的每一个放大并且存储被写入到被布置在相对应的列中的多个第一存储器单元101中的一个或者从其读取的数据的电压的差。根据如上所述的布局构造，能够获得与图14中的情况相类似的效果。

图16是示出存储器单元阵列部件306的布局的布局图。存储器单元阵列部件306包括多个第一存储器单元阵列201和与其相对应的多个第三存储器单元阵列203。不同于图14，通过镜像反转每对第一单元阵列201和第三单元阵列203，在列方向上布置组成存储器单元阵列部件306的存储器单元阵列部件。换言之，在图16的列方向上以镜像反转布置相邻的存储器单元阵列部件。根据上述布局构造，能够减少第一存储器单元阵列201和第三存储器单元阵列203之间的分离的区域的数目。因此，这使得能够进一步提高第一存储器单元101的单元占有率。

如上所述，根据本示例性实施例的半导体存储器件具有能够通过第二存储器单元102抑制器件差异的面积。然后，第一存储器单元阵列201的面积是第三存储器单元阵列203的两倍或者更大。因此，根据本示例性实施例的半导体存储器件能够抑制由于器件差异导致的数据读取精度的减少而没有第一存储器单元101的单元占有比率的下降。

注意，本发明不限于上述示例性实施例而是能够在不脱离本发明的精神的情况下适当地进行修改。例如，在上述示例性实施例中，第一存储器单元阵列201和第二存储器单元阵列202(或者第三存储器单元阵列203)的行方向上的长度大约是相同的。然而，其不限于此示例。例如，可以应用其中第一存储器单元阵列201的行方向上的长度比第二存储器单元阵列202(或者第三存储器单元阵列203)的长的布局。此外，能够在从而生成的空间中布置诸如虚单元等等的其它单元。

此外，在上述的示例性实施例中，应用了其中第一存储器单元101是SRAM的电路。然而，其不限于本示例。例如，可以应用其中第一存储器单元101是DRAM(动态随机存取存储器)的电路。

此外，在上述的示例性实施例中，放大控制电路103是包括PMOS晶体管P7和NMOS晶体管N9的反相器。然而，其不限于本示例。例如，可以应用下述电路构造，其中放大控制电路103仅包括NMOS晶体管N9并且基于控制信号SE改变存储器结点放电端子SEB和低压侧电源GND的导通/截止。

本领域的技术人员能够根据需要组合第一和第二示例性实施例。

虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明可以在所附的权利要求的精神和范围内以各种修改来实践，并且本发明并不限于上述的示例。

此外，权利要求的范围不受到上述的示例性实施例的限制。

此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

Claims (15)

1.一种半导体存储器件，包括：

第一存储器单元阵列，其中多个第一存储器单元被布置成矩阵，数据被从所述第一存储器单元读取或者被写入到所述第一存储器单元；和

第二存储器单元阵列，其中多个第二存储器单元被布置成矩阵，所述第二存储器单元放大并且存储被布置在相对应的列中的所述多个第一存储器单元中的一个存储器单元的数据，

所述第一存储器单元阵列和所述第二存储器单元阵列被布置为在列方向上面对面；

所述第二存储器单元的面积大于所述第一存储器单元的面积；并且

所述第一存储器单元阵列的面积是所述第二存储器单元阵列的面积的两倍或者更大。

2.根据权利要求1所述的半导体存储器件，其中所述第二存储器单元包括NMOS存取晶体管、PMOS负载晶体管、具有被外部控制的源极端子的NMOS驱动晶体管、以及PMOS预充电晶体管。

3.根据权利要求1所述的半导体存储器件，其中所述第二存储器单元的面积是所述第一存储器单元的面积的两倍或者更大。

4.根据权利要求1所述的半导体存储器件，其中在行方向上的所述第一存储器单元阵列的长度等于或者大于所述第二存储器单元阵列的长度。

5.根据权利要求1所述的半导体存储器件，其中，

所述第二存储器单元中的每一个存储器单元通过第一位线对被连接至在相对应的列中布置的多个第一存储器单元，并且放大并且存储要被写入到所述第一存储器单元中的一个存储器单元的数据或者从所述第一存储器单元中的一个存储器单元读取的数据。

6.根据权利要求1所述的半导体存储器件，包括：

多个存储器单元阵列部件，所述多个存储器单元阵列部件包括第一存储器单元阵列和所述第二存储器单元阵列，其中，

所述多个存储器单元阵列部件在所述列方向上被相邻地布置。

7.根据权利要求6所述的半导体存储器件，其中以镜像反转来布置彼此相邻的所述多个存储器单元阵列部件。

8.根据权利要求6所述的半导体存储器件，其中，

所述存储器单元阵列部件被分离地布置在两个区域中；

所述分离的两个区域被布置为在所述列方向上面对面；并且

所述第一存储器单元阵列被布置在所述分离的两个区域之间。

9.根据权利要求1所述的半导体存储器件，其中，

所述第二存储器单元阵列包括与所述第二存储器单元相对应的被布置成矩阵的多个控制单元；并且

所述控制单元被连接至与其相对应的所述第二存储器单元的低压侧电源。

10.根据权利要求9所述的半导体存储器件，其中所述控制单元是反相器。

11.根据权利要求9所述的半导体存储器件，其中所述控制单元是NMOS晶体管。

12.根据权利要求6所述的半导体存储器件，包括：

字线控制电路，所述字线控制电路输出用以选择所述第一存储器单元的第一控制信号以及用以选择所述第二存储器单元的第二控制信号，数据被从所述第一存储器单元读取或者被写入所述第一存储器单元；

读出放大器电路，所述读出放大器电路在读取操作中，对于从要被选择的所述第二存储器单元处通过与其对应的第二位线对所输入的数据的电压的差进行放大，并且输出放大的信号作为读取信号；以及

写入控制电路，所述写入控制电路在写入操作中基于来自于外部的写入信号将数据输出到与要被选择的所述第二存储器单元相连接的所述第二位线对。

13.根据权利要求12所述的半导体存储器件，其中：

所述字线控制电路将控制预充电操作的第三控制信号输出到所述第二存储器单元的预充电晶体管，并且将控制激活操作的第四控制信号输出到所述第二存储器单元的低压侧电源端子。

14.根据权利要求12所述的半导体存储器件，其中，

所述第二存储器单元阵列包括与所述第二存储器单元相对应的呈矩阵方式的多个控制单元；并且

所述控制单元被连接至与其相对应的所述第二存储器单元的低压侧电源。

15.根据权利要求14所述的半导体存储器件，其中：

所述字线控制电路将控制预充电操作的第三控制信号输出到所述第二存储器单元的预充电晶体管，并且将控制激活操作的第五控制信号输出到所述控制单元。

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