JP5185441B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5185441B2
JP5185441B2 JP2011520731A JP2011520731A JP5185441B2 JP 5185441 B2 JP5185441 B2 JP 5185441B2 JP 2011520731 A JP2011520731 A JP 2011520731A JP 2011520731 A JP2011520731 A JP 2011520731A JP 5185441 B2 JP5185441 B2 JP 5185441B2
Authority
JP
Japan
Prior art keywords
transistor
terminal
nmos transistor
pmos transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011520731A
Other languages
English (en)
Other versions
JPWO2011001560A1 (ja
Inventor
剛 小池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2011520731A priority Critical patent/JP5185441B2/ja
Publication of JPWO2011001560A1 publication Critical patent/JPWO2011001560A1/ja
Application granted granted Critical
Publication of JP5185441B2 publication Critical patent/JP5185441B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/046—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using non-volatile storage elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体記憶装置のメモリセルのデータ固定に関わるものである。
ＳＲＡＭ（Static Random Access Memory）メモリセルを用いた半導体記憶装置においては、メモリセルからの読み出しデータを増幅するためにセンスアンプが一般的に用いられる。このセンスアンプを起動するタイミングを生成するための回路として、レプリカの読み出し回路が用いられるケースが少なくない。レプリカの読み出し回路は、予め記憶データを固定したメモリセルからデータを読み出し、その読み出されたタイミングでセンスアンプの制御信号を生成する。
図１に、従来の内部データを固定したＳＲＡＭメモリセルの回路図を示す。図１のメモリセル１００は、２つのインバータ１０１，１０２によりラッチが構成されたものである。ＰＬ０及びＰＬ１はＰＭＯＳロードトランジスタ、ＮＤ０及びＮＤ１はＮＭＯＳドライブトランジスタ、ＮＡ０及びＮＡ１はＮＭＯＳアクセストランジスタ、ＶＤＤは電源電圧、ＶＳＳは接地電圧である。また、１０３及び１０４は記憶ノード、１０５はワード線、１０６ａ及び１０６ｂは互いに相補的な関係にあるビット線である。図１に示すとおり、従来は、記憶データを予め固定するために、メモリセル１００の一方の記憶ノード１０４を例えば接地電圧ＶＳＳに直接固定する方法が取られてきた（特許文献１参照）。
特開２００２−３６７３７７号公報（図６）
しかし、メモリセルの記憶ノードを直接電源に固定すると、リーク電流の増大を招く。例えば、図１のように記憶ノード１０４を接地電圧ＶＳＳに直接固定する場合、ＰＭＯＳロードトランジスタＰＬ１の両端に電源電圧ＶＤＤと接地電圧ＶＳＳとが直接接続されることになり、大きなリーク電流が流れる。
更に、近年の微細化、高速化に伴い、トランジスタのゲート酸化膜は薄膜化しており、絶縁耐性は低下傾向にある。そのため、トランジスタのゲート電極を直接電源に接続すると、静電気放電（ＥＳＤ：ElectroStatic Discharge）により容易にゲート酸化膜が破壊されてしまう。
そのため、固定専用回路の出力信号を使ってゲートを固定する方法等がある。しかし、ＳＲＡＭのメモリセルは近年、シュリンクが進んでおり、セルの内部に入り込める新たな配線を引くチャネル領域の確保が困難になってきている。
更に微細化による影響として、小面積化のため最大限にシュリンクされたメモリセルはばらつきの影響を受けやすい。レイアウトの規則性の乱れはばらつきに大きく影響し、歩留まりに影響を及ぼす。
このような状況で、ゲートを直接電源に固定せず、新たな配線を設けず、また、レイアウトの規則性を乱すことなく、メモリの記憶データを固定することが困難になってきている。
本発明では、インバータの入力と出力が互いに接続されたラッチを記憶回路として持つメモリセルからなるメモリセルアレイにおいて、任意のメモリセルの一方のインバータを構成するＰＭＯＳトランジスタのソース又はドレインを切断し、かつ、もう一方のインバータを構成するＮＭＯＳトランジスタのソース又はドレインを切断することで、ゲートを直接電源に固定せず、新たな配線を設けず、またレイアウトの規則性を乱すことなく、メモリの記憶データを固定する手法を提供する。
本発明によれば、ＥＳＤによるゲート破壊、面積増加がなく、かつレイアウトの規則性を乱すことなく、メモリアレイ上の任意の位置に記憶データを固定したメモリセルを配置することができる。また、トランジスタのゲートを直接電源に固定しないためリーク電流の増大を防止できる。更に、マスク修正の際に、最小限のマスクで固定の切り替えが可能となる。
従来の内部データを固定したメモリセルの回路図である。 本発明の実施の形態１の回路図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態１の別構成の回路図である。 従来のＳＲＡＭメモリセルの回路図である。 図８に対応するレイアウト図である。 図６の回路に対応するレイアウト図である。 図７の回路に対応するレイアウト図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態１の別構成の回路図である。 本発明の実施の形態２の回路図である。 本発明の実施の形態２の別構成の回路図である。 本発明の実施の形態２の別構成の回路図である。
以下、本発明を限定のためではなく、例示説明のための添付図面に示す実施形態に基づき詳細に説明する。
（実施の形態１）
図２に、本発明の実施の形態１であるメモリセルの回路図を示す。図２において、ラッチを構成する２つのインバータ２０１，２０２のうち、一方のインバータ２０１を構成するドライブトランジスタ（ＮＭＯＳ）ＮＤ０のソースが接地電圧ＶＳＳから切断され、かつ、もう一方のインバータ２０２を構成するロードトランジスタ（ＰＭＯＳ）ＰＬ１のソースが電源電圧ＶＤＤから切断されている。
この回路における内部データの固定の仕組みについて説明する。
一方の記憶ノード１０３にはロードトランジスタＰＬ０のドレインと、ロードトランジスタＰＬ１とドライブトランジスタＮＤ１とのゲートと、アクセストランジスタＮＡ０のドレインとが接続されている。もう一方の記憶ノード１０４にはドライブトランジスタＮＤ１のドレインと、ロードトランジスタＰＬ０とドライブトランジスタＮＤ０とのゲートと、アクセストランジスタＮＡ１のドレインとが接続されている。
電源投入時、両記憶ノード１０３，１０４は不定になっている。すなわち、ロードトランジスタＰＬ０とドライブトランジスタＮＤ１とのゲートは不定になっている。一方の記憶ノード１０３のリーク成分に注目してみると、ロードトランジスタＰＬ０により当該記憶ノード１０３にはＨＩＧＨレベルのサブスレッショルドリーク電流が流れ込む。ロードトランジスタＰＬ１とドライブトランジスタＮＤ１とのゲートを介して当該記憶ノード１０３に流れ込むゲートリーク電流は、ロードトランジスタＰＬ０を介して当該記憶ノード１０３に流れ込むリーク電流に比べて無視できるレベルであるので、当該記憶ノード１０３は一定時間後にＨＩＧＨになる。ＨＩＧＨレベルにプリチャージされるビット線１０６ａのサブスレッショルドリーク電流がアクセストランジスタＮＡ０を介して当該記憶ノード１０３にわずかに流れ込む可能性はあるが、当該記憶ノード１０３をＨＩＧＨに固定する方向に作用するので問題とならない。当該記憶ノード１０３がＨＩＧＨになると、ドライブトランジスタＮＤ１がオンしてもう一方の記憶ノード１０４をＬＯＷにドライブする。このようにして両記憶ノード１０３，１０４はそれぞれＨＩＧＨ、ＬＯＷに固定される。
図３に、図２と逆のデータに固定する場合の回路図を示す。図３において、ラッチを構成する２つのインバータ２０１，２０２のうち、一方のインバータ２０２を構成するドライブトランジスタＮＤ１のソースが接地電圧ＶＳＳから切断され、かつ、もう一方のインバータ２０１を構成するロードトランジスタＰＬ０のソースが電源電圧ＶＤＤから切断されている。この場合には、両記憶ノード１０３，１０４がそれぞれＬＯＷ、ＨＩＧＨに固定される。
図２及び図３の構成のメリットは、トランジスタのゲートを直接電源に固定しないためリーク電流の増大を防止できることにある。
更に、トランジスタのゲートを直接電源に固定しないためＥＳＤによるゲート絶縁膜破壊を防止できる。
更に、配線チャネルに余地が無い場合、固定専用回路からの出力信号を内部データ固定用のメモリセルに接続するために配線チャネルを確保する必要がないため、レイアウトのオーバーヘッドが発生しない。
更に、固定信号を引いたことによる局所的なレイアウトの規則性の乱れを防止できるため、メモリセルのばらつきを抑えて歩留まりの向上を図ることができる。
更に、マスク修正の際に、最小限の層で容易にマスク修正が可能なため、修正コスト、修正工数が低減できる。
更に、ＳＲＡＭメモリセルがアレイ状に配置され、固定信号を配線するための配線チャネルに余地が無いメモリマットにおいて、同じ列、あるいは同じ行に別々の値に固定した固定メモリセルを任意に配置することができる。
また、更に、周辺回路に固定専用回路を配置する余地が無い場合に、前記内部データ固定メモリセルの出力を利用することで、周辺回路のトランジスタのゲートを固定することが可能となる。
また、更に、内部データを固定した内部データ固定メモリセルを通過するビット線、ワード線、電源配線は、内部データの固定のために使用していないので、前記内部データ固定メモリセルに隣接するメモリセル、あるいは複数個のメモリセルを介して隣接しているメモリセルに入力するワード線、ビット線は通常のメモリセルへの書き込み、読み出しを行う場合と同様に利用することができる。
図４に、本発明の実施の形態１の別構成の回路図を示す。図４において、ラッチを構成する２つのインバータ３０１，３０２のうち、一方のインバータ３０１を構成するドライブトランジスタＮＤ０のドレインが一方の記憶ノード１０３から切断され、かつ、もう一方のインバータ３０２を構成するロードトランジスタＰＬ１のドレインがもう一方の記憶ノード１０４から切断されている。データ固定の仕組み、効果に関しては図２に示す実施形態と同様である。
図５に、図４と逆のデータに固定する場合の回路図を示す。図５において、ラッチを構成する２つのインバータ３０１，３０２のうち、一方のインバータ３０２を構成するドライブトランジスタＮＤ１のドレインが一方の記憶ノード１０４から切断され、かつ、もう一方のインバータ３０１を構成するロードトランジスタＰＬ０のドレインがもう一方の記憶ノード１０３から切断されている。
図６に、本発明の実施の形態１の別構成の回路図を示す。一般的なＳＲＡＭのメモリセルにおいては、一方のアクセストランジスタＮＡ０とドライブトランジスタＮＤ０とがドレインを共通化し、かつ、もう一方のアクセストランジスタＮＡ１とドライブトランジスタＮＤ１とがドレインを共通化している。そのため、ドライブトランジスタだけを記憶ノードから切断することができない。このような場合、図６の両インバータ４０１，４０２のうち、一方のインバータ４０１にてドライブトランジスタＮＤ０を記憶ノード１０３から切断するときは、アクセストランジスタＮＡ０も同時に当該記憶ノード１０３から切断される。図６の回路の内部データの固定の仕組みに関しては、図２の回路と同様である。
図７に、図６と逆のデータに固定する場合の回路図を示す。ここでも、両インバータ４０１，４０２のうち、一方のインバータ４０２にてドライブトランジスタＮＤ１を記憶ノード１０４から切断するときは、アクセストランジスタＮＡ１も同時に当該記憶ノード１０４から切断される。
図８に従来の一般的なＳＲＡＭメモリセルの回路図を、図９に図８に対応するレイアウトを、図１０に図６に対応するレイアウトを、図１１に図７に対応するレイアウトをそれぞれ示す。図１０に示すように図９中の２個のコンタクトＣＮＴ０，ＣＮＴ１を取り除くだけの変更で、図６のようにメモリセル１００のデータを固定することができる。また、図１１に示すように図９中の他の２個のコンタクトＣＮＴ２，ＣＮＴ３を取り除くだけの変更で、図７のように図６とは逆のパターンにメモリセル１００のデータを固定することができる。図６の構成から図７の構成へマスク修正をする必要が生じた場合でもコンタクト層の修正だけで修正が可能なため、マスク修正コストが低減できる。
その他、図６及び図７の構成は、隣接するメモリセル同士にてドライブトランジスタＮＤ０，ＮＤ１がソースを共有している場合や、ロードトランジスタＰＬ０，ＰＬ１がソースを共有している場合にも有効である。
図１２に、書き込みポートと読み出しポートとが別々に設けられているメモリセル１００の回路図を示す。書き込みを行うとき、書き込みワード線６０５がＬＯＷからＨＩＧＨレベルになる。それにより両アクセストランジスタＮＡ０，ＮＡ１がオンし、書き込みビット線６０６ａ，６０６ｂの状態に応じてメモリセル１００にデータが書き込まれる。読み出しのときは、読み出しワード線６０８がＬＯＷからＨＩＧＨに遷移し、それにより一方の読み出しトランジスタＮＡＲ０がオンする。もう一方の読み出しトランジスタＮＡＲ１は読み出しワード線６０８が起動するまでに、記憶ノード１０４の状態に応じてオン、オフが確定している。６０７は読み出しデータ線である。
図１２の回路では、内部データ固定セルであるので書き込みを行う必要がない。そのため、図１３のようにアクセストランジスタＮＡ０，ＮＡ１を切断できる。その方が、両記憶ノード１０３，１０４に流入する、予期していない余分なリーク電流成分を排除できるため好ましい。
図１４にＣＡＭ（Content Addressable Memory）セルの内部データを固定した例を示す。図１４のＣＡＭセル７００は、図６のメモリセル１００にＥＯＲ論理機能を付加した構成を持つ。読み出しや書き込みは、図６のメモリセル１００と同様に、両アクセストランジスタＮＡ０，ＮＡ１を介して行われる。比較動作をするときは、対をなす比較データビット線７０６，７０７のいずれか一方がＬＯＷからＨＩＧＨに変化する。そのとき、両記憶ノード１０３，１０４の状態に応じて出力トランジスタＮＯＵＴ０のオン、オフが決定し、予めＨＩＧＨプリチャージされていた比較結果出力線７０８がＨＩＧＨのままにとどまるか、出力トランジスタＮＯＵＴ０によってＬＯＷにディスチャージされるかにより、比較動作が行われる。図１４の回路で、ＣＡＭセル７００からの読み出しデータを利用しない場合、図１５のようにアクセストランジスタＮＡ０，ＮＡ１をビット線１０６ａ，１０６ｂから切断することが可能となる。切断した方が、両記憶ノード１０３，１０４に流入する、予期していない余分なリーク電流成分を排除できるため好ましい。
（実施の形態２）
図１６に、本発明の実施の形態２であるメモリセルの回路図を示す。図６の回路との違いは、図１６のインバータ５０１，５０２では、図６中のドライブトランジスタＮＤ０及びロードトランジスタＰＬ１が排除されている点である。図６に比べてレイアウトの規則性が損なわれるというデメリットがあるが、固定専用回路の出力をメモリセルに接続する必要がなくなるという点で従来方式に比べてメリットがある。
図１７に、本発明の実施の形態２の別構成の回路図を示す。図１７のインバータ５０１，５０２では、図６中のロードトランジスタＰＬ１のみが排除されている。図１７の構成でも、図１６の場合と同様のメリット及びデメリットがある。
図１８に、本発明の実施の形態２の別構成の回路図を示す。図１８のインバータ５０１，５０２では、図６中のドライブトランジスタＮＤ０のみが排除されている。図１８の構成でも、図１６の場合と同様のメリット及びデメリットがある。
以上説明してきたとおり、本発明に係る半導体記憶装置は、ＥＳＤによるゲート破壊、面積増加がなく、かつレイアウトの規則性を乱すことなく、メモリアレイ上の任意の位置に記憶データを固定したメモリセルを配置することができるので、ＳＲＡＭ等として有用である。
１００ メモリセル
１０１，１０２ インバータ
１０３，１０４ 記憶ノード
１０５ ワード線
１０６ａ，１０６ｂ ビット線
２０１，２０２ インバータ
３０１，３０２ インバータ
４０１，４０２ インバータ
５０１，５０２ インバータ
６０５ 書き込みワード線
６０６ａ，６０６ｂ 書き込みビット線
６０７ 読み出しデータ線
６０８ 読み出しワード線
７００ ＣＡＭセル
７０６，７０７ 比較データビット線
７０８ 比較結果出力線
ＮＡ０，ＮＡ１ アクセストランジスタ
ＮＤ０，ＮＤ１ ドライブトランジスタ
ＰＬ０，ＰＬ１ ロードトランジスタ

Claims (4)

  1. ソース端子に第１の電圧が供給されている第１のＰＭＯＳトランジスタと、
    ソース端子がフローティング状態である第２のＰＭＯＳトランジスタと、
    ソース端子がフローティング状態である第１のＮＭＯＳトランジスタと、
    ソース端子に前記第１の電圧より低い第２の電圧が供給されている第２のＮＭＯＳトランジスタとを備えたメモリセルを有する半導体記憶装置であって、
    前記第１のＰＭＯＳトランジスタのドレイン端子と、前記第１のＮＭＯＳトランジスタのドレイン端子と、前記第２のＰＭＯＳトランジスタのゲート端子と、前記第２のＮＭＯＳトランジスタのゲート端子とが接続され、
    前記第２のＰＭＯＳトランジスタのドレイン端子と、前記第２のＮＭＯＳトランジスタのドレイン端子と、前記第１のＰＭＯＳトランジスタのゲート端子と、前記第１のＮＭＯＳトランジスタのゲート端子とが接続されていることを特徴とする半導体記憶装置。
  2. ソース端子に第１の電圧が供給されている第１のＰＭＯＳトランジスタと、
    ドレイン端子がフローティング状態である第２のＰＭＯＳトランジスタと、
    ドレイン端子がフローティング状態である第１のＮＭＯＳトランジスタと、
    ソース端子に前記第１の電圧より低い第２の電圧が供給されている第２のＮＭＯＳトランジスタとを備えたメモリセルを有する半導体記憶装置であって、
    前記第１のＰＭＯＳトランジスタのドレイン端子と、前記第２のＰＭＯＳトランジスタのゲート端子と、前記第２のＮＭＯＳトランジスタのゲート端子とが接続され、
    前記第２のＮＭＯＳトランジスタのドレイン端子と、前記第１のＰＭＯＳトランジスタのゲート端子と、前記第１のＮＭＯＳトランジスタのゲート端子とが接続されていることを特徴とする半導体記憶装置。
  3. ソース端子に第１の電圧が供給されている第１のＰＭＯＳトランジスタと、
    ドレイン端子がフローティング状態である第２のＰＭＯＳトランジスタと、
    ソース端子に第１のビット線が接続され、ゲート端子にワード線が接続される第１のＮＭＯＳトランジスタと、
    ソース端子に前記第１のビット線と相補的な第２のビット線が接続され、ゲート端子に前記ワード線が接続される第２のＮＭＯＳトランジスタと、
    ドレイン端子に、前記第１のＮＭＯＳトランジスタのドレイン端子が接続する第３のＮＭＯＳトランジスタと、
    ソース端子に前記第１の電圧より低い第２の電圧が供給されている第４のＮＭＯＳトランジスタとを備えたメモリセルを有する半導体記憶装置であって、
    前記第１のＰＭＯＳトランジスタのドレイン端子と、前記第２のＰＭＯＳトランジスタのゲート端子と、前記第４のＮＭＯＳトランジスタのゲート端子とが接続され、
    前記第４のＮＭＯＳトランジスタのドレイン端子と、前記第２のＮＭＯＳトランジスタのドレイン端子と、前記第１のＰＭＯＳトランジスタのゲート端子と、前記第３のＮＭＯＳトランジスタのゲート端子とが接続されていることを特徴とする半導体記憶装置。
  4. ソース端子に第１の電圧が供給されているＰＭＯＳトランジスタと、
    ソース端子に第１のビット線が接続され、ゲート端子にワード線が接続される第１のＮＭＯＳトランジスタと、
    ソース端子に前記第１のビット線と相補的な第２のビット線が接続され、ゲート端子に前記ワード線が接続される第２のＮＭＯＳトランジスタと、
    ソース端子に前記第１の電圧より低い第２の電圧が供給されている第３のＮＭＯＳトランジスタとの４つのトランジスタのみからなるメモリセルを有する半導体記憶装置であって、
    前記ＰＭＯＳトランジスタのドレイン端子と、前記第１のＮＭＯＳトランジスタのドレイン端子と、前記第３のＮＭＯＳトランジスタのゲート端子とが接続され、
    前記第３のＮＭＯＳトランジスタのドレイン端子と、前記第２のＮＭＯＳトランジスタのドレイン端子と、前記ＰＭＯＳトランジスタのゲート端子とが接続されていることを特徴とする半導体記憶装置。
JP2011520731A 2009-07-02 2010-02-26 半導体記憶装置 Active JP5185441B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011520731A JP5185441B2 (ja) 2009-07-02 2010-02-26 半導体記憶装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009157863 2009-07-02
JP2009157863 2009-07-02
PCT/JP2010/001340 WO2011001560A1 (ja) 2009-07-02 2010-02-26 半導体記憶装置
JP2011520731A JP5185441B2 (ja) 2009-07-02 2010-02-26 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPWO2011001560A1 JPWO2011001560A1 (ja) 2012-12-10
JP5185441B2 true JP5185441B2 (ja) 2013-04-17

Family

ID=43410654

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011520731A Active JP5185441B2 (ja) 2009-07-02 2010-02-26 半導体記憶装置

Country Status (4)

Country Link
US (1) US8451654B2 (ja)
JP (1) JP5185441B2 (ja)
CN (1) CN102473452B (ja)
WO (1) WO2011001560A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8964456B2 (en) 2012-04-26 2015-02-24 Gn Resound A/S Semiconductor memory with similar RAM and ROM cells
WO2014112396A1 (ja) * 2013-01-21 2014-07-24 パナソニック株式会社 マスク動作時に比較データを上書きするｃａｍセル

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60214560A (ja) * 1984-04-10 1985-10-26 Mitsubishi Electric Corp 半導体集積回路装置
JP2001266576A (ja) * 2000-03-21 2001-09-28 Texas Instr Japan Ltd 半導体メモリセル及び半導体メモリ装置
JP2004071118A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp スタティック型半導体記憶装置
JP2004220721A (ja) * 2003-01-16 2004-08-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2006012240A (ja) * 2004-06-23 2006-01-12 Matsushita Electric Ind Co Ltd 半導体記憶装置およびダミーセルの回路のレイアウト

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2667946B2 (ja) * 1992-09-21 1997-10-27 三菱電機株式会社 半導体記憶装置
JP2001266574A (ja) * 2000-03-24 2001-09-28 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP4837841B2 (ja) 2001-06-12 2011-12-14 富士通セミコンダクター株式会社 スタティックｒａｍ
TWI266338B (en) * 2005-12-01 2006-11-11 Via Tech Inc Output circuit of SRAM
JP2008010082A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp 不揮発性半導体記憶装置及びワード線駆動方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60214560A (ja) * 1984-04-10 1985-10-26 Mitsubishi Electric Corp 半導体集積回路装置
JP2001266576A (ja) * 2000-03-21 2001-09-28 Texas Instr Japan Ltd 半導体メモリセル及び半導体メモリ装置
JP2004071118A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp スタティック型半導体記憶装置
JP2004220721A (ja) * 2003-01-16 2004-08-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2006012240A (ja) * 2004-06-23 2006-01-12 Matsushita Electric Ind Co Ltd 半導体記憶装置およびダミーセルの回路のレイアウト

Also Published As

Publication number Publication date
CN102473452A (zh) 2012-05-23
US20120026782A1 (en) 2012-02-02
CN102473452B (zh) 2014-07-09
WO2011001560A1 (ja) 2011-01-06
JPWO2011001560A1 (ja) 2012-12-10
US8451654B2 (en) 2013-05-28

Similar Documents

Publication Publication Date Title
US7362646B2 (en) Semiconductor memory device
US7957176B2 (en) Semiconductor memory device with improved resistance to disturbance and improved writing characteristic
TWI485705B (zh) 具備列式讀取及／或寫入輔助電路之記憶體電路
JP6238431B2 (ja) ビット線プリチャージ電圧が低減されたｓｒａｍビットセル
US8872275B2 (en) SRAM device having four tunneling transistors connected to a flip-flop
JP2010016100A (ja) 半導体記憶装置
JP2006093696A (ja) 集積回路メモリ装置
US7002865B2 (en) Nonvolatile semiconductor memory device
JP2014135398A (ja) 半導体記憶装置
US8107278B2 (en) Semiconductor storage device
JP2006209877A (ja) 半導体記憶装置
JP5185441B2 (ja) 半導体記憶装置
JP2011103158A (ja) 半導体不揮発記憶回路
US20060092719A1 (en) Semiconductor memory device
JP2006210736A (ja) 半導体記憶装置
JP5306125B2 (ja) 半導体記憶装置
US7423899B2 (en) SRAM device having forward body bias control
US9449679B2 (en) Memory devices and control methods thereof
JP2006073055A (ja) 半導体記憶装置
US9196322B2 (en) Semiconductor memory device that does not require a sense amplifier
JP2009272587A (ja) 半導体記憶装置
JP4811086B2 (ja) 半導体記憶装置
JP4075090B2 (ja) 半導体装置
JP6779960B2 (ja) 半導体装置
JP2008135169A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130117

R150 Certificate of patent or registration of utility model

Ref document number: 5185441

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160125

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250