CN112349311A - 存储器与其读写方法 - Google Patents

Abstract

本申请提供了一种存储器与其读写方法。该存储器包括多个沿着第一方向排列的存储层，各存储层包括：存储阵列，包括多个阵列方式排列的存储单元和多个间隔设置的位线；开关单元，包括多个开关、多个间隔的字线以及至少一个源极线。这种排列方式使得相邻的存储层的位线和源极线相互之间独立，可以单独加电压，当其中的一层被选中时，其相邻的存储层的位线和源极线之间没有压差，所以不存在漏电现象，使得该存储器的漏电较小。该存储器由于不同的存储层不共用位线和源极线，因此，可以实现随机读写操作，提高存储器的性能。

Description

存储器与其读写方法

技术领域

本申请涉及存储器领域，具体而言，涉及一种存储器与其读写方法。

背景技术

现有技术中，为了提升存储器的存储容量，需要提供存储器的存储密度。

现有技术中，通常有三种方式来提升存储密度，一种为减小存储单元的尺寸，但是，这种方式受到制作仪器、工艺水平以及存储单元的特性的限制，已经基本达到了极限；另一种为增加存储单元的存储状态，这种方案中虽然在实验室中有各种报导，但在大量晶圆中让每个die都具备一致的多态特性参数，实现多态的写入和读取非常困难；第三种为3D堆叠技术，例如NAND flash以及X-point技术，其中，NAND flash型堆叠技术写入速度慢，不适合用作MRAM的3D堆叠，X-point类似技术为在垂直方向上堆叠多个结构层，该技术现在并未商业化，存在的问题如漏电流大和不能随机读写等。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种存储器与其读写方法，以解决现有技术中的3D堆叠技术导致的存储器漏电流较大的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种存储器，所述存储器包括多个沿着第一方向排列的存储层，各所述存储层包括：存储阵列，包括多个阵列方式排列的存储单元和多个间隔设置的位线，所述存储单元排列的行方向和列方向分别与所述第一方向垂直，所述第一方向与各所述存储单元的厚度方向垂直，各所述存储单元包括第一端和第二端，同一行的各所述存储单元的第一端分别与同一个所述位线电连接，且任意两行的所述存储单元对应连接的所述位线不同；开关单元，包括多个开关、多个间隔的字线以及至少一个源极线，其中，各所述开关包括第一端、第二端和控制端，所述开关的控制端与所述字线电连接，所述开关的第二端与所述源极线电连接，所述开关的第一端与所述存储单元的第二端电连接。

进一步地，在各所述存储层中，同一列的所述存储单元的第二端与同一个所述开关的第一端电连接，且任意两列的所述存储单元对应连接的所述开关不同，所述开关的控制端与所述字线一一对应连接。

进一步地，每个所述存储层的所述开关单元中，所述源极线有一个。

进一步地，各所述存储层相同，且各所述存储层的中心点的连线平行于所述第一方向。

进一步地，多个所述存储层中位置对应的所述字线电连接形成一个字线总线，所述存储器中的所述字线总线的个数与各所述存储层中的存储单元的列数相同。

进一步地，所述开关为晶体管，所述开关的第一端为所述晶体管的源极，所述开关的第二端与所述晶体管的漏极，所述开关的控制端为所述晶体管的栅极。

进一步地，所述存储单元包括存储位元和与所述存储位元串联的选择器，所述存储位元远离所述选择器的一端为所述存储单元的第一端，所述选择器的远离所述存储位元的一端为所述存储单元的第二端。

进一步地，所述存储位元为MTJ，所述选择器为双向导通开关。

为了实现上述目的，根据本申请的另一个方面，提供了一种存储器的读写方法，所述读写方法包括写过程，所述写过程包括第一写入过程，所述第一写入过程包括：对选中的字线施加第一电压，使得与选中的所述字线电连接的开关导通；对选中的位线施加第二电压，所述第二电压用于将存储单元写为第一状态；对未选中的所述位线不施加任何电压。

进一步地，所述存储器的一个存储层中包括一个源极线，且一个所述存储层中的所述源极线与各所述开关的第二端电连接，所述存储层的存储单元包括存储位元和与所述存储位元串联的选择器，所述写过程还包括第二写入过程，所述第二写入过程包括：对选中的所述字线施加第一电压，使得与选中的所述字线电连接的所述开关导通；对所述源极线施加第三电压，所述第三电压大于所述选择器的开启电压；对选中的所述位线施加0V，将所述存储位元写为第二状态，所述存储位元在所述第一状态对应的电阻大于在所述第二状态对应的电阻；对未选中的所述位线不施加任何电压。

进一步地，所述存储层的存储单元包括存储位元和与所述存储位元串联的选择器，所述读写方法还包括读出过程，所述读出过程包括：对选中的所述字线施加所述第一电压，使得与选中的所述字线电连接的所述开关导通；对选中的位线施加第四电压，所述第四电压大于所述选择器的开启电压且小于所述第二电压；对未选中的所述位线不施加任何电压。

应用本申请的技术方案，上述的存储器中包括多个沿着第一方向排列的存储层，且第一方向与存储单元的厚度方向垂直，也就是说，该存储器中的存储层是按照水平方向排列的，这与现有技术中的X-Piont技术中的存储层的排列方向不同，并且，本申请的这种排列方式使得相邻的存储层的位线和源极线相互之间独立，可以单独加电压，当其中的一层被选中时，其相邻的存储层的位线和源极线之间没有压差，所以不存在漏电现象，使得该存储器的漏电较小。避免了现有技术中的X-Piont技术形成的多个存储层共用字线或者位线，当其中的一层被选中时，相邻的存储层会有漏电的问题。并且，该存储器由于不同的存储层不共用位线和源极线，因此，可以实现随机读写操作，提高存储器的性能，避免现有技术中的X-Piont技术形成的多个存储层公用字线或者位线，导致不同存储层不能随机操作，只能同时编程或擦除的问题。

并且，与现有技术中的X-Piont技术形成的存储器依靠增加每个存储层的密度来提升存储容量的方式不同(该X-Piont技术中如果依赖增加存储层的个数来提高存储容量的话，漏电流会非常大，难以实现，所以只能依靠增加每个存储层的密度来提升存储容量)，本申请的存储器可以主要靠增加存储层的个数来增加存储容量，这样每个存储层的容量可以较小，从而使得每个存储层的漏电较小。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的存储器的实施例的结构示意图；

图2示出了图1中的局部结构示意图；

图3示出了本申请的实施例的存储层的结构示意图；

图4示出了存储器的等效结构示意图；

图5示出了实施例的存储器的局部结构示意图；以及

图6示出了对比例的结构示意图。

其中，上述附图包括以下附图标记：

10、存储层；11、存储单元；12、开关；13、字线；14、位线；15、源极线；16、字线总线；111、存储位元；112、选择器；113、金属隔离层；121、开关的第一端；122、开关的第二端；123、开关的第三端。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术所介绍的，现有技术中的3D堆叠技术形成的存储器的漏电流较大，为了解决如上的技术问题，本申请提出了一种存储器与其读写方法。

本申请的一种典型的实施方式中，提供了一种存储器，如图1所示，该存储器包括多个沿着第一方向排列的存储层10，如图1和图2所示，各上述存储层10包括：

存储阵列，包括多个阵列方式排列的存储单元11和多个间隔设置的位线14，上述存储单元11排列的行方向和列方向分别与上述第一方向垂直，上述第一方向与各上述存储单元11的厚度方向垂直，各上述存储单元11包括第一端和第二端，同一行的各上述存储单元11的第一端分别与同一个上述位线14电连接，且任意两行的上述存储单元11对应连接的上述位线14不同；

开关12单元，包括多个开关12、多个间隔的字线13以及至少一个源极线15，其中，各上述开关12包括第一端、第二端和控制端，上述开关12的控制端与上述字线13电连接，上述开关12的第二端与上述源极线15电连接，上述开关12的第一端与上述存储单元11的第二端电连接。

上述的存储器中包括多个沿着第一方向排列的存储层10，且第一方向与存储单元11的厚度方向垂直，也就是说，该存储器中的存储层10是按照水平方向排列的，这与现有技术中的X-Piont技术中的存储层10的排列方向不同，并且，本申请的这种排列方式使得相邻的存储层10的位线14和源极线15相互之间独立，可以单独加电压，当其中的一层被选中时，其相邻的存储层10的位线14和源极线15之间没有压差，所以不存在漏电现象，使得该存储器的漏电较小。避免了现有技术中的X-Piont技术形成的多个存储层10共用字线13或者位线14，当其中的一层被选中时，相邻的存储层10会有漏电的问题。并且，该存储器由于不同的存储层10不共用位线14和源极线15，因此，可以实现随机读写操作，提高存储器的性能，避免现有技术中的X-Piont技术形成的多个存储层10公用字线13或者位线14，导致不同存储层10不能随机操作，只能同时编程或擦除的问题。

并且，与现有技术中的X-Piont技术形成的存储器依靠增加每个存储层的密度来提升存储容量的方式不同，本申请的存储器可以主要靠增加存储层的个数来增加存储容量，这样每个存储层的容量可以较小，从而使得每个存储层的漏电较小。

为了简化存储器的结构，同时减小存储器的漏电，本申请的一种实施例中，如图1和图2所示，在各上述存储层10中，同一列的上述存储单元11的第二端与同一个上述开关12的第一端电连接，且任意两列的上述存储单元11对应连接的上述开关12不同，上述开关12的控制端与上述字线13一一对应连接。也就是说，存储层10中的存储单元11的列数和开关12的数量相同，且二者一一对应地连接，开关12的数量和字线13的数量也相同，二者也是一一对应连接。这样可以减少开关12和字线13的数量，简化存储器的结构和制作工艺难度，且由于字线13的数量和存储器漏电流的大小成正相关，所以字线13的数量越少，存储器的漏电流越小。

当然，本申请的存储器并限于上述情况，还可以为每个存储单元对应连接一个开关，每一个开关与一个字线对应连接，即开关的数量、字线的数量均和存储单元的数量相同。本领域技术人员可以根据实际情况选择合适的结构形成本申请对应的存储器。

本申请的每个存储层的开关单元中，源极线的个数可以根据实际情况来设置，比如可以根据开关的情况来设置，本领域技术人员可以根据实际情况设置合适数量的源极线与对应的开关连接。

在每个存储层中的存储单元的列数与开关的数量相同，且一列对应一个开关的情况下，即图1和图2的情况中，为了简化存储器的结构，降低其制作工艺的难度，本申请的一种实施例中，如图1和图2所示，每个上述存储层10中，上述源极线15有一个。

需要说明的是，本申请中的存储器的多个存储层的排列方向只表征相邻层的位置关系，例如图1所示的存储器中包括四个存储层10，且四个存储层10按照从左向右或者从右向左(人面对电脑屏幕或者纸的情况下判断得出)的方向排列。

为了进一步提高存储密度，本申请的一种实施例中，各上述存储层10相同，且各上述存储层10的中心点的连线平行于上述第一方向，如图1和图2所示。

为了进一步简化存储器的结构，减小存储器的漏电流，且方便存储器的读写操作，本申请的一种实施例中，多个上述存储层10中位置对应的上述字线13电连接形成一个字线13总线，即可以说多个存储层10共用一个字线13总线，如图1所示，上述存储器中的上述字线13总线的个数与各上述存储层10中的存储单元11的列数相同。

本申请的开关可以为现有技术中的任何可应用的开关，例如三极管或者二极管等，本申请的一种具体的实施例中，上述开关为晶体管，上述开关的第一端121为上述晶体管的源极，上述开关的第二端122与上述晶体管的漏极，上述开关的控制端(开关的第三端123)为上述晶体管的栅极。

需要说明的是，本申请的存储单元可以为现有技术中的任何存储单元，本领域技术人员可以根据实际情况选择合适的存储单元形成本申请的存储阵列。

本申请的一种具体的实施例中，如图2所示，上述存储单元包括存储位元和与上述存储位元串联的选择器，上述存储位元远离上述选择器的一端为上述存储单元的第一端，上述选择器的远离上述存储位元的一端为上述存储单元的第二端。

上述存储位元可以为现有技术中的任何具有存储功能的位元，选择器也可以为现有技术中的任何可以实现双向导通功能的器件，本申请的一种具体的实施例中，上述存储位元为MTJ，且选择器为双向导通开关。

本申请的另一种典型的实施方式中，提供了一种上述的存储器的读写方法，该读写方法包括写过程，上述写过程包括第一写入过程，上述第一写入过程包括：对选中的字线施加第一电压，使得与选中的上述字线电连接的开关导通；对选中的位线施加第二电压，上述第二电压用于将存储单元写为第一状态，对于包括选择器和存储位元的存储单元来说，该第二电压应该大于选择器的开启电压和存储位元的写入电压；对未选中的上述位线不施加任何电压，即未选中的位线浮空。

该读写方法中，通过对字线和位线施加电压，就能够实现对选中的存储单元进行第一写入过程，并且，该存储单元的写入过程并不会影响其他存储层的存储单元的状态，即其他的存储层不会产生漏电，并且该读写方法可以进行随机的写入操作。

本申请的另一种实施例中，上述存储器的一个存储层中包括一个源极线，且一个上述存储层中的上述源极线与各上述开关的第二端122电连接，上述存储层的存储单元包括存储位元和与上述存储位元串联的选择器，上述写过程还包括第二写入过程，上述第二写入过程包括：对选中的上述字线施加第一电压，使得与选中的上述字线电连接的上述开关导通；对上述源极线施加第三电压，上述第三电压大于上述选择器的开启电压；对选中的上述位线施加0V，将上述存储位元写为第二状态，上述存储位元在上述第一状态对应的电阻大于在上述第二状态对应的电阻，即第一状态为高阻态，第二状态为低阻态；对未选中的上述位线不施加任何电压，即浮空。该写入过程中只写入选中的存储单元，对于未选中的存储层的存储单元没有任何的影响，也不会产生漏电问题。

本申请的再一种实施例中，上述存储层的存储单元包括存储位元和与上述存储位元串联的选择器，上述读写方法还包括读出过程，上述读出过程包括：对选中的上述字线施加上述第一电压，使得与选中的上述字线电连接的上述开关导通；对选中的位线施加第四电压，上述第四电压大于上述选择器的开启电压且小于上述第二电压，从而使得可以读取但不改变存储单元的存储状态；对未选中的上述位线不施加任何电压。

为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案和技术效果。

实施例

该存储器的结构如图1所示。该存储器由512个按照第一方向排列的存储层10构成，图中只示出了四个存储层10，且每个存储层10由存储阵列、多个开关12、多个字线13、多个位线14和一个源极线15构成。存储层10中，开关12的数量和存储单元11的列数相同，位线14的数量和存储单元11的行数相同，字线13的数量和开关12的数量相同，其中，开关12为晶体管，存储单元11包括一个选择器和一个MTJ。具体的连接关系如图1所示。具体地，如图3所示，存储位元111为MTJ的CoFeB/MgO体系，具体包括自由层、势垒绝缘层和固定层，选择器112为掺杂的HfOx体系，MTJ和选择器间用金属隔离层113隔开，每一存储单元11通过WL和一条BL选定。

如图4所示，该实施例的存储器存在通过选中BL上任一单元→该单元对应Z连接线→该列任一单元→选中列中对应单元的漏电通道。

对比例

该存储器的结构如图5所示，该存储器由512个按照第二方向排列的存储层构成，第二方向与存储单元的厚度方向平行，且与第一方向垂直，图中只示出了三个存储层，且每个存储层由存储阵列、开关、字线、位线和源极线构成。开关为晶体管，存储单元包括一个选择器和一个MTJ。具体的连接关系如图3所示。

这两个存储器中的非严格等效模型如图6所示，对应地，存储器的漏电流的计算公式为

其中，具体地，漏电流的技术公式为：I_leakage＝L*(B-1)*(W-1)*IO*I_sneak

B表示BL的数量，

W表示WL的数量，

IO表示IO的宽度，

L表示漏电层数，且实施例中，L＝1(未选中的相邻层无漏电，选中的存储层有漏电，所以L＝1)，对比例中，L＝Min(LP，5)，其中，LP表示对比例存储层的个数，LV表示实施例中的存储层的个数。

I_sneak表示单个漏电路径最大漏电。

实施例中，B＝2，W＝1k，IO＝16，L＝1，LV＝512；

I_{leakage_V}＝L*(B-1)*(W-1)*IO*I_sneak

＝1*(2-1)*(1000-1)*16*I_sneak

＝(1000-1)*16*I_sneak

对比例中，B＝32，W＝1k，IO＝16，L＝2，LV＝512

I_{leakage_P}＝L*(W-1)*(B-1)*IO*I_sneak

＝2*(1000-1)*(32-1)*16*I_sneak

＝62*(1000-1)*16*I_sneak

因此，I_{leakage_V}/I_{leakage_P}＝1/62，实施例的漏电流为对比例的漏电的1/62。

另外，由于实施例不同存储层的BL和SL独立，因而可以实现随机写，提高存储器的性能；而对比例中，由于不同存储层共用BL，不同层不能随机操作，只能同时编程或擦除。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请的存储器中包括多个沿着第一方向排列的存储层，且第一方向与存储单元的厚度方向垂直，也就是说，该存储器中的存储层是按照水平方向排列的，这与现有技术中的X-Piont技术中的存储层的排列方向不同，并且，本申请的这种排列方式使得相邻的存储层的位线和源极线相互之间独立，可以单独加电压，当其中的一层被选中时，其相邻的存储层的位线和源极线之间没有压差，所以不存在漏电现象，使得该存储器的漏电较小。避免了现有技术中的X-Piont技术形成的多个存储层共用字线或者位线，当其中的一层被选中时，相邻的存储层会有漏电的问题。并且，该存储器由于不同的存储层不共用位线和源极线，因此，可以实现随机读写操作，提高存储器的性能，避免现有技术中的X-Piont技术形成的多个存储层公用字线或者位线，导致不同存储层不能随机操作，只能同时编程或擦除的问题。

并且，与现有技术中的X-Piont技术形成的存储器依靠增加每个存储层的密度来提升存储容量的方式不同，本申请的存储器可以主要靠增加存储层的个数来增加存储容量，这样每个存储层的容量可以较小，从而使得每个存储层的漏电较小。

2)、本申请的读写方法中，通过对字线和位线施加电压，就能够实现对选中的存储单元进行第一写入过程，并且，该存储单元的写入过程并不会影响其他存储层的存储单元的状态，即其他的存储层不会产生漏电。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种存储器，其特征在于，所述存储器包括多个沿着第一方向排列的存储层，各所述存储层包括：

存储阵列，包括多个阵列方式排列的存储单元和多个间隔设置的位线，所述存储单元排列的行方向和列方向分别与所述第一方向垂直，所述第一方向与各所述存储单元的厚度方向垂直，各所述存储单元包括第一端和第二端，同一行的各所述存储单元的第一端分别与同一个所述位线电连接，且任意两行的所述存储单元对应连接的所述位线不同；

开关单元，包括多个开关、多个间隔的字线以及至少一个源极线，其中，各所述开关包括第一端、第二端和控制端，所述开关的控制端与所述字线电连接，所述开关的第二端与所述源极线电连接，所述开关的第一端与所述存储单元的第二端电连接。

2.根据权利要求1所述的存储器，其特征在于，在各所述存储层中，同一列的所述存储单元的第二端与同一个所述开关的第一端电连接，且任意两列的所述存储单元对应连接的所述开关不同，所述开关的控制端与所述字线一一对应连接。

3.根据权利要求2所述的存储器，其特征在于，每个所述存储层的所述开关单元中，所述源极线有一个。

4.根据权利要求2所述的存储器，其特征在于，各所述存储层相同，且各所述存储层的中心点的连线平行于所述第一方向。

5.根据权利要求4所述的存储器，其特征在于，多个所述存储层中位置对应的所述字线电连接形成一个字线总线，所述存储器中的所述字线总线的个数与各所述存储层中的存储单元的列数相同。

6.根据权利要求1至5中任一项所述的存储器，其特征在于，所述开关为晶体管，所述开关的第一端为所述晶体管的源极，所述开关的第二端与所述晶体管的漏极，所述开关的控制端为所述晶体管的栅极。

7.根据权利要求1至5中任一项所述的存储器，其特征在于，所述存储单元包括存储位元和与所述存储位元串联的选择器，所述存储位元远离所述选择器的一端为所述存储单元的第一端，所述选择器的远离所述存储位元的一端为所述存储单元的第二端。

8.根据权利要求7所述的存储器，其特征在于，所述存储位元为MTJ，所述选择器为双向导通开关。

9.一种权利要求1至8中任一项所述的存储器的读写方法，其特征在于，所述读写方法包括写过程，所述写过程包括第一写入过程，所述第一写入过程包括：

对选中的字线施加第一电压，使得与选中的所述字线电连接的开关导通；

对选中的位线施加第二电压，所述第二电压用于将存储单元写为第一状态；

对未选中的所述位线不施加任何电压。

10.根据权利要求9所述的读写方法，其特征在于，所述存储器的一个存储层中包括一个源极线，且一个所述存储层中的所述源极线与各所述开关的第二端电连接，所述存储层的存储单元包括存储位元和与所述存储位元串联的选择器，所述写过程还包括第二写入过程，所述第二写入过程包括：

对选中的所述字线施加第一电压，使得与选中的所述字线电连接的所述开关导通；

对所述源极线施加第三电压，所述第三电压大于所述选择器的开启电压；

对选中的所述位线施加0V，将所述存储位元写为第二状态，所述存储位元在所述第一状态对应的电阻大于在所述第二状态对应的电阻；

对未选中的所述位线不施加任何电压。

11.根据权利要求9或10所述的读写方法，其特征在于，所述存储层的存储单元包括存储位元和与所述存储位元串联的选择器，所述读写方法还包括读出过程，所述读出过程包括：

对选中的所述字线施加所述第一电压，使得与选中的所述字线电连接的所述开关导通；

对选中的位线施加第四电压，所述第四电压大于所述选择器的开启电压且小于所述第二电压；

对未选中的所述位线不施加任何电压。

Images