CN106710623A - 具有非易失性存储器压力抑制的集成电路系统及制造方法 - Google Patents

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Abstract

本公开内容涉及具有非易失性存储器压力抑制的集成电路系统及制造方法。一种集成电路系统及其制造方法，包括：集成电路管芯；集成电路管芯中的非易失性存储器单元，所述非易失性存储器单元具有用于读取该非易失性存储器单元的数据条件状态的位线；以及集成电路管芯中的电压箝，所述电压箝具有连接到所述位线的、用于减小所述位线上的电压偏移的半导体开关。

Description

具有非易失性存储器压力抑制的集成电路系统及制造方法
本申请是申请日为2014年3月11日、名称为“具有非易失性存储器压力抑制的集成电路系统及制造方法”、申请号为201410086816.0的发明专利申请的分案申请。
技术领域
本发明大体上涉及一种集成电路系统，更具体地，涉及集成电路应用中的一种用于集成高密度非易失性存储器阵列的系统。
背景技术
将不断增多的存储器包括在具有更快速存取和性能的这些装置中的趋势对于集成电路行业提出了对集成电路施加冲突要求的挑战。为了容纳增多的逻辑和存储器，要求越来越小的几何结构包含这些功能。
诸如非易失性闪存或动态随机存取存储器(DRAM)的存储器通过将电荷储存在存储器单元中的物理结构内来保持数据内容。然而，对于更快速执行具有与较小几何结构技术相关联的较薄晶体结构的非易失性存储器的追求通常导致该较薄晶体结构的损伤或物理结构的存储器泄漏。
鉴于可靠性较低的晶体结构，已经尝试了许多方法来在改进存储器性能和可靠性的同时保持数据完整性。诸如损耗均衡、可变纠错代码和扩展奇偶校验方案的方法已经被用于掩盖较小几何晶体结构的可靠性问题。
不依赖于将电荷储存在物理结构内的其他存储器技术正在成为主流集成电路行业。这些技术包括当被写入或擦除时可以改变电阻值的电阻型(Resistive)随机存取存储器(RRAM或ReRAM)和导电桥接随机存取存储器(CBRAM)。
尽管这些技术表现出很有前途并且这些机制可以用在任何一种小型几何结构技术上，但是就可靠性和鲁棒性而言，它们具有类似的问题，导致阻止这些技术达到商品状态的有限生产。对于流行商品物品(比如智能电话、数字照相机、全球定位系统、个人音频播放器、便携式游戏装置)提供一致的产率、可靠性和性能的方式的挑战持续。
因此，对于具有非易失性存储器的集成电路系统的需要仍然持续存在。鉴于日益增长的对于交付更多功能、降低成本和提高性能的公共需求，找到这些问题的答案越来越关键。鉴于日益增长的商业竞争压力，连同增长的消费者期待和市场上减少的有意义的产品差异的机会，找到这些问题的答案是关键的。另外，对于降低成本、改进效率和性能以及满足竞争压力的需要给找到这些问题的答案的关键必要性增添了更大的紧迫性。
长久以来一直在寻求这些问题的解决方案，但是现有的发展尚未教导或建议任何解决方案，因此，这些问题的解决方案长久以来一直困扰本领域的技术人员。
发明内容
本发明提供一种集成电路系统的制造方法，该制造方法包括：提供集成电路管芯(die)；在集成电路管芯中形成非易失性存储器单元，所述非易失性存储器单元具有用于读取该非易失性存储器单元的数据条件状态的位线；以及在集成电路管芯中形成电压箝，所述电压箝具有连接到所述位线的、用于减小所述位线上的电压偏移的半导体开关。
本发明提供一种集成电路系统，该集成电路系统包括：集成电路管芯；集成电路管芯中的非易失性存储器单元，所述非易失性存储器单元具有用于读取该非易失性存储器单元的数据条件状态的位线；以及集成电路管芯中的电压箝，所述电压箝具有连接到所述位线的、用于减小所述位线上的电压偏移的半导体开关。
本发明的某些实施例具有除了以上提及的那些步骤或元件之外或者代替以上提及的那些步骤或元件的其他步骤或元件。当参照附图进行以下详细描述时，通过阅读以下详细描述，这些步骤或元件对于本领域的技术人员将变得清楚。
附图说明
图1是本发明的第一个例子中的具有非易失性存储器阵列的集成电路系统的框图。
图2是图1的非易失性存储器内核内的功能的框图。
图3是图2的部分的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝(voltage clamp)的第一个例子。
图4是举例说明图3的电压箝用于存储器读取操作的电流对电压的线图。
图5是图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第二个例子。
图6是举例说明图5的电压箝用于存储器读取操作的电流对电压的线图。
图7是图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第三个例子。
图8是举例说明图7的电压箝用于存储器读取操作的电流对电压的线图。
图9是图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第四个例子。
图10是举例说明图9的电压箝用于存储器读取操作的电流对电压的线图。
图11是举例说明图1的集成电路系统的图3的非易失性存储器单元的读取操作序列的存储器单元读取时序图。
图12示出举例说明图1的集成电路系统的图3的非易失性存储器单元的写入复位操作序列的存储器单元复位时序图。
图13是举例说明图1的集成电路系统的图3的非易失性存储器单元的写入置位操作序列的存储器单元置位时序图。
图14是本发明的另一实施例中的集成电路系统的制造方法的流程图。
具体实施方式
充分详细地描述以下实施例以使得本领域的技术人员能够做出并使用本发明。要理解，其他实施例基于本公开将是显而易见的，并且可以在不脱离本发明的范围的情况下进行系统、处理或机械改变。
在以下描述中，给出了许多特定细节来提供对本发明的透彻理解。然而，将显而易见的是，可以在没有这些特定细节的情况下实施本发明。为了避免模糊本发明，没有详细公开一些公知的电路、系统构造和处理步骤。
示意图是基于电子流的当前惯例进行描绘的。示出所述系统的实施例的附图是半图解式的，没有按比例绘制，具体地讲，一些尺寸是为了清晰地呈现，在附图中被放大示出。
类似地，尽管附图中的视图为了易于描述通常示出类似的方位，但是图中的这个描绘多半是任意的。一般来讲，可以在任何方位操作本发明。
在公开和描述共同具有一些特征的多个实施例的情况下，为了使其例示说明、描述和理解清晰和容易，彼此类似和同样的特征通常将用类似的标号进行描述。为了方便描述，将实施例编号为第一实施例、第二实施例等，这些实施例并非意图具有任何其他重要性或者对本发明提供限制。
为了说明的目的，本文中所使用的术语“水平”被定义为平行于集成电路管芯的作用表面的平面，而不管其方位如何。术语“垂直”是指垂直于刚才定义的水平的方向。本文中所使用的术语“被形成”或“形成”被定义为涉及半导体、导体、绝缘体或它们的材料组合的半导体制造工艺，包括形成所描述的装置和所描述的装置的关联结构所需的光刻胶的使用、材料或光刻胶的构图、曝光、显影、沉积、蚀刻、清洁、焊接和/或移除。
本文中所使用的术语“被连接”或“连接”被定义为涉及半导体、导体或材料组合的、在半导体制造工艺中用于建立并保持所描述的元件、装置或它们的组合之间的永久电接触的制造工艺。如图所示，诸如“上方”、“下方”、“底部”、“顶部”、“侧面”(如“侧壁”中)、“较高”、“较低”、“较上”、“上面”和“下面”的术语是相对于水平面定义的。术语“在…上”意指在所标识的元件之间存在直接接触而在这些标识的元件之间不存在其他的介于中间的元件。
现在参照图1，其中示出了本发明的第一实施例中的具有非易失性存储器的集成电路系统的框图。集成电路系统100(也被称为IC系统)的该框图描绘了被示为标记并且称为IC管芯的集成电路管芯102，集成电路管芯102具有由非易失性存储器单元106中的一个或多个形成的非易失性存储器阵列104。
每个非易失性存储器单元106被示为标记并且称为NV存储器单元。非易失性存储器单元106可以由电阻型随机存取存储器(RRAM或ReRAM)、导电桥接随机存取存储器(CBRAM)、或改变单元电阻以存储数据条件状态(诸如一(1)或零(0))的任何存储器技术中所使用的类型的电阻型存储器单元形成。一(1)或零(0)也可以分别被称为置位或复位。非易失性存储器单元106的数据条件状态可以被称为被程序、用户或应用程序处理或使用的存储器内容或数据信息。可以通过非易失性存储器单元106的存储器读取操作(也被称为读取或存储器读取)来确定先前存储在非易失性存储器单元106中的数据条件状态以确定其状态，诸如一或零。
存储器写入操作(也被称为存储器存储操作)被定义为涉及将特定数据条件状态(诸如一或零)存储到非易失性存储器单元106中的或者与将特定数据条件状态(诸如一或零)存储到非易失性存储器单元106中相关联的处理。可以用非易失性存储器单元106的以伏特(V)为单位的电压或者通过非易失性存储器单元106的以安培(A)为单位的电流来检测或观测特定数据条件状态。例如，就RRAM或ReRAM而言，非易失性存储器单元106与每个非易失性存储器单元106的作为存储器写入操作的结果而变化的单元电阻直接相关。
存储器读取操作被定义为涉及确定当前数据条件状态或存储器读取操作时的数据条件状态的或者与确定当前数据条件状态或存储器读取操作时的数据条件状态相关联的处理。例如，就RRAM或ReRAM而言，通过检测或监视每个非易失性存储器单元106在存储器读取时的实际单元电阻的以伏特(V)为单位的电压或者通过该实际单元电阻的以安培(A)为单位的电流来确定非易失性存储器单元106的当前数据条件。
存储器接口108可以耦合到非易失性存储器阵列104。被示为标记并且称为MEMINTF的存储器接口108可以包括模拟电路系统、数字电路系统或它们的组合。存储器接口108例如可以包括感测放大器、地址驱动器、电压源、电流源、模数转换器(ADC)、数据完整性检查逻辑、以及对被示为标记并且称为NVM阵列的非易失性存储器阵列104内的非易失性存储器单元106进行寻址并且影响这些非易失性存储器单元106的状态所需的开关逻辑。
控制逻辑110可以访问存储器接口108，以便利用非易失性存储器阵列104。被示为标记并且称为CTRL逻辑的控制逻辑110可以包括序列处理器、位片处理器、微处理器或组合逻辑控制阵列(未示出)。控制逻辑110可以耦合到非易失性存储器阵列104以对非易失性存储器阵列104执行操作，以便对非易失性存储器单元106进行写入、读取或擦除。控制逻辑110还可以提供纠错算法，以便保持存储在非易失性存储器阵列104中的用户数据的完整性。
控制逻辑110可以耦合到接口模块112以用于在集成电路管芯102的边界内或外部进行通信。被示为标记并且称为INTF CTL的接口模块112也可以耦合到存储器接口108，以用于在没有控制逻辑110的直接干预的情况下有效率地与非易失性存储器阵列104来回传送用户数据的多个块。
接口模块112还可以提供集成电路管芯102与下一级集成(未示出)之间的连接路径，所述下一级集成诸如电路板、外部电子装置、用户接口、一个或多个电源、一个或多个地参考、或它们的组合。非易失性存储器阵列104、控制逻辑110和存储器接口108的组合可以被称为非易失性存储器内核116。非易失性存储器内核116被示为标记并且称为MEM内核。
要理解，集成电路系统100的描述是要阐明本发明，而非意图限制集成电路管芯102的范围或架构。进一步要理解，可以在集成电路管芯102中实现可以与前面定义的一些块一齐操作或者代替前面定义的一些块的附加功能。
现在参照图2，其中示出了图1的非易失性存储器内核116内的功能的框图。示出了图1的集成电路系统100的非易失性存储器阵列104、存储器接口108和控制逻辑110内的功能组件和信号路径。
非易失性存储器阵列104可以包括被示为标记并且称为NVMU的非易失性存储器组202。每个非易失性存储器组202均可以被形成为具有这些非易失性存储器单元106中的两个。
要理解，非易失性存储器组202可以被形成为具有任何数量的非易失性存储器单元106。例如，每个非易失性存储器组202均可以被形成为仅具有非易失性存储器单元106中的一个。在另一个例子中，每个非易失性存储器组202均可以被形成为具有非易失性存储器单元106中的四个。
为了讨论的目的，要理解，非易失性存储器阵列104包含多于一个的非易失性存储器单元106。非易失性存储器阵列104中的非易失性存储器单元106可以被物理地形成为具有非易失性存储器单元106中的一个或多个的非易失性存储器组202中的一个或多个。
非易失性存储器阵列104的非易失性存储器单元106可以例如按行和列被构造为多维存储器阵列。可以单个地通过存储器写入操作对任何一行中的非易失性存储器单元106进行写入，诸如以置位数据条件或复位数据条件、或者通过使用存储器读取操作来确定当前数据条件。可以按任何组合同时对一行或多行中的非易失性存储器单元106进行置位或复位、或者将一行或多行中的非易失性存储器单元106作为整行进行读取。
可以通过使用来自控制逻辑110的字线解码器206的字线204来选择具有非易失性存储器阵列104中的非易失性存储器单元106的行。字线204和字线解码器206分别被示为标记并且称为WL和WL DEC。字线解码器206从地址预解码器208接收物理行地址信息，地址预解码器208被示为标记并且称为ADR PREDEC。
地址预解码器208对非易失性存储器内核116从图1的接口模块112中的接口块210接收的逻辑地址进行解码，并产生对于字线解码器206的物理行地址信息和对于位线解码器212的物理列地址信息，位线解码器212被示为标记并且称为BL DEC。
控制逻辑110的位线解码器212对来自地址预解码器208的物理列地址信息进行解码，并产生列选择线214，列选择线214被示为标记并且称为COLSEL。地址预解码器208和位线解码器212可以可选地分别从控制电路218接收感测放大器使能216信号以验证或锁存字线204和列选择线214，控制电路218被示为标记并且称为CNTRL CKT，感测放大器使能216信号被示为标记并且称为SA EN。
模拟复用器224输入使用来自位线解码器212的列选择线214以通过使用字线204和位线226的组合将存储器接口108连接或选择到非易失性存储器阵列104的非易失性存储器单元106。位线226被示为标记并且也称为BL。可以通过使用存储器读取操作、存储器写入操作或其操作的组合来访问通过字线204和位线226中的一个或多个的连接或选择而被具体连接或选择的非易失性存储器单元106。
位线226和字线204使得能够读取非易失性存储器单元106的数据条件状态、以及对非易失性存储器单元106进行写入以对数据条件状态进行设置或编程。位线226可以连接到每个非易失性存储器单元106的单元电阻变化的材料的一端。该单元电阻变化的材料的相对端可以连接到单元参考229的单元供给级228，单元参考229被示为标记并且称为CREF，单元供给级228被示为标记并且称为CSL。由来自控制电路218的power sela 230和powerselb 231选择信号控制的单元供给级228可以用于选自四个内部电压电平或地中的一个。power sela 230和power selb 231选择信号可以用于将特定电压或地选择到单元供给级228的单元参考229输出以用于进行存储器写入操作或存储器读取操作，power sela 230和power selb 231选择信号分别被示为标记并且称为PWR SELA和PWR SELB。
可以通过使用利用位线226而施加于每个非易失性存储器单元106的电压或利用位线226而流过每个非易失性存储器单元106的电流，来执行有效地将非易失性存储器单元106的电阻变为用于表示一或零的预定目标电阻值的一个或多个范围的存储器写入操作。
在第一个例子中，位线226可以在一电压电势下产生脉冲，同时单元参考229在远低于位线226的电压电势下产生脉冲，以存储数据条件状态零。在第二个例子中，位线226可以短暂地发起电流，同时单元参考229短暂地接收大部分电流，以存储数据条件状态零。
在第三个例子中，位线226可以在一电压电势下产生脉冲，同时单元参考229在稍低于位线的电压电势的电压下产生脉冲。在第四个例子中，位线226可以简短地发起电流，同时单元参考229简短地接收该电流的一部分，以存储数据条件状态零。
存储器写入操作可以使用施加于位线226的不同电压或电流。电压或电流可以由存储器接口108的set_reset驱动器232和控制逻辑110的模拟电路234产生。set_reset驱动器232和模拟电路234分别被示为标记并且称为S_R DRVR和模拟CKTS。单元参考229的电压或电流可以由模拟电路234与控制单元供给级228的控制逻辑110的控制电路218提供。
存储器读取操作不使用set_reset驱动器232来产生读取非易失性存储器单元106的电压或电流。相反，在存储器读取操作期间使用感测放大器236来产生通过位线226进入到非易失性存储器单元106的限流读取源电流，同时单元参考229从集成电路管芯102的感测放大器236连接到本地(local)地。
在存储器读取操作期间，感测放大器236还可以确定流过每个非易失性存储器单元106的变化单元电阻的电流或变化单元电阻上的电压的量。因为位线226在读取期间被箝位并且静默或静止，所以通过每个非易失性存储器单元106的电流或每个非易失性存储器单元106上的电压的量可以用于指示电阻以确定被读取的每个非易失性存储器单元106的数据条件状态。
来自感测放大器236的感测放大器输出238被发送到控制电路218，感测放大器输出238被示为标记并且称为SAO。感测放大器输出238被发送到控制电路218，以向存储器读取请求的发起者(未示出)(诸如客户端、应用程序或电路系统)指示被读取的每个易失性存储器单元106是具有数据条件状态零、还是具有数据条件状态一(诸如二进制值零或一)。
非易失性存储器单元106的数据条件状态为一的变化单元电阻可以在十万欧姆与二十万欧姆之间的范围内变动。非易失性存储器单元106的数据条件状态为零的变化单元电阻可以在四十万欧姆与一百万欧姆之间的范围内变动。
电压箝或位线电压限制器240连接到每个位线226，以将电压限制或箝位为当被读取的非易失性存储器单元106处于高电阻状态(HRS)时发生的预定阈值水平，电压箝或位线电压限制器240被示为标记并且称为BLV LMTR。高电阻状态(HRS)也可以被称为数据条件状态一。低电阻状态(LRS)也可以被称数据条件状态零。
当数据条件状态在HRS窗口中时，位线电压限制器240消除非易失性存储器单元106上的作为变化的单元电阻的结果而引起的过电压的发生。来自感测放大器236的读取电流源被限流为提供HRS与LRS状态之间的快速切换性能、同时不超过用户设计约束或者降低非易失性存储器内核116的可靠性和寿命预期所需的电流，用户设计约束诸如功耗预算、噪声预算、制造/测试成本、设计复杂性增加。
读取电流源的电流限制可以基于当非易失性存储器单元106处于LRS状态时发生的最低的预期变化单元电阻。感测放大器使能216可以仅在存储器读取操作期间而不在存储器写入操作期间用于启用位线电压限制器240。
已经发现，被设计为仅在HRS状态下的非易失性存储器单元106的存储器读取期间工作并且不干扰LRS状态的存储器读取或存储器写入操作的位线电压限制器240提供在保留用户设计约束的同时改进存储器可靠性的益处。
已经发现，位线电压限制器240减小或消除作为单级单元(SLC)或多级单元(MLC)操作的非易失性存储器单元106的电压尖峰。
已经发现，通过防止在高电阻开关(HRS)数据条件状态下的存储器单元的存储器读取期间的过高电压，位线电压限制器240提供最大定时性能，同时消除压力(stress)相关故障并且显著地减少读取干扰问题。
已经发现，具有非易失性存储器单元106的集成电路系统100的位线电压限制器240将适当地在单极或双极存储器配置中起作用。
现在参照图3，其中示出了图2的部分的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第一个例子。示出了模拟电路234、感测放大器236、set_reset驱动器232、单元供给级228和具有两个非易失性存储器单元106的一个非易失性存储器组202的部分的示意性表示。
存储器箝位电路系统或位线电压限制器240被形成为具有半导体开关302，诸如晶体管、场效应晶体管(FET)、N型材料通过门开关装置、N沟道FET装置或NMOS装置。位线电压限制器240的半导体开关302可以连接到位线电压限制器240的具有正向偏置压降VF的分流装置或二极管304，以限制每个非易失性存储器单元106上的压降。
二极管304的阴极可以直接连接到地(本地地或模拟地)，二极管304的阳极直接连接到半导体开关302的一端。半导体开关302的与半导体开关302连接到二极管304的阳极的一端相对的另一端可以直接连接到非易失性存储器单元106的位线226中的一个位线。位线电压限制器240的二极管304可以被形成为连接到半导体开关302，半导体开关302在位线226与阳极304之间，并且被正向偏置到地。
连接在位线226中的所述一个位线与地之间的位线电压限制器240可以仅被启用用于存储器读取操作，以减小或消除由于二极管304的VF(二极管304的正向电压)而超过电压阈值(Vth)最大值的电压峰值或偏移。对于任何存储器写入操作，可以通过使用感测放大器使能216来使位线电压限制器240与位线226中的所述一个位线隔离或断开。感测放大器使能216可以分别对于存储器读取操作或存储器写入操作控制半导体开关302以启用或禁用位线电压限制器240的操作。
位线226中的所述一个位线还连接到感测放大器236的NMOS装置输出的源极。NMOS装置的漏极由感测放大器236中的级联NMOS装置输出的源极驱动。级联NMOS装置的漏极由感测放大器236的PMOS装置的漏极驱动，该漏极用于产生发送到图2的控制电路218的感测放大器输出238。
感测放大器236的PMOS装置的源极可以连接到ref节点330。ref节点330是从模拟电路234连接到模拟电流或电压参考节点的连接点，以用于图2的非易失性存储器内核116内的所示出的各种电路系统和其他电路系统(未示出)的适当操作。感测放大器236如本说明书中对于图2详细描述的那样进行操作。
位线226中的所述一个位线还连接到set_reset驱动器232的、用于产生如本说明书中对于图2详细描述的用于存储器写入操作的电压或电流的电路系统。在存储器读取操作期间，通过来自图2的控制电路218的驱动位线lowlevel 332、驱动位线setlevel 334和驱动位线resetlevel 336的组合(或者可选地，用来自控制电路218的感测放大器使能216)使set_reset驱动器232的该电路系统禁用。
驱动位线lowlevel 332、驱动位线setlevel 334和驱动位线resetlevel 336的组合用于执行存储器写入操作，驱动位线lowlevel332、驱动位线setlevel 334和驱动位线resetlevel 336分别被示为并且称为DBL LOW、DBL SL和DBL RL。此外，set_reset驱动器232的电路系统使用来自模拟电路234的置位参考电压338和复位参考电压340以及地(诸如本地地或模拟地)来通过使用存储器写入操作将非易失性存储器单元106设置为数据条件状态一或零。
模拟电路234被示为包括感测放大器236使用的电流参考342，当通过位线226读取数据条件状态时，电流参考342被偏置为node_vread 344以用于存储器读取操作，从而驱动通过位线226的单元电流。来自电流参考342的单元电流与非易失性存储器单元106的被称为电阻阈值(Rth)的存储器单元电阻匹配，该存储器单元电阻定义从其确定HRS和LRS的电阻值。例如，对于大于Rth的电阻范围，将定义HRS，对于小于Rth的电阻范围，将定义LRS。
与电流参考342串联的PMOS二极管346作为电流镜用于驱动感测放大器，并且可以被称为vgp_iref 348。当PMOS二极管346在饱和区中操作或工作时，vgp_iref 348的电流使电流参考342镜像。
当电流参考342在读取操作期间流过感测放大器236的级联装置354(诸如NMOS)时，位线226的电压被v_clamp 352箝位。级联装置354装置的源极通过由感测放大器使能216信号控制的NMOS装置而被发送到半导体bl扇出装置356(诸如NMOS装置)的漏极。用于产生v_clamp 352的电路系统的部分可以被分布到感测放大器236的电路系统。
非易失性存储器单元106的第一端可以通过使用来自单元供给级228的单元参考229直接附连到地以用于存储器读取操作，所述第一端与非易失性存储器单元106的耦合到位线226中的所述一个位线的第二端相对。字线204中的一个被示为连接到非易失性存储器单元106中的一个，以使得能够如本说明书中对于图2详细描述的那样选择非易失性存储器单元106中的一个。
非易失性存储器单元106的第二端直接附连到半导体bl扇出装置356的源极，并且与非易失性存储器单元106中的许多其他非易失性存储器单元共享连接到位线226中的所述一个位线。半导体bl扇出装置356可以由y_sel 358控制，并且提供非易失性存储器单元106与感测放大器236和set_reset驱动器232之间的扇出负载和电流驱动能力。
已经发现，具有半导体开关302和分流装置或二极管304的位线电压限制器240提供在保留用户设计约束的同时改进存储器可靠性的益处，位线电压限制器240被设计为仅在HRS状态下的非易失性存储器单元106的存储器读取期间工作并且不干扰LRS状态的存储器读取或存储器写入操作。
已经发现，具有半导体开关302和分流装置或二极管304的位线电压限制器240减小或消除作为单级单元(SLC)或多级单元(MLC)操作的非易失性存储器单元106的电压尖峰。
已经发现，v_clamp 352和级联装置354装置与位线电压限制器240的半导体开关302和分流装置或二极管304组合提高位线226的信噪比，以用于来自非易失性存储器单元106的感测放大器输出238的数据条件状态的可靠、精确的读取注册(registration)。
已经发现，通过防止在高电阻开关(HRS)数据条件状态下的存储器单元的存储器读取期间的过高电压，具有半导体开关302和分流装置或二极管304的位线电压限制器240提供最大定时性能，同时消除压力相关故障并且显著地减少读取干扰问题。
已经发现，半导体bl扇出装置356和位线电压限制器240的组合导致电路面积紧凑且小的非易失性存储器单元106，益处是制造成本和复杂度低。
现在参照图4，其中示出了举例说明图3的电压箝用于存储器读取操作的电流对电压的线图。该线图示出了Y轴用于指示垂直方向上远离X轴增大的电流。X轴用于指示水平方向上远离Y轴增大的电压。
Rd_hrs 402是示出在读取高电阻状态(HRS)时图3的位线226的电压和相关联的通过非易失性存储器单元106的电流值的绘图。HRS_MIN 404识别X轴上表示验证数据条件状态为一的HRS所需的最小电压的电压。HRS_LIMIT 406指示由图3的位线电压限制器240的电压阈值Vth提供给图3的位线226的预选的电压极限值。
该电流对电压线图清晰地示出了位线电压限制器240如何防止电压峰值或偏移超过HRS_LIMIT 406的预定极限值。为了比较的目的，用点划线绘制的LRS_IMIN 408示出了流过位线226以验证数据条件状态为低电阻状态(LRS)所需的最小电流，并且LRS_IMIN 408不受位线电压限制器240的影响。
已经发现，图3中描述的直接附连到位线226的、被形成和构造为具有分流装置或二极管304和半导体开关302的位线电压限制器240通过允许更高电流与有界的HRS电压偏移来提供改进的定时性能。
已经发现，图3中描述的直接附连到位线226的、被形成和构造为具有分流装置或二极管304和半导体开关302的位线电压限制器240通过减少读取干扰错误并且延长非易失性存储器单元106的故障间平均时间(MTBF)来提供大幅可靠性改进。
现在参照图5，其中示出了图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第二个例子。电压箝或位线电压限制器240被形成为具有半导体开关302，并且可以连接到位线电压限制器240的分流装置或半导体电流宿(current sink)504(诸如半导体开关302)，分流装置或半导体电流宿504由运算放大器506(OP-amp)控制以限制非易失性存储器单元106上的压降。
半导体电流宿504和运算放大器506可以包括在位线电压限制器240中。半导体电流宿504的一端可以直接连接到地，半导体电流宿504的与连接到地的一端相对的另一端可以直接连接到半导体开关302的一端。半导体开关302的另一端可以直接连接到非易失性存储器单元106的位线226中的一个位线。位线电压限制器240的半导体电流宿504可以被形成为连接到半导体开关302，半导体开关302在位线226与半导体电流宿504之间。
运算放大器506的非反相输入和输出连接到半导体电流宿504的控制端子(诸如晶体管的栅极)。运算放大器506的非反相输入用于从半导体开关302的输出接收电压反馈。位线电压限制器240可以包括运算放大器506的反相输入，该反相输入连接到被称为并且被示为vsafe 508的电压以设置或调整Vth和通过半导体电流宿504吸收到地的电流。
通过非易失性存储器单元106的单元表征确定的vsafe 508电压是从未示出的数模转换器(DAC)接收的。DAC可以位于模拟电路234中。电压阈值(Vth)电压可以等于vsafe508的电压电平。半导体开关302、半导体电流宿504、运算放大器506和vsafe 508的组合可以形成具有可调的精确的Vth的压控电流宿，该压控电流宿具有理想的到地装置的电流宿的特性。
已经发现，通过防止在高电阻开关(HRS)数据条件状态下的存储器单元的存储器读取期间的过高电压，使用由运算放大器506(OP-amp)控制的分流装置或半导体电流宿504来限制非易失性存储器单元106上的压降的压控电流宿的精度提供最大定时性能，同时消除压力相关故障并且显著地减少读取干扰问题。
已经发现，图5中描述的直接附连到位线226的、具有半导体开关302与由具有反馈的运算放大器506控制的分流装置或半导体电流宿504的位线电压限制器240通过允许更高电流与有界的HRS电压偏移来提供改进的定时性能。
已经发现，v_clamp 352和级联装置354装置与位线电压限制器240的半导体开关302和由运算放大器506控制的分流装置或半导体电流宿504组合提高位线226的信噪比，以用于来自非易失性存储器单元106的感测放大器输出238的数据条件状态的可靠、精确的读取注册。
已经发现，图5中描述的直接附连到位线226的位线电压限制器240通过延长非易失性存储器单元106的故障间平均时间(MTBF)来提供大幅可靠性改进，位线电压限制器240被形成和构造为具有半导体开关302与由运算放大器506控制的分流装置或半导体电流宿504。
已经发现，半导体bl扇出装置356和位线电压限制器240的组合导致电路面积紧凑且小的非易失性存储器单元106，益处是制造成本和复杂度低。
现在参照图6，其中示出了举例说明图5的电压箝用于存储器读取操作的电流对电压的线图。该线图示出了Y轴用于指示垂直方向上远离X轴增大的电流。X轴用于指示水平方向上远离Y轴增大的电压。
Rd_hrs 602是示出在读取高电阻状态(HRS)时图5的位线226的电压和相关联的通过非易失性存储器单元106的电流值的绘图。Hrs_min 604识别X轴上表示验证数据条件状态为一的HRS所需的最小电压的电压。HRS_LIMIT 606指示由图5的位线电压限制器240的电压阈值Vth提供给图5的位线226的预选的电压极限值。
该电流对电压线图清晰地示出了位线电压限制器240如何防止电压峰值或偏移超过HRS_LIMIT 606的预定极限值。为了比较的目的，用点划线绘制的LRS_IMIN 608示出了流过位线226以验证数据条件状态为低电阻状态(LRS)所需的最小电流，并且LRS_IMIN 608不受位线电压限制器240的影响。
已经发现，图5中描述的直接附连到位线226的位线电压限制器240通过允许更高电流与有界的HRS电压偏移来提供改进的定时性能，位线电压限制器240被形成和构造为具有半导体开关302与由运算放大器506控制的分流装置或半导体电流宿504。
现在参照图7，其中示出了图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第三个例子。电压箝或位线电压限制器240被形成为具有半导体开关302，并且可以连接到位线电压限制器240的分流装置或噪声免疫半导体电流宿712，诸如晶体管、场效应晶体管(FET)、P型通过门开关装置、P沟道FET装置或PMOS装置。
噪声免疫半导体电流宿712的一端可以直接连接到地，噪声免疫半导体电流宿712的与连接到地的一端相对的另一端可以直接连接到半导体开关302的一端。半导体开关302的另一端可以直接连接到非易失性存储器单元106的位线226中的一个位线。位线电压限制器240的噪声免疫半导体电流宿712可以被形成为连接到半导体开关302，半导体开关302在位线226与噪声免疫半导体电流宿712之间。
电压阈值Vth等于vsafe 508电压和Vgs电压的总和。Vgs电压等于vsafe 508的电压与噪声免疫半导体电流宿712的直接连接到半导体开关302的一端的端部处的电压之间的电压幅值差。半导体开关302、半导体电流宿504、运算放大器506与vsafe 508的组合可以形成具有可调整的精确的Vth的压控电流宿，该压控电流宿具有理想的到地装置的电流宿的特性。
已经发现，由半导体开关302、半导体电流宿504、具有反馈的运算放大器506和vsafe 508的组合提供的电压箝的精度提供大幅存储器压力抑制，从而导致改进电阻型非易失性存储器的可靠性。
已经发现，图7中描述的直接附连到位线226的位线电压限制器240通过允许更高电流与有界的HRS电压偏移来提供改进的定时性能，该位线电压限制器240被形成和构造为具有半导体开关302与分流装置或噪声免疫半导体电流宿712。
已经发现，v_clamp 352和级联装置354装置与位线电压限制器240的半导体开关302和分流装置或噪声免疫半导体电流宿712组合提高位线226的信噪比，以用于来自非易失性存储器单元106的感测放大器输出238的数据条件状态的可靠、精确的读取注册。
已经发现，图7中描述的直接附连到位线226的位线电压限制器240通过延长非易失性存储器单元106的故障间平均时间(MTBF)来提供大幅可靠性改进，该位线电压限制器240被形成和构造为具有半导体开关302与分流装置或噪声免疫半导体电流宿712。
已经发现，半导体bl扇出装置356和位线电压限制器240的组合导致电路面积紧凑且小的非易失性存储器单元106，益处是制造成本和复杂度低。
现在参照图8，其中示出了举例说明图7的电压箝用于存储器读取操作的电流对电压的线图。该线图示出了Y轴用于指示垂直方向上远离X轴增大的电流。X轴用于指示水平方向上远离Y轴增大的电压。
RD_HRS 802是示出在读取高电阻状态(HRS)时图5的位线226的电压和相关联的通过非易失性存储器单元106的电流值的绘图。HRS_MIN 804识别X轴上表示验证数据条件状态为一的HRS所需的最小电压的电压。HRS_LIMIT 806指示由图7的位线电压限制器240的电压阈值Vth提供给图7的位线226的预选的电压极限值。
该电流对电压线图清晰地示出了位线电压限制器240如何防止电压峰值或偏移超过HRS_LIMIT 806的预定极限值。为了比较的目的，用点划线绘制的LRS_IMIN 808示出了流过位线226以验证数据条件状态为低电阻状态(LRS)所需的最小电流，并且LRS_IMIN 808不受位线电压限制器240的影响。
已经发现，图7中描述的直接附连到位线226的位线电压限制器240通过在其他位线上允许更高电流与有界的HRS电压偏移来提供改进的定时性能，该位线电压限制器240被形成和构造为具有半导体开关302与分流装置或噪声免疫半导体电流宿712。
已经发现，图7中描述的直接附连到位线226的位线电压限制器240通过延长非易失性存储器单元106的故障间平均时间(MTBF)来提供大幅可靠性改进，该位线电压限制器240被形成和构造为具有半导体开关302与分流装置或噪声免疫半导体电流宿712。
现在参照图9，其中示出了图3的示例性示意图，该示例性示意图具有用于存储器读取和存储器写入操作的电压箝的第四个例子。电压箝或位线电压限制器240被形成为具有半导体开关302，并且可以连接到分流装置或电阻型补偿装置914，诸如固定或热敏电阻器、硅离子温度稳定电阻器、限压半导体二极管、或温变电阻热敏电路或负系数齐纳二极管。
位线电压限制器240的电阻型补偿装置914的一端可以直接连接到地，电阻型补偿装置914的与连接到地的一端相对的另一端可以直接连接到半导体开关302的一端。半导体开关302的另一端可以直接连接到非易失性存储器单元106的位线226中的一个位线。电阻型补偿装置914可以被形成为连接到半导体开关302，半导体开关302在位线226与电阻型补偿装置914之间。
具有电阻型补偿装置914的位线电压限制器240与非易失性存储器单元106的体电阻并联导致通过非易失性存储器单元106的净电流减小。通过非易失性存储器单元106的净电流减小使位线226中的一个位线处的电压减小以压制施加于位线226中的所述一个位线的电压。
压制施加于位线226中的一个位线的电压被定义为压制电压差。压制电压差可以是由电阻型补偿装置914提供的附加电流的结果，该附加电流被示为并且表示为模拟电路234中的附加电流916。
电阻型补偿装置914可以可选地被形成为具有可随着温度变化的电阻，以通过随着温度升高减小电阻来减小或消除超过电压阈值(Vth)最大值的任何电压峰值或偏移。半导体开关302和电阻型补偿装置914的组合可以对位线电压限制器240提供简单的、低成本的和自管理的实现。
已经发现，图9中描述的直接附连到位线226的位线电压限制器240通过允许更高电流与有界的HRS电压偏移来提供改进的定时性能，该位线电压限制器240被形成和构造为具有半导体开关302与分流装置或电阻型补偿装置914。
已经发现，v_clamp 352和级联装置354装置与位线电压限制器240的半导体开关302和分流装置或电阻型补偿装置914组合提高位线226的信噪比，以用于来自非易失性存储器单元106的感测放大器输出238的数据条件状态的可靠、精确的读取注册。
已经发现，图9中描述的直接附连到位线226的位线电压限制器240通过延长非易失性存储器单元106的故障将平均时间(MTBF)来提供大幅可靠性改进，该位线电压限制器240被形成和构造为具有半导体开关302与分流装置或电阻型补偿装置914。
已经发现，半导体bl扇出装置356和位线电压限制器240的组合导致电路面积紧凑且小的非易失性存储器单元106，益处是制造成本和复杂度低。
现在参照图10，其中示出了举例说明图9的电压箝用于存储器读取操作的电流对电压的线图。该线图示出了Y轴用于指示垂直方向上远离X轴增大的电流。X轴用于指示水平方向上远离Y轴增大的电压。
用点划线绘制的LRS_IMIN 1008示出了流过位线226以验证数据条件状态所需的最小电流。LRS_IMIN 1008绘图指示低电阻状态(LRS)，并且不受位线电压限制器240的影响。
NC_RD_HRS 1012是示出在没有位线电压限制器240的电阻型补偿装置914的任何益处的情况下图5的位线226的电压和相关联的通过非易失性存储器单元106的电流值的绘图。HRS_SHNT 1014是示出具有位线电压限制器240的电阻型补偿装置914的非易失性存储器单元106的绘图。在该线图中，压制电压差可以被示为并且被称为CLMP_DIFFV 1016。
该电流对电压线图清晰地示出了位线电压限制器240如何减小电压峰值以防止不利于非易失性存储器单元106的性能或可靠性的电压偏移。还示出了被示为并且被称为MAX_VTH的最大电压阈值1018(Vth)，最大电压阈值1018是由被选择和形成为具有随温度变化的电阻的电阻型补偿装置914通过预定温度阈值下的电阻设置的。
已经发现，图9中描述的直接附连到位线226的位线电压限制器240通过允许更高电流与有界的HRS电压偏移来提供改进的定时性能，该位线电压限制器240被形成和构造为具有半导体开关302，并且可以连接到分流装置或电阻型补偿装置914。
已经发现，图9中描述的直接附连到位线226的位线电压限制器240通过延长非易失性存储器单元106的故障将平均时间(MTBF)来提供大幅可靠性改进，该位线电压限制器240被形成和构造为具有半导体开关302，并且可以连接到分流装置或电阻型补偿装置914。
现在参照图11，其中示出了举例说明图1的集成电路系统100的图3的非易失性存储器单元106的读取操作序列1102的存储器单元读取时序图。示出了在读取操作中用于确定非易失性存储器单元106的数据条件状态的相对信号序列。
要理解，用参考名称和编号识别的单个信号不按任何特定顺序次序显示，而是要一起作为一个群组从左到右随着时间推进或增加进行解释。这些信号在读取操作序列1102期间被示出。
示出并标记了基本上同时的字线204中的一个和从低到高到低电压电平转变的y_sel 358。接着示出了在字线204和y_sel 358信号处于高电压电平时具有低到高到低电压电平转变的感测放大器使能216信号发生。
接着是在整个读取操作序列1102期间被设置为高电压电平的power sela 230和power selb 231。接着示出了作为power sela 230和power selb 231处于高电压电平的直接结果的关于单元参考229信号处于低电压电平的结果。接着示出了在基本上与感测放大器使能信号相同的时刻、在相对电压方向上具有高到低到高电压电平转变的驱动位线lowlevel 332信号。
接着示出了在整个读取操作序列1102期间被设置为高电压电平的驱动位线setlevel 334和复位参考电压340。数据验证窗口1104被示出在感测放大器输出238线上，表示在读取操作序列1102期间读取的非易失性存储器单元106的内容(诸如数据条件状态一或零)。
现在参照图12，其中示出了举例说明图1的集成电路系统100的图3的非易失性存储器单元106的写入复位操作序列1202序列的存储器单元复位时序图。要理解，用参考名称和编号识别的单个信号不按任何特定顺序次序显示，而是要一起作为一个群组从左到右随着时间推进或增加进行解释。在写入复位操作序列1202期间示出了将非易失性存储器单元106的内容复位为数据条件状态0的信号。
示出并标记了基本上同时的字线204中的一个和从低到高到低电压电平转变的y_sel 358。接着示出了在整个写入复位操作序列1202期间具有低电压电平的感测放大器使能216信号。
接着是在整个写入复位操作序列1202期间被设置为高电压电平的power sela230和power selb 231。接着示出了作为power sela 230和power selb 231处于高电压电平的直接结果的关于单元参考229信号处于低电压电平的结果。接着示出了在字线204转变为高电压电平时具有高到低到高电压电平转变的驱动位线lowlevel 332信号。
接着示出了驱动位线setlevel 334在整个读取操作序列1102期间被设置为高电压电平并且复位参考电压340类似于驱动位线lowlevel332那样在基本上与驱动位线lowlevel 332相同的时刻从高到低到高转变。数据条件状态0被存储在非易失性存储器单元106中，并且在写入存储窗口1204期间出现在位线226信号中的一个上。
现在参照图13，其中示出了举例说明图1的集成电路系统100的图3的非易失性存储器单元106的写入置位操作序列的存储器单元置位时序图。要理解，用参考名称和编号识别的单个信号不按任何特定顺序次序显示，而是要一起作为一个群组从左到右随着时间推进或增加进行解释。在写入置位操作序列1302期间示出了将非易失性存储器单元106的内容设置为数据条件状态1的信号。
示出并标记了基本上同时的字线204中的一个和从低到高到低电压电平转变的y_sel 358。接着示出了在整个写入置位操作序列1302期间具有低电压电平的感测放大器使能216信号。
接着是基本上在与字线204相同的时刻、在相对的电压方向上从高到低到高电压电平转变的power sela 230和power selb 231。接着示出了作为power sela 230和powerselb 231信号转变的直接结果的关于单元参考229信号从低到高到低电压电平转变的所得结果。接着示出了在字线204转变为高电压电平时驱动位线lowlevel 332和驱动位线setlevel 334信号都具有高到低到延长高的电压电平转变、之后为低到高的电压电平转变。
接着示出了复位参考电压340在整个写入置位操作序列1302期间被设置为高电压电平。数据条件状态1被存储在非易失性存储器单元106中，并且在写入存储窗口1304期间出现在位线226信号中的一个上。
现在参照图14，其中示出了本发明的另一实施例中的集成电路系统的制造方法1400的流程图。方法1400包括：在方框1402中，提供集成电路管芯；在方框1404中，在集成电路管芯中形成非易失性存储器单元，所述非易失性存储器单元具有用于读取该非易失性存储器单元的数据条件状态的位线；在方框1406中，在集成电路管芯中形成电压箝，所述电压箝具有连接到所述位线的、用于减小所述位线上的电压偏移的半导体开关。
所得的方法、处理、设备、装置、产品和/或系统是简单的、成本有效的、不复杂的、高度通用的、精确的、灵敏的和有效的，并且可以通过采用已知的组件来实现以准备就绪地、高效率地、经济地制造、应用和利用。
电压箝或位线电压限制器240可以通过减少HRS单元电阻的过度压力问题来改进。例如，当BL上升到Vth时，位线电压限制器240开启，通过存储器单元的电流减小。在另一个例子中，附连这样的二极管装置，该二极管装置的Vth作用于对于HRS单元情况的BL的电压限制器。在另一个例子中，二极管装置可以用PMOS装置或电压反馈回路取代。本发明可以通过减少读取干扰特性来改进存储器操作，并且在读取期间对于HRS单元提供过电压压力控制。
本发明的另一重要方面是，它有价值地支持并服务于降低成本、简化系统和提高性能的历史趋势。
本发明的这些和其他有价值的方面因此至少将本技术的状态推进到下一水平。
尽管已经结合特定的最佳模式描述了本发明，但是要理解，根据前面的描述，许多替代、修改和变化对于本领域技术人员将是显而易见的。因此，意图是包含落在所包括的权利要求的范围内的所有这样的替代、修改和变化。在本文中到目前为止阐述的或在附图中示出的所有内容要从说明性、而非限制性的意义上来进行解释。

Claims (10)

1.一种存储装置，包括：
存储器阵列，被配置为包括多个存储器单元；
控制器，被配置为经由多个字线连接所述存储器阵列；
接口，被配置为经由多个位线连接所述存储器阵列；以及
限制器，被配置为连接所述多个位线，以及当每个存储器单元在高电阻状态下被读取时将电压限制或箝位为预定阈值水平。
2.如权利要求1所述的存储装置，其中，所述限制器包括连接到开关的二极管，所述开关在所述位线和所述二极管之间。
3.如权利要求1所述的存储装置，其中，所述限制器包括连接到开关的半导体电流宿，所述开关在所述位线和所述半导体电流宿之间。
4.如权利要求1所述的存储装置，其中，所述限制器包括连接到开关的噪声免疫半导体电流宿，所述开关在所述位线和所述噪声免疫半导体电流宿之间。
5.如权利要求1所述的存储装置，其中，所述限制器包括连接到开关的电阻型补偿装置，所述开关在所述位线和所述电阻型补偿装置之间。
6.如权利要求1所述的存储装置，其中，所述限制器连接在所述位线和地之间。
7.如权利要求6所述的存储装置，还包括连接在开关和所述地之间的二极管，所述二极管正向偏压到所述地。
8.如权利要求6所述的存储装置，包括：
半导体电流宿，连接在开关和所述地之间；以及
运算放大器，连接到所述半导体电流宿。
9.如权利要求6所述的存储装置，还包括连接在开关和所述地之间的噪声免疫半导体电流宿。
10.如权利要求6所述的存储装置，包括：
热敏电阻器，连接在开关和所述地之间。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249366B2 (en) * 2013-03-15 2019-04-02 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
US10109346B2 (en) * 2014-07-30 2018-10-23 Hewlett Packard Enterprise Development Lp Apparatus having a memory cell and a shunt device
US9502088B2 (en) * 2014-09-27 2016-11-22 Qualcomm Incorporated Constant sensing current for reading resistive memory
US10049725B2 (en) 2016-12-08 2018-08-14 Ampere Computing Llc Write assist for memories with resistive bit lines
US10318381B2 (en) 2017-03-29 2019-06-11 Micron Technology, Inc. Selective error rate information for multidimensional memory
US11763880B2 (en) * 2020-03-30 2023-09-19 Arm Limited Column multiplexer circuitry

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090086534A1 (en) * 2007-10-01 2009-04-02 Debrosse John K Apparatus and method for implementing precise sensing of pcram devices
US20090161449A1 (en) * 2007-12-19 2009-06-25 Yoshinobu Yamagami Semiconductor storage device
CN102282621A (zh) * 2009-01-30 2011-12-14 高通股份有限公司 自旋转移力矩磁阻随机存取存储器内的位线电压控制

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6014331A (en) * 1998-08-27 2000-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit for programming a programmable memory cell
US6418046B1 (en) * 2001-01-30 2002-07-09 Motorola, Inc. MRAM architecture and system
JP4270832B2 (ja) * 2002-09-26 2009-06-03 株式会社東芝 不揮発性半導体メモリ
US6823293B2 (en) 2002-12-31 2004-11-23 International Business Machines Corporation Hierarchical power supply noise monitoring device and system for very large scale integrated circuits
JP4365604B2 (ja) * 2003-03-24 2009-11-18 Ｔｄｋ株式会社 磁気メモリデバイスおよびセンスアンプ回路、ならびに磁気メモリデバイスの読出方法
DE102004062357A1 (de) * 2004-12-14 2006-07-06 Atmel Germany Gmbh Versorgungsschaltung zur Erzeugung eines Referenzstroms mit vorgebbarer Temperaturabhängigkeit
JP2009271999A (ja) * 2008-05-07 2009-11-19 Toshiba Corp 抵抗変化メモリ装置
JP5221222B2 (ja) * 2008-06-25 2013-06-26 株式会社東芝 半導体記憶装置
JP5106297B2 (ja) * 2008-07-30 2012-12-26 株式会社東芝 半導体記憶装置
JP4846816B2 (ja) 2009-03-19 2011-12-28 株式会社東芝 抵抗変化型メモリ
JP5521850B2 (ja) * 2010-07-21 2014-06-18 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
JP5209150B1 (ja) * 2011-07-21 2013-06-12 パナソニック株式会社 不揮発性半導体記憶装置とその読み出し方法
US8929120B2 (en) * 2012-08-29 2015-01-06 Micron Technology, Inc. Diode segmentation in memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090086534A1 (en) * 2007-10-01 2009-04-02 Debrosse John K Apparatus and method for implementing precise sensing of pcram devices
US20090161449A1 (en) * 2007-12-19 2009-06-25 Yoshinobu Yamagami Semiconductor storage device
CN102282621A (zh) * 2009-01-30 2011-12-14 高通股份有限公司 自旋转移力矩磁阻随机存取存储器内的位线电压控制

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