DE102005063435B4

DE102005063435B4 - Speicherbauelement mit mehreren Speicherzellen, insbesondere PCM-Speicherzellen, sowie Verfahren zum Betreiben eines derartigen Speicherbauelements

Info

Publication number: DE102005063435B4
Application number: DE102005063435.4A
Authority: DE
Inventors: Dr. Gruening-von Schwerin Ulrike; Dr. Happ Thomas
Original assignee: Polaris Innovations Ltd
Current assignee: Polaris Innovations Ltd
Priority date: 2005-11-09
Filing date: 2005-11-09
Publication date: 2015-12-10
Anticipated expiration: 2025-11-10

Abstract

Speicherbauelement mit mehreren Speicherzellen (1), denen zur Ansteuerung jeweils mindestens eine Schalt-Einrichtung (13) zugeordnet ist, sowie mehreren Strom-Zufuhr- und mehreren Strom-Abfuhr-Leitungen (11, 12), wobei die Strom-Zufuhr-Leitungen (11) und die Strom-Abfuhr-Leitungen (12) im Wesentlichen parallel zueinander und fortlaufend gerade verlaufen, wobei die Schalt-Einrichtung (13) in einem aktiven Bereich (17) angeordnet ist, wobei der aktive Bereich (17) mindestens einen ersten und einen zweiten Teil-Bereich (17a, 17c) und einen zwischen diesen befindlichen Zwischen-Teil-Bereich (17b) aufweist und die Längsachse des Zwischen-Teil-Bereichs (17b) parallel zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verläuft und die jeweiligen Längsachsen der ersten und zweiten Teil-Bereiche (17a, 17c) winklig zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verlaufen, wobei die Schalt-Einrichtung (13) in dem ersten Teil-Bereich (17a), und eine weitere Schalt-Einrichtung in dem zweiten Teil-Bereich (17c) angeordnet ist, und die ersten und zweiten Teil-Bereiche (17a, 17c) durch einen Isolations-Gate-Bereich (18) elektrisch voneinander isoliert sind.

Description

Die Erfindung betrifft ein Speicherbauelement mit mehreren Speicherzellen, insbesondere PCM-Speicherzellen, sowie ein Verfahren zum Betreiben eines derartigen Speicherbauelements.
Bei herkömmlichen Speicherbauelementen, insbesondere herkömmlichen Halbleiter-Speicherbauelementen unterscheidet man zwischen sog. Funktionsspeicher-Bauelementen (z. B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z. B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher – insbesondere PROMs, EPROMs, EEPROMs, Flash-Speicher, etc.), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher, z. B. DRAMs und SRAMs).
Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
Bei SRAMs (SRAM = Static Random Access Memory) bestehen die einzelnen Speicherzellen z. B. aus wenigen, beispielsweise 6 Transistoren, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) i. A. nur aus einem einzigen, entsprechend angesteuerten kapazitiven Element (z. B. der Gate-Source-Kapazität eines MOSFETs), mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z. B. ca. alle 64 ms, ein sog. „Refresh” durchgeführt werden.
Im Gegensatz hierzu muß bei SRAMs kein ”Refresh” durchgeführt werden; d. h., die in der Speicherzelle gespeicherten Daten bleiben gespeichert, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird.
Bei nicht-flüchtigen Speicherbauelementen (NVMs bzw. Nonvolatile memories), z. B. EPROMs, EEPROMs, und Flash-Speichern bleiben demgegenüber die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird.
Des weiteren sind – seit neuerem – auch sog. „resistive” bzw. „resistiv schaltende” Speicherbauelemente bekannt, z. B. sog. Phasenwechsel-Speicher (Phase Change Memories oder „PCMs”).
Bei „resistiven” bzw. „resistiv schaltenden” Speicherbauelementen wird ein – z. B. zwischen zwei entsprechenden Elektroden (d. h. einer Anode, und einer Kathode) angeordnetes – „aktives” bzw. „schaltaktives” Material durch entsprechende Schaltvorgänge in einen mehr oder weniger leitfähigen Zustand versetzt (wobei z. B. der mehr leitfähige Zustand einer gespeicherten, logischen „eins” entspricht, und der weniger leitfähige Zustand einer gespeicherten, logischen „null”, oder umgekehrt). Dies kann z. B. der logischen Anordnung eines Bits entsprechen.
Bei Phasenwechsel-Speichern (Phase Change Memories, PCRAMs) kann als – zwischen zwei entsprechende Elektroden geschaltetes – „schaltaktives” Material z. B. eine entsprechende Chalkogenidverbindung verwendet werden (z. B. eine Ge-Sb-Te-(„GST”-) oder Ag-In-Sb-Te-Verbindung).
Das Chalkogenidverbindungs-Material kann durch entsprechende Schaltvorgänge in einen amorphen, d. h. relativ schwach leitfähigen, oder einen kristallinen, d. h. relativ stark leitfähigen, Zustand versetzt werden (wobei z. B. der relativ stark leitfähige Zustand einer gespeicherten, logischen „eins” entsprechen kann, und der relativ schwach leitfähige Zustand einer gespeicherten, logischen „null”, oder umgekehrt).
Phasenwechsel-Speicherzellen sind z. B. aus G. Wicker: ”Nonvolatile, High Density, High Performance Phase Change Memory”, SPIE Conference an Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999 bekannt, sowie z. B. aus Y. N. Hwang et. al.: ”Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors”, IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003, S. Lai et. al.: ”OUM-a 180 nm nonvolatile memory cell element technology for stand alone and embedded applications”, IEDM 2001, etc.
Um bei einer entsprechenden Speicherzelle einen Wechsel von einem amorphen, d. h. relativ schwach leitfähigen Zustand des schaltaktiven Materials in einen kristallinen, d. h. relativ stark leitfähigen Zustand zu erreichen, kann an den Elektroden ein entsprechender Heiz-Strom-Puls angelegt werden, der dazu führt, dass das schaltaktive Material über die Kristallisationstemperatur hinaus aufgeheizt wird, und kristallisiert („Schreibvorgang”).
Umgekehrt kann ein Zustands-Wechsel des schaltaktiven Materials von einem kristallinen, d. h. relativ stark leitfähigen Zustand in einen amorphen, d. h. relativ schwach leitfähigen Zustand z. B. dadurch erreicht werden, dass – wiederum mittels eines entsprechenden Heiz-Strom-Pulses – das schaltaktive Material über die Schmelztemperatur hinaus aufgeheizt, und anschließend durch schnelles Abkühlen in einen amorphen Zustand „abgeschreckt” wird („Löschvorgang”).
Auf diesem bzw. einem entsprechenden Prinzip beruhende Phasenwechsel-Speicherzellen sind z. B. in der Veröffentlichung Y. Ha et. al.: ”An edge contact type cell for phase change RAM featuring very low power consumption”, VLSI 2003, beschrieben, sowie z. B. in H. Horii et. al.: ”A novel cell technology using N-doped GeSbTe films for phase change RAM”, VLSI 2003, Y. Hwang et. al.: ”Full integration and reliability evaluation of phase-change RAM based an 0.24 μm-CMOS technologies”, VLSI 2003, und S. Ahn et. al.: ”Highly Manufacturable High Density Phase Change Memory of 64 Mb and beyond”, IEDM 2004, etc.
Damit ein entsprechendes Speicherbauelement zuverlässig arbeiten kann, müssen die o. g. an die jeweiligen Speicherzellen anzulegenden Lösch- bzw. Schreib-Heiz-Strom-Pulse jeweils entsprechend relativ genau vordefinierte Höhen aufweisen.
Die die Lösch- bzw. Schreib-Heiz-Strom-Pulse – z. B. über entsprechende Bit- und Ground-Leitungen – treibenden Transistoren müssen deswegen mit relativ hoher Genauigkeit dimensioniert werden.
Problematisch ist jedoch die Tatsache, dass aufgrund des nicht zu vernachlässigenden elektrischen Widerstands der Bit- und Ground-Leitungen die tatsächlichen Höhen der an einer jeweiligen Speicherzelle anliegenden Lösch- bzw. Schreib-Heiz-Strom-Pulse von der Lage der jeweils angesteuerten Speicherzelle innerhalb des Speicher-Zellfelds bzw. Zell-Arrays abhängen (insbesondere von den jeweils relevanten, „effektiven” Bit- und Ground-Leitungs-Längen, z. B. der Länge des jeweils relevanten Ground-Leitungs-Abschnitts hin zum jeweils treibenden Transistor, und der Länge des jeweils relevanten Bit-Leitungs-Abschnitts hin zur jeweiligen Speicherzelle).
Aus diesem Grund ist vorgeschlagen worden, die Höhe des elektrischen Widerstand der entsprechenden Leitungen so weit wie möglich zu reduzieren (vgl. z. B. W. Cho et. al.: ”A 0.18 μm 3.0-V 64-Mb nonvolatile phase transition random access memory (PRAM)”, IEEE J. Sol. State Circuits 40 (1), 293, 2005).
Des weiteren ist vorgeschlagen worden, die für den jeweils treibenden Transistor verwendeten Lösch- bzw. Schreib-Spannungen von der Lage der jeweils angesteuerten Speicherzelle innerhalb des Speicher-Zellfelds abhängig zu machen (vgl. z. B. F. Redeschi et al.: ”A 8 Mb demonstrator for high density 1.8 V Phase-change memories”, VLSI 2004).
Nachteilig ist u. a. die relative hohe Schalt-Komplexität.
In der U.S.-Patentanmeldung US 2004/0233748 A1 wird eine Phasenwechsel-Speichervorrichtung beschrieben, die aus Speicherzellen mit Speicherelementen sowie Auswahltransistoren besteht und eine hohe Hitzebeständigkeit aufweist, so dass sie bei 140° und mehr betrieben werden kann. Für die Speichervorrichtung wird eine Aufzeichnungsschicht verwendet, etwa aus Zn-Ge-Te, bei der der Gehalt von Zn, Cd oder ähnlichem 20 Prozent der Atoms oder mehr beträgt, der Gehalt von mindestens einem Element der aus Ge und Sb bestehenden Gruppe weniger als 40 Prozent der Atome beträgt, und der Gehalt von Te 40 Prozent der Atome oder mehr beträgt. Es ist dadurch möglich, die Speichervorrichtung für Anwendungen einzusetzen, bei denen hohe Temperaturen auftreten, wie etwa beim Einsatz im Auto.
Die U.S.-Patentanmeldung US 2004/0264244 A1 beschreibt eine nichtflüchtige Halbleiterspeichervorrichtung und ein Verfahren zum Steuern hierfür. Die Halbleiterspeichervorrichtung umfasst ein Speicherarray, in dem eine Vielzahl von Speicherzellen in Reihen und Spalten angeordnet sind. Die Speicherzellen werden gebildet, indem ein Ende eines variablen Widerstandselements, das Information als durch elektrischen Stress hervorgerufene Veränderung des elektrischen Widerstands speichert, mit einem Drainanschluss eines Auswahltransistors verbunden wird. Die Halbleiterspeichervorrichtung umfasst außerdem einen Spannungsschaltkreis, der zwischen einer Programmierspannung, einer Löschspannung und einer Lesespannung umschaltet, welche an die Sourceleitung und die Bitleitung angelegt werden, sowie einen Pulsspannungsschaltkreis.
In der US 2003/0095428 A1 ist ein Layout für ein 6F² DRAM-Speicherzellenfeld dargestellt. Das Layout umfasst jeweils zusammenhängende aktive Gebiete mit jeweiligen Teilbereichen, die winklig zu einer Achse verlaufen, und dazwischen liegenden Zwischenteilbereichen, die parallel zu der genannten Achse verlaufen. Bitleitungen weisen ebenfalls Abschnitte auf, die winklig zu der genannten Achse verlaufen, und einen dazwischenliegenden Abschnitt, der parallel zu der genannten Achse verläuft. Die winklig verlaufenden Teilbereiche der aktiven Gebiete sind durch einen Isolations-Gate-Bereich elektrisch voneinander isoliert.
Die Erfindung hat zur Aufgabe, ein neuartiges Speicherbauelement mit mehreren Speicherzellen, insbesondere PCM-Speicherzellen, sowie ein neuartiges Verfahren zum Betreiben eines derartigen Speicherbauelements zur Verfügung zu stellen, insbesondere ein Verfahren und ein Speicherbauelement, mit denen die o. g. Nachteile vermindert werden können.
Die Erfindung erreicht dieses und weitere Ziele durch den Gegenstand der Ansprüche 1, 3, 16 und 26. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem Aspekt der Erfindung wird ein Speicherbauelement mit mehreren Speicherzellen zur Verfügung gestellt, denen zur Ansteuerung jeweils mindestens eine Schalt-Einrichtung, insbesondere mindestens ein Transistor zugeordnet ist, sowie eine Strom-Zufuhr- und eine Strom-Abfuhr-Leitung, wobei die Strom-Zufuhr-Leitung und die Strom-Abfuhr-Leitung im Wesentlichen parallel zueinander verlaufen.
Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zum Betreiben eines Speicherbauelements mit mehreren Speicherzellen zur Verfügung gestellt, denen zur Ansteuerung jeweils mindestens eine Schalt-Einrichtung zugeordnet ist, wobei das Verfahren die Schritte aufweist:

– Zuführen eines Stroms an eine jeweils selektierte Speicherzelle über eine Strom-Zufuhr-Leitung; und
– Abführen des Strom über eine Strom-Abfuhr-Leitung,

Vorteilhaft sind die Strom-Zufuhr- und die Strom-Abfuhr-Leitung an jeweils entgegengesetzten Enden des jeweiligen Speicherzellen-Arrays angeschlossen.
Dadurch kann erreicht werden, dass die Gesamt-Länge der insgesamt vom Strom durchflossenen Leitungs-Abschnitte der Strom-Zufuhr- und Strom-Abfuhr-Leitungen – insbesondere entsprechender Bit- und Ground-Leitungen – unabhängig von der jeweils selektierten Speicherzelle bzw. deren Lage innerhalb des Speicherzellen-Arrays ist.
Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung schematisch näher erläutert. In den Zeichnungen zeigen:
1 eine schematische Darstellung eines – beispielhaften – Aufbaus einer resistiv schaltenden Speicherzelle gemäß dem Stand der Technik;
2 eine schematische, beispielhafte Darstellung eines Abschnitts eines Speicherbauelements mit einer Vielzahl von Speicherzellen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
3 einen Querschnitt durch ein entsprechend dem in 2 gezeigten Funktions-Prinzip aufgebautes Speicherbauelement gemäß einer ersten Variante;
4 einen Querschnitt durch ein entsprechend dem in 2 gezeigten Funktions-Prinzip aufgebautes Speicherbauelement gemäß einer zweiten, alternativen Variante;
5a–5c eine Draufsicht auf das in 3 bzw. 4 gezeigte Speicherbauelement gemäß verschiedenen, alternativen Layout-Varianten;
5d–5f eine Draufsicht auf ein Speicherbauelement gemäß verschiedenen weiteren, alternativen Layout-Varianten; und
6 einen Querschnitt durch ein entsprechend dem in 2 gezeigten Funktions-Prinzip aufgebautes Speicherbauelement gemäß einer weiteren, alternativen Variante.
Die in den 5c bis 5f dargestellten Draufsichten auf verschiedene Layout-Varianten sind nicht von der in den Ansprüchen beanspruchten Erfindung umfasst.
In 1 ist – rein schematisch, und beispielhaft – der Aufbau einer resistiv schaltenden Speicherzelle 1 (hier: einer Phasenwechsel-Speicherzelle 1 (Phase Change Memory Cell)) gemäß dem Stand der Technik gezeigt.
Diese weist zwei entsprechende Elektroden 2a, 2b (hier: zwei als Anode bzw. Kathode fungierende Metall-Elektroden 2a, 2b) auf, zwischen denen eine entsprechende, schaltaktive Materialschicht 3 angeordnet ist, die durch entsprechende Schaltvorgänge in einen mehr oder weniger leitfähigen Zustand versetzt werden kann (wobei z. B. der mehr leitfähige Zustand einer gespeicherten, logischen ”eins” entspricht, und der weniger leitfähige Zustand einer gespeicherten, logischen ”null”, oder umgekehrt).
Bei der o. g. Phasenwechsel-Speicherzelle 1 kann als ”schaltaktives” Material für die o. g. Materialschicht 3 z. B. eine entsprechende Chalkogenidverbindung verwendet werden (z. B. eine Ge-Sb-Te- oder Ag-In-Sb-Te-Verbindung).
Das Chalkogenidverbindungs-Material kann durch entsprechende Schaltvorgänge in einen amorphen, d. h. relativ schwach leitfähigen, oder einen kristallinen, d. h. relativ stark leitfähigen Zustand versetzt werden (wobei z. B. der relativ stark leitfähige Zustand einer gespeicherten, logischen „eins” entsprechen kann, und der relativ schwach leitfähige Zustand einer gespeicherten, logischen „null”, oder umgekehrt).
Phasenwechsel-Speicherzellen sind z. B. aus G. Wicker, Nonvolatile, High Density, High Performance Phase Change Memory, SPIE Conference an Electronics and Structures for MEMS, Vol. 3891, Queensland, 2, 1999 bekannt, sowie z. B. aus Y. N. Hwang et. al., Completely CMOS Compatible Phase Change Nonvolatile RAM Using NMOS Cell Transistors, IEEE Proceedings of the Nonvolatile Semiconductor Memory Workshop, Monterey, 91, 2003, S. Lai et. al., OUM-a 180 nm nonvolatile memory cell element technology for stand alone and embedded applications, IEDM 2001, etc.
Wie aus 1 weiter hervorgeht, kann – optional – bei Phasenwechsel-Speicherzellen 1 unterhalb der schaltaktiven Materialschicht 3, und oberhalb der unteren Elektrode 2b eine entsprechende – z. B. einen relativ hohen Widerstand aufweisende – Heiz-Materialschicht 5 vorgesehen sein, die von einer entsprechenden Isolierschicht 4 umgeben ist.
Um bei der Speicherzelle 1 einen Wechsel von einem amorphen, d. h. relativ schwach leitfähigen Zustand des „aktiven” Materials in einen kristallinen, d. h. relativ stark leitfähigen Zustand zu erreichen, kann an den Elektroden 2a, 2b ein entsprechender Heiz-Strom-Puls angelegt werden, der dazu führt, dass die Heiz-Materialschicht 5, und hieran angrenzende Bereiche der schaltaktiven Materialschicht 3 entsprechend – über die Kristallisationstemperatur des schaltaktiven Materials hinausgehend – erwärmt werden, was eine Kristallisation der entsprechenden Bereiche der schaltaktiven Materialschicht 3 zur Folge hat („Schreibvorgang”).
Umgekehrt kann ein Zustands-Wechsel der entsprechenden Bereiche der schaltaktiven Materialschicht 3 von einem kristallinen, d. h. relativ stark leitfähigen Zustand in einen amorphen, d. h. relativ schwach leitfähigen Zustand z. B. dadurch erreicht werden, dass – wiederum durch Anlegen eines entsprechenden Heiz-Strom-Pulses an den Elektroden 2a, 2b, und das dadurch erreichte Aufheizen der Heiz-Materialschicht 5, und entsprechender Bereiche der schaltaktiven Materialschicht 3 – die entsprechenden Bereiche der schaltaktiven Materialschicht 3 über die Schmelztemperatur hinaus aufgeheizt, und anschließend durch schnelles Abkühlen in einen kristallinen Zustand „abgeschreckt” werden („Löschvorgang”).
In 2 ist – rein schematisch, und beispielhaft – ein Abschnitt eines Speicherbauelements gemäß einem Ausführungsbeispiel der vorliegenden Erfindung gezeigt.
Das Speicherbauelement weist – entsprechend wie herkömmliche Speicherbauelemente – einen oder mehrere Zell-Arrays 10 auf.
In dem Zell-Array 10 sind – in einer Vielzahl von jeweils parallelen Zeilen und jeweils parallelen Spalten nebeneinanderliegend – eine Vielzahl von Speicherzellen 1 angeordnet (der einfacheren Darstellbarkeit halber sind in 2 lediglich zwei der Vielzahl von Speicherzellen 1 gezeigt).
Die Speicherzellen 1 können entsprechend identisch oder ähnlich wie oben anhand von 1 beschrieben aufgebaut sein, oder auf beliebige andere Weise.
Damit das Speicherbauelement zuverlässig arbeiten kann, müssen die o. g. an die jeweiligen Speicherzellen 1 anzulegenden Lösch- bzw. Schreib-Heiz-Strom-Pulse jeweils entsprechend relativ genau vordefinierte Höhen aufweisen.
Wie aus 2 hervorgeht, werden die Lösch- bzw. Schreib-Heiz-Strom-Pulse über entsprechende jeweils entsprechende Bit-Leitungen 11 („BL”) und Ground-Leitungen 12 („GL”) treibende Transistoren 13 zur Verfügung gestellt.
Die Bit-Leitungen 11 und Ground-Leitungen 12 verlaufen – wie im folgenden noch genauer erläutert wird – im Wesentlichen parallel zueinander, und erstrecken sich jeweils im Wesentlichen über die gesamte Länge des Zell-Arrays 10.
In dem Zell-Array 10 sind – wie aus den Ausführungen unten hervorgeht – eine Vielzahl von Bit-Leitungen 11 (z. B. mehr als 10 oder 20 Bit-Leitungen, etc.), und eine Vielzahl von Ground-Leitungen 12 vorgesehen (z. B. mehr als 10 oder 20 Ground-Leitungen, etc.) (der einfacheren Darstellbarkeit halber ist in 2 lediglich die Bit-Leitung 11, und die Ground-Leitung 12 gezeigt).
Die Anzahl an Bit-Leitungen 11 kann z. B. gleich groß sein, wie die Anzahl an Ground-Leitungen 12.
Die Bit-Leitungen 11 können – wie im folgenden noch genauer erläutert wird – (außerhalb des Zell-Arrays 10) z. B. an eine Versorgungs-Spannungs-Quelle bzw. Strom-Quelle angeschlossen sein bzw. werden, und die Ground-Leitungen 12 an Masse.
Um sicherzustellen, dass die an die jeweiligen Speicherzellen 1 anzulegenden Lösch- bzw. Schreib-Heiz-Strom-Pulse jeweils entsprechend relativ genau vordefinierte – für sämtliche Speicherzellen 1 im Wesentlichen gleich große – Höhen aufweisen, sollten die o. g. Transistoren 13 jeweils mit relativ hoher Genauigkeit – und alle im Wesentlichen gleich groß – dimensioniert sein.
Jede der Speicherzellen 1 ist jeweils an eine der jeweiligen Speicherzelle 1 zugeordnete Bit-Leitung 11 angeschlossen (wobei jeweils mehrere Speicherzellen 1 an ein- und dieselbe Bit-Leitung 11 angeschlossen sind).
Zusätzlich ist jede der Speicherzellen 1 an den Source-Drain-Pfad eines der jeweiligen Speicherzelle 1 zugeordneten Transistors 13 angeschlossen.
Der Source-Drain-Pfad jedes Transistors 13 ist – zusätzlich – an eine dem jeweiligen Transistor 13 zugeordnete Ground-Leitung 12 angeschlossen (wobei jeweils mehrere Transistoren 13 bzw. deren Source-Drain-Pfade an ein- und dieselbe Ground-Leitung 12 angeschlossen sind).
Die Steuer-Anschlüsse der Transistoren 13 sind jeweils an entsprechende Wort-Leitungen 14a, 14b („WL1”, „WL2”) angeschlossen.
Die Wort-Leitungen 14a, 14b verlaufen – wie im folgenden noch genauer erläutert wird – im Wesentlichen parallel zueinander, und im Wesentlichen senkrecht zu den Bit- bzw. Ground-Leitungen 11, 12.
Wie aus 2 weiter hervorgeht, erstrecken sich die Wort-Leitungen 14a, 14b jeweils im Wesentlichen über die gesamte Länge des Zell-Arrays 10.
In dem Zell-Array 10 kann – wie aus den Ausführungen unten hervorgeht – eine relativ hohe Anzahl an Wort-Leitungen 14a, 14b vorgesehen sein (z. B. mehr als 10 oder 20 Wort-Leitungen, etc.) (der einfacheren Darstellbarkeit halber ist in 2 lediglich die Wort-Leitung 14a, und die Wort-Leitung 14b gezeigt).
Soll an eine entsprechende Speicherzelle 1 (z. B. – bei einem ersten Beispiel – an die in der Zeichnung oben liegend dargestellte Speicherzelle 1 (oder z. B. – bei einem zweiten Beispiel – an die in der Zeichnung unten liegend dargestellte Speicherzelle 1)) ein Lösch- bzw. Schreib-Heiz-Strom-Puls angelegt werden, wird an dem Steuer-Anschluss des der jeweiligen Speicherzelle 1 zugeordneten Transistors 13 über die dem jeweiligen Transistor 13 zugeordnete Wort-Leitung 14a, 14b ein entsprechendes Steuer-Signal angelegt (beim ersten Beispiel also über die in der Zeichnung oben liegend dargestellte Wort-Leitung 14a ein entsprechendes Steuer-Signal an den Steuer-Anschluss des in der Zeichnung oben liegend dargestellten Transistors 13, und beim zweiten Beispiel über die in der Zeichnung unten liegend dargestellte Wort-Leitung 14b ein entsprechendes Steuer-Signal an den Steuer-Anschluss des in der Zeichnung unten liegend dargestellten Transistors 13).
In Reaktion auf das Steuer-Signal wechselt der entsprechende Transistor 13 von einem nicht-leitfähigen in einen leitfähigen Zustand.
In Folge hierauf fließt – beim o. g. ersten Beispiel – ein entsprechender Lösch- bzw. Schreib-Heiz-Strom-Puls über die Bit-Leitung 11 (genauer: einen Bit-Leitungs-Abschnitt mit – hier relativ kleiner – Länge al), die in der Zeichnung oben liegend dargestellte Speicherzelle 1, den Source-Drain-Pfad des in der Zeichnung oben liegend dargestellten Transistors 13, und die Ground-Leitung 12 (genauer: einen Ground-Leitungs-Abschnitt mit – hier relativ großer – Länge b1).
Demgegenüber fließt – beim o. g. zweiten Beispiel – ein entsprechender Lösch- bzw. Schreib-Heiz-Strom-Puls über die Bit-Leitung 11 bzw. einen Bit-Leitungs-Abschnitt mit – hier relativ großer – Länge a2, die in der Zeichnung unten liegend dargestellte Speicherzelle 1, den Source-Drain-Pfad des in der Zeichnung unten liegend dargestellten Transistors 13, und die Ground-Leitung 12 bzw. einen Ground-Leitungs-Abschnitt mit – hier relativ kleiner – Länge b2.
Aufgrund der o. g. parallelen Lage der Bit- und Ground-Leitungen 11, 12 ist – wie aus 2, und der Darstellung oben hervorgeht – die tatsächliche Höhe des an der jeweiligen Speicherzelle 1 anliegenden Lösch- bzw. Schreib-Heiz-Strom-Pulses – ungeachtet des elektrischen Widerstands der Bit- und Ground-Leitungen – im Wesentlichen unabhängig von der Lage der jeweils angesteuerten Speicherzelle 1 innerhalb des Zell-Arrays 10 (und damit für sämtliche Speicherzellen 1 im Wesentlichen gleich groß).
Die aufsummierte Gesamt-Länge der jeweils vom jeweiligen Lösch- bzw. Schreib-Heiz-Strom-Puls tatsächlich durchflossenen Bit- und Ground-Leitungs-Abschnitte ist nämlich – unabhängig von der Lage der jeweils angesteuerten Speicherzelle 1 innerhalb des Zell-Arrays 10 – im Wesentlichen konstant.
Für das o. g. erste Beispiel ergibt sich z. B. – wie aus 2 hervorgeht – als aufsummierte Gesamt-Länge der vom jeweiligen Lösch- bzw. Schreib-Heiz-Strom-Puls tatsächlich durchflossenen Bit- und Ground-Leitungs-Abschnitte eine Länge von a1 + b1, und für das o. g. zweite Beispiel als aufsummierte Gesamt-Länge der vom jeweiligen Lösch- bzw. Schreib-Heiz-Strom-Puls tatsächlich durchflossenen Bit- und Ground-Leitungs-Abschnitte eine – im Wesentlichen identische – Länge von a2 + b2 (d. h. es gilt al + b1 ≅ a2 + b2).
In 3 ist ein Querschnitt durch ein entsprechend dem in 2 gezeigten Funktions-Prinzip aufgebautes Speicherbauelement gemäß einer ersten Variante gezeigt.
Bei der ersten Variante sind die Ground-Leitungen 12 jeweils oberhalb der – parallel hierzu verlaufenden – Bit-Leitungen 11 angeordnet (wobei die Bit-Leitungen 11 gegenüber den Ground-Leitungen 12 nach unten hin in vertikaler Richtung versetzt liegend angeordnet sind, und zwar derart, dass – im Querschnitt betrachtet – die Ebene, auf der die Unterseiten der Ground-Leitungen 12 liegen um einen Abstand c von der Ebene, auf der die Oberseiten der Bit-Leitungen 11 liegen beabstandet ist).
Die Höhe der Ground-Leitungen 12 kann im Wesentlichen identisch zur Höhe der Bit-Leitungen 11 sein.
Entsprechend kann auch – wie z. B. aus 5a hervorgeht – die Breite der Ground-Leitungen 12 im Wesentlichen identisch sein, wie die Breite der Bit-Leitungen 11 (und/oder im Wesentlichen identisch zur Breite der Wort-Leitungen 14b).
Wie weiter z. B. aus 5a hervorgeht, sind die Ground-Leitungen 12 und Bit-Leitungen 11 – von oben her betrachtet – jeweils in seitlicher Richtung versetzt zueinander liegend angeordnet (wobei die Bit-Leitungen 11 gegenüber den Ground-Leitungen 12 – von oben her betrachtet – jeweils um eine Bit- bzw. Ground-Leitungs-Breite versetzt sein können).
Die äußeren, seitlichen – z. B. jeweils in der Zeichnung links (oder rechts) liegenden – Längskanten der Ground-Leitungen 12 verlaufen somit – von oben her betrachtet – jeweils genau senkrecht oberhalb entsprechender, benachbarter – z. B. jeweils in der Zeichnung rechts (oder links) liegender – Längskanten der Bit-Leitungen 11. Alternativ kann die Leitungsbreite jeweils auch etwas kleiner als oben angegeben gewählt sein, z. B. um Platz für einen Spacer zu schaffen.
Wieder bezogen auf 3 erstreckt sich von der Ground-Leitung 12 aus eine – als Ground-Leitungs-Kontakt fungierende – Elektrode 15 senkrecht nach unten hin zum Transistor 13.
Wie z. B. aus 5a hervorgeht, ist die – als Ground-Leitungs-Kontakt fungierende – Elektrode 15 genau zwischen zwei benachbarten Bit-Leitungen 11 liegend angeordnet (d. h. erstreckt sich von der Ground-Leitung 12 aus – zwischen den zwei benachbarten Bit-Leitungen 11 hindurchgehend – nach unten zum Transistor 13).
Mit Hilfe der – als Ground-Leitungs-Kontakt fungierenden – Elektrode 15 wird also eine elektrisch leitende Verbindung zwischen der Ground-Leitung 12, und dem Transistor 13 – genauer: dessen Source-Drain-Pfad – geschaffen, ohne dass die Elektrode 15 die o. g. zwei benachbarten Bit-Leitungen 11 kontaktiert.
Um dies – bei dem o. g. relativ engen Versatz zwischen den Bit- und Ground-Leitungen 11, 12 – zu gewährleisten, wird bei der Herstellung der Elektrode 15 ein entsprechendes, in Bezug auf die Bit-Leitungen 11 selbstjustierendes Prozessführungs-Verfahren verwendet. Die Selbstjustierung kann z. B. dadurch erreicht werden, dass zur Ätzung eines Kontaktlochs für die Elektrode 15 auf die Bit-Leitungen 11 eine nichtleitende Hartmaske und Seitenspacer aufgebracht werden, zu denen selektiv eine Kontaktlochätzung (oxid) durchgeführt wird. Alternativ kann statt der Seitenspacer nach der Kontaktlochätzung ein isolierender Spacer in das Kontaktloch eingebracht werden.
Wie aus 3 hervorgeht, ist der Transistor 13, und die Elektrode 15 zwei verschiedenen – in der Darstellung gemäß 3 rechts bzw. links von der Elektrode 15 liegend angeordneten – Speicherzellen 1 zugeordnet; die Lösch- bzw. Schreib-Heiz-Strom-Pulse werden von jeweils einem einzelnen Transistor 13 getrieben („single-gate” Konzept).
Wie weiter aus 3 hervorgeht, erstrecken sich die – bereits oben erwähnten, als Zell-Kontakt fungierenden – (oberen) Elektroden 2a der Speicherzellen 1 von der jeweils entsprechenden Bit-Leitung 11 aus senkrecht nach unten, und die – ebenfalls als Zell-Kontakt fungierenden – (unteren) Elektroden 2b der Speicherzellen 1 jeweils vom Transistor 13 aus senkrecht nach oben.
Bei den Speicherzellen 1 kann es sich im Prinzip um beliebige, resistiv schaltende Speicherzellen 1 handeln, insbesondere um entsprechende – oben näher erläuterte – Phasenwechsel-Speicherzellen 1, beispielsweise entsprechende „heater” oder „active-in-via” Phasenwechsel-Speicherzellen, etc., z. B. um Speicherzellen mit einer Zellgröße von 6F2, oder weniger.
Wie z. B. aus 5a hervorgeht, können die – als Zell-Kontakt fungierenden – Elektroden 2a, 2b jeweils genau zwischen zwei benachbarten Ground-Leitungen 12 liegend angeordnet sein.
Mit Hilfe der – als Zell-Kontakt fungierenden – (in der Darstellung gemäß 3 z. B. links liegenden) Elektrode 2a wird z. B. eine elektrisch leitende Verbindung zwischen der schaltaktiven Materialschicht (bzw. der Heiz-Materialschicht 5) der (z. B. in der Zeichnung links liegenden) Speicherzelle 1, und der in 3 gezeigten Bit-Leitung 11 geschaffen, und mit Hilfe der (in der Darstellung gemäß 3 z. B. rechts liegenden) Elektrode 2a z. B. eine elektrisch leitende Verbindung zwischen der schaltaktiven Materialschicht (bzw. der Heiz-Materialschicht 5) der (z. B. in der Zeichnung rechts liegenden) Speicherzelle 1, und einer zu der in 3 gezeigten Bit-Leitung 11 benachbarten Bit-Leitung.
Entsprechend wird mit Hilfe der – ebenfalls als Zell-Kontakt fungierenden – Elektroden 2b jeweils eine elektrisch leitende Verbindung zwischen der schaltaktiven Materialschicht (bzw. der Heiz-Materialschicht 5) der jeweiligen Speicherzelle 1, und dem Transistor 13 geschaffen (genauer: mit dessen Source-Drain-Pfad).
Die Elektroden 15 bzw. 2a, 2b können im Prinzip aus beliebigen, brauchbaren Elektrodenmaterialien hergestellt sein, z. B. aus einer Titanverbindung, wie z. B. TiN, TiSiN, TiAIN, TaSiN oder TiW, etc., oder z. B. Wolfram.
Die Speicherzellen 1, und die Elektrode 15, sowie die Bit-Leitungen 11, und die Ground-Leitungen 12 sind durch entsprechendes, die Speicherzellen 1 bzw. die Elektrode 15, sowie die Bit- und Ground-Leitungen 11, 12 umgebendes Isoliermaterial 16 elektrisch voneinander isoliert.
Als Isoliermaterial 16 kann z. B. SiO₂ verwendet werden, oder ein beliebiges anderes, brauchbares Isoliermaterial.
In 4 ist ein Querschnitt durch ein entsprechend dem in 2 gezeigten Funktions-Prinzip aufgebautes Speicherbauelement gemäß einer zweiten, zu der in 3 gezeigten ersten Variante alternativen Variante gezeigt.
Das Speicherbauelement gemäß der zweiten Variante ist entsprechend ähnlich bzw. identisch aufgebaut, wie das Speicherbauelement der ersten Variante.
Allerdings sind die – parallel zu den Bit-Leitungen 11' verlaufenden – Ground-Leitungen 12' nicht jeweils oberhalb, sondern jeweils unterhalb der Bit-Leitungen 11' liegend angeordnet, und die Speicherzellen 1' nicht unterhalb der Bit- und Ground-Leitungen 11', 12', sondern in einer zwischen den Bit-Leitungen 11' und den Ground-Leitungen 12' liegenden Ebene.
Die Ground-Leitungen 12' sind gegenüber den Bit-Leitungen 11' derart nach unten hin in vertikaler Richtung versetzt liegend angeordnet, dass – im Querschnitt betrachtet – die Ebene, auf der die Unterseiten der Bit-Leitungen 11' liegen um einen Abstand c' von der Ebene, auf der die Oberseiten der Ground-Leitungen 12' liegen beabstandet ist.
Die Höhe und Breite der Ground-Leitungen 12' kann im Wesentlichen identisch zur Höhe und Breite der Bit-Leitungen 11' sein.
Die Ground-Leitungen 12' und Bit-Leitungen 11' sind – entsprechend wie oben erläutert, und wie z. B. in 5a dargestellt – von oben her betrachtet jeweils in seitlicher Richtung versetzt zueinander liegend angeordnet (wobei die Bit-Leitungen 11' gegenüber den Ground-Leitungen 12' – von oben her betrachtet – jeweils um eine Bit- bzw. Ground-Leitungs-Breite versetzt sein können).
Wie aus 4 hervorgeht, erstreckt sich von der Ground-Leitung 12' aus eine – als Ground-Leitungs-Kontakt fungierende – Elektrode 15' senkrecht nach unten hin zum Transistor 13'.
Wie z. B. aus 5a hervorgeht, kann die – als Ground-Leitungs-Kontakt fungierende – Elektrode 15' genau zwischen zwei benachbarten Bit-Leitungen 11' liegend angeordnet sein.
Mit Hilfe der – als Ground-Leitungs-Kontakt fungierenden – Elektrode 15' wird eine elektrisch leitende Verbindung zwischen der Ground-Leitung 12', und dem Transistor 13' – genauer: dessen Source-Drain-Pfad – geschaffen.
Wie weiter aus 4 hervorgeht, erstrecken sich die – als Zell-Kontakt fungierenden – (oberen) Elektroden 2a' der Speicherzellen 1' von der jeweils entsprechenden Bit-Leitung 11' aus senkrecht nach unten, und die – ebenfalls als Zell-Kontakt fungierenden – (unteren) Elektroden 2b' der Speicherzellen 1' jeweils vom Transistor 13' aus senkrecht nach oben.
Wie z. B. aus 5a hervorgeht, können die – als Zell-Kontakt fungierenden – Elektroden 2a', 2b' jeweils genau zwischen zwei benachbarten Ground-Leitungen 12' liegend angeordnet sein.
Dadurch wird erreicht, dass sich die – als Zell-Kontakt fungierenden – unteren Elektroden 2b' vom Transistor 13' aus – zwischen den zwei benachbarten Ground-Leitungen 12' hindurchgehend – nach oben hin zur schaltaktiven Materialschicht (bzw. zur Heiz-Materialschicht 5) der jeweiligen Speicherzelle 1 erstrecken.
Mit Hilfe der – als Zell-Kontakt fungierenden – Elektroden 2b' wird jeweils eine elektrisch leitende Verbindung zwischen der schaltaktiven Materialschicht (bzw. der Heiz-Materialschicht 5) der jeweiligen Speicherzelle 1', und dem Transistor 13' geschaffen (genauer: mit dessen Source-Drain-Pfad), ohne dass die Elektroden 2b' die o. g. zwei benachbarten Ground-Leitungen 12' kontaktieren.
Entsprechend ähnlich wird mit Hilfe der (in der Darstellung gemäß 4 z. B. links liegenden) Elektrode 2a' z. B. eine elektrisch leitende Verbindung zwischen der schaltaktiven Materialschicht (bzw. der Heiz-Materialschicht 5) der (z. B. in der Zeichnung links liegenden) Speicherzelle 1', und der in 4 gezeigten Bit-Leitung 11' geschaffen, und mit Hilfe der (in der Darstellung gemäß 4 z. B. rechts liegenden) Elektrode 2a' z. B. eine elektrisch leitende Verbindung zwischen der schaltaktiven Materialschicht (bzw. der Heiz-Materialschicht 5) der (z. B. in der Zeichnung rechts liegenden) Speicherzelle 1', und einer zu der in 4 gezeigten Bit-Leitung 11' benachbarten Bit-Leitung.
Sowohl bei der in 3 als auch bei der in 4 dargestellten Variante kann zur Erzeugung eines entsprechenden Lösch- bzw. Schreib-Heiz-Strom-Pulses entsprechend wie herkömmlich an die Bit-Leitung 11, 11' eine entsprechende – von der o. g. Versorgungs-Spannungs-Quelle bzw. Strom-Quelle erzeugte – Versorgungs-Spannung Vbl angelegt werden, und die Ground-Leitung 12, 12' an Masse angeschlossen bleiben – die an der Bit-Leitung anliegende Spannung wechselt dann z. B. von 0 V (Ground-Potential) auf Vbl; die an der Ground-Leitung anliegende Spannung verbleibt – konstant – bei 0 V (Modus 1).
Alternativ kann zur Erzeugung eines entsprechenden Lösch- bzw. Schreib-Heiz-Strom-Pulses sowohl das Bit- als auch das Ground-Leitungs-Potential geändert werden. Beispielsweise kann zunächst sowohl an die Bit- als auch die Ground-Leitung 12, 12' eine (z. B. jeweils identische) Mittel-Spannung angelegt werden; daraufhin kann die Bit-Leitung 11, 11' an eine entsprechende – von der o. g. Versorgungs-Spannungs-Quelle bzw. Strom-Quelle erzeugte – Versorgungs-Spannung Vbl, und die Ground-Leitung 12, 12' an Masse angeschlossen werden – die an der Bit-Leitung anliegende Spannung wechselt dann z. B. von Vbl/2 auf Vbl, und die an der Ground-Leitung anliegende Spannung von Vbl/2 auf 0 V (Modus 1').
Da der Leistungsverbrauch im Wesentlichen proportional zum Quadrat des Spannungshubs ist, kann hierdurch der Leistungsverbrauch reduziert werden (von ca. Vbl² auf ca. 2 × (Vbl/2)²).
Bei einer weiteren Alternative kann die Rolle der Bit- und Ground-Leitungen 11, 11', 12, 12' vertauscht werden:
Zur Erzeugung eines entsprechenden Lösch- bzw. Schreib-Heiz-Strom-Pulses wird dann an die Ground-Leitung 12, 12' z. B. eine entsprechende – von der o. g. Versorgungs-Spannungs-Quelle bzw. Strom-Quelle erzeugte – Versorgungs-Spannung Vbl angelegt; die Bit-Leitung 11, 11' bleibt fortdauern an Masse angeschlossen – die an der Ground-Leitung anliegende Spannung wechselt dann z. B. von 0 V auf Vbl; die an der Bit-Leitung anliegende Spannung verbleibt – konstant – bei 0 V (Modus 2).
Alternativ kann – wiederum – sowohl das Bit- als auch das Ground-Leitungs-Potential geändert werden: Beispielsweise kann zunächst sowohl an die Bit- als auch die Ground-Leitung 12, 12' eine (z. B. jeweils identische) Mittel-Spannung angelegt werden; daraufhin kann die Ground-Leitung 11, 11' an eine entsprechende – von der o. g. Versorgungs-Spannungs-Quelle bzw. Strom-Quelle erzeugte – Versorgungs-Spannung Vbl, und die Bit-Leitung 12, 12' an Masse angeschlossen werden – die an der Ground-Leitung anliegende Spannung wechselt dann z. B. von Vbl/2 auf Vbl, und die an der Bit-Leitung anliegende Spannung von Vbl/2 auf 0 V (Modus 2').
Bei einer weiteren Alternative kann das Speicherbauelement – insbesondere eine entsprechende Bit- und Ground-Leitung 11, 11', 12, 12' – wahlweise selektiv im o. g. Modus 1, 1', 2, oder 2' betrieben werden, z. B. jeweils abwechselnd im Modus 1 und 2, oder – besonders vorteilhaft – jeweils abwechselnd im Modus 1' und 2' (bidirektionaler Betrieb der Speicherzellen 1, 1').
Dadurch, dass die Bit-Leitung 11, 11' wahlweise selektiv (z. B. jeweils abwechselnd) auch entsprechend wie eine herkömmliche Ground-Leitung betrieben wird, und die Ground-Leitung 12, 12' umgekehrt wahlweise selektiv auch entsprechend wie eine herkömmliche Bit-Leitung, kann z. B. die Gefahr von Migrationsfehlern reduziert werden, und die Gefahr einer hot electron damage des jeweiligen Transistor-Gates, etc.
Wie z. B. aus 5a hervorgeht, können die vertikalen Mittelachsen von jeweils zwei jeweils ein- und demselben Transistor 13 zugeordneten Speicherzellen 1 (bzw. die vertikalen Mittelachsen des ersten und zweiten Elektroden-Paars 2a, 2b von jeweils zwei jeweils ein- und demselben Transistor 13 zugeordneten Speicherzellen 1) – und/oder die vertikalen Mittelachsen des ersten und/oder zweiten als Zell-Kontakt fungierenden Elektroden-Paars 2a, 2b, und der zugeordneten, als Ground-Leitungs-Kontakt fungierenden Elektrode 15 – jeweils auf einer vertikalen Ebene (in 5a gestrichelt dargestellt) liegen, die winklig gegenüber den Längsachsen (in 5a ebenfalls gestrichelt dargestellt) der Bit- und Ground-Leitungen 11, 12 angeordnet ist.
Wie sich z. B. aus 5a ergibt, liegen bei den hier erläuterten Ausführungsbeispielen die vertikalen Mittelachsen des ersten und zweiten Elektroden-Paars 2a, 2b von jeweils zwei jeweils ein- und demselben Transistor 13 zugeordneten Speicherzellen 1, und die Mittelachse der zugeordneten, als Ground-Leitungs-Kontakt fungierenden Elektrode 15 auf ein- und derselben vertikalen Ebene (in 5a gestrichelt dargestellt).
Der zwischen der/den o. g. vertikalen Ebenen, und den Längsachsen der Bit- und Ground-Leitungen 11, 12 eingeschlossene Winkel α kann z. B. zwischen 15° und 75° betragen, insbesondere z. B. zwischen 20° und 50°, etc.
Die o. g. Transistoren 13 (bzw. die Elektroden 2a, 2b, 15) sind jeweils in – in 5a fett umrandet dargestellten – aktiven Bereichen 17 liegend angeordnet.
Die aktiven Bereiche 17 sind jeweils von – zwischen entsprechenden aktiven Bereichen 17 liegenden, isolierenden – STI-(Shallow Trench Isolation -)Bereichen umgeben.
Bei den aktiven Bereichen 17 handelt es sich im Wesentlichen – lithographisch gesehen – (und wie im folgenden noch genauer erläutert wird) um entsprechende (gewinkelte) Linienschichtebenen (und nicht um isolierte (2-dimensionale) Strukturen).
Wie sich aus 5a ergibt, sind bei den hier erläuterten Ausführungsbeispielen in ein- und demselben aktiven Bereich 17 nicht nur jeweils ein einzelner Transistor 13 (bzw. die diesem zugeordneten als Ground-Leitungs-Kontakt und Zell-Kontakte fungierenden Elektroden 2a, 2b, 15) angeordnet.
Stattdessen erstreckt sich ein jeweils einen einzelnen Transistor 13 umfassender erster Teil-Abschnitt 17a („erster Haupt-Abschnitt 17a”) eines aktive Bereichs 17 – in der Darstellung gemäß 5a nach oben und unten hin – über entsprechende zweite Teil-Abschnitte 17b („Zwischen-Abschnitt 17b”) weiter zu entsprechenden dritten Teil-Abschnitten 17c des aktiven Bereichs 17 (d. h. zu weiteren Haupt-Abschnitten 17c), die jeweils einen weiteren Transistor 13 umfassen (bzw. die diesem zugeordneten als Ground-Leitungs-Kontakt und Zell-Kontakte fungierenden Elektroden 2a, 2b, 15), und von dort aus über einen entsprechenden weiteren Zwischen-Abschnitt zu einem weiteren Haupt-Abschnitt, etc., etc.
Wie sich aus 5a ergibt, verlaufen die Längsachsen der o. g. Zwischen-Abschnitte 17b des aktiven Bereichs 17 z. B. jeweils parallel zu den Längsachsen der Bit- und Ground-Leitungen 11, 12.
Demgegenüber verlaufen die Längsachsen der o. g. Haupt-Abschnitte 17a, 17c des aktiven Bereichs 17 jeweils schräg zu den Längsachsen der Bit- und Ground-Leitungen 11, 12 (und zwar jeweils so, dass zwischen den Längsachsen der Haupt-Abschnitte 17a, 17c des aktiven Bereichs 17 und den Längsachsen der Bit- und Ground-Leitungen 11, 12 jeweils der o. g. Winkel α eingeschlossen wird).
Dadurch ergibt sich insgesamt betrachtet ein in etwa die Form einer Schlangenlinie annehmender Verlauf des aktiven Bereichs 17 über den Zell-Array 10.
Um jeweils benachbarte, zu ein- und demselben aktiven Bereich 17 gehörende, über einen entsprechenden Zwischen-Abschnitt 17b miteinander verbundene Haupt-Abschnitte 17a, 17c eines aktiven Bereichs elektrisch voneinander isoliert zu halten, ist zwischen den entsprechenden Haupt-Abschnitten 17a, 17c – d. h. im jeweiligen Zwischen-Abschnitt 17b – jeweils ein (sich quer zu den Ground- und Bit-Leitungen erstreckender) Isolations-Gate-Bereich 18 vorgesehen, der sich elektrisch permanent im off-Zustand befindet.
In den 5b und 5c sind alternative Layout-Varianten des in 5a gezeigten Speicherbauelements gezeigt.
Das in 5b gezeigte Speicherbauelement ist entsprechend ähnlich bzw. identisch aufgebaut, wie das in 5a gezeigte Speicherbauelement.
Allerdings verlaufen die Längsachsen (in 5b gestrichelt dargestellt) entsprechender Haupt-Abschnitte 17a', 17c' entsprechender aktiver Bereiche 17' bei der in 5b gezeigten Layout-Variante nicht alle auf gleiche Weise schräg zu den Längsachsen (in 5b gestrichelt dargestellt) der Bit- und Ground-Leitungen 11, 12, sondern so, dass zwischen den Längsachsen der Haupt-Abschnitte 17a', 17c' eines jeweiligen aktiven Bereichs 17' und den Längsachsen der Bit- und Ground-Leitungen 11, 12 jeweils abwechselnd ein positiver und negativer Winkel +α, –α eingeschlossen wird (wobei +α z. B. zwischen +15° und +75° betragen kann, insbesondere z. B. zwischen +20° und +50°, und –α z. B. zwischen –15° und –75°, insbesondere z. B. zwischen –20° und –50°, etc.).
Dadurch ergibt sich insgesamt betrachtet ein etwa Zick-Zack-Form annehmender Verlauf des aktiven Bereichs 17 über den Zell-Array 10.
Das in 5c gezeigte Speicherbauelement ist entsprechend ähnlich bzw. identisch aufgebaut, wie das in 5b gezeigte Speicherbauelement.
Allerdings verlaufen die Bit- und Ground-Leitungen 11, 12 nicht fortlaufend gerade.
Stattdessen wird zwischen den Längsachsen (in 5c gestrichelt dargestellt) von – im Bereich nahe der Haupt-Abschnitte 17a'', 17c'' entsprechender aktiver Bereiche 17'' angeordneten – ersten Abschnitten 11a, 12a der Bit- und Ground-Leitungen 11, 12, und den Längsachsen (in 5c gestrichelt dargestellt) von – im Bereich nahe der Zwischen-Abschnitte 17b'' entsprechender aktiver Bereiche 17'' angeordneten – zweiten Abschnitten 11b, 12b der Bit- und Ground-Leitungen 11, 12, jeweils abwechselnd ein positiver und negativer Winkel +β, –β eingeschlossen.
Der Winkel +β kann z. B. zwischen +10° und +60° betragen, insbesondere z. B. zwischen +15° und +45°, und –β z. B. zwischen –10° und –60°, insbesondere z. B. zwischen –15° und –45°, etc.).
Des weiteren verlaufen die Längsachsen (in 5c gestrichelt dargestellt) entsprechender Haupt-Abschnitte 17a'', 17c'' entsprechender aktiver Bereiche 17'' bei der in 5c gezeigten Layout-Variante – entsprechend ähnlich wie bei der in 5b gezeigten Layout-Variante – so, dass zwischen den Längsachsen der Haupt-Abschnitte 17a'', 17c'' eines jeweiligen aktiven Bereichs 17'' und den Längsachsen der Zwischen-Abschnitte 17c'' eines jeweiligen aktiven Bereichs 17'' jeweils abwechselnd – jedoch jeweils gegenläufig zu den Bit- und Ground-Leitungen – ein positiver und negativer Winkel +α, –α eingeschlossen wird.
Dadurch ergibt sich insgesamt betrachtet ein etwa Zick-Zack-Form annehmender Verlauf des aktiven Bereichs 17'' über den Zell-Array 10, und ein eine hierzu gegenläufige Zick-Zack-Form annehmender Verlauf der Bit- und Ground-Leitungen 11, 12.
In den 5d, 5e, 5f sind weitere alternative Layout-Varianten für ein Speicherbauelement gezeigt.
Die in den 5d, 5e, 5f gezeigten Speicherbauelemente sind entsprechend ähnlich bzw. identisch aufgebaut, wie die oben erläuterten Speicherbauelemente; allerdings teilen sich – anders als bei den oben erläuterten Speicherbauelementen – jeweils zwei Speicherzellen 1 statt jeweils einer einzelnen jeweils zwei als Ground-Leitungs-Kontakt fungierende Elektroden 15; die Lösch- bzw. Schreib-Heiz-Strom-Pulse werden statt jeweils von einem einzelnen von jeweils zwei Transistoren getrieben („dual-gate” Konzept).
Die jeweils verwendeten Speicherzellen können entsprechend größere Zellgrössen aufweisen, als oben beschrieben, z. B. 8F2 (oder weniger).
Bei den in 5e und 5f gezeigten Layouts verlaufen die Bit- und Ground-Leitungen 11, 12 (– entsprechend wie bei dem in 5a und 5b gezeigten Layout –) fortlaufend gerade.
Des weiteren wird bei den in 5e und 5f gezeigten Layouts eine entsprechende Speicherzelle 1 – die entsprechende als Zell-Kontakt fungierenden Elektroden 2a, 2b aufweist – jeweils von zwei Transistoren gespeist, wobei der erste Transistor jeweils über eine – als Ground-Leitungs-Kontakt fungierende – Elektrode 15a gespeist wird, und der zweite Transistor jeweils über eine – als Ground-Leitungs-Kontakt fungierende – Elektrode 15b.
Wie sich aus 5e und 5f ergibt, sind die beiden – als Ground-Leitungs-Kontakt fungierenden – Elektroden 15a, 15b der beiden die Speicherzelle 1 speisenden Transistoren jeweils mit ein- und derselben Ground-Leitung 12 verbunden.
Bei dem in 5e gezeigten Layout ist die – als Zell-Kontakt fungierende – Elektrode 2b der Speicherzelle 1 mit einer anderen Bit-Leitung 11 verbunden, als die dem gleichen aktiven Bereich 17 zugeordnete, der Speicherzelle 1 bzw. Elektrode 2b nächstfolgende Speicherzelle bzw. Elektrode 2b' (diese ist nämlich statt mit der Bit-Leitung 11 mit einer zu dieser benachbarten Bit-Leitung 11' verbunden).
Demgegenüber ist bei dem in 5f gezeigten, alternativen Layout die – als Zell-Kontakt fungierende – Elektrode 2b der Speicherzelle 1 mit ein- und derselben Bit-Leitung 11 verbunden, wie die dem gleichen aktiven Bereich 17' zugeordnete, der Speicherzelle 1 bzw. Elektrode 2b nächstfolgende Speicherzelle bzw. Elektrode 2b''.
Dadurch ergibt sich insgesamt betrachtet für die in 5e und 5f gezeigten Layouts ein etwa Zick-Zack-Form annehmender Verlauf des aktiven Bereichs 17, 17' über den Zell-Array 10, wobei der aktive Bereich 17, 17' bei dem in 5e gezeigten Layout nach jeder zweiten Wortleitung 14b seine Richtung ändert, und bei dem in 5f gezeigten Layout doppelt so oft (nach jeder Wortleitung 14b).
Bei dem in 5d gezeigten Layout verlaufen die Bit- und Ground-Leitungen 11, 12 (– entsprechend wie bei dem in 5c gezeigten Layout –) nicht fortlaufend gerade.
Stattdessen wird zwischen den Längsachsen (in 5d gestrichelt dargestellt) jeweils aufeinanderfolgender Bit- und Ground-Leitungs-Abschnitte 11a, 12a, und einer senkrecht zu den Wort-Leitungen 14b verlaufenden Linie (in 5d gestrichelt dargestellt) jeweils abwechselnd ein positiver und negativer Winkel +β, –β eingeschlossen.
Entsprechend wird zwischen den Längsachsen (in 5d gestrichelt dargestellt) jeweils aufeinanderfolgender Abschnitte 17a, 17b entsprechender aktiver Bereiche 17, und der o. g. senkrecht zu den Wort-Leitungen 14b verlaufenden Linie (in 5d gestrichelt dargestellt) jeweils abwechselnd – jedoch jeweils gegenläufig zu den Bit- und Ground-Leitungen – ein positiver und negativer Winkel +α, –α eingeschlossen.
Dadurch ergibt sich insgesamt betrachtet ein etwa Zick-Zack-Form annehmender Verlauf des aktiven Bereichs 17 über den Zell-Array 10, und ein eine hierzu gegenläufige Zick-Zack-Form annehmender Verlauf der Bit- und Ground-Leitungen 11, 12.
In 6 ist ein Querschnitt durch ein entsprechend dem in 2 gezeigten Funktions-Prinzip aufgebautes Speicherbauelement gemäß einer weiteren, zu den in 3 und 4 gezeigten Varianten alternativen Variante gezeigt.
Das Speicherbauelement gemäß der weiteren Variante ist im Wesentlichen entsprechend ähnlich bzw. identisch aufgebaut, wie das Speicherbauelement der in 4 gezeigten zweiten Variante.
Die – parallel zu den Bit-Leitungen 11' verlaufenden – Ground-Leitungen 12' sind jeweils unterhalb der Bit-Leitungen 11' liegend angeordnet, und die Speicherzellen 1', 1'' in einer zwischen den Bit-Leitungen 11' und den Ground-Leitungen 12' liegenden Ebene.
Die Speicherzellen 1', 1'' weisen jeweils eine Heiz-Material-Schicht 5', 5'', und eine daran angrenzende schaltaktive Materialschicht 3', 3'', insbesondere eine entsprechende Phasenwechsel-Materialschicht 3', 3'' auf.
Wie aus 6 hervorgeht, erstreckt sich von der Ground-Leitung 12' aus eine – als Ground-Leitungs-Kontakt fungierende – Elektrode 15' senkrecht nach unten hin zum Transistor 13'.
Wie weiter aus 6 hervorgeht, kontaktiert ein oberer Bereich der schaltaktiven Materialschicht 3', 3'' der Speicherzellen 1', 1'' direkt die Bit-Leitung 11'.
Die – als Zell-Kontakt fungierenden – (unteren) Elektroden 2b' der Speicherzellen 1', 1'' erstrecken sich von der Heiz-Material-Schicht 5', 5'' aus senkrecht nach unten zum Transistor 13'.
Der – den beiden Speicherzellen 1' – zugeordnete Transistor 13' ist in einem aktiven Bereich 17' angeordnet, in dem – neben dem Transistor 13' – weitere Transistoren angeordnet sind, die nicht den beiden Speicherzellen 1' zugeordnet sind, sondern entsprechenden, weiteren Speicherzellen 1''.
Um jeweils benachbarte, jeweils verschiedenen Transistoren zugeordnete Teil-Bereiche des aktiven Bereichs 17' elektrisch voneinander isoliert zu halten, ist zwischen den Teil-Bereichen (bzw. zwischen jeweils benachbarten aktiven Gate-Bereichen 19' der Teil-Bereiche) jeweils ein entsprechender Isolations-Gate-Bereich 18' vorgesehen, der sich elektrisch permanent im off-Zustand befindet.
Bezugszeichenliste

1: Speicherzelle
1': Speicherzelle
1'': Speicherzelle
2a: Elektrode
2a': Elektrode
2b: Elektrode
2b': Elektrode
2b'': Elektrode
3: schaltaktive Materialschicht
3': schaltaktive Materialschicht
3'': schaltaktive Materialschicht
4: Isolier-Schicht
5: Heiz-Material-Schicht
5': Heiz-Material-Schicht
5'': Heiz-Material-Schicht
10: Zell-Array
11: Bit-Leitung
11': Bit-Leitung
11a: Bit-Leitungs-Abschnitt
11b: Bit-Leitungs-Abschnitt
12: Ground-Leitung
12': Ground-Leitung
12a: Ground-Leitungs-Abschnitt
12b: Ground-Leitungs-Abschnitt
13: Transistor
13': Transistor
14a: Wort-Leitung
14b: Wort-Leitung
15: Elektrode
15': Elektrode
15a: Elektrode
15b: Elektrode
16: Isoliermaterial
17: aktiver Bereich
17': aktiver Bereich
17'': aktiver Bereich
17a: erster Teil-Abschnitt eines aktiven Bereichs
17a': erster Teil-Abschnitt eines aktiven Bereichs
17a'': erster Teil-Abschnitt eines aktiven Bereichs
17b: zweiter Teil-Abschnitt eines aktiven Bereichs
17b': zweiter Teil-Abschnitt eines aktiven Bereichs
17b'': zweiter Teil-Abschnitt eines aktiven Bereichs
17c: dritter Teil-Abschnitt eines aktiven Bereichs
17c': dritter Teil-Abschnitt eines aktiven Bereichs
17c'': dritter Teil-Abschnitt eines aktiven Bereichs
18: Isolations-Gate-Bereich
18': Isolations-Gate-Bereich
19': aktiver Gate-Bereich

Claims

Speicherbauelement mit mehreren Speicherzellen (1), denen zur Ansteuerung jeweils mindestens eine Schalt-Einrichtung (13) zugeordnet ist, sowie mehreren Strom-Zufuhr- und mehreren Strom-Abfuhr-Leitungen (11, 12), wobei die Strom-Zufuhr-Leitungen (11) und die Strom-Abfuhr-Leitungen (12) im Wesentlichen parallel zueinander und fortlaufend gerade verlaufen, wobei die Schalt-Einrichtung (13) in einem aktiven Bereich (17) angeordnet ist, wobei der aktive Bereich (17) mindestens einen ersten und einen zweiten Teil-Bereich (17a, 17c) und einen zwischen diesen befindlichen Zwischen-Teil-Bereich (17b) aufweist und die Längsachse des Zwischen-Teil-Bereichs (17b) parallel zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verläuft und die jeweiligen Längsachsen der ersten und zweiten Teil-Bereiche (17a, 17c) winklig zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verlaufen, wobei die Schalt-Einrichtung (13) in dem ersten Teil-Bereich (17a), und eine weitere Schalt-Einrichtung in dem zweiten Teil-Bereich (17c) angeordnet ist, und die ersten und zweiten Teil-Bereiche (17a, 17c) durch einen Isolations-Gate-Bereich (18) elektrisch voneinander isoliert sind.
Speicherbauelement nach Anspruch 1, wobei die Strom-Zufuhr-Leitungen gegenüber nächstliegenden Strom-Abfuhr-Leitungen (11, 12) – von oben her betrachtet – jeweils um die Breite der Strom-Zufuhr- bzw. Strom-Abfuhr-Leitungen versetzt liegend angeordnet sind.
Speicherbauelement mit mehreren Speicherzellen (1), denen zur Ansteuerung jeweils mindestens eine Schalt-Einrichtung (13) zugeordnet ist, sowie einer Strom-Zufuhr- und einer Strom-Abfuhr-Leitung (11, 12), wobei die Strom-Zufuhr-Leitung (11) und die Strom-Abfuhr-Leitung (12) im Wesentlichen parallel zueinander und fortlaufend gerade verlaufen, wobei die Schalt-Einrichtung (13) in einem aktiven Bereich (17) angeordnet ist, wobei der aktive Bereich (17) mindestens einen ersten und einen zweiten Teil-Bereich (17a, 17c) und einen zwischen diesen befindlichen Zwischen-Teil-Bereich (17b) aufweist und die Längsachse des Zwischen-Teil-Bereichs (17b) parallel zu den Längsachsen der Strom-Zufuhr-Leitung (11) und der Strom-Abfuhr-Leitung (12) verläuft und die jeweiligen Längsachsen der ersten und zweiten Teil-Bereiche (17a, 17c) winklig zu den Längsachsen der Strom-Zufuhr-Leitung (11) und der Strom-Abfuhr-Leitung (12) verlaufen, wobei die Schalt-Einrichtung (13) in dem ersten Teil-Bereich (17a), und eine weitere Schalt-Einrichtung in dem zweiten Teil-Bereich (17c) angeordnet ist, und die ersten und zweiten Teil-Bereiche (17a, 17c) durch einen Isolations-Gate-Bereich (18) elektrisch voneinander isoliert sind.
Speicherbauelement nach Anspruch 3, bei welchem die Speicherzellen resistiv schaltende Speicherzellen (1) sind.
Speicherbauelement nach Anspruch 3 oder 4, bei welchem die Speicherzellen PCM-Speicherzellen sind.
Speicherbauelement nach einem der Ansprüche 3 bis 5, bei welchem die Strom-Zufuhr-Leitung (11) eine Bit-Leitung ist.
Speicherbauelement nach einem der Ansprüche 3 bis 6, bei welchem die Strom-Abfuhr-Leitung (12) eine Ground-Leitung ist.
Speicherbauelement nach einem der Ansprüche 3 bis 7, welches so ausgestaltet und eingerichtet ist, dass die Strom-Zufuhr-Leitung (11) wahlweise selektiv auch als Strom-Abfuhr-Leitung betrieben werden kann.
Speicherbauelement nach einem der Ansprüche 3 bis 8, welches so ausgestaltet und eingerichtet ist, dass die Strom-Abfuhr-Leitung (12) wahlweise selektiv auch als Strom-Zufuhr-Leitung betrieben werden kann.
Speicherbauelement nach einem der Ansprüche 3 bis 9, wobei der aktive Bereich zumindest abschnittsweise winklig zu den Strom-Zufuhr- und Strom-Abfuhr-Leitungen (11, 12) verläuft.
Speicherbauelement nach Anspruch 10, bei welchem der Winkel (α) zwischen 15° und 75°, insbesondere zwischen 20° und 50° beträgt.
Speicherbauelement nach Anspruch 10 oder 11, bei welchem der aktive Bereich (17) im Wesentlichen zick-zack-förmig verläuft.
Speicherbauelement nach Anspruch 10 oder 11, bei welchem der aktive Bereich (17) im Wesentlichen schlangenlinienförmig verläuft.
Speicherbauelement nach einem der Ansprüche 3 bis 13, bei welchem zur Ansteuerung der Schalt-Einrichtung (13) eine Ansteuer-Leitung (14b), insbesondere Wort-Leitung vorgesehen ist, die im Wesentlichen senkrecht zu den Strom-Zufuhr- und Strom-Abfuhr-Leitungen (11, 12) verläuft.
Speicherbauelement nach einem der Ansprüche 3 bis 14, bei welchem die Strom-Zufuhr-Leitung (11) gegenüber der Strom-Abfuhr-Leitung (11, 12) – von oben her betrachtet – im Wesentlichen um die Breite der Strom-Zufuhr- oder der Strom-Abfuhr-Leitung (11, 12) versetzt liegend angeordnet ist.
Verfahren zum Betreiben eines Speicherbauelements mit mehreren Speicherzellen (1), denen zur Ansteuerung jeweils mindestens eine Schalt-Einrichtung (13) zugeordnet ist, sowie mehreren Strom-Zufuhr- und mehreren Strom-Abfuhr-Leitungen (11, 12), wobei die Strom-Zufuhr-Leitungen (11) und die Strom-Abfuhr-Leitungen (12) im Wesentlichen parallel zueinander und fortlaufend gerade verlaufen, wobei die Schalt-Einrichtung (13) in einem aktiven Bereich (17) angeordnet ist, wobei der aktive Bereich (17) mindestens einen ersten und einen zweiten Teil-Bereich (17a, 17c) und einen zwischen diesen befindlichen Zwischen-Teil-Bereich (17b) aufweist und die Längsachse des Zwischen-Teil-Bereichs (17b) parallel zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verläuft und die jeweiligen Längsachsen der ersten und zweiten Teil-Bereiche (17a, 17c) winklig zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verlaufen, wobei die Schalt-Einrichtung (13) in dem ersten Teil-Bereich (17a), und eine weitere Schalt-Einrichtung in dem zweiten Teil-Bereich (17c) angeordnet ist, und die ersten und zweiten Teil-Bereiche (17a, 17c) durch einen Isolations-Gate-Bereich (18) elektrisch voneinander isoliert sind, und wobei das Verfahren die Schritte aufweist: – Zuführen eines Stroms an eine jeweils selektierte Speicherzelle (1) über eine Strom-Zufuhr-Leitung (11); und – Abführen des Strom über eine Strom-Abfuhr-Leitung (12).
Verfahren nach Anspruch 16, wobei die Gesamt-Länge der insgesamt vom Strom jeweils durchflossenen Leitungs-Abschnitte der Strom-Zufuhr- und Strom-Abfuhr-Leitungen (11, 12) unabhängig von der jeweils selektierten Speicherzelle (1) ist.
Verfahren nach Anspruch 16 oder 17, bei welchem die Speicherzellen resistiv schaltende Speicherzellen (1) sind.
Verfahren nach einem der Ansprüche 16 bis 18, bei welchem die Speicherzellen PCM-Speicherzellen sind.
Verfahren nach einem der Ansprüche 16 bis 19, welches zusätzlich den Schritt aufweist: Betreiben der Strom-Zufuhr-Leitung (11) zusätzlich auch als Strom-Abfuhr-Leitung.
Verfahren nach einem der Ansprüche 16 bis 20, welches zusätzlich den Schritt aufweist: Betreiben der Strom-Abfuhr-Leitung (12) zusätzlich auch als Strom-Zufuhr-Leitung.
Verfahren nach einem der Ansprüche 20 oder 21, wobei bei einem ersten Zugriff auf die Speicherzelle die Strom-Zufuhr-Leitung (11) als Strom-Zufuhr-Leitung, und die Strom-Abfuhr-Leitung (12) als Strom-Abfuhr-Leitung (12) betrieben wird, und bei einem zweiten, insbesondere darauffolgenden Zugriff auf die Speicherzelle die Strom-Zufuhr-Leitung (11) als Strom-Abfuhr-Leitung, und die Strom-Abfuhr-Leitung (12) als Strom-Zufuhr-Leitung betrieben wird.
Verfahren nach einem der Ansprüche 20 bis 22, wobei zum Betreiben der Strom-Zufuhr-Leitung (11) als Strom-Abfuhr-Leitung, und der Strom-Abfuhr-Leitung (12) als Strom-Zufuhr-Leitung sowohl die an die Strom-Zufuhr-Leitung (11) als auch die an die Strom-Abfuhr-Leitung (12) angelegte Spannung (Vbl/2) geändert wird.
Verfahren nach Anspruch 23, wobei zum Betreiben der Strom-Zufuhr-Leitung (11) als Strom-Abfuhr-Leitung, und der Strom-Abfuhr-Leitung (12) als Strom-Zufuhr-Leitung zunächst eine identische Spannung (Vbl/2) an die Strom-Zufuhr- und die Strom-Abfuhr-Leitung (11, 12) angelegt wird, und dann die an die Strom-Zufuhr-Leitung (11) angelegte Spannung erhöht, und die an die Strom-Abfuhr-Leitung (12) angelegte Spannung verringert wird.
Verfahren nach Anspruch 23 oder 24, wobei zum Betreiben der Strom-Zufuhr-Leitung (11) als Strom-Abfuhr-Leitung, und der Strom-Abfuhr-Leitung (12) als Strom-Zufuhr-Leitung zunächst eine identische Spannung (Vbl/2) an die Strom-Zufuhr- und die Strom-Abfuhr-Leitung (11, 12) angelegt wird, und dann die an die Strom-Zufuhr-Leitung (11) angelegte Spannung verringert, und die an die Strom-Abfuhr-Leitung (12) angelegte Spannung erhöht wird.
Speicherbauelement mit mehreren Speicherzellen (1), denen zur Ansteuerung jeweils mindestens eine Schalt-Einrichtung (13) zugeordnet ist, sowie mehreren Strom-Zufuhr- und mehreren Strom-Abfuhr-Leitungen (11, 12), wobei die Strom-Zufuhr-Leitungen (11) und die Strom-Abfuhr-Leitungen (12) im Wesentlichen parallel zueinander und fortlaufend gerade verlaufen, und die Strom-Zufuhr-Leitungen (11) gegenüber den Strom-Abfuhr-Leitungen (11, 12) – von oben her betrachtet – derart versetzt zueinander angeordnet sind, dass die Mittelachsen der Strom-Zufuhr-Leitungen jeweils mittig zwischen entsprechenden Mittelachsen der jeweils nächstliegenden Strom-Abfuhr-Leitungen liegen, wobei die Schalt-Einrichtung (13) in einem aktiven Bereich (17) angeordnet ist, wobei der aktive Bereich (17) mindestens einen ersten und einen zweiten Teil-Bereich (17a, 17c) und einen zwischen diesen befindlichen Zwischen-Teil-Bereich (17b) aufweist und die Längsachse des Zwischen-Teil-Bereichs (17b) parallel zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verläuft und die jeweiligen Längsachsen der ersten und zweiten Teil-Bereiche (17a, 17c) winklig zu den Längsachsen der Strom-Zufuhr-Leitungen (11) und der Strom-Abfuhr-Leitungen (12) verlaufen, wobei die Schalt-Einrichtung (13) in dem ersten Teil-Bereich (17a), und eine weitere Schalt-Einrichtung in dem zweiten Teil-Bereich (17c) angeordnet ist, und die ersten und zweiten Teil-Bereiche (17a, 17c) durch einen Isolations-Gate-Bereich (13) elektrisch voneinander isoliert sind.