WO2006137110A1 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents

不揮発性半導体記憶装置及びその書き込み方法 Download PDF

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Definitions

  • Nonvolatile semiconductor memory device and writing method thereof are nonvolatile semiconductor memory devices and writing method thereof.
  • the present invention relates to a nonvolatile semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device using a resistance memory element having a plurality of resistance states having different resistance values and a writing method thereof.
  • RRAM Resistance Random Access Memory
  • the RRAM uses a resistance memory element that has a plurality of resistance states with different resistance values and changes its resistance state by applying an electrical stimulus from the outside. It is used as a memory element by associating it with information “0” and “1”.
  • High potential such as high speed, large capacity, low power consumption, etc., is expected for its future.
  • a resistance memory element is formed by sandwiching a resistance memory material whose resistance state is changed by application of a voltage between a pair of electrodes.
  • a resistance memory material an oxide material containing a transition metal is known.
  • Non-volatile semiconductor memory devices using resistance memory elements are described in, for example, Patent Documents 1 to 4, Non-Patent Documents 1 to 3, and the like.
  • Patent Document 1 US Patent No. 6473332
  • Patent Document 2 JP 2005-025914
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2004-272975
  • Patent Document 4 Japanese Unexamined Patent Application Publication No. 2004-110867
  • Non-Patent Document 1 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2001)
  • Non-Patent Document 2 W. W. Zhuang et al, Tech. Digest IEDM 2002, p.193
  • Non-Patent Document 3 1. G. Baek et al "Tech. Digest IEDM 2004, p.587
  • the impedance of the cell is greatly different between the resistance value in the high resistance state and the resistance value in the low resistance state. It was difficult to achieve impedance matching.
  • TiO which is a typical transition metal oxide
  • TiO differs in resistance value at 0.5 V by about three orders of magnitude between a high resistance state and a low resistance state.
  • the impedance matching with the external circuit is greatly disrupted in the low resistance state. Therefore, when matching the impedance with the external circuit, the impedance matching with the external circuit was greatly disrupted in the high resistance state.
  • the voltage pulse is reflected at the junction with the external circuit, and an effective sufficient voltage is applied to the resistance memory element for both the low resistance state and the high resistance state. I could't.
  • An object of the present invention is to provide a non-volatile semiconductor memory device using a resistance memory element that stores a plurality of resistance states having different resistance values.
  • Non-volatile semiconductor memory device capable of easily impedance matching between peripheral circuit and memory cell in both of the case of rewriting to a state and the case of rewriting to a high resistance state such as low resistance state power and its To provide a writing method.
  • a nonvolatile memory having a resistance memory element that stores a high resistance state and a low resistance state and switches between the high resistance state and the low resistance state by applying a voltage.
  • a method for writing to a resistive semiconductor memory device comprising: providing a variable resistance element connected in parallel to the resistance memory element; and applying a voltage to the resistance memory element to switch between the high resistance state and the low resistance state When writing voltage to the resistance memory element The resistance value of the variable resistance element is set according to the resistance state of the resistance memory element so that the impedance of the circuit and the combined resistance of the resistance memory element and the variable resistance element is matched.
  • a writing method for a semiconductor memory device is provided.
  • a resistance memory element that stores a high resistance state and a low resistance state, and switches between the high resistance state and the low resistance state by applying a voltage.
  • a writing method for a nonvolatile semiconductor memory device wherein a variable resistance element connected in parallel to the resistance memory element is provided, and a voltage is applied to the resistance memory element to switch between the high resistance state and the low resistance state.
  • the resistance value of the variable resistance element is set such that a combined resistance value of the resistance memory element and the variable resistance element is equal to or lower than a low resistance value in the low resistance state.
  • a method for writing to a semiconductor memory device is provided.
  • a resistance memory element that stores a high resistance state and a low resistance state, and switches between the high resistance state and the low resistance state by applying a voltage;
  • a voltage is applied to the resistance memory element when switching between the high resistance state and the low resistance state by applying a voltage to the resistance memory element and a variable resistance element connected in parallel to the resistance memory element.
  • a resistance control circuit that sets a resistance value of the variable resistance element according to a resistance state of the resistance memory element so that impedance matching is performed between the write circuit to be performed and a combined resistance of the resistance memory element and the variable resistance element.
  • a resistance memory element that stores a high resistance state and a low resistance state, and switches between the high resistance state and the low resistance state by applying a voltage
  • a plurality of memory cells each having a selection transistor having one end connected in series to one end of the resistance memory element, and extending in a first direction.
  • a plurality of signal lines arranged in parallel, wherein each signal line is connected to the gate electrode of the selection transistor of the memory cell arranged in the first direction;
  • a plurality of signal lines extending in parallel in a second direction intersecting with the direction of 1, each signal line being arranged in the second direction and the other of the resistance memory elements of the memory cells arranged in the second direction
  • a plurality of second signal lines connected to the end side of the
  • the resistance circuit is configured so that impedance is matched between a write circuit that applies a voltage to the resistance memory element and a combined resistance of the resistance memory element and the variable resistance element.
  • a nonvolatile semiconductor memory device comprising a resistance control circuit that sets a resistance value of the variable resistance element according to a resistance state of the memory element.
  • an impedance control transistor connected in parallel to the resistance memory element is provided. Therefore, the resistance value of the impedance control transistor is made sufficiently smaller than the resistance value in the low resistance state of the resistance memory element at the time of rewriting.
  • the impedance of the seen memory cell can be made almost equal.
  • the peripheral circuit and the memory cell can be easily changed both when the memory cell is rewritten to a high resistance state and a low resistance state and when the memory cell is rewritten to a low resistance state force and a high resistance state. Impedance matching. As a result, the width of the voltage pulse at the time of writing can be narrowed, and the operation speed can be improved.
  • FIG. 1 is a graph showing the current-voltage characteristics of a resistance memory element using a bipolar resistance memory material V.
  • FIG. 2 is a graph showing current-voltage characteristics of a resistance memory element using a unipolar resistance memory material.
  • FIG. 3 is a graph showing the current-voltage characteristics of a resistance memory element using a unipolar resistance memory material.
  • FIG. 4 is a graph of current-voltage characteristics illustrating a forming process of a resistance memory element using a unipolar resistance memory material.
  • FIG. 5 A circuit diagram (part 1) showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the invention.
  • FIG. 6 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention (No. 1).
  • FIG. 6 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention (No. 1).
  • FIG. 6 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention (No. 1).
  • FIG. 6 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention (No. 1).
  • FIG. 7 is a time chart (No. 1) showing a writing method of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 8 is a time chart (No. 2) showing the writing method of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 10 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the third embodiment of the present invention (No. 1).
  • FIG. 11 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the third embodiment of the present invention (No. 2).
  • FIG. 11 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the third embodiment of the present invention (No. 2).
  • FIG. 11 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the third embodiment of the present invention (No. 2).
  • FIG. 11 A circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the third embodiment of the present invention (No. 2).
  • FIG. 12 is a circuit diagram showing a nonvolatile semiconductor memory device and a writing method thereof according to a fifth embodiment of the present invention.
  • FIG. 13 A plan view showing the structure of the nonvolatile semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 14 is a schematic sectional view showing the structure of the nonvolatile semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 15 is a sectional view (No. 1) showing the method for manufacturing the nonvolatile semiconductor memory device according to the sixth embodiment of the invention.
  • FIG. 16 is a sectional view (No. 2) showing the method for manufacturing the nonvolatile semiconductor memory device according to the sixth embodiment of the invention.
  • FIG. 17 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a modification of the embodiment of the present invention. Explanation of symbols
  • Fig. 1 is a graph showing the current-voltage characteristics of a resistance memory element using a bipolar resistance memory material
  • Figs. 2 and 3 show the current-voltage characteristics of a resistance memory element using a unipolar resistance memory material.
  • Fig. 4 is a graph of current-voltage characteristics explaining the forming process of a resistance memory element using a unipolar resistance memory material
  • Figs. 5 and 6 are circuit diagrams showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • 7 and 8 are time charts showing a writing method of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. 9 is a time chart showing a reading method of the nonvolatile semiconductor memory device according to the present embodiment.
  • the resistance memory element has a resistance memory material sandwiched between a pair of electrodes.
  • Most of the resistance memory materials are oxide materials containing transition metals, and can be roughly classified into two types based on the difference in electrical characteristics.
  • SrTiO doped with a small amount of impurities such as chromium (Cr) Or SrZrO, or Colossal Magneto- Resistance (CMR)
  • Examples include Pr Ca MnO and La_Ca MnO.
  • a bipolar resistance memory material such a resistance memory material that requires voltages having different polarities for rewriting the resistance state.
  • the other is a material that requires a voltage of the same polarity in order to change the resistance value between a high resistance state and a low resistance state.
  • a single transition metal such as NiO or TiO Applicable to acidic substances.
  • a resistance memory material that requires a voltage having the same polarity to rewrite the resistance state is referred to as a unipolar resistance memory material.
  • FIG. 1 is a graph showing the current-voltage characteristics of a resistance memory element using a bipolar resistance memory material 1, and is described in Non-Patent Document 1. This graph shows the case of using Cr-doped SrZrO, which is a typical bipolar resistance memory material.
  • the resistance memory element In the initial state, the resistance memory element is considered to be in a high resistance state.
  • Each resistance state is stable in a range of about ⁇ 0.5V and is maintained even when the power is turned off. That is, in the high resistance state, if the applied voltage is lower than the absolute value of the voltage at point A, the current-voltage characteristics change linearly along the curves a and d, and the high resistance state is maintained. Similarly, in the low resistance state, if the applied voltage is lower than the absolute value of the voltage at point C, the current-voltage characteristics change linearly along curves b and c, and the low resistance state is maintained. .
  • the resistance memory element using the bipolar resistance memory material applies voltages having different polarities in order to change the resistance state between the high resistance state and the low resistance state. .
  • FIG. 2 is a graph showing the current-voltage characteristics of a resistance memory element using a unipolar resistance memory material. This graph shows the case of using TiO, which is a typical unipolar resistive memory material.
  • the resistance memory element In the initial state, the resistance memory element is considered to be in a high resistance state.
  • the current changes along the curve a in the direction of the arrow, and its absolute value gradually increases.
  • the resistance memory element switches (sets) the high resistance state force to the low resistance state.
  • the absolute value of the current increases abruptly, and the current-voltage characteristic changes from point A force to point B.
  • the current value at point B in Fig. 2 is constant at about 20 mA because the current is limited to prevent the device from being destroyed by a sudden increase in current.
  • Each resistance state is stable at about 1. OV or less, and is maintained even when the power is turned off.
  • the high resistance state if the applied voltage is lower than the voltage at point A, the current-voltage characteristics change linearly along curve a, and the high resistance state is maintained.
  • the low resistance state if the applied voltage is lower than the voltage at point C, the current-voltage characteristics change along curve c, and the low resistance state is maintained.
  • the resistance memory element using the unipolar resistance memory material applies a voltage having the same polarity in order to change the resistance state between the high resistance state and the low resistance state.
  • FIG. 3 is a logarithmic representation of the current axis of the current-voltage characteristic of FIG.
  • TiO which is a typical unipolar resistance memory material, has a resistance value of about 3 orders of magnitude different between the high resistance state and the low resistance state at 0.5V. For this reason, for example, if the impedance with the external circuit is matched to the high resistance state, the impedance matching with the external circuit is greatly disrupted in the low resistance state. Therefore, when matching the impedance with the external circuit, the impedance matching with the external circuit is greatly disrupted in the high resistance state.
  • FIG. 4 is a current-voltage characteristic illustrating the forming process of the resistance memory element using the same unipolar resistance memory material as in FIGS. 2 and 3.
  • V is very high. This withstand voltage is compared with the voltage required for setting and resetting. Compared to the extremely high value. In the initial state, there is no change in resistance state such as set or reset.
  • the resistance memory element When a voltage higher than the leverage withstand voltage of the lever is applied in the initial state, as shown in FIG. 4, the value of the current flowing through the element increases rapidly, that is, the resistance memory element is formed.
  • the resistance memory element exhibits current-voltage characteristics as shown in FIG. 2, and can change reversibly between a low resistance state and a high resistance state. Once the forming is performed, the resistance memory element does not return to the initial state.
  • the resistance memory element in the initial state before forming has a high resistance value and may be confused with the high resistance state after forming. Therefore, in this specification, the high resistance state represents the high resistance state of the resistance memory element after forming, and the low resistance state represents the low resistance state of the resistance memory element after forming.
  • the term “state” represents the state of the resistance memory element before forming.
  • FIG. 5 the structure of the nonvolatile semiconductor memory device according to the present embodiment will be explained with reference to FIGS. 5 and 6.
  • FIG. 5 the structure of the nonvolatile semiconductor memory device according to the present embodiment will be explained with reference to FIGS. 5 and 6.
  • FIG 5 and 6 are circuit diagrams showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • the memory cell 10 of the nonvolatile semiconductor memory device includes a resistance memory element 12 and a cell selection transistor 14.
  • the resistance memory element 12 has one end connected to the source line SL and the other end connected to the source terminal of the cell selection transistor 14.
  • the drain terminal of the cell selection transistor 14 is connected to the bit line BL, and the gate terminal is connected to the word line WL.
  • the resistance memory element 12 has a resistance memory material sandwiched between a pair of electrodes.
  • the resistance memory material can be! / Or a deviation from the bipolar resistance memory material and the unipolar resistance memory material.
  • the resistance memory material is a unipolar resistance memory material made of, for example, TiO.
  • An impedance control transistor 16 is connected in parallel to the memory cell 10 between the bit line BL and the source line SL.
  • FIG. 6 is a circuit diagram showing a memory cell array in which the memory cells 10 shown in FIG. 5 are arranged in a matrix. A plurality of memory cells 10 are arranged in a column direction (vertical direction in the drawing) and a row direction (horizontal direction in the drawing).
  • a plurality of word lines WL1, WL2,... are arranged in the column direction, and constitute a common signal line for the memory cells 10 arranged in the column direction.
  • source lines SL1 and SL2 "are applied to form a common signal line for the memory cells 10 arranged in the column direction.
  • the source line SL includes two bit lines BL. One is provided for each.
  • An impedance control transistor 16 is provided between the source line SL and the two corresponding bit lines BL. As a result, the impedance control transistor 16 is shared by a plurality of memory cells 10 arranged in the row direction.
  • the rewriting operation to the high resistance state force low resistance state that is, the set operation will be described with reference to FIG. It is assumed that the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the gate terminal of the impedance control transistor 16 to turn on the impedance control transistor 16 (see FIG. 7).
  • the channel resistance R of the impedance control transistor 16 depends on the voltage applied to the gate terminal.
  • the impedance force between the bit line BL and the source line SL is also less than the resistance value R when the resistance memory element 12 is in the low resistance state. .
  • the impedance of the memory cell seen from the outside is
  • the channel resistance R of the dance control transistor 16 is set so that the resistance memory element 12 is in the low resistance state.
  • Resistance value can be set to R or less.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12
  • Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • a predetermined voltage is applied to the word line WL1 to turn on the cell selection transistor 14 (see FIG. 7).
  • the voltage applied to the word line WL1 is the channel resistance R of the cell selection transistor 14.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential (see FIG. 7).
  • the impedance between the bit line BL1 and the source line SL1 is determined by the channel resistance R of the impedance control transistor 16 being Resistance of resistance memory element 12
  • a bias voltage that is the same as or slightly larger than the voltage required to set the resistance memory element 12 is applied to the bit line BL1 (see FIG. 7).
  • a current path toward the source line SL1 is formed via the bit line BL1, the resistance storage element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance value R of the resistance storage element 12 and the cell selection.
  • Each is distributed according to the channel resistance R of the transistor 14.
  • the resistance value R of the resistance memory element 12 is the channel resistance R of the cell selection transistor.
  • the resistance memory element 12 Most of the bias voltage is applied to the resistance memory element 12 because it is sufficiently large. As a result, the resistance memory element 12 changes from the high resistance state to the low resistance state.
  • the rewriting operation from the low resistance state to the high resistance state that is, the resetting operation will be described with reference to FIG. It is assumed that the memory cell 10 to be rewritten is the memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the gate terminal of the impedance control transistor 16 to turn on the impedance control transistor 16 (see FIG. 8).
  • the channel resistance R of the impedance control transistor 16 depends on the voltage applied to the gate terminal.
  • the impedance force between the bit line BL and the source line SL is also less than the resistance value R when the resistance memory element 12 is in the low resistance state. .
  • the impedance of the memory cell seen from the outside is
  • the channel resistance R of the dance control transistor 16 is set so that the resistance memory element 12 is in the low resistance state.
  • Resistance value can be set to R or less.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12
  • Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • a predetermined voltage is applied to the word line WL1 to turn on the cell selection transistor 14 (see FIG. 8).
  • the voltage applied to the word line WL1 is the channel resistance R of the cell selection transistor 14.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential (see FIG. 8).
  • the impedance between the bit line BL1 and the source line SL1 is determined by the channel resistance R of the impedance control transistor 16 being Resistance of resistance memory element 12
  • this impedance value is approximately equal to the impedance between the bit line BL1 and the source line SL1 when set.
  • a bias voltage that is the same as or slightly larger than the voltage required to reset the resistance memory element 12 is applied to the bit line BL1 (see FIG. 8).
  • a current path toward the source line SL1 is formed via the bit line BL1, the resistance storage element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance value R of the resistance storage element 12 and the cell selection transistor.
  • Each is distributed according to the channel resistance R of the transistor 14.
  • the channel resistance R of the cell selection transistor 14 is equal to the resistance of the resistance memory element 12.
  • the resistance memory element 12 changes from the low resistance state to the high resistance state.
  • the bias voltage applied to the bit line BL must be smaller than the voltage required for setting.
  • the channel resistance R of the cell selection transistor 14 is stored in the resistance memory.
  • nonvolatile semiconductor memory device if a plurality of bit lines BL (for example, BL1 to BL4) are simultaneously driven in the reset operation, a plurality of memory cells 10 connected to the selected word line (for example, WL1) are provided. It is also possible to reset all at once.
  • bit lines BL for example, BL1 to BL4
  • a plurality of memory cells 10 connected to the selected word line for example, WL1
  • the memory cell 10 to be read is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on (see FIG. 9). At this time, the voltage applied to the word line WL1 is more than the resistance R when the channel resistance R 1S resistance memory element 12 of the cell selection transistor 14 is in the low resistance state.
  • the impedance control transistor 16 is not used in the read operation of the nonvolatile semiconductor memory device according to the present embodiment. That is, the impedance control transistor 16 is turned off (see FIG. 9).
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential (see FIG. 9).
  • a predetermined bias voltage that does not cause set or reset is applied to the drain terminal of the bit line select transistor 16 (see FIG. 9).
  • the bias voltage is set so that a voltage of about 1. OV or less is applied to the resistance memory device 12.
  • the impedance control transistor connected in parallel to the resistance memory element is provided, and the resistance value of the impedance control transistor is changed to the low resistance of the resistance memory element at the time of rewriting. Since the resistance value is sufficiently smaller than the resistance value in the state, it is possible to make the impedance of the memory cell viewed from the external force almost equal when rewriting regardless of the resistance state of the resistance memory element. As a result, the peripheral circuit and the memory cell can be connected to each other both when the memory cell is rewritten to the high resistance state and the memory cell is rewritten to the high resistance state. Easy impedance matching.
  • Nonvolatile semiconductor memory device and write method thereof according to second embodiment of the present invention A reading method will be described.
  • the same components as those in the nonvolatile semiconductor memory device and the writing method and reading method thereof according to the first embodiment shown in FIGS. 1 to 9 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • the nonvolatile semiconductor memory device is the nonvolatile semiconductor memory device according to the first embodiment shown in FIGS. 5 and 6, except that the resistance memory element 12 is made of a bipolar resistance memory material. It is the same as the device.
  • a bipolar resistance memory material for example, Cr-doped SrZrO or the like can be applied.
  • the resistance memory element of the memory device applies a negative bias voltage at the time of setting, and applies a positive bias voltage at the time of resetting.
  • the writing method of the nonvolatile semiconductor memory device according to the present embodiment is basically the same as the writing method of the nonvolatile semiconductor memory device according to the first embodiment, except for the polarity of the bias voltage.
  • the rewriting operation to the high resistance state force low resistance state that is, the set operation will be described. It is assumed that the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the gate terminal of the impedance control transistor 16 to turn on the impedance control transistor 16.
  • the channel resistance R of the impedance control transistor 16 is controlled by the voltage applied to the gate terminal.
  • the impedance of the memory cell in terms of external force that is, the impedance between the bit line BL and the source line S L is less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the impedance of the memory cell as viewed from the outside is the resistance value when the resistance memory element 12 is in the low resistance state.
  • the resistance memory element 12 By setting the resistance memory element 12 to R or less, the resistance memory element 12 can be set to be lower than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12 Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • a predetermined voltage is applied to the word line WL 1 to turn on the cell selection transistor 14.
  • the voltage applied to the word line WL1 is the channel resistance R force resistance of the cell selection transistor 14.
  • the value is negligibly small.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential.
  • the impedance between the bit line BL1 and the source line SL1 is determined by the channel resistance R of the impedance control transistor 16 being Resistance of resistance memory element 12
  • a negative bias voltage that is the same as or slightly larger than the voltage required to set the resistance memory element 12 is applied to the bit line BL1.
  • a directional current path is formed to the source line SL1 via the bit line BL1, the resistance memory element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance value R of the resistance memory element 12.
  • H and cell selection transistor 14 are distributed according to channel resistance R.
  • the resistance value R of the resistance memory element 12 is the channel resistance R of the cell selection transistor.
  • the resistance memory element 12 Most of the bias voltage is applied to the resistance memory element 12 because it is sufficiently large. As a result, the resistance memory element 12 changes from the high resistance state to the low resistance state.
  • the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the gate terminal of the impedance control transistor 16 to turn on the impedance control transistor 16.
  • the channel resistance R of the impedance control transistor 16 is controlled by the voltage applied to the gate terminal.
  • the impedance of the memory cell in terms of external force that is, the impedance between the bit line BL and the source line S L is less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the impedance of the memory cell as viewed from the outside is the resistance value when the resistance memory element 12 is in the low resistance state.
  • the resistance memory element 12 By setting the resistance memory element 12 to R or less, the resistance memory element 12 can be set to be lower than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12
  • Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • a predetermined voltage is applied to the word line WL1 to turn on the cell selection transistor 14.
  • the voltage applied to the word line WL1 is the channel resistance R force resistance of the cell selection transistor 14.
  • the value is negligibly small.
  • the source line SL1 is connected to a reference potential, for example, the ground potential OV.
  • the impedance between the bit line BL1 and the source line SL1 is determined by the channel resistance R of the impedance control transistor 16 being Resistance of resistance memory element 12
  • this impedance value is approximately equal to the impedance between the bit line BL1 and the source line SL1 when set.
  • the same voltage as that required to reset the resistance memory element 12 is applied to the bit line BL1.
  • a positive bias voltage having a slightly larger absolute value is applied.
  • a directional current path is formed to the source line SL1 via the bit line BL1, the resistance memory element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance value R of the resistance memory element 12 and the cell.
  • Each is distributed according to the channel resistance R of the selection transistor 14.
  • the channel resistance R of the cell selection transistor 14 is equal to the resistance of the resistance memory element 12.
  • the resistance memory element 12 changes from the low resistance state to the high resistance state.
  • the polarity of the voltage required for the setting differs from the polarity of the voltage required for the reset, so the set value of the voltage applied during the resetting process is applied during the setting process.
  • the set value force of the voltage to be set can also be set independently.
  • nonvolatile semiconductor memory device if a plurality of bit lines BL (for example, BL1 to BL4) are simultaneously driven in the reset operation, a plurality of memory cells 10 connected to the selected word line (for example, WL1) are provided. It is also possible to reset all at once.
  • bit lines BL for example, BL1 to BL4
  • a plurality of memory cells 10 connected to the selected word line for example, WL1
  • the read method of the nonvolatile semiconductor memory device will be explained. It is assumed that the memory cell 10 to be read is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on. At this time, the voltage applied to the word line WL1 is sufficiently smaller than the resistance value R when the channel resistance R force resistance memory element 12 of the cell selection transistor 14 is in the low resistance state.
  • the impedance control transistor 16 is not used in the read operation of the nonvolatile semiconductor memory device according to the present embodiment. That is, the impedance control transistor 16 is turned off.
  • the source line SL1 is connected to a reference potential, for example, the ground potential OV.
  • a predetermined bias voltage that does not cause set and reset is applied to the drain terminal of the bit line select transistor 16.
  • the bias voltage is set so that a voltage of about 1. OV or less is applied to the resistance memory device 12.
  • the impedance control transistor connected in parallel to the resistance memory element is provided, and the resistance value of the impedance control transistor is set to the low resistance of the resistance memory element when rewriting. Since the resistance value is sufficiently smaller than the resistance value in the state, it is possible to make the impedance of the memory cell viewed from the external force almost equal when rewriting regardless of the resistance state of the resistance memory element. As a result, the peripheral circuit and the memory cell can be connected to each other both in the case where the memory cell is rewritten to the low resistance state and the case where the memory cell is rewritten to the high resistance state. Easy impedance matching.
  • a nonvolatile semiconductor memory device according to a third embodiment of the present invention, and a writing method and a reading method thereof will be described with reference to FIGS.
  • the same components as those in the nonvolatile semiconductor memory device and the writing method and reading method thereof according to the first embodiment shown in FIGS. 1 to 9 are denoted by the same reference numerals, and description thereof will be omitted or simplified.
  • FIGS 10 and 11 are circuit diagrams showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 10 the structure of the nonvolatile semiconductor memory device according to the present embodiment will be explained with reference to FIGS. 10 and 11.
  • FIG. 10 the structure of the nonvolatile semiconductor memory device according to the present embodiment will be explained with reference to FIGS. 10 and 11.
  • the memory cell 10 of the nonvolatile semiconductor memory device As shown in FIG. 10, the memory cell 10 of the nonvolatile semiconductor memory device according to the present embodiment
  • Resistance memory element 12 cell selection transistor 14, and impedance control transistor 1 6 and have.
  • the resistance memory element 12 and the impedance control transistor 16 are connected in parallel.
  • One end of the parallel connection body is connected to the bit line BL, and the other end is connected to the drain terminal of the cell selection transistor 14.
  • the source terminal of the cell selection transistor 14 is connected to the source line SL, and the gate terminal is connected to the word line WL.
  • the gate terminal of the impedance control transistor 16 is connected to the control line CL!
  • the resistance memory element 12 has a resistance memory material sandwiched between a pair of electrodes.
  • the resistance memory material can be! / Or a deviation from the bipolar resistance memory material and the unipolar resistance memory material.
  • the resistance memory material is a unipolar resistance memory material made of, for example, TiO.
  • FIG. 11 is a circuit diagram showing a memory cell array in which the memory cells 10 shown in FIG. 10 are arranged in a matrix. A plurality of memory cells 10 are formed adjacent to each other in the column direction (vertical direction in the drawing) and the row direction (horizontal direction in the drawing).
  • One word line is provided for every two WLs.
  • the rewriting operation to the high resistance state force low resistance state that is, the set operation will be described with reference to FIG. It is assumed that the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • the impedance of the memory cell seen from the outside that is, the impedance between the bit line BL and the source line SL is less than the resistance value R when the resistance memory element 12 is in the low resistance state. Do it.
  • a predetermined voltage is applied to the word line WL1 to turn on the cell selection transistor 14 (see FIG. 7).
  • the voltage applied to the word line WL1 is the channel resistance R of the cell selection transistor 14.
  • the impedance of the memory cell as seen from the external circuit is equal to or less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the resistance value R is less than or equal to R when the resistance memory element 12 is in the low resistance state.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12
  • Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential (see FIG. 7).
  • the channel resistance R of the resistor 14 is the resistance value R of the resistance memory element 12 and the impedance control transistor.
  • a bias voltage that is the same as or slightly larger than the voltage required to set the resistance memory element 12 is applied to the bit line BL1 (see FIG. 7).
  • the current path toward the source line SL 1 through the bit line BL1, the resistance memory element 12, and the cell selection transistor 14 The bias voltage applied is applied to the resistance value R of the resistance memory element 12 and the impedance.
  • the resistance memory element 12 and the cell selection transistor 14 Depending on the channel resistance R of the cell selection transistor 14, the resistance memory element 12 and the cell selection transistor
  • the combined resistance R XR / (R + R) with the channel resistance R is the channel of the cell selection transistor.
  • the resistance memory element 12 changes from the high resistance state to the low resistance state.
  • the rewriting operation from the low resistance state to the high resistance state that is, the resetting operation will be described with reference to FIG. It is assumed that the memory cell 10 to be rewritten is the memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the control line CL1, and the impedance control transistor 16 is turned on (see FIG. 8). At this time, by controlling the channel resistance R of the impedance control transistor 16 by the voltage applied to the control line CL1,
  • the impedance of the memory cell seen from the outside that is, the impedance between the bit line BL and the source line SL is less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • a predetermined voltage is applied to the word line WL1 to turn on the cell selection transistor 14 (see FIG. 8).
  • the voltage applied to the word line WL1 is the channel resistance R of the cell selection transistor 14.
  • the impedance of the memory cell viewed from the outside is equal to the impedance control transistor.
  • the channel resistance R of the register 16 is less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the resistance value R is less than or equal to R when the resistance memory element 12 is in the low resistance state.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12
  • Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential (see FIG. 8).
  • I a cell selection transistor whose resistance is small enough to be ignored compared to the resistance value R of the resistance memory element 12.
  • the channel resistance R of the resistor 14 is the resistance value R of the resistance memory element 12 and the impedance control transistor.
  • this impedance value is approximately equal to the impedance between the bit line BL1 and the source line SL1 when set.
  • a bias voltage equal to or slightly larger than the voltage required to reset the resistance memory element 12 is applied to the bit line BL1 (see FIG. 8).
  • a current path toward the source line SL1 is formed via the bit line BL1, the resistance memory element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance value R of the resistance memory element 12 and the impedance.
  • the resistance memory element 12 and the cell selection transistor 14 Depending on the channel resistance R of the cell selection transistor 14, the resistance memory element 12 and the cell selection transistor
  • the channel resistance R of the cell selection transistor 14 is the resistance of the resistance memory element 12.
  • the resistance memory element 12 changes from the low resistance state to the high resistance state.
  • the bias voltage applied to the bit line BL must be smaller than the voltage required for setting.
  • the channel resistance R of the cell selection transistor 14 is stored in the resistance memory.
  • nonvolatile semiconductor memory device if a plurality of bit lines BL (for example, BL1 to BL4) are simultaneously driven in the reset operation, a plurality of memory cells 10 connected to the selected word line (for example, WL 1) 10 will be described. It is also possible to reset all at once.
  • the reading method of the nonvolatile semiconductor memory device according to the present embodiment shown in FIG. 11 will be described with reference to FIG. It is assumed that the memory cell 10 to be read is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on (see FIG. 9). At this time, the voltage applied to the word line WL1 is more than the resistance R when the channel resistance R 1S resistance memory element 12 of the cell selection transistor 14 is in the low resistance state.
  • the impedance control transistor 16 is not used in the read operation of the nonvolatile semiconductor memory device according to the present embodiment. That is, the impedance control transistor 16 is turned off (see FIG. 9).
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential (see FIG. 9).
  • a predetermined bias voltage that does not cause a set or reset is applied to the drain terminal of the bit line select transistor 16 (see FIG. 9).
  • the bias voltage is set so that a voltage of about 1. OV or less is applied to the resistance memory device 12.
  • the impedance control transistor connected in parallel to the resistance memory element is provided, and the resistance value of the impedance control transistor is changed to the low resistance of the resistance memory element at the time of rewriting. Since the resistance value is sufficiently smaller than the resistance value in the state, it is possible to make the impedance of the memory cell viewed from the external force almost equal when rewriting regardless of the resistance state of the resistance memory element. As a result, the peripheral circuit and the memory cell can be connected to each other both when the memory cell is rewritten to the high resistance state and the memory cell is rewritten to the high resistance state. Easy impedance matching.
  • a nonvolatile semiconductor memory device according to a fourth embodiment of the present invention, and a writing method and a reading method thereof will be described.
  • the same components as those in the nonvolatile semiconductor memory device and the writing method and reading method thereof according to the third embodiment shown in FIGS. 10 and 11 are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • the nonvolatile semiconductor memory device is the nonvolatile semiconductor memory according to the third embodiment shown in FIGS. 10 and 11, except that the resistance memory element 12 is made of a bipolar resistance memory material. It is the same as the device.
  • Cr-doped SrZrO can be used as the bipolar resistance memory material.
  • the resistance memory element of the memory device applies a negative bias voltage at the time of setting, and applies a positive bias voltage at the time of resetting.
  • the writing method of the nonvolatile semiconductor memory device according to the present embodiment will be explained. Note that the writing method of the nonvolatile semiconductor memory device according to the present embodiment is basically the same as the writing method of the nonvolatile semiconductor memory device according to the first embodiment, except for the polarity of the bias voltage.
  • the rewriting operation to the high resistance state force low resistance state that is, the set operation will be described. It is assumed that the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • the impedance of the memory cell that is, the impedance between the bit line BL and the source line SL is set to be equal to or less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the impedance of the memory cell viewed from the external circuit is equal to or less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the resistance value R is less than or equal to R when the resistance memory element 12 is in the low resistance state.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12
  • Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • the source line SL1 is connected to a reference potential, for example, OV which is a ground potential.
  • OV which is a ground potential.
  • the channel resistance R of the resistor 14 is the resistance value R of the resistance memory element 12 and the impedance control transistor.
  • a negative bias voltage having the same absolute value or a slightly larger absolute value than the voltage required for setting the resistance memory element 12 is applied to the bit line BL1.
  • a directional current path is formed to the source line SL1 via the bit line BL1, the resistance memory element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance value R of the resistance memory element 12 and the impedance.
  • the combined resistance R XR / (R + R) with the channel resistance R is the channel of the cell selection transistor.
  • the resistance memory element 12 changes from the high resistance state to the low resistance state.
  • the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • the impedance of the memory cell that is, the impedance between the bit line BL and the source line SL is set to be equal to or less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the impedance of the memory cell as seen from the external circuit is equal to or less than the resistance value R when the resistance memory element 12 is in the low resistance state.
  • the resistance value R is less than or equal to R when the resistance memory element 12 is in the low resistance state.
  • the impedance control transistor 16 channel resistance R is connected to resistance memory element 12
  • Is preferably sufficiently smaller than the resistance value R in the low resistance state.
  • control it is desirable to be 1Z2 or less, more preferably 1Z5 or less, and even more preferably 1Z10 or less.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential.
  • I a cell selection transistor whose resistance is small enough to be ignored compared to the resistance value R of the resistance memory element 12.
  • the channel resistance R of the resistor 14 is the resistance value R of the resistance memory element 12 and the impedance control transistor.
  • this impedance value is approximately equal to the impedance between the bit line BL1 and the source line SL1 when set.
  • a positive bias voltage that is the same as or slightly larger than the voltage required for resetting the resistance memory element 12 is applied to the bit line BL1.
  • a directional current path is formed to the source line SL1 via the bit line BL1, the resistance memory element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance value R and impedance of the resistance memory element 12.
  • the channel resistance R of the cell selection transistor 14 is equal to the resistance of the resistance memory element 12.
  • the resistance memory element 12 changes from the low resistance state to the high resistance state.
  • the polarity of the voltage required for the reset and the polarity of the voltage required for the reset are different, so the set value of the voltage applied during the reset process is applied during the set process.
  • the set value force of the voltage to be set can also be set independently.
  • nonvolatile semiconductor memory device when a plurality of bit lines BL (for example, BL1 to BL4) are simultaneously driven in the reset operation, a plurality of memory cells 10 connected to the selected word line (for example, WL 1) are provided. It is also possible to reset all at once.
  • the reading method of the nonvolatile semiconductor memory device will be explained. It is assumed that the memory cell 10 to be read is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on. At this time, the voltage applied to the word line WL1 is sufficiently smaller than the resistance value R when the channel resistance R force resistance memory element 12 of the cell selection transistor 14 is in the low resistance state.
  • the read operation of the nonvolatile semiconductor memory device according to the present embodiment includes an impedance
  • the dance control transistor 16 is not used. That is, the impedance control transistor 16 is turned off.
  • the source line SL1 is connected to a reference potential, for example, the ground potential OV.
  • a predetermined bias voltage that does not cause a set or reset is applied to the drain terminal of the bit line select transistor 16.
  • the bias voltage is set so that a voltage of about 1. OV or less is applied to the resistance memory device 12.
  • the impedance control transistor connected in parallel to the resistance memory element is provided, and the resistance value of the impedance control transistor is changed to the low resistance of the resistance memory element at the time of rewriting. Since the resistance value is sufficiently smaller than the resistance value in the state, it is possible to make the impedance of the memory cell viewed from the external force almost equal when rewriting regardless of the resistance state of the resistance memory element. As a result, the peripheral circuit and the memory cell can be connected to each other both when the memory cell is rewritten to the high resistance state and the memory cell is rewritten to the high resistance state. Easy impedance matching.
  • a nonvolatile semiconductor memory device according to a fifth embodiment of the present invention, and a writing method and a reading method thereof will be described with reference to FIG.
  • the same components as those of the nonvolatile semiconductor memory device and the writing method and reading method thereof according to the first to fourth embodiments shown in FIGS. 1 to 11 are denoted by the same reference numerals, and description thereof is omitted or simplified. .
  • FIG. 12 is a circuit diagram showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • the force that controls the current flowing through the bit line BL by controlling the channel resistance R of the impedance control transistor 16 flows through the bit line BL.
  • the method for controlling the current is not limited to this.
  • the circuit shown in FIG. 12 can be provided in place of the impedance control transistor 16 shown in FIG.
  • a plurality of series connection bodies of a resistance element r and a selection transistor Tr are connected in parallel.
  • the resistor elements r, r, ..., r are connected in series.
  • Peedance can be set as appropriate.
  • the impedance of the memory cell can be changed by simply switching the selection transistors Tr, Tr,..., Tr that are turned on.
  • control is easier.
  • Two or more selection transistors Tr may be turned on at the same time. For example, in the case of a circuit having a resistance element r and a resistance element r, the selection transistor Tr is turned on.
  • the resistance value at 1 2 1 is r, and the resistance value when the selection transistor Tr is turned on is r.
  • the impedance of the memory cell can be easily controlled. Thereby, impedance mismatch at the time of setting and resetting can be mitigated.
  • a nonvolatile semiconductor memory device and a method for manufacturing the same according to a sixth embodiment of the present invention will be described with reference to FIGS.
  • FIG. 13 is a plan view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 14 is a schematic cross-sectional view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 6 is a process cross-sectional view illustrating the method for manufacturing the nonvolatile semiconductor device according to the present embodiment.
  • the nonvolatile semiconductor memory device according to the third embodiment is specifically described.
  • the structure and the manufacturing method thereof will be described.
  • FIG. 13 the structure of the nonvolatile semiconductor device according to the present embodiment will be explained with reference to FIGS. 13 and 14.
  • FIG. 13 the structure of the nonvolatile semiconductor device according to the present embodiment will be explained with reference to FIGS. 13 and 14.
  • An element isolation film 22 that defines an element region is formed on the silicon substrate 20.
  • a cell selection transistor having a gate electrode 24 and source Z drain regions 26 and 28 and a current control transistor having a gate electrode 30 and source Z drain regions 28 and 32 are formed.
  • the gate electrode 24 also functions as a word line WL that commonly connects the gate electrodes 24 of the cell selection transistors adjacent in the column direction (vertical direction in the drawing). It also functions as a control line CL for commonly connecting the gate electrodes 30 of the impedance control transistors adjacent in the column direction.
  • a contact plug 36 electrically connected to the source / drain region 26 and an electrically connected source / drain region 28 are connected.
  • An interlayer insulating film 34 in which the contact plug 38 and the contact plug 40 electrically connected to the source Z drain region 32 are embedded is formed.
  • the source line 42 electrically connected to the source / drain region 26 via the contact plug 36 and the contact plug 38 are provided on the interlayer insulating film 34 in which the contact plugs 36, 38, and 40 are embedded.
  • a resistance memory element 50 electrically connected to the source Z drain region 28 is formed on the interlayer insulating film 34 in which the contact plugs 36, 38, and 40 are embedded.
  • the nonvolatile semiconductor memory device according to the third embodiment shown in FIG. 11 is configured.
  • the method for manufacturing the nonvolatile semiconductor device according to the present embodiment will be explained with reference to FIGS. 15 and 16.
  • an element isolation film 22 for defining an element region is formed by an inner part of the silicon substrate 20, for example, an STI (Shallow Trench Isolation) method.
  • a cell selection transistor having a gate electrode 24 and source Z drain regions 26 and 28, a gate electrode 30 and a source on the element region of the silicon substrate 20 in the same manner as in an ordinary MOS transistor manufacturing method.
  • An impedance control transistor having Z drain regions 28 and 32 is formed (FIG. 15 (a)). Source Z drain region 28 is shared by the cell selection transistor and the impedance control transistor! / Speak.
  • a silicon oxide film is deposited on the silicon substrate 10 on which the cell selection transistor and the current control transistor are formed by, for example, the CVD method, and the inter-layer insulating film 34 made of the silicon oxide film is formed. Form.
  • contact holes reaching the source Z drain regions 26, 28, 32 are formed in the interlayer insulating film 34 by lithography and dry etching.
  • the source line 42 electrically connected to the source / drain region 26 via the contact plug 36 and the contact plug 38 on the interlayer insulating film 34 in which the contact plugs 36, 38, and 40 are embedded.
  • a resistance memory element 50 electrically connected to the source / drain region 28 through is formed (FIG. 15 (c)).
  • the resistance memory element 50 includes a lower electrode 44 connected to the contact plug 38, a resistance memory material layer 46 formed on the lower electrode 44, and an upper electrode 48 formed on the resistance memory material layer 46. And have!
  • the resistance memory material layer 46 is composed of a bipolar resistance memory material, for example, Pr Ca MnO (x ⁇ 1), La Ca MnO (x ⁇ 1), Cr or Nb or the like is doped.
  • SrTiO l -xx 3 1 -xx 3 3 and SrZrO are formed by laser ablation, sol-gel, sputtering, MOCVD, etc.
  • the resistance memory material 46 is composed of a unipolar resistance memory material,
  • NiO (y ⁇ 1), TiO (z ⁇ 2), HfO (z ⁇ 2) etc. are sol-gel, sputter, MOCVD yzz
  • a film is formed by, for example.
  • a silicon oxide film is deposited on the interlayer insulating film 34 on which the source line 42 and the resistance memory element 50 are formed, for example, by a CVD method, and the interlayer insulating film 52 made of the silicon oxide film is formed. Form.
  • a contact hole reaching the upper electrode 48 of the resistance memory element 50 and a contact hole reaching the contact plug 40 are formed in the interlayer insulating film 52 by lithography and dry etching.
  • the conductive film is patterned by photolithography and dry etching, and the source Z is connected via the contact plugs 56 and 40.
  • a bit line 58 electrically connected to the drain region 32 is formed (FIG. 16B).
  • the above embodiment shows a case where TiO is used as a unipolar resistance memory material, and a force resistance memory which shows a case where Cr-doped SrZrO is used as a bipolar resistance memory material.
  • the material constituting the memory element is not limited to these.
  • NiO or the like can be used as a unipolar resistance memory material, and Cr-doped SrTiO as a bipolar resistance memory material, Pr that indicates Colossal Magneto- Resistance (CMR).
  • CMR Colossal Magneto- Resistance
  • the impedance of the memory cell viewed from the external force during the set operation and the impedance of the memory cell viewed from the external force during the reset operation are substantially equal during the set operation.
  • the impedance of the memory cell in terms of force and the impedance of the memory cell in terms of external force during the reset operation are not necessarily equal.
  • the channel resistance R of the transistor 16 for impedance control is the impedance of the memory cell, which is also viewed from the external force during the set operation.
  • the impedance of the memory cell seen from the outside in the reset operation matches the impedance of the write circuit so that the impedance matches the write circuit.
  • the impedance of the memory cell seen from the external force during the set operation should be equal to the impedance of the memory cell seen from the outside during the reset operation. Is desirable. However, in reality, it is difficult to make the impedance of the memory cell the same in both operations, so the set operation is performed within a range where there is no problem in write characteristics such as reflection of the write voltage pulse. It is sufficient to approximate the impedance of the memory cell seen from the outside and the impedance of the memory cell seen from the outside during the reset operation to the impedance of the write circuit. It is desirable that the deviation width allowed with respect to the impedance of the writing circuit is appropriately set according to the pulse width of the writing voltage pulse and other writing conditions.
  • the impedance control transistor 16 is driven during the set operation and the reset operation.
  • the impedance control transistor 16 may be driven only during the set operation.
  • the impedance of the memory cell viewed from the external force in the high resistance state is equal to or approximate to the resistance value R in the low resistance state.
  • the channel resistance of the impedance control transistor 16 may be controlled.
  • the impedance control transistor 16 may be driven so that its resistance value is set to a value equal to or higher than the resistance value R in the high resistance state.
  • the source line SL is arranged in parallel to the word line WL. It may be arranged parallel to the bit line BL.
  • source lines SL1, SL2,... Extending in the row direction are arranged between memory cells adjacent in the column direction, as shown in FIG. be able to.
  • the impedance control transistor 16 is provided between the bit line BL and the source line SL. However, as shown in Fig. 10, the impedance control transistor 16 is connected in parallel to the resistance storage element 12. You can do it!
  • the force memory cell configuration in which one memory cell is configured by one cell selection transistor and one resistance memory element is not limited to this.
  • one memory cell may be composed of one cell selection transistor and two resistance memory elements, or one memory cell may be composed of two cell selection transistors and two resistance memory elements. . According to these configurations, read margin improvement and other effects can be expected.
  • the nonvolatile semiconductor memory device and the writing method thereof according to the present invention include a case where the resistance memory element is rewritten from a high resistance state force to a low resistance state and a case where the low resistance state force is rewritten from a high resistance state.
  • the peripheral circuit and the memory cell can be easily impedance-matched. Therefore, the nonvolatile semiconductor memory device and the writing method thereof according to the present invention are extremely useful for improving the reliability and operation speed of the nonvolatile semiconductor memory device.

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Abstract

　高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き込み方法において、抵抗記憶素子に並列に接続された可変抵抗素子を設け、抵抗記憶素子に電圧を印加して高抵抗状態と低抵抗状態とを切り換える際に、抵抗記憶素子に電圧を印加する書き込み回路と抵抗記憶素子及び可変抵抗素子の合成抵抗とがインピーダンス整合するように、抵抗記憶素子の抵抗状態に応じて可変抵抗素子の抵抗値を設定する。  

Description

明 細 書
不揮発性半導体記憶装置及びその書き込み方法
技術分野
[0001] 本発明は、不揮発性半導体記憶装置に係り、特に、抵抗値が異なる複数の抵抗状 態を有する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその書き込み方 法に関する。
背景技術
[0002] 近年、新たなメモリ素子として、 RRAM (Resistance Random Access Memory)と呼 ばれる不揮発性半導体記憶装置が注目されている。 RRAMは、抵抗値が異なる複 数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する 抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の "0 "ど' 1 "とに対応づけることにより、メモリ素子として利用するものである。 RRAMは
、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が 期待されている。
[0003] 抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の 電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属 を含む酸化物材料が知られて 、る。
[0004] 抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献 1〜4、非特 許文献 1〜3等に記載されている。
特許文献 1：米国特許第 6473332号明細書
特許文献 2 :特開 2005— 025914号公報
特許文献 3：特開 2004 - 272975号公報
特許文献 4：特開 2004— 110867号公報
非特許文献 1 :A. Beck et al.， Appl. Phys. Lett. Vol. 77, p. 139 (2001)
非特許文献 2 : W. W. Zhuang et al, Tech. Digest IEDM 2002, p.193
非特許文献 3 : 1. G. Baek et al" Tech. Digest IEDM 2004, p.587
発明の開示 発明が解決しょうとする課題
[0005] し力しながら、上記抵抗記憶材料を用いた抵抗記憶素子では、高抵抗状態におけ る抵抗値と低抵抗状態における抵抗値との間でセルのインピーダンスが大きく異なる ため、外部回路とのインピーダンス整合をとることが困難であった。
[0006] 例えば、典型的な遷移金属酸化物である TiOは、高抵抗状態と低抵抗状態とで 0 . 5Vにおける抵抗値が 3桁程度異なっている。このため、例えば、高抵抗状態に対し て外部回路とのインピーダンスを整合させた場合には、低抵抗状態においては外部 回路とのインピーダンス整合が大きく崩れてしま 、、その逆に低抵抗状態に対して外 部回路とのインピーダンスを整合させた場合には、高抵抗状態においては外部回路 とのインピーダンス整合が大きく崩れてしまっていた。これにより、高速で動作させる 際に外部回路との接合部で電圧パルスが反射され、低抵抗状態と高抵抗状態の両 方の状態に対して抵抗記憶素子に実効的に十分な電圧を印加することができなかつ た。
[0007] インピーダンスの不整合により抵抗記憶素子に実効的に十分な電圧を印加できな いと抵抗状態のスィッチが生じないため、書き込み '消去が行えず、エラーとなる。こ れを避けるにはパルス幅を長くして電圧印加時間を長くする必要がある力 動作速度 が低下してしまう。
[0008] 本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用 Vヽた不揮発性半導体記憶装置にお!/ヽて、抵抗記憶素子を高抵抗状態から低抵抗状 態に書き換える場合と低抵抗状態力ゝら高抵抗状態に書き換える場合との双方の場合 にお 、て、周辺回路とメモリセルとを容易にインピーダンス整合しうる不揮発性半導 体記憶装置及びその書き込み方法を提供することにある。
課題を解決するための手段
[0009] 本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によ つて前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有する不揮 発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子に並列に接続さ れた可変抵抗素子を設け、前記抵抗記憶素子に電圧を印加して前記高抵抗状態と 前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電圧を印加する書き込み 回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵抗とがインピーダンス整 合するように、前記抵抗記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値 を設定することを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される
[0010] また、本発明の他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の 印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有す る不揮発性半導体記憶装置の書き込み方法であって、前記抵抗記憶素子に並列に 接続された可変抵抗素子を設け、前記抵抗記憶素子に電圧を印加して前記高抵抗 状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子と前記可変抵抗素子 との合成抵抗値が、前記低抵抗状態における低抵抗値以下になるように、前記可変 抵抗素子の抵抗値を設定することを特徴とする不揮発性半導体記憶装置の書き込 み方法が提供される。
[0011] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電 圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と 、前記抵抗記憶素子に並列に接続された可変抵抗素子と、前記抵抗記憶素子に電 圧を印カロして前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶 素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子 の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応 じて前記可変抵抗素子の抵抗値を設定する抵抗制御回路とを有することを特徴とす る不揮発性半導体記憶装置が提供される。
[0012] また、本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、電 圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子と 、前記抵抗記憶素子の一方の端部に一方の端部が直列に接続された選択トランジス タとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、第 1の方向に延在 して並行に配された複数の信号線であって、各信号線が、前記第 1の方向に並ぶ前 記メモリセルの前記選択トランジスタのゲート電極に接続された複数の第 1の信号線 と、第 1の方向と交差する第 2の方向に延在して並行に配された複数の信号線であつ て、各信号線が、前記第 2の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方 の端部側に接続された複数の第 2の信号線と、
前記第 1の方向又は前記第 2の方向に延在して並行に配された複数の信号線であ つて、各信号線が、前記第 1の方向又は前記第 2の方向に並ぶ前記メモリセルの前 記選択トランジスタの他方の端部側に接続された複数の第 3の信号線と、前記抵抗 記憶素子に並列に接続された可変抵抗素子と、前記抵抗記憶素子に電圧を印加し て前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗記憶素子に電 圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗素子の合成抵 抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態に応じて前記 可変抵抗素子の抵抗値を設定する抵抗制御回路とを有することを特徴とする不揮発 性半導体記憶装置が提供される。 発明の効果
[0013] 本発明によれば、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用 いた不揮発性半導体記憶装置において、抵抗記憶素子に並列に接続されたインピ 一ダンス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トラン ジスタの抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくす るので、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部から見たメモリセル のインピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態 力 低抵抗状態に書き換える場合と、メモリセルを低抵抗状態力 高抵抗状態に書き 換える場合との双方の場合にぉ ヽて、周辺回路とメモリセルとを容易にインピーダン ス整合させることができる。これにより、書き込みの際の電圧パルスの幅を狭くすること ができ、動作速度を向上することができる。
図面の簡単な説明
[0014] [図 1]双極性抵抗記憶材料を用 V、た抵抗記憶素子の電流 電圧特性を示すグラフ である。
[図 2]単極性抵抗記憶材料を用いた抵抗記憶素子の電流—電圧特性を示すグラフ である。
[図 3]単極性抵抗記憶材料を用いた抵抗記憶素子の電流—電圧特性を示すグラフ である。 [図 4]単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電 流 電圧特'性のグラフである。
圆 5]本発明の第 1実施形態による不揮発性半導体記憶装置の構造を示す回路図（ その 1)である。
圆 6]本発明の第 1実施形態による不揮発性半導体記憶装置の構造を示す回路図（ その 1)である。
[図 7]本発明の第 1実施形態による不揮発性半導体記憶装置の書き込み方法を示す タイムチャート（その 1)である。
[図 8]本発明の第 1実施形態による不揮発性半導体記憶装置の書き込み方法を示す タイムチャート（その 2)である。
圆 9]本発明の第 1実施形態による不揮発性半導体記憶装置の読み出し方法を示す タイムチャートである。
圆 10]本発明の第 3実施形態による不揮発性半導体記憶装置の構造を示す回路図 (その 1)である。
圆 11]本発明の第 3実施形態による不揮発性半導体記憶装置の構造を示す回路図 (その 2)である。
[図 12]本発明の第 5実施形態による不揮発性半導体記憶装置及びその書き込み方 法を示す回路図である。
圆 13]本発明の第 6実施形態による不揮発性半導体記憶装置の構造を示す平面図 である。
圆 14]本発明の第 6実施形態による不揮発性半導体記憶装置の構造を示す概略断 面図である。
圆 15]本発明の第 6実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 1)である。
圆 16]本発明の第 6実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 2)である。
圆 17]本発明の実施形態の変形例による不揮発性半導体記憶装置の構造を示す回 路図である。 符号の説明
[0015] 10· · ·メモリセル
12· ··抵抗記憶素子
14· "セル選択トランジスタ
16· • 'インピーダンス帘1』御用トランジスタ
20· "シリコン基板
22· 素子分離膜
24, 30· ··ゲート電極
26, 28, 32· ··ソース Zドレイン領域
34, 52…層間絶縁膜
36, 38, 40, 54, 56…コンタクトプラグ
42· · ·ソース線
44· ··下部電極
46· ··抵抗記憶材料層
48· ··上部電極
50· ··抵抗記憶素子
58· ビット線
発明を実施するための最良の形態
[0016] [第 1実施形態]
本発明の第 1実施形態による不揮発性半導体記憶装置及びその制御方法につい て図 1乃至図 9を用いて説明する。
[0017] 図 1は双極性抵抗記憶材料を用いた抵抗記憶素子の電流 電圧特性を示すダラ フ、図 2及び図 3は単極性抵抗記憶材料を用 、た抵抗記憶素子の電流 電圧特性 を示すグラフ、図 4は単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処 理を説明する電流 電圧特性のグラフ、図 5及び図 6は本実施形態による不揮発性 半導体記憶装置の構造を示す回路図、図 7及び図 8は本実施形態による不揮発性 半導体記憶装置の書き込み方法を示すタイムチャート、図 9は本実施形態による不 揮発性半導体記憶装置の読み出し方法を示すタイムチャートである。 [0018] はじめに、抵抗記憶素子の基本動作について図 1及び図 2を用いて説明する。
[0019] 抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記 憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大 きく 2つに分類することができる。
[0020] 1つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異な る極性の電圧を用いるものであり、クロム（Cr)等の不純物を微量にドープした SrTiO や SrZrO、或いは超巨大磁気抵抗（CMR: Colossal Magneto- Resistance)を示す
3 3
Pr Ca MnOや La _ Ca MnO等が該当する。以下、抵抗状態の書き換えに極 性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
[0021] 他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ 電圧を必要とする材料であり、例えば NiOや TiOのような単一の遷移金属の酸ィ匕 物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような 抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
[0022] 図 1は、双極性抵抗記憶材料を用 1、た抵抗記憶素子の電流 電圧特性を示すグ ラフであり、非特許文献 1に記載されたものである。このグラフは、典型的な双極性抵 抗記憶材料である Crドープの SrZrOを用いた場合である。
3
[0023] 初期状態において、抵抗記憶素子は高抵抗状態であると考える。
[0024] 印加電圧が 0Vの状態から徐々に負電圧を増加していくと、その時に流れる電流は 曲線 aに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電 圧が更に大きくなり約 0. 5Vを超えると、抵抗記憶素子が高抵抗状態から低抵抗 状態へスィッチする。これに伴い、電流の絶対値が急激に増加し、電流 電圧特性 は点 Aから点 Bに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態か ら低抵抗状態へ変化する動作を「セット」と呼ぶ。
[0025] 点 Bの状態から徐々に負電圧を減少していくと、電流は曲線 bに沿って矢印の方向 に変化し、その絶対値は徐々に減少する。印加電圧が 0Vに戻ると、電流も OAとなる
[0026] 印加電圧が 0Vの状態から徐々に正電圧を増加していくと、電流値は曲線 cに沿つ て矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大 きくなり約 0. 5Vを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスィッチ する。これに伴い、電流の絶対値が急激に減少し、電流 電圧特性は点 Cから点 D に遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態 へ変化する動作を「リセット」と呼ぶ。
[0027] 点 Dの状態から徐々に正電圧を減少していくと、電流は曲線 dに沿って矢印の方向 に変化し、その絶対値は徐々に減少する。印加電圧が OVに戻ると、電流も OAとなる
[0028] それぞれの抵抗状態は、約 ±0. 5Vの範囲で安定であり、電源を切っても保たれる 。すなわち、高抵抗状態では、印加電圧が点 Aの電圧の絶対値よりも低ければ、電 流 電圧特性は曲線 a, dに沿って線形的に変化し、高抵抗状態が維持される。同 様に、低抵抗状態では、印加電圧が点 Cの電圧の絶対値よりも低ければ、電流ー電 圧特性は曲線 b, cに沿って線形的に変化し、低抵抗状態が維持される。
[0029] このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗 状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するもの である。
[0030] 図 2は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流 電圧特性を示すグ ラフである。このグラフは、典型的な単極性抵抗記憶材料である TiOを用いた場合 である。
[0031] 初期状態において、抵抗記憶素子は高抵抗状態であると考える。
[0032] 印加電圧を OVから徐々に増加していくと、電流は曲線 aに沿って矢印の方向に変 化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約 1. 3Vを超えると 、抵抗記憶素子が高抵抗状態力も低抵抗状態にスィッチ (セット)する。これに伴い、 電流の絶対値が急激に増加し、電流 電圧特性は点 A力も点 Bに遷移する。なお、 図 2において点 Bにおける電流値が約 20mAで一定になっているのは、急激な電流 の増加による素子の破壊を防止するために電流制限を施して 、るためである。
[0033] 点 Bの状態から徐々に電圧を減少していくと、電流は曲線 bに沿って矢印の方向に 変化し、その絶対値は徐々に減少する。印加電圧が OVに戻ると、電流も OAとなる。
[0034] 印加電圧を OVから再度徐々に増加していくと、電流は曲線 cに沿って矢印の方向 に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約 1. 2 Vを超えると、抵抗記憶素子が低抵抗状態力ゝら高抵抗状態にスィッチ (リセット)する。 これに伴い、電流の絶対値が急激に減少し、電流—電圧特性は点 Cから点 Dに遷移 する。
[0035] 点 Dの状態から徐々に電圧を減少していくと、電流は曲線 dに沿って矢印の方向に 変化し、その絶対値は徐々に減少する。印加電圧が OVに戻ると、電流も OAとなる。
[0036] それぞれの抵抗状態は、約 1. OV以下で安定であり、電源を切っても保たれる。す なわち、高抵抗状態では、印加電圧が点 Aの電圧よりも低ければ、電流 電圧特性 は曲線 aに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態 では、印加電圧が点 Cの電圧よりも低ければ、電流 電圧特性は曲線 cに沿って変 化し、低抵抗状態が維持される。
[0037] このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗 状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。
[0038] 図 3は、図 2の電流 電圧特性の電流軸を対数表示したものである。図示するよう に、典型的な単極性抵抗記憶材料である TiOでは、高抵抗状態と低抵抗状態とで 0 . 5Vにおける抵抗値が 3桁程度異なっている。このため、例えば、高抵抗状態に対し て外部回路とのインピーダンスを整合させた場合には、低抵抗状態においては外部 回路とのインピーダンス整合が大きく崩れてしま 、、その逆に低抵抗状態に対して外 部回路とのインピーダンスを整合させた場合には、高抵抗状態においては外部回路 とのインピーダンス整合が大きく崩れてしまう。
[0039] なお、上記材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状 態では図 1及び図 2に示すような特性は得られない。抵抗記憶材料を高抵抗状態と 低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれ る処理が必要である。
[0040] 図 4は、図 2及び図 3の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子の フォーミング処理を説明する電流 電圧特性である。
[0041] 素子形成直後の初期状態では、図 4に示すように、高抵抗であり且つ絶縁耐圧は 8
V程度と非常に高くなつている。この絶縁耐圧は、セットやリセットに必要な電圧と比 較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の 変化は生じない。
[0042] 初期状態にお!、てこの絶縁耐圧よりも高 、電圧を印加すると、図 4に示すように、素 子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われ る。このようなフォーミングを行うことにより、抵抗記憶素子は図 2に示すような電流 電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することがで きるようになる。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ること はない。
[0043] フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フ ォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵 抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低 抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、 初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。
[0044] なお、以上の説明では単極性抵抗記憶材料の場合について述べた力 双極性抵 抗記憶材料の場合も同様である。
[0045] 次に、本実施形態による不揮発性半導体記憶装置の構造について図 5及び図 6を 用いて説明する。
[0046] 図 5及び図 6は本実施形態による不揮発性半導体記憶装置の構造を示す回路図 である。
[0047] 図 5に示すように、本実施形態による不揮発性半導体記憶装置のメモリセル 10は、 抵抗記憶素子 12と、セル選択トランジスタ 14とを有している。抵抗記憶素子 12は、そ の一端力ソース線 SLに接続され、他端がセル選択トランジスタ 14のソース端子に接 続されている。セル選択トランジスタ 14のドレイン端子はビット線 BLに接続され、ゲー ト端子はワード線 WLに接続されている。
[0048] 抵抗記憶素子 12は、一対の電極間に抵抗記憶材料が狭持されたものである。抵 抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料の!/、ずれでもよ ヽ。 なお、本実施形態では、抵抗記憶材料が例えば TiOよりなる単極性抵抗記憶材料 であるものとする。 [0049] ビット線 BLとソース線 SLとの間には、インピーダンス制御用トランジスタ 16がメモリ セル 10に並列に接続されている。
[0050] 図 6は、図 5に示すメモリセル 10をマトリクス状に配置したメモリセルアレイを示す回 路図である。複数のメモリセル 10が、列方向（図面縦方向）及び行方向（図面横方向
)に隣接して形成されている。
[0051] 列方向には、複数のワード線 WL1, WL2…が配されており、列方向に並ぶメモリセ ル 10に共通の信号線を構成して 、る。
[0052] 行方向（図面横方向）には、複数のビット線 BL1, BL2, BL3, BL4' "が配されて おり、行方向に並ぶメモリセル 10に共通の信号線を構成して 、る。
[0053] また、列方向には、ソース線 SL1, SL2"-力 己され、列方向に並ぶメモリセル 10に 共通の信号線を構成している。なお、ソース線 SLは、ビット線 BL2本に 1本づっ設け られている。
[0054] ソース線 SLとこれに対応する 2本のビット線 BLとの間には、それぞれインピーダン ス制御用トランジスタ 16が設けられている。これにより、インピーダンス制御用トランジ スタ 16を行方向に並ぶ複数のメモリセル 10により共用するようになって 、る。
[0055] 次に、図 6に示す本実施形態による不揮発性半導体記憶装置の書き込み方法に ついて図 7及び図 8を用いて説明する。
[0056] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて図 7を用いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビ ット線 BL1に接続されたメモリセル 10であるものとする。
[0057] まず、インピーダンス制御用トランジスタ 16のゲート端子に所定の電圧を印加し、ィ ンピーダンス制御用トランジスタ 16をオン状態にする（図 7参照)。このとき、ゲート端 子に印加する電圧によってインピーダンス制御用トランジスタ 16のチャネル抵抗 R
IC
を制御することにより、外部力も見たメモリセルのインピーダンス、すなわちビット線 BL とソース線 SLとの間のインピーダンス力 抵抗記憶素子 12が低抵抗状態のときの抵 抗値 R以下になるようにする。外部から見たメモリセルのインピーダンスは、インピー し
ダンス制御用トランジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態の
IC
ときの抵抗値 R以下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの 抵抗値 R以下に設定することができる。
し
[0058] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12
IC
が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0059] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする（図 7参照)。この とき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R
CS
力 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rに比べて無視できる程度に小
し
さな値になるように制御する。
[0060] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する（図 7参照)。
[0061] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、ビット線 BL1とソース線 SL1との間のインピーダンスは 、インピーダンス制御用トランジスタ 16のチャネル抵抗 R が抵抗記憶素子 12の抵抗
IC
値 R に対して無視できるほど小さいため、
H
R XR / (R +R ) =R
H IC H IC IC
となる。
[0062] 次いで、ビット線 BL1に、抵抗記憶素子 12をセットするに要する電圧と同じ或いは これよりやや大きいバイアス電圧を印加する（図 7参照)。これにより、ビット線 BL1、抵 抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL 1へ向かう電流経路 が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R及びセル選択
H
トランジスタ 14のチャネル抵抗 R に応じてそれぞれに分配される。
CS
[0063] このとき、抵抗記憶素子 12の抵抗値 R はセル選択トランジスタのチャネル抵抗 R
H CS
に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子 12に印加され る。これにより、抵抗記憶素子 12は、高抵抗状態から低抵抗状態に変化する。
[0064] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WL1に印加する電圧 をオフにし、セットの動作を完了する（図 7参照)。
[0065] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて図 8を用いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビッ ト線 BL1に接続されたメモリセル 10であるものとする。
[0066] まず、インピーダンス制御用トランジスタ 16のゲート端子に所定の電圧を印加し、ィ ンピーダンス制御用トランジスタ 16をオン状態にする（図 8参照)。このとき、ゲート端 子に印加する電圧によってインピーダンス制御用トランジスタ 16のチャネル抵抗 R
IC
を制御することにより、外部力も見たメモリセルのインピーダンス、すなわちビット線 BL とソース線 SLとの間のインピーダンス力 抵抗記憶素子 12が低抵抗状態のときの抵 抗値 R以下になるようにする。外部から見たメモリセルのインピーダンスは、インピー し
ダンス制御用トランジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態の
IC
ときの抵抗値 R以下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの
し
抵抗値 R以下に設定することができる。
し
[0067] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12
IC
が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0068] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする（図 8参照)。この とき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R
CS
力 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rに比べて無視できる程度に小
し
さな値になるように制御する。
[0069] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する（図 8参照)。
[0070] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、ビット線 BL1とソース線 SL1との間のインピーダンスは 、インピーダンス制御用トランジスタ 16のチャネル抵抗 R が抵抗記憶素子 12の抵抗
IC
値 Rに対して無視できるほど小さいため、 R XR Z(R +R ) ^R
L IC L IC IC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線 BL1とソース 線 SL 1との間のインピーダンスにほぼ等し 、。
[0071] 次いで、ビット線 BL1に、抵抗記憶素子 12をリセットするに要する電圧と同じ或いは これよりやや大きいバイアス電圧を印加する（図 8参照)。これにより、ビット線 BL1、抵 抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL 1へ向かう電流経路 が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R及びセル選択ト
し
ランジスタ 14のチャネル抵抗 R に応じてそれぞれに分配される。
CS
[0072] このとき、セル選択トランジスタ 14のチャネル抵抗 R は、抵抗記憶素子 12の抵抗
CS
値 Rよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子 12 し
に印加される。これにより、抵抗記憶素子 12は、低抵抗状態から高抵抗状態に変化 する。
[0073] このようにリセット過程では、抵抗記憶素子 12が高抵抗状態に切り換わった瞬間、 ほぼ全バイアス電圧が抵抗記憶素子 12に配分されるため、このバイアス電圧によつ て抵抗記憶素子 12が再度セットされることを防止する必要がある。このためには、ビ ット線 BLに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければなら ない。
[0074] つまり、リセット過程では、セル選択トランジスタ 14のチャネル抵抗 R が抵抗記憶
CS
素子 12の抵抗値 Rよりも十分に小さくなるように調整するとともに、ビット線 BLに印
し
加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定 する。
[0075] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WLに印加する電圧を オフにし、リセットの動作を完了する（図 8参照)。
[0076] 本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数 のビット線 BL (例えば BL1〜BL4)を同時に駆動すれば、選択ワード線（例えば WL 1)に連なる複数のメモリセル 10を一括してリセットすることも可能である。
[0077] 次に、図 6に示す本実施形態による不揮発性半導体記憶装置の読み出し方法に ついて図 9を用いて説明する。読み出し対象のメモリセル 10は、ワード線 WL1及び ビット線 BL 1に接続されたメモリセル 10であるものとする。
[0078] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する（図 9参照)。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 1 4のチャネル抵抗 R 1S 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rよりも十
CS L
分に小さくなるように、制御する。
[0079] なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピー ダンス制御用トランジスタ 16は使用しない。すなわち、インピーダンス制御用トランジ スタ 16はオフ状態にする（図 9参照)。
[0080] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する（図 9参照)。
[0081] 次いで、ビット線選択トランジスタ 16のドレイン端子に、セット及びリセットが生じない 所定のバイアス電圧を印加する（図 9参照)。抵抗記憶素子 12が例えば図 2に示す 電流 電圧特性を有する場合、約 1. OV以下の電圧が抵抗記憶装置 12に印加され るように、バイアス電圧を設定する。
[0082] ビット線 BLにこのようなバイアス電圧を印加すると、ビット線 BL1には抵抗記憶素子
12の抵抗値に応じた電流が流れる。したがって、ビット線 BL1に流れるこの電流値を 検出することにより、抵抗記憶素子 12がどのような抵抗状態にあるかを読み出すこと ができる。
[0083] このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダン ス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタ の抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので 、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部力 見たメモリセルのイン ピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態力も低 抵抗状態に書き換える場合と、メモリセルを低抵抗状態力ゝら高抵抗状態に書き換える 場合との双方の場合にぉ ヽて、周辺回路とメモリセルとを容易にインピーダンス整合 させることがでさる。
[0084] [第 2実施形態]
本発明の第 2実施形態による不揮発性半導体記憶装置並びにその書き込み方法 及び読み出し方法について説明する。なお、図 1乃至図 9に示す第 1実施形態による 不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の構 成要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0085] 本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子 12が双極性抵抗 記憶材料により構成されている点を除き、図 5及び図 6に示す第 1実施形態による不 揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例えば Crドープの SrZrO等を適用することができる。本実施形態による不揮発性半導体記
3
憶装置の抵抗記憶素子は、例えば図 1に示されるように、セットの際に負のバイアス 電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。
[0086] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明 する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイァ ス電圧の極性を除き、基本的に第 1実施形態による不揮発性半導体記憶装置の書き 込み方法と同様である。
[0087] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に 接続されたメモリセル 10であるものとする。
[0088] まず、インピーダンス制御用トランジスタ 16のゲート端子に所定の電圧を印加し、ィ ンピーダンス制御用トランジスタ 16をオン状態にする。このとき、ゲート端子に印加す る電圧によってインピーダンス制御用トランジスタ 16のチャネル抵抗 R を制御するこ
IC
とにより、外部力 見たメモリセルのインピーダンス、すなわちビット線 BLとソース線 S Lとの間のインピーダンスが、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下
し になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用 トランジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態のときの抵抗値
IC
R以下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以 し し 下に設定することができる。
[0089] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12 が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0090] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする。このとき、ワード 線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R 力 抵抗記
CS
憶素子 12が低抵抗状態のときの抵抗値 Rに比べて無視できる程度に小さな値にな
し
るように制御する。
[0091] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。
[0092] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、ビット線 BL1とソース線 SL1との間のインピーダンスは 、インピーダンス制御用トランジスタ 16のチャネル抵抗 R が抵抗記憶素子 12の抵抗
IC
値 R に対して無視できるほど小さいため、
H
R XR / (R +R ) =R
H IC H IC IC
となる。
[0093] 次いで、ビット線 BL1に、抵抗記憶素子 12をセットするに要する電圧と同じ或いは これより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ビット線 BL1 、抵抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL1へ向力 電流 経路が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R
H及びセル 選択トランジスタ 14のチャネル抵抗 R に応じてそれぞれに分配される。
CS
[0094] このとき、抵抗記憶素子 12の抵抗値 R はセル選択トランジスタのチャネル抵抗 R
H CS
に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子 12に印加され る。これにより、抵抗記憶素子 12は、高抵抗状態から低抵抗状態に変化する。
[0095] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WL1に印加する電圧 をオフにし、セットの動作を完了する。
[0096] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に接 続されたメモリセル 10であるものとする。 [0097] まず、インピーダンス制御用トランジスタ 16のゲート端子に所定の電圧を印加し、ィ ンピーダンス制御用トランジスタ 16をオン状態にする。このとき、ゲート端子に印加す る電圧によってインピーダンス制御用トランジスタ 16のチャネル抵抗 R を制御するこ
IC
とにより、外部力 見たメモリセルのインピーダンス、すなわちビット線 BLとソース線 S Lとの間のインピーダンスが、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下
し になるようにする。外部から見たメモリセルのインピーダンスは、インピーダンス制御用 トランジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態のときの抵抗値
IC
R以下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以 し し 下に設定することができる。
[0098] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12
IC
が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0099] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする。このとき、ワード 線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R 力 抵抗記
CS
憶素子 12が低抵抗状態のときの抵抗値 Rに比べて無視できる程度に小さな値にな
し
るように制御する。
[0100] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。
[0101] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、ビット線 BL1とソース線 SL1との間のインピーダンスは 、インピーダンス制御用トランジスタ 16のチャネル抵抗 R が抵抗記憶素子 12の抵抗
IC
値 Rに対して無視できるほど小さいため、
し
R XR / (R +R ) =R
し IC し IC IC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線 BL1とソース 線 SL 1との間のインピーダンスにほぼ等し 、。
[0102] 次いで、ビット線 BL1に、抵抗記憶素子 12をリセットするに要する電圧と同じ或いは これより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ビット線 BL1 、抵抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL1へ向力 電流 経路が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R及びセル
し
選択トランジスタ 14のチャネル抵抗 R に応じてそれぞれに分配される。
CS
[0103] このとき、セル選択トランジスタ 14のチャネル抵抗 R は、抵抗記憶素子 12の抵抗
CS
値 Rよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子 12 し
に印加される。これにより、抵抗記憶素子 12は、低抵抗状態から高抵抗状態に変化 する。
[0104] なお、双極性抵抗記憶材料を用いた場合にはセットに要する電圧の極性とリセット に要する電圧の極性とが異なるため、リセット過程で印加する電圧の設定値は、セッ ト過程で印加する電圧の設定値力も独立して設定することができる。
[0105] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WLに印加する電圧を オフにし、リセットの動作を完了する。
[0106] 本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数 のビット線 BL (例えば BL1〜BL4)を同時に駆動すれば、選択ワード線（例えば WL 1)に連なる複数のメモリセル 10を一括してリセットすることも可能である。
[0107] 次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明 する。読み出し対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に接続された メモリセル 10であるものとする。
[0108] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル 抵抗 R 力 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rよりも十分に小さくな
CS L
るように、制御する。
[0109] なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピー ダンス制御用トランジスタ 16は使用しない。すなわち、インピーダンス制御用トランジ スタ 16はオフ状態にする。
[0110] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。 [0111] 次いで、ビット線選択トランジスタ 16のドレイン端子に、セット及びリセットが生じない 所定のバイアス電圧を印加する。抵抗記憶素子 12が例えば図 2に示す電流 電圧 特性を有する場合、約 1. OV以下の電圧が抵抗記憶装置 12に印加されるように、バ ィァス電圧を設定する。
[0112] ビット線 BLにこのようなバイアス電圧を印加すると、ビット線 BL1には抵抗記憶素子 12の抵抗値に応じた電流が流れる。したがって、ビット線 BL1に流れるこの電流値を 検出することにより、抵抗記憶素子 12がどのような抵抗状態にあるかを読み出すこと ができる。
[0113] このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダン ス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタ の抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので 、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部力 見たメモリセルのイン ピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態力も低 抵抗状態に書き換える場合と、メモリセルを低抵抗状態力ゝら高抵抗状態に書き換える 場合との双方の場合にぉ ヽて、周辺回路とメモリセルとを容易にインピーダンス整合 させることがでさる。
[0114] [第 3実施形態]
本発明の第 3実施形態による不揮発性半導体記憶装置並びにその書き込み方法 及び読み出し方法について図 10及び図 11を用いて説明する。なお、図 1乃至図 9 に示す第 1実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び 読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔に する。
[0115] 図 10及び図 11は本実施形態による不揮発性半導体記憶装置の構造を示す回路 図である。
[0116] はじめに、本実施形態による不揮発性半導体記憶装置の構造について図 10及び 図 11を用いて説明する。
[0117] 本実施形態による不揮発性半導体記憶装置のメモリセル 10は、図 10に示すように
、抵抗記憶素子 12と、セル選択トランジスタ 14と、インピーダンス制御用トランジスタ 1 6とを有して 、る。抵抗記憶素子 12とインピーダンス制御用トランジスタ 16とは並列に 接続されており、この並列接続体の一端がビット線 BLに接続され、他端がセル選択ト ランジスタ 14のドレイン端子に接続されている。セル選択トランジスタ 14のソース端子 はソース線 SLに接続され、ゲート端子はワード線 WLに接続されている。インピーダ ンス制御用トランジスタ 16のゲート端子はコントロール線 CLに接続されて!、る。
[0118] 抵抗記憶素子 12は、一対の電極間に抵抗記憶材料が狭持されたものである。抵 抗記憶材料は、双極性抵抗記憶材料及び単極性抵抗記憶材料の!/、ずれでもよ ヽ。 なお、本実施形態では、抵抗記憶材料が例えば TiOよりなる単極性抵抗記憶材料 であるものとする。
[0119] 図 11は、図 10に示すメモリセル 10をマトリクス状に配置したメモリセルアレイを示す 回路図である。複数のメモリセル 10が、列方向（図面縦方向）及び行方向（図面横方 向）に隣接して形成されている。
[0120] 列方向には、複数のワード線 WL1, /WL1, WL2, ZWL2"-と、コントロール線 C
LI, /CL1, CL2, ZCL2…と、ソース線 SL1, SL2"-とが配されており、列方向に 並ぶメモリセル 10に共通の信号線をそれぞれ構成している。なお、ソース線 SLは、 ワード線 WL2本に 1本づっ設けられている。
[0121] 行方向（図面横方向）には、複数のビット線 BL1, BL2, BL3, BL4' "が配されて おり、行方向に並ぶメモリセル 10に共通の信号線を構成して 、る。
[0122] 次に、図 11に示す本実施形態による不揮発性半導体記憶装置の書き込み方法に ついて図 7及び図 8を参照して説明する。
[0123] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて図 7を用いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビ ット線 BL1に接続されたメモリセル 10であるものとする。
[0124] まず、コントロール線 CL1に所定の電圧を印加し、インピーダンス制御用トランジス タ 16をオン状態にする（図 7参照)。このとき、コントロール線 CL1に印加する電圧に よってインピーダンス制御用トランジスタ 16のチャネル抵抗 R を制御することにより、
IC
外部から見たメモリセルのインピーダンス、すなわちビット線 BLとソース線 SLとの間 のインピーダンスが、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下になるよ うにする。
[0125] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする（図 7参照)。この とき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R
CS
力 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rとインピーダンス制御用トラン
し
ジスタ 16のチャネル抵抗 R との合成抵抗 R XR
IC L IC Z(R +R )に比べて無視できる
L IC
程度に小さな値になるように制御する。
[0126] このとき、外部カゝら見たメモリセルのインピーダンスは、インピーダンス制御用トラン ジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以
IC L
下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下にほ
し
ぼ設定することができる。
[0127] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12
IC
が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0128] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する（図 7参照)。
[0129] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、インピーダンス制御用トランジスタ 16のチャネル抵抗 R
I
が抵抗記憶素子 12の抵抗値 R に比べて無視できるほど小さぐセル選択トランジス
C H
タ 14のチャネル抵抗 R が抵抗記憶素子 12の抵抗値 R とインピーダンス制御用トラ
CS H
ンジスタ 16のチャネル抵抗 R との合成抵抗 R XR / (R +R )に比べて無視でき
IC L IC L IC
るほど小さくなるため、ビット線 BL 1とソース線 SL 1との間のインピーダンスは、
[R XR / (R +R ) ] +R =R
H IC H IC CS IC
となる。
[0130] 次いで、ビット線 BL1に、抵抗記憶素子 12をセットするに要する電圧と同じ或いは これよりやや大きいバイアス電圧を印加する（図 7参照)。これにより、ビット線 BL1、抵 抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL 1へ向かう電流経路 が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R とインピーダン
H
ス制御用トランジスタ 16のチャネル抵抗 R との合成抵抗 R XR
IC H IC Z(R +R )及び
H IC
セル選択トランジスタ 14のチャネル抵抗 R に応じて、抵抗記憶素子 12とセル選択ト
CS
ランジスタ 14とに、それぞれ分配される。
[0131] このとき、抵抗記憶素子 12の抵抗値 R とインピーダンス制御用トランジスタ 16のチ
H
ャネル抵抗 R との合成抵抗 R XR / (R +R )はセル選択トランジスタのチヤネ
IC H IC H IC
ル抵抗 R に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子 12
CS
に印加される。これにより、抵抗記憶素子 12は、高抵抗状態から低抵抗状態に変化 する。
[0132] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WL1に印加する電圧 をオフにし、セットの動作を完了する（図 7参照)。
[0133] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて図 8を用いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビッ ト線 BL1に接続されたメモリセル 10であるものとする。
[0134] まず、コントロール線 CL1に所定の電圧を印加し、インピーダンス制御用トランジス タ 16をオン状態にする（図 8参照)。このとき、コントロール線 CL1に印加する電圧に よってインピーダンス制御用トランジスタ 16のチャネル抵抗 R を制御することにより、
IC
外部から見たメモリセルのインピーダンス、すなわちビット線 BLとソース線 SLとの間 のインピーダンスが、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下になるよ
し
うにする。
[0135] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする（図 8参照)。この とき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R
CS
力 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rとインピーダンス制御用トラン
し
ジスタ 16のチャネル抵抗 R との合成抵抗 R XR
IC L IC Z(R +R )に比べて無視できる
L IC
程度に小さな値になるように制御する。
[0136] このとき、外部カゝら見たメモリセルのインピーダンスは、インピーダンス制御用トラン ジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以
IC L
下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下にほ
し
ぼ設定することができる。
[0137] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12
IC
が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0138] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する（図 8参照)。
[0139] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、インピーダンス制御用トランジスタ 16のチャネル抵抗 R
I
が抵抗記憶素子 12の抵抗値 Rに比べて無視できるほど小さぐセル選択トランジス
C L
タ 14のチャネル抵抗 R が抵抗記憶素子 12の抵抗値 Rとインピーダンス制御用トラ
CS L
ンジスタ 16のチャネル抵抗 R との合成抵抗 R XR / (R +R )に比べて無視でき
IC L IC L IC
るほど小さくなるため、ビット線 BL 1とソース線 SL 1との間のインピーダンスは、
[R XR / (R +R ) ] +R =R
L IC L IC CS IC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線 BL1とソース 線 SL 1との間のインピーダンスにほぼ等し 、。
[0140] 次いで、ビット線 BL1に、抵抗記憶素子 12をリセットするに要する電圧と同じ或いは これよりやや大きいバイアス電圧を印加する（図 8参照)。これにより、ビット線 BL1、抵 抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL 1へ向かう電流経路 が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 Rとインピーダン
し
ス制御用トランジスタ 16のチャネル抵抗 R との合成抵抗 R XR
IC L IC Z(R +R )及び
L IC
セル選択トランジスタ 14のチャネル抵抗 R に応じて、抵抗記憶素子 12とセル選択ト
CS
ランジスタ 14とに、それぞれ分配される。
[0141] このとき、セル選択トランジスタ 14のチャネル抵抗 R は、抵抗記憶素子 12の抵抗
CS
値 Rとインピーダンス制御用トランジスタ 16のチャネル抵抗 R との合成抵抗 R XR
L IC L I
Z(R +R )よりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶
C L IC 素子 12に印加される。これにより、抵抗記憶素子 12は、低抵抗状態から高抵抗状態 に変化する。
[0142] このようにリセット過程では、抵抗記憶素子 12が高抵抗状態に切り換わった瞬間、 ほぼ全バイアス電圧が抵抗記憶素子 12に配分されるため、このバイアス電圧によつ て抵抗記憶素子 12が再度セットされることを防止する必要がある。このためには、ビ ット線 BLに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければなら ない。
[0143] つまり、リセット過程では、セル選択トランジスタ 14のチャネル抵抗 R が抵抗記憶
CS
素子 12の抵抗値 Rとインピーダンス制御用トランジスタ 16のチャネル抵抗 R との合
し IC 成抵抗 R XR +R
L IC Z(R
L IC )よりも十分に小さくなるように調整するとともに、ビット線
BLに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満 に設定する。
[0144] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WLに印加する電圧を オフにし、リセットの動作を完了する（図 8参照)。
[0145] 本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数 のビット線 BL (例えば BL1〜BL4)を同時に駆動すれば、選択ワード線（例えば WL 1)に連なる複数のメモリセル 10を一括してリセットすることも可能である。
[0146] 次に、図 11に示す本実施形態による不揮発性半導体記憶装置の読み出し方法に ついて図 9を用いて説明する。読み出し対象のメモリセル 10は、ワード線 WL1及び ビット線 BL 1に接続されたメモリセル 10であるものとする。
[0147] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する（図 9参照)。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 1 4のチャネル抵抗 R 1S 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rよりも十
CS L
分に小さくなるように、制御する。
[0148] なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピー ダンス制御用トランジスタ 16は使用しない。すなわち、インピーダンス制御用トランジ スタ 16はオフ状態にする（図 9参照)。 [0149] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する（図 9参照)。
[0150] 次いで、ビット線選択トランジスタ 16のドレイン端子に、セット及びリセットが生じない 所定のバイアス電圧を印加する（図 9参照)。抵抗記憶素子 12が例えば図 2に示す 電流 電圧特性を有する場合、約 1. OV以下の電圧が抵抗記憶装置 12に印加され るように、バイアス電圧を設定する。
[0151] ビット線 BLにこのようなバイアス電圧を印加すると、ビット線 BL1には抵抗記憶素子 12の抵抗値に応じた電流が流れる。したがって、ビット線 BL1に流れるこの電流値を 検出することにより、抵抗記憶素子 12がどのような抵抗状態にあるかを読み出すこと ができる。
[0152] このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダン ス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタ の抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので 、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部力 見たメモリセルのイン ピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態力も低 抵抗状態に書き換える場合と、メモリセルを低抵抗状態力ゝら高抵抗状態に書き換える 場合との双方の場合にぉ ヽて、周辺回路とメモリセルとを容易にインピーダンス整合 させることがでさる。
[0153] [第 4実施形態]
本発明の第 4実施形態による不揮発性半導体記憶装置並びにその書き込み方法 及び読み出し方法について説明する。なお、図 10及び図 11に示す第 3実施形態に よる不揮発性半導体記憶装置並びにその書き込み方法及び読み出し方法と同様の 構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
[0154] 本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子 12が双極性抵抗 記憶材料により構成されて ヽる点を除き、図 10及び図 11に示す第 3実施形態による 不揮発性半導体記憶装置と同様である。なお、双極性抵抗記憶材料としては、例え ば Crドープの SrZrO等を適用することができる。本実施形態による不揮発性半導体
3
記憶装置の抵抗記憶素子は、例えば図 1に示されるように、セットの際に負のバイァ ス電圧を印加し、リセットの際に正のバイアス電圧を印加するものであるとする。 [0155] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について説明 する。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、バイァ ス電圧の極性を除き、基本的に第 1実施形態による不揮発性半導体記憶装置の書き 込み方法と同様である。
[0156] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に 接続されたメモリセル 10であるものとする。
[0157] まず、コントロール線 CL1に所定の電圧を印加し、インピーダンス制御用トランジス タ 16をオン状態にする。このとき、コントロール線 CL1に印加する電圧によってインピ 一ダンス制御用トランジスタ 16のチャネル抵抗 R を制御することにより、外部から見
IC
たメモリセルのインピーダンス、すなわちビット線 BLとソース線 SLとの間のインピーダ ンスが、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下になるようにする。
し
[0158] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする。このとき、ワード 線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R 力 抵抗記
CS
憶素子 12が低抵抗状態のときの抵抗値 Rとインピーダンス制御用トランジスタ 16の
し
チャネル抵抗 R との合成抵抗 R XR / (R +R )に比べて無視できる程度に小さ
IC L IC L IC
な値になるように制御する。
[0159] このとき、外部カゝら見たメモリセルのインピーダンスは、インピーダンス制御用トラン ジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以
IC L
下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下にほ
し
ぼ設定することができる。
[0160] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12
IC
が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0161] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。 [0162] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、インピーダンス制御用トランジスタ 16のチャネル抵抗 R
I
が抵抗記憶素子 12の抵抗値 R に比べて無視できるほど小さぐセル選択トランジス
C H
タ 14のチャネル抵抗 R が抵抗記憶素子 12の抵抗値 Rとインピーダンス制御用トラ
CS H
ンジスタ 16のチャネル抵抗 R との合成抵抗 R XR / (R +R )に比べて無視でき
IC L IC L IC
るほど小さくなるため、ビット線 BL 1とソース線 SL 1との間のインピーダンスは、
[R XR / (R +R ) ] +R =R
H IC H IC CS IC
となる。
[0163] 次いで、ビット線 BL1に、抵抗記憶素子 12をセットするに要する電圧と同じ或いは これより絶対値がやや大きい負のバイアス電圧を印加する。これにより、ビット線 BL1 、抵抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL1へ向力 電流 経路が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 Rとインピー
H
ダンス制御用トランジスタ 16のチャネル抵抗 R との合成抵抗 R XR
IC H IC Z(R +R )
H IC
及びセル選択トランジスタ 14のチャネル抵抗 R に応じて、抵抗記憶素子 12とセル
CS
選択トランジスタ 14とに、それぞれ分配される。
[0164] このとき、抵抗記憶素子 12の抵抗値 Rとインピーダンス制御用トランジスタ 16のチ
H
ャネル抵抗 R との合成抵抗 R XR / (R +R )はセル選択トランジスタのチヤネ
IC H IC H IC
ル抵抗 R に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子 12
CS
に印加される。これにより、抵抗記憶素子 12は、高抵抗状態から低抵抗状態に変化 する。
[0165] 次いで、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WL1に印加する電圧 をオフにし、セットの動作を完了する。
[0166] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に接 続されたメモリセル 10であるものとする。
[0167] まず、コントロール線 CL1に所定の電圧を印加し、インピーダンス制御用トランジス タ 16をオン状態にする。このとき、コントロール線 CL1に印加する電圧によってインピ 一ダンス制御用トランジスタ 16のチャネル抵抗 R を制御することにより、外部から見
IC
たメモリセルのインピーダンス、すなわちビット線 BLとソース線 SLとの間のインピーダ ンスが、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下になるようにする。
し
[0168] また、インピーダンス制御用トランジスタ 16をオンにするのと同時に、ワード線 WL1 に所定の電圧を印加し、セル選択トランジスタ 14をオン状態にする。このとき、ワード 線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル抵抗 R 力 抵抗記
CS
憶素子 12が低抵抗状態のときの抵抗値 Rとインピーダンス制御用トランジスタ 16の
し
チャネル抵抗 R との合成抵抗 R XR / (R +R )に比べて無視できる程度に小さ
IC L IC L IC
な値になるように制御する。
[0169] このとき、外部カゝら見たメモリセルのインピーダンスは、インピーダンス制御用トラン ジスタ 16のチャネル抵抗 R を抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以
IC L
下に設定することにより、抵抗記憶素子 12が低抵抗状態のときの抵抗値 R以下にほ
し
ぼ設定することができる。
[0170] なお、抵抗記憶素子 12が低抵抗状態のときのメモリセルのインピーダンスと抵抗記 憶素子 12が高抵抗状態のときのメモリセルのインピーダンスとをより近似させるため には、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を、抵抗記憶素子 12
IC
が低抵抗状態のときの抵抗値 Rよりも十分に小さぐ好ましくは
し 1Z2以下、より好まし くは 1Z5以下、更に好ましくは 1Z10以下になるように制御することが望ま 、。
[0171] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。
[0172] インピーダンス制御用トランジスタ 16及びセル選択トランジスタ 14への印加電圧を このように設定することにより、インピーダンス制御用トランジスタ 16のチャネル抵抗 R
I
が抵抗記憶素子 12の抵抗値 Rに比べて無視できるほど小さぐセル選択トランジス
C L
タ 14のチャネル抵抗 R が抵抗記憶素子 12の抵抗値 Rとインピーダンス制御用トラ
CS L
ンジスタ 16のチャネル抵抗 R との合成抵抗 R XR / (R +R )に比べて無視でき
IC L IC L IC
るほど小さくなるため、ビット線 BL 1とソース線 SL 1との間のインピーダンスは、
[R XR / (R +R ) ] +R =R
L IC L IC CS IC
となる。すなわち、このインピーダンスの値は、セット時におけるビット線 BL1とソース 線 SL 1との間のインピーダンスにほぼ等し 、。 [0173] 次いで、ビット線 BL1に、抵抗記憶素子 12をリセットするに要する電圧と同じ或いは これより絶対値がやや大きい正のバイアス電圧を印加する。これにより、ビット線 BL1 、抵抗記憶素子 12及びセル選択トランジスタ 14を介してソース線 SL1へ向力 電流 経路が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 Rとインピー
し
ダンス制御用トランジスタ 16のチャネル抵抗 R との合成抵抗 R XR
IC L IC Z(R +R )
L IC
及びセル選択トランジスタ 14のチャネル抵抗 R に応じて、抵抗記憶素子 12とセル
CS
選択トランジスタ 14とに、それぞれ分配される。
[0174] このとき、セル選択トランジスタ 14のチャネル抵抗 R は、抵抗記憶素子 12の抵抗
CS
値 Rよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子 12 し
に印加される。これにより、抵抗記憶素子 12は、低抵抗状態から高抵抗状態に変化 する。
[0175] なお、双極性抵抗記憶材料を用いた場合にはセットに要する電圧の極性とリセット に要する電圧の極性とが異なるため、リセット過程で印加する電圧の設定値は、セッ ト過程で印加する電圧の設定値力も独立して設定することができる。
[0176] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、インピーダンス制 御用トランジスタ 16のゲート端子に印加する電圧及びワード線 WLに印加する電圧を オフにし、リセットの動作を完了する。
[0177] 本実施形態による不揮発性半導体記憶装置では、上記リセット動作において複数 のビット線 BL (例えば BL1〜BL4)を同時に駆動すれば、選択ワード線（例えば WL 1)に連なる複数のメモリセル 10を一括してリセットすることも可能である。
[0178] 次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について説明 する。読み出し対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に接続された メモリセル 10であるものとする。
[0179] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル 抵抗 R 力 抵抗記憶素子 12が低抵抗状態のときの抵抗値 Rよりも十分に小さくな
CS L
るように、制御する。
[0180] なお、本実施形態による不揮発性半導体記憶装置の読み出し動作には、インピー ダンス制御用トランジスタ 16は使用しない。すなわち、インピーダンス制御用トランジ スタ 16はオフ状態にする。
[0181] ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。
[0182] 次いで、ビット線選択トランジスタ 16のドレイン端子に、セット及びリセットが生じない 所定のバイアス電圧を印加する。抵抗記憶素子 12が例えば図 2に示す電流 電圧 特性を有する場合、約 1. OV以下の電圧が抵抗記憶装置 12に印加されるように、バ ィァス電圧を設定する。
[0183] ビット線 BLにこのようなバイアス電圧を印加すると、ビット線 BL1には抵抗記憶素子 12の抵抗値に応じた電流が流れる。したがって、ビット線 BL1に流れるこの電流値を 検出することにより、抵抗記憶素子 12がどのような抵抗状態にあるかを読み出すこと ができる。
[0184] このように、本実施形態によれば、抵抗記憶素子に並列に接続されたインピーダン ス制御用トランジスタを設け、書き換えの際にこのインピーダンス制御用トランジスタ の抵抗値を抵抗記憶素子の低抵抗状態における抵抗値よりも十分に小さくするので 、抵抗記憶素子の抵抗状態によらず、書き換えの際に外部力 見たメモリセルのイン ピーダンスをほぼ等しくすることができる。これにより、メモリセルを高抵抗状態力も低 抵抗状態に書き換える場合と、メモリセルを低抵抗状態力ゝら高抵抗状態に書き換える 場合との双方の場合にぉ ヽて、周辺回路とメモリセルとを容易にインピーダンス整合 させることがでさる。
[0185] [第 5実施形態]
本発明の第 5実施形態による不揮発性半導体記憶装置並びにその書き込み方法 及び読み出し方法について図 12を用いて説明する。なお、図 1乃至図 11に示す第 1乃至第 4実施形態による不揮発性半導体記憶装置並びにその書き込み方法及び 読み出し方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔に する。
[0186] 図 12は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
[0187] 第 1及び第 2実施形態では、インピーダンス制御用トランジスタ 16のチャネル抵抗 R を制御することによりビット線 BLに流れる電流を制御した力 ビット線 BLに流れる 電流を制御する方法は、これに限定されるものではない。例えば、図 12に示す回路 を、図 6のインピーダンス制御用トランジスタ 16の代わりに設けることができる。
[0188] 図 12に示す回路は、抵抗素子 rと選択トランジスタ Trとの直列接続体が、複数並列 に接続されたものである。抵抗素子 r , r , · ··, rの抵抗値は、不揮発性半導体記憶
1 2 n
装置の書き込み Z読み出し特性に応じて適宜設定される。
[0189] 図 12に示す回路を用い、選択トランジスタ Tr , Tr , · ··, Trのうちの少なくとも 1つ
1 2 n
をオン状態とすることにより、ビット線 BUこは抵抗素子 r , r , · ··, rが直列に接続さ
1 2 n
れることとなる。したがって、抵抗素子 r , r , · ··, rの抵抗値により、メモリセルのイン
1 2 n
ピーダンスを適宜設定することができる。また、メモリセルのインピーダンスは、オンに する選択トランジスタ Tr , Tr , · ··, Trを切り換えるだけで変更できるので、インピー
1 2 n
ダンス制御用トランジスタ 16のチャネル抵抗 R を制御する場合と比較して制御が容
IC
易である。
[0190] なお、選択トランジスタ Trは、同時に 2つ以上をオン状態としてもよい。例えば、抵 抗素子 rと抵抗素子 rとを有する回路の場合、選択トランジスタ Trをオン状態にした
1 2 1 ときの抵抗値は rであり、選択トランジスタ Trをオン状態にしたときの抵抗値は rであ
1 2 2 る。また、選択トランジスタ Tr , Trを同時にオン状態にしたときの抵抗値は r r / (r
1 2 1 2 1
+r )である。したがって、オンにする選択トランジスタ Trを適宜組み合わせることによ
2
り、より多くの抵抗状態を実現することができ、回路構成を簡略ィ匕することができる。
[0191] このように、本実施形態によれば、メモリセルのインピーダンスを容易に制御するこ とができる。これにより、セット及びリセットの際におけるインピーダンス不整合を緩和 することができる。
[0192] [第 6実施形態]
本発明の第 6実施形態による不揮発性半導体記憶装置及びその製造方法につい て図 13乃至図 16を用いて説明する。
[0193] 図 13は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図 14 は本実施形態による不揮発性半導体装置の構造を示す概略断面図、図 15及び図 1
6は本実施形態による不揮発性半導体装置の製造方法を示す工程断面図である。
[0194] 本実施形態では、上記第 3実施形態による不揮発性半導体記憶装置の具体的な 構造及びその製造方法にっ 、て説明する。
[0195] はじめに、本実施形態による不揮発性半導体装置の構造について図 13及び図 14 を用いて説明する。
[0196] シリコン基板 20には、素子領域を画定する素子分離膜 22が形成されている。シリコ ン基板 20の素子領域には、ゲート電極 24及びソース Zドレイン領域 26, 28を有する セル選択トランジスタと、ゲート電極 30及びソース Zドレイン領域 28, 32を有する電 流制御用トランジスタとが形成されて 、る。
[0197] ゲート電極 24は、図 13に示すように、列方向（図面縦方向）に隣接するセル選択ト ランジスタのゲート電極 24を共通接続するワード線 WLとしても機能し、ゲート電極 3 0は、列方向に隣接するインピーダンス制御用トランジスタのゲート電極 30を共通接 続するコントロール線 CLとしても機能する。
[0198] セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基板 10上 には、ソース/ドレイン領域 26に電気的に接続されたコンタクトプラグ 36と、ソース/ ドレイン領域 28に電気的に接続されたコンタクトプラグ 38と、ソース Zドレイン領域 32 に電気的に接続されたコンタクトプラグ 40とが埋め込まれた層間絶縁膜 34が形成さ れている。
[0199] コンタクトプラグ 36, 38, 40が埋め込まれた層間絶縁膜 34上には、コンタクトプラグ 36を介してソース/ドレイン領域 26に電気的に接続されたソース線 42と、コンタクト プラグ 38を介してソース Zドレイン領域 28に電気的に接続された抵抗記憶素子 50と が形成されている。
[0200] ソース線 42及び抵抗記憶素子 50が形成された層間絶縁膜 34上には、抵抗記憶 素子 54に電気的に接続されたコンタクトプラグ 54と、コンタクトプラグ 40に電気的に 接続されたコンタクトプラグ 56とが埋め込まれた層間絶縁膜 52が形成されている。
[0201] コンタクトプラグ 54, 56が埋め込まれ層間絶縁膜 52上には、コンタクトプラグ 56, 4 0を介してソース/ドレイン領域 32に電気的に接続されたビット線 58が形成されてい る。
[0202] こうして、図 11に示す第 3実施形態による不揮発性半導体記憶装置が構成されて いる。 [0203] 次に、本実施形態による不揮発性半導体装置の製造方法について図 15及び図 1 6を用いて説明する。
[0204] まず、シリコン基板 20内〖こ、例えば STI (Shallow Trench Isolation)法〖こより、素子領 域を画定する素子分離膜 22を形成する。
[0205] 次いで、シリコン基板 20の素子領域上に、通常の MOSトランジスタの製造方法と 同様にして、ゲート電極 24及びソース Zドレイン領域 26, 28を有するセル選択トラン ジスタと、ゲート電極 30及びソース Zドレイン領域 28, 32を有するインピーダンス制 御用トランジスタとを形成する（図 15 (a) )。ソース Zドレイン領域 28は、セル選択トラ ンジスタとインピーダンス制御用トランジスタとで共用されて！/ヽる。
[0206] 次いで、セル選択トランジスタ及び電流制御用トランジスタが形成されたシリコン基 板 10上に、例えば CVD法によりシリコン酸ィ匕膜を堆積し、シリコン酸ィ匕膜よりなる層 間絶縁膜 34を形成する。
[0207] 次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜 34に、ソース Zドレイ ン領域 26, 28, 32に達するコンタクトホールを形成する。
[0208] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、層間絶縁膜 34内に、ソース/ドレイン領域 26, 28, 32に電気 的に接続されたコンタクトプラグ 36, 38, 40を形成する（図 15 (b) )。
[0209] 次いで、コンタクトプラグ 36, 38, 40が埋め込まれた層間絶縁膜 34上に、コンタクト プラグ 36を介してソース/ドレイン領域 26に電気的に接続されたソース線 42と、コン タクトプラグ 38を介してソース/ドレイン領域 28に電気的に接続された抵抗記憶素 子 50とを形成する（図 15 (c) )。
[0210] 抵抗記憶素子 50は、コンタクトプラグ 38に接続された下部電極 44と、下部電極 44 上に形成された抵抗記憶材料層 46と、抵抗記憶材料層 46上に形成された上部電 極 48とを有して!/ヽる。
[0211] 抵抗記憶材料層 46を双極性の抵抗記憶材料により構成する場合には、例えば、 P r Ca MnO (x≤ 1)、 La Ca MnO (x≤ 1)、 Cr又は Nb等をドープした SrTiO l -x x 3 1 -x x 3 3 や SrZrO等を、レーザアブレーシヨン、ゾルゲル、スパッタ、 MOCVD等により成膜
3
する。また、抵抗記憶材料 46を単極性の抵抗記憶材料により構成する場合には、例 えば、 NiO (y≤ 1)、 TiO (z≤ 2)、 HfO (z≤2)等をゾルゲル、スパッタ、 MOCVD y z z
等により成膜する。
[0212] 次いで、ソース線 42及び抵抗記憶素子 50が形成された層間絶縁膜 34上に、例え ば CVD法によりシリコン酸ィ匕膜を堆積し、シリコン酸ィ匕膜よりなる層間絶縁膜 52を形 成する。
[0213] 次いで、リソグラフィ及びドライエッチングにより、層間絶縁膜 52に、抵抗記憶素子 5 0の上部電極 48に達するコンタクトホール及びコンタクトプラグ 40に達するコンタクト ホールを形成する。
[0214] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、層間絶縁膜 52内に、抵抗記憶素子 50の上部電極 48に電気的 に接続されたコンタクトプラグ 54と、コンタクトプラグ 40に電気的に接続されたコンタク トプラグ 56とを形成する（図 16 (a) )。
[0215] 次いで、コンタクトプラグ 54, 56が埋め込まれた層間絶縁膜 52上に導電膜を堆積 後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターユングし、コンタ タトプラグ 56, 40を介してソース Zドレイン領域 32に電気的に接続されたビット線 58 を形成する（図 16 (b) )。
[0216] この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成す る。
[0217] [変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
[0218] 例えば、上記実施形態では、単極性抵抗記憶材料として TiOを用いた場合を示し 、双極性抵抗記憶材料として Crドープの SrZrOを用いた場合を示した力 抵抗記
3
憶素子を構成する材料はこれらに限定されるものではない。例えば、単極性抵抗記 憶材料としては、 NiO等を適用することができ、双極性抵抗記憶材料としては Crド ープの SrTiO、超巨大磁気抵抗（CMR: Colossal Magneto- Resistance)を示す Pr
3 1-
Ca MnOや La _ Ca MnO等を適用することができる。セット及びリセットの際の印 加電圧や電流制限値については、抵抗記憶材料の種類、抵抗記憶素子の構造等に 応じて適宜設定することが望ま Uヽ。 [0219] また、上記実施形態では、セット動作の際に外部力 見たメモリセルのインピーダン スとリセット動作の際に外部力も見たメモリセルのインピーダンスとがほぼ等しくなるよ うに、セット動作の際におけるインピーダンス制御用トランジスタ 16のチャネル抵抗 R
I
とリセット動作の際におけるインピーダンス制御用トランジスタ 16のチャネル抵抗 R
C IC
とを低抵抗状態における低抵抗値 R以下の値に設定したが、セット動作の際に外部
し
力も見たメモリセルのインピーダンスとリセット動作の際に外部力も見たメモリセルのィ ンピーダンスとは必ずしも等しくする必要はない。インピーダンス制御用トランジスタ 1 6のチャネル抵抗 R は、セット動作の際に外部力も見たメモリセルのインピーダンス
IC
が書き込み回路に対してインピーダンス整合するように、リセット動作の際に外部から 見たメモリセルのインピーダンスが書き込み回路に対してインピーダンス整合するよう に、それぞれの場合において適宜設定すればよい。
[0220] 書き込み回路に対するインピーダンス整合の観点から、理想的には、セット動作の 際に外部力 見たメモリセルのインピーダンスと、リセット動作の際に外部から見たメ モリセルのインピーダンスとは等しくすることが望ましい。しかしながら、現実的には両 動作の際におけるメモリセルのインピーダンスを同じにすることは困難であるため、書 き込み電圧パルスの反射等、書き込み特性上の問題が生じない範囲で、セット動作 の際に外部から見たメモリセルのインピーダンスと、リセット動作の際に外部から見た メモリセルのインピーダンスとを、書き込み回路のインピーダンスに近似させれば十分 である。書き込み回路のインピーダンスとの間に許容される乖離幅は、書き込み電圧 パルスのパルス幅その他の書き込み条件等に応じて適宜設定することが望ましい。
[0221] また、上記実施形態では、セット動作の際及びリセット動作の際にインピーダンス制 御用トランジスタ 16を駆動して 、るが、セット動作のときにのみインピーダンス制御用 トランジスタ 16を駆動してもよい。この場合、例えば、高抵抗状態における外部力ゝら見 たメモリセルのインピーダンスが低抵抗状態における抵抗値 Rに等しく或いは近似
し
するように、インピーダンス制御用トランジスタ 16のチャネル抵抗を制御すればよい。 リセット動作の際にもインピーダンス制御用トランジスタ 16を駆動して、その抵抗値を 高抵抗状態における抵抗値 R 以上の値に設定するようにしてもょ ヽ。
H
[0222] また、上記実施形態では、ソース線 SLをワード線 WLに対して並行に配置したが、 ビット線 BLに対して並行になるように配置してもよ 、。例えば第 3及び第 4実施形態 による不揮発性半導体記憶装置の場合、図 17に示すように、列方向に隣接するメモ リセル間に、行方向に延在するソース線 SL1, SL2,…を配置することができる。図 1 7の例ではインピーダンス制御用トランジスタ 16をビット線 BLとソース線 SLとの間に 設けているが、図 10の場合のように、インピーダンス制御用トランジスタ 16を抵抗記 憶素子 12に並列接続するようにしてもよ!、。
[0223] また、上記実施形態では、 1つのセル選択トランジスタと 1つの抵抗記憶素子とによ り、 1つのメモリセルを構成した力 メモリセル構成はこれに限定されるものではない。 例えば、 1つのセル選択トランジスタと 2つの抵抗記憶素子とにより 1つのメモリセルを 構成してもよいし、 2つのセル選択トランジスタと 2つの抵抗記憶素子とにより 1つのメ モリセルを構成してもよい。これら構成によれば、読み出しマージン向上その他の効 果が期待できる。
産業上の利用可能性
[0224] 本発明による不揮発性半導体記憶装置及びその書き込み方法は、抵抗記憶素子 を高抵抗状態力ゝら低抵抗状態に書き換える場合と低抵抗状態力ゝら高抵抗状態に書 き換える場合との双方の場合にぉ ヽて、周辺回路とメモリセルとを容易にインピーダ ンス整合しうるものである。したがって、本発明による不揮発性半導体記憶装置及び その書き込み方法は、不揮発性半導体記憶装置の信頼性や動作速度を向上するう えで極めて有用である。

Claims

請求の範囲
[1] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き 込み方法であって、
前記抵抗記憶素子に並列に接続された可変抵抗素子を設け、前記抵抗記憶素子 に電圧を印カロして前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗 記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素子及び前記可変抵抗 素子の合成抵抗とがインピーダンス整合するように、前記抵抗記憶素子の抵抗状態 に応じて前記可変抵抗素子の抵抗値を設定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[2] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子を有する不揮発性半導体記憶装置の書き 込み方法であって、
前記抵抗記憶素子に並列に接続された可変抵抗素子を設け、前記抵抗記憶素子 に電圧を印カロして前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記抵抗 記憶素子と前記可変抵抗素子との合成抵抗値が、前記低抵抗状態における低抵抗 値以下になるように、前記可変抵抗素子の抵抗値を設定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[3] 請求項 2記載の不揮発性半導体記憶装置の書き込み方法にお 、て、
前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際におけ る前記抵抗記憶素子と前記抵抗素子との第 1の合成抵抗値と、前記抵抗記憶素子を 前記低抵抗状態から前記高抵抗状態に切り換える際における前記抵抗記憶素子と 前記抵抗素子との第 2の合成抵抗値とが等しくなるように、前記可変抵抗素子の前記 抵抗値を設定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[4] 請求項 3記載の不揮発性半導体記憶装置の書き込み方法にお 、て、
前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際、及び 前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前記 可変抵抗素子の前記抵抗値を前記低抵抗状態における前記低抵抗値以下に設定 する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[5] 請求項 3記載の不揮発性半導体記憶装置の書き込み方法にお 、て、
前記抵抗記憶素子を前記高抵抗状態から前記低抵抗状態に切り換える際に、前 記可変抵抗素子の前記抵抗値を前記低抵抗状態における前記低抵抗値に等しくし 前記抵抗記憶素子を前記低抵抗状態から前記高抵抗状態に切り換える際に、前 記可変抵抗素子の前記抵抗値を前記高抵抗状態における高抵抗値以上に設定す る
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[6] 請求項 1乃至 5のいずれか 1項に記載の不揮発性半導体記憶装置の書き込み方 法において、
前記可変抵抗素子は、 MISトランジスタである
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[7] 請求項 1乃至 5のいずれか 1項に記載の不揮発性半導体記憶装置の書き込み方 法において、
前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
前記抵抗記憶素子に接続する前記抵抗素子を選択することにより、前記抵抗素子 の抵抗値を規定する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
[8] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、
前記抵抗記憶素子に並列に接続された可変抵抗素子と、
前記抵抗記憶素子に電圧を印カロして前記高抵抗状態と前記低抵抗状態とを切り 換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素 子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗 記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定する抵抗制御回 路と
を有することを特徴とする不揮発性半導体記憶装置。
[9] 請求項 8記載の不揮発性半導体記憶装置にお 、て、
前記抵抗制御回路は、前記抵抗記憶素子と前記可変抵抗素子との合成抵抗値が 前記低抵抗状態における低抵抗値以下になるように前記可変抵抗素子の抵抗値を 設定する
ことを特徴とする不揮発性半導体記憶装置。
[10] 請求項 8又は 9記載の不揮発性半導体記憶装置にお 、て、
前記可変抵抗素子は、 MISトランジスタである
ことを特徴とする不揮発性半導体記憶装置。
[11] 請求項 8又は 9記載の不揮発性半導体記憶装置において、
前記可変抵抗素子は、並列に接続された複数の抵抗素子を有し、
前記抵抗制御回路によって前記抵抗記憶素子に接続する前記抵抗素子を選択す ることにより、前記可変抵抗素子の抵抗値を規定する
ことを特徴とする不揮発性半導体記憶装置。
[12] 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記 低抵抗状態とを切り換える抵抗記憶素子と、前記抵抗記憶素子の一方の端部に一 方の端部が直列に接続された選択トランジスタとをそれぞれ有し、マトリクス状に配置 された複数のメモリセルと、
第 1の方向に延在して並行に配された複数の信号線であって、各信号線が、前記 第 1の方向に並ぶ前記メモリセルの前記選択トランジスタのゲート電極に接続された 複数の第 1の信号線と、
第 1の方向と交差する第 2の方向に延在して並行に配された複数の信号線であつ て、各信号線が、前記第 2の方向に並ぶ前記メモリセルの前記抵抗記憶素子の他方 の端部側に接続された複数の第 2の信号線と、
前記第 1の方向又は前記第 2の方向に延在して並行に配された複数の信号線であ つて、各信号線が、前記第 1の方向又は前記第 2の方向に並ぶ前記メモリセルの前 記選択トランジスタの他方の端部側に接続された複数の第 3の信号線と、 前記抵抗記憶素子に並列に接続された可変抵抗素子と、
前記抵抗記憶素子に電圧を印カロして前記高抵抗状態と前記低抵抗状態とを切り 換える際に、前記抵抗記憶素子に電圧を印加する書き込み回路と前記抵抗記憶素 子及び前記可変抵抗素子の合成抵抗とがインピーダンス整合するように、前記抵抗 記憶素子の抵抗状態に応じて前記可変抵抗素子の抵抗値を設定する抵抗制御回 路と
を有することを特徴とする不揮発性半導体記憶装置。
[13] 請求項 12記載の不揮発性半導体記憶装置において、
前記可変抵抗素子は、前記第 2の方向に並ぶ前記メモリセルに対応する前記第 2 の信号線と前記第 3の信号線との間に設けられている。
ことを特徴とする不揮発性半導体記憶装置。
[14] 請求項 12記載の不揮発性半導体記憶装置において、
前記可変抵抗素子は、複数の前記メモリセルのそれぞれに設けられており、 前記第 1の方向に延在して並行に配された複数の信号線であって、各信号線が、 前記第 1の方向に並ぶ前記メモリセルの前記可変抵抗素子のゲート電極に接続され た複数の第 4の信号線を更に有する
ことを特徴とする不揮発性半導体記憶。
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