KR20080021656A - 비휘발성 반도체 기억 장치 및 그 기입 방법 - Google Patents

비휘발성 반도체 기억 장치 및 그 기입 방법 Download PDF

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Abstract

고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 고저항 상태와 저저항 상태를 절환하는 저항 기억 소자를 갖는 비휘발성 반도체 기억 장치의 기입 방법에서, 저항 기억 소자에 병렬로 접속된 가변 저항 소자를 설치하고, 저항 기억 소자에 전압을 인가하여 고저항 상태와 저저항 상태를 절환할 때에, 저항 기억 소자에 전압을 인가하는 기입 회로와 저항 기억 소자 및 가변 저항 소자의 합성 저항이 임피던스 정합하도록, 저항 기억 소자의 저항 상태에 따라서 가변 저항 소자의 저항값을 설정한다.
메모리 셀, 저항 기억 소자, 가변 저항 소자, 기입 회로, 셀 선택 트랜지스터, 합성 저항, 임피던스

Description

비휘발성 반도체 기억 장치 및 그 기입 방법{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE AND WRITE METHOD THEREFOR}
본 발명은, 비휘발성 반도체 기억 장치에 관한 것으로, 특히, 저항값이 서로 다른 복수의 저항 상태를 갖는 저항 기억 소자를 이용한 비휘발성 반도체 기억 장치 및 그 기입 방법에 관한 것이다.
최근, 새로운 메모리 소자로서 RRAM(Resistance Random Access Memory)이라고 불리는 비휘발성 반도체 기억 장치가 주목받고 있다. RRAM은, 저항값이 서로 다른 복수의 저항 상태를 가지며, 외부로부터 전기적 자극을 줌으로써 저항 상태가 변화되는 저항 기억 소자를 이용하여, 저항 기억 소자의 고저항 상태와 저저항 상태를 예를 들면 정보의 "0"과 "1"에 대응지음으로써, 메모리 소자로서 이용하는 것이다. RRAM은, 고속성, 대용량성, 저소비 전력성 등, 그 포텐셜의 높이로부터, 그 장래성이 기대되고 있다.
저항 기억 소자는, 전압의 인가에 의해 저항 상태가 변화되는 저항 기억 재료를 한 쌍의 전극 사이에 협지한 것이다. 저항 기억 재료로서는, 대표적인 것으로서 천이 금속을 포함하는 산화물 재료가 알려져 있다.
저항 기억 소자를 이용한 비휘발성 반도체 기억 장치는, 예를 들면 특허 문 헌 1 ∼ 4, 비특허 문헌 1 ∼ 3 등에 기재되어 있다.
특허 문헌 1 : 미국 특허 제6473332호 명세서
특허 문헌 2 : 일본 특개 2005-025914호 공보
특허 문헌 3 : 일본 특개 2004-272975호 공보
특허 문헌 4 : 일본 특개 2004-110867호 공보
비특허 문헌 1 : A.Beck et al., Appl. Phys. Lett. Vol.77, p.139(2001)
비특허 문헌 2 : W.W.Zhuang et al., Tech.Digest IEDM 2002, p.193
비특허 문헌 3 : I.G.Baek et al., Tech.Digest IEDM 2004, p.587
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나, 상기 저항 기억 재료를 이용한 저항 기억 소자에서는, 고저항 상태에서의 저항값과 저저항 상태에서의 저항값 사이에서 셀의 임피던스가 크게 상이하기 때문에, 외부 회로와의 임피던스 정합을 취하는 것이 곤란했다.
예를 들면, 전형적인 천이 금속 산화물인 TiOX는, 고저항 상태와 저저항 상태에서 0.5V에서의 저항값이 3자릿수 정도 상이하다. 이 때문에, 예를 들면, 고저항 상태에 대하여 외부 회로와의 임피던스를 정합시킨 경우에는, 저저항 상태에서는 외부 회로와의 임피던스 정합이 크게 무너지게 되고, 그 반대로 저저항 상태에 대하여 외부 회로와의 임피던스를 정합시킨 경우에는, 고저항 상태에서는 외부 회로와의 임피던스 정합이 크게 무너져 있었다. 이에 의해, 고속으로 동작시킬 때에 외부 회로와의 접합부에서 전압 펄스가 반사되어, 저저항 상태와 고저항 상태의 양방의 상태에 대하여 저항 기억 소자에 실효적으로 충분한 전압을 인가할 수 없었다.
임피던스의 부정합에 의해 저항 기억 소자에 실효적으로 충분한 전압을 인가할 수 없으면 저항 상태의 스위치가 생기지 않기 때문에, 기입·소거를 행할 수 없어, 에러로 된다. 이를 피하기 위해서는 펄스 폭을 길게 해서 전압 인가 시간을 길게 할 필요가 있지만, 동작 속도가 저하되게 된다.
본 발명의 목적은, 저항값이 서로 다른 복수의 저항 상태를 기억하는 저항 기억 소자를 이용한 비휘발성 반도체 기억 장치에서, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 재기입하는 경우와 저저항 상태로부터 고저항 상태로 재기입하는 경우의 쌍방의 경우에서, 주변 회로와 메모리 셀을 용이하게 임피던스 정합할 수 있는 비휘발성 반도체 기억 장치 및 그 기입 방법을 제공하는 것에 있다.
<과제를 해결하기 위한 수단>
본 발명의 일 관점에 따르면, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자를 갖는 비휘발성 반도체 기억 장치의 기입 방법으로서, 상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자를 설치하고, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자에 전압을 인가하는 기입 회로와 상기 저항 기억 소자 및 상기 가변 저항 소자의 합성 저항이 임피던스 정합하도록, 상기 저항 기억 소자의 저항 상태에 따라서 상기 가변 저항 소자의 저항값을 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 다른 관점에 따르면, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자를 갖는 비휘발성 반도체 기억 장치의 기입 방법으로서, 상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자를 설치하고, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자와 상기 가변 저항 소자의 합성 저항값이, 상기 저저항 상태에서의 저저항 값 이하로 되도록, 상기 가변 저항 소자의 저항값을 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법이 제공된다.
또한, 본 발명의 또 다른 관점에 따르면, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와, 상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자와, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자에 전압을 인가하는 기입 회로와 상기 저항 기억 소자 및 상기 가변 저항 소자의 합성 저항이 임피던스 정합하도록, 상기 저항 기억 소자의 저항 상태에 따라서 상기 가변 저항 소자의 저항값을 설정하는 저항 제어 회로를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치가 제공된다.
또한, 본 발명의 또 다른 관점에 따르면, 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와, 상기 저항 기억 소자의 한쪽의 단부에 한쪽의 단부가 직렬로 접속된 선택 트랜지스터를 각각 갖고, 매트릭스 형상으로 배치된 복수의 메모리 셀과, 제1 방향으로 연장되어 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 게이트 전극에 접속된 복수의 제1 신호선과, 제1 방향과 교차하는 제2 방향으로 연장되어 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제2 방향으로 배열되는 상기 메모리 셀의 상기 저항 기억 소자의 다른 쪽의 단부측에 접속된 복수의 제2 신호선과,
상기 제1 방향 또는 상기 제2 방향으로 연장되어 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향 또는 상기 제2 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 다른 쪽의 단부측에 접속된 복수의 제3 신호선과, 상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자와, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자에 전압을 인가하는 기입 회로와 상기 저항 기억 소자 및 상기 가변 저항 소자의 합성 저항이 임피던스 정합하도록, 상기 저항 기억 소자의 저항 상태에 따라서 상기 가변 저항 소자의 저항값을 설정하는 저항 제어 회로를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치가 제공된다.
<발명의 효과>
본 발명에 따르면, 저항값이 서로 다른 복수의 저항 상태를 기억하는 저항 기억 소자를 이용한 비휘발성 반도체 기억 장치에서, 저항 기억 소자에 병렬로 접속된 임피던스 제어용 트랜지스터를 설치하고, 재기입 시에 이 임피던스 제어용 트랜지스터의 저항값을 저항 기억 소자의 저저항 상태에서의 저항값보다도 충분히 작게 하기 때문에, 저항 기억 소자의 저항 상태에 상관없이, 재기입 시에 외부로부터 본 메모리 셀의 임피던스를 거의 동일하게 할 수 있다. 이에 의해, 메모리 셀을 고저항 상태로부터 저저항 상태로 재기입하는 경우와, 메모리 셀을 저저항 상태로부터 고저항 상태로 재기입하는 경우의 쌍방의 경우에서, 주변 회로와 메모리 셀을 용이하게 임피던스 정합시킬 수 있다. 이에 의해, 기입 시의 전압 펄스의 폭을 좁게 할 수 있어, 동작 속도를 향상할 수 있다.
도 1은 쌍극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프.
도 2는 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프.
도 3은 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프.
도 4는 단극성 저항 기억 재료를 이용한 저항 기억 소자의 포밍 처리를 설명하는 전류-전압 특성의 그래프.
도 5는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 1).
도 6은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조 를 도시하는 회로도(그 1).
도 7은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법을 도시하는 타임 차트(그 1).
도 8은 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법을 도시하는 타임 차트(그 2).
도 9는 본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 방법을 도시하는 타임 차트.
도 10은 본 발명의 제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 1).
도 11은 본 발명의 제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도(그 2).
도 12는 본 발명의 제5 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법을 도시하는 회로도.
도 13은 본 발명의 제6 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 평면도.
도 14는 본 발명의 제6 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 개략 단면도.
도 15는 본 발명의 제6 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 도시하는 공정 단면도(그 1).
도 16은 본 발명의 제6 실시 형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 도시하는 공정 단면도(그 2).
도 17은 본 발명의 실시 형태의 변형예에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도.
<부호의 설명>
10: 메모리 셀
12: 저항 기억 소자
14: 셀 선택 트랜지스터
16: 임피던스 제어용 트랜지스터
20: 실리콘 기판
22: 소자 분리막
24, 30: 게이트 전극
26, 28, 32: 소스/드레인 영역
34, 52: 층간 절연막
36, 38, 40, 54, 56: 컨택트 플러그
42: 소스선
44: 하부 전극
46: 저항 기억 재료층
48: 상부 전극
50: 저항 기억 소자
58: 비트선
<발명을 실시하기 위한 최량의 형태>
[제1 실시 형태]
본 발명의 제1 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 제어 방법에 대해서 도 1 내지 도 9를 이용하여 설명한다.
도 1은 쌍극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프, 도 2 및 도 3은 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프, 도 4는 단극성 저항 기억 재료를 이용한 저항 기억 소자의 포밍 처리를 설명하는 전류-전압 특성의 그래프, 도 5 및 도 6은 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도, 도 7 및 도 8은 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법을 도시하는 타임 차트, 도 9는 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 방법을 도시하는 타임 차트이다.
처음에, 저항 기억 소자의 기본 동작에 대해서 도 1 및 도 2를 이용하여 설명한다.
저항 기억 소자는, 한 쌍의 전극 사이에 저항 기억 재료가 협지된 것이다. 저항 기억 재료는, 그 대부분이 천이 금속을 포함하는 산화물 재료이며, 전기적 특성의 차이로부터 크게 2개로 분류할 수 있다.
하나는, 고저항 상태와 저저항 상태 사이에서 저항 상태를 변화하기 때문에 서로 다른 극성의 전압을 이용하는 것이며, 크롬(Cr) 등의 불순물을 미량으로 도프 한 SrTiO3이나 SrZrO3, 혹은 초거대 자기 저항(CMR: Colossal Magneto-Resistance)을 나타내는 Pr1 - xCaxMnO3이나 La1 - xCaxMnO3 등이 해당한다. 이하, 저항 상태의 재기입에 극성이 상이한 전압을 요하는 이와 같은 저항 기억 재료를, 쌍극성 저항 기억 재료라고 부른다.
다른 하나는, 고저항 상태와 저저항 상태 사이에서 저항값을 변화하기 때문에, 극성이 동일한 전압을 필요로 하는 재료이며, 예를 들면 NiOx나 TiOx와 같은 단일의 천이 금속의 산화물 등이 해당한다. 이하, 저항 상태의 재기입에 극성이 동일한 전압을 요하는 이와 같은 저항 기억 재료를, 단극성 저항 기억 재료라고 부른다.
도 1은, 쌍극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프이며, 비특허 문헌 1에 기재된 것이다. 이 그래프는, 전형적인 쌍극성 저항 기억 재료인 Cr 도프의 SrZrO3을 이용한 경우이다.
초기 상태에서, 저항 기억 소자는 고저항 상태이다라고 생각한다.
인가 전압이 0V의 상태로부터 서서히 부전압을 증가해 가면, 그 때에 흐르는 전류는 곡선 a를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가한다. 인가하는 부전압이 더욱 커져 약 -0.5V를 초과하면, 저항 기억 소자가 고저항 상태로부터 저저항 상태로 스위치한다. 이에 수반하여, 전류의 절대값이 급격하게 증가하고, 전류-전압 특성은 점 A로부터 점 B로 천이한다. 또한，이하의 설명에서는, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 변화하는 동작을 「세트」 라고 부른다.
점 B의 상태로부터 서서히 부전압을 감소해 가면, 전류는 곡선 b를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
인가 전압이 0V의 상태로부터 서서히 정전압을 증가해 가면, 전류값은 곡선 c를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가한다. 인가하는 정전압이 더욱 커져 약 0.5V를 초과하면, 저항 기억 소자가 저저항 상태로부터 고저항 상태로 스위치한다. 이에 수반하여, 전류의 절대값이 급격하게 감소하고, 전류-전압 특성은 점 C로부터 점 D로 천이한다. 또한，이하의 설명에서는, 저항 기억 소자를 저저항 상태로부터 고저항 상태로 변화하는 동작을 「리세트」라고 부른다.
점 D의 상태로부터 서서히 정전압을 감소해 가면, 전류는 곡선 d를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
각각의 저항 상태는, 약 ±0.5V의 범위에서 안정되고, 전원을 꺼도 유지된다. 즉, 고저항 상태에서는, 인가 전압이 점 A의 전압의 절대값보다도 낮으면, 전류-전압 특성은 곡선 a, d를 따라서 선형적으로 변화되고, 고저항 상태가 유지된다. 마찬가지로, 저저항 상태에서는, 인가 전압이 점 C의 전압의 절대값보다도 낮으면, 전류-전압 특성은 곡선 b, c를 따라서 선형적으로 변화되고, 저저항 상태가 유지된다.
이와 같이, 쌍극성 저항 기억 재료를 이용한 저항 기억 소자는, 고저항 상태와 저저항 상태 사이에서 저항 상태를 변화하기 때문에, 서로 다른 극성의 전압을 인가하는 것이다.
도 2는, 단극성 저항 기억 재료를 이용한 저항 기억 소자의 전류-전압 특성을 도시하는 그래프이다. 이 그래프는, 전형적인 단극성 저항 기억 재료인 TiOx를 이용한 경우이다.
초기 상태에서, 저항 기억 소자는 고저항 상태이다라고 생각한다.
인가 전압을 0V로부터 서서히 증가해 가면, 전류는 곡선 a를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가한다. 인가 전압이 더욱 커져 약 1.3V를 초과하면, 저항 기억 소자가 고저항 상태로부터 저저항 상태로 스위치(세트)한다. 이에 수반하여, 전류의 절대값이 급격하게 증가하고, 전류-전압 특성은 점 A로부터 점 B로 천이한다. 또한, 도 2에서 점 B에서의 전류값이 약 20mA로 일정하게 되어 있는 것은, 급격한 전류의 증가에 따른 소자의 파괴를 방지하기 위해서 전류 제한을 실시하고 있기 때문이다.
점 B의 상태로부터 서서히 전압을 감소해 가면, 전류는 곡선 b를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
인가 전압을 0V로부터 재차 서서히 증가해 가면, 전류는 곡선 c를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 증가한다. 인가하는 정전압이 더 욱 커져 약 1.2V를 초과하면, 저항 기억 소자가 저저항 상태로부터 고저항 상태로 스위치(리세트)한다. 이에 수반하여, 전류의 절대값이 급격하게 감소하고, 전류-전압 특성은 점 C로부터 점 D로 천이한다.
점 D의 상태로부터 서서히 전압을 감소해 가면, 전류는 곡선 d를 따라서 화살표의 방향으로 변화되고, 그 절대값은 서서히 감소한다. 인가 전압이 0V로 되돌아가면, 전류도 0A로 된다.
각각의 저항 상태는, 약 1.0V 이하에서 안정되고, 전원을 꺼도 유지된다. 즉, 고저항 상태에서는, 인가 전압이 점 A의 전압보다도 낮으면, 전류-전압 특성은 곡선 a를 따라서 선형적으로 변화되고, 고저항 상태가 유지된다. 마찬가지로, 저저항 상태에서는, 인가 전압이 점 C의 전압보다도 낮으면, 전류-전압 특성은 곡선 c를 따라서 변화되고, 저저항 상태가 유지된다.
이와 같이, 단극성 저항 기억 재료를 이용한 저항 기억 소자는, 고저항 상태와 저저항 상태 사이에서 저항 상태를 변화하기 때문에, 극성이 동일한 전압을 인가하는 것이다.
도 3은, 도 2의 전류-전압 특성의 전류축을 대수 표시한 것이다. 도시하는 바와 같이, 전형적인 단극성 저항 기억 재료인 TiOx에서는, 고저항 상태와 저저항 상태에서 0.5V에서의 저항값이 3자릿수 정도 상이하다. 이 때문에, 예를 들면, 고저항 상태에 대하여 외부 회로와의 임피던스를 정합시킨 경우에는, 저저항 상태에서는 외부 회로와의 임피던스 정합이 크게 무너지게 되고, 그 반대로 저저항 상태 에 대하여 외부 회로와의 임피던스를 정합시킨 경우에는, 고저항 상태에서는 외부 회로와의 임피던스 정합이 크게 무너지게 된다.
또한, 상기 재료를 이용하여 저항 기억 소자를 형성하는 경우, 소자 형성 직후의 초기 상태에서는 도 1 및 도 2에 도시하는 바와 같은 특성은 얻어지지 않는다. 저항 기억 재료를 고저항 상태와 저저항 상태 사이에서 가역적으로 변화할 수 있는 상태로 하기 위해서는, 포밍이라 불리는 처리가 필요하다.
도 4는, 도 2 및 도 3의 경우와 동일한 단극성 저항 기억 재료를 이용한 저항 기억 소자의 포밍 처리를 설명하는 전류-전압 특성이다.
소자 형성 직후의 초기 상태에서는, 도 4에 도시하는 바와 같이, 고저항이고 또한 절연 내압은 8V 정도로 매우 높게 되어 있다. 이 절연 내압은, 세트나 리세트에 필요한 전압과 비교하여 매우 높은 값이다. 초기 상태에서는, 세트나 리세트라고 하는 바와 같은 저항 상태의 변화는 생기지 않는다.
초기 상태에서 이 절연 내압보다도 높은 전압을 인가하면, 도 4에 도시하는 바와 같이, 소자에 흐르는 전류값이 급격하게 증가하고, 즉 저항 기억 소자의 포밍이 행해진다. 이와 같은 포밍을 행함으로써, 저항 기억 소자는 도 2에 도시하는 바와 같은 전류-전압 특성을 나타내게 되어, 저저항 상태와 고저항 상태를 가역적으로 변화할 수 있게 된다. 일단 포밍을 행한 후에는, 저항 기억 소자가 초기 상태로 되돌아가는 경우는 없다.
포밍 전의 초기 상태에서의 저항 기억 소자는, 높은 저항값을 갖고 있어, 포밍 후의 고저항 상태와 혼동될 우려가 있다. 따라서, 본원 명세서에서 고저항 상 태라고 할 때에는 포밍 후의 저항 기억 소자의 고저항 상태를 나타내는 것으로 하고, 저저항 상태라고 할 때에는 포밍 후의 저항 기억 소자의 저저항 상태를 나타내는 것으로 하며, 초기 상태라고 할 때에는 포밍을 행하기 전의 저항 기억 소자의 상태를 나타내는 것으로 한다.
또한，이상의 설명에서는 단극성 저항 기억 재료의 경우에 대해서 설명했지만, 쌍극성 저항 기억 재료의 경우도 마찬가지이다.
다음으로, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조에 대해서 도 5 및 도 6을 이용하여 설명한다.
도 5 및 도 6은 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도이다.
도 5에 도시하는 바와 같이, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀(10)은, 저항 기억 소자(12)와, 셀 선택 트랜지스터(14)를 갖고 있다. 저항 기억 소자(12)는, 그 일단이 소스선 SL에 접속되고, 타단이 셀 선택 트랜지스터(14)의 소스 단자에 접속되어 있다. 셀 선택 트랜지스터(14)의 드레인 단자는 비트선 BL에 접속되고, 게이트 단자는 워드선 WL에 접속되어 있다.
저항 기억 소자(12)는, 한 쌍의 전극 사이에 저항 기억 재료가 협지된 것이다. 저항 기억 재료는, 쌍극성 저항 기억 재료 및 단극성 저항 기억 재료 중 어느 것이어도 된다. 또한, 본 실시 형태에서는, 저항 기억 재료가 예를 들면 TiOx로 이루어지는 단극성 저항 기억 재료인 것으로 한다.
비트선 BL과 소스선 SL 사이에는, 임피던스 제어용 트랜지스터(16)가 메모리 셀(10)에 병렬로 접속되어 있다.
도 6은, 도 5에 도시하는 메모리 셀(10)을 매트릭스 형상으로 배치한 메모리 셀 어레이를 도시하는 회로도이다. 복수의 메모리 셀(10)이, 열 방향(도면 세로 방향) 및 행 방향(도면 가로 방향)으로 인접하여 형성되어 있다.
열 방향으로는, 복수의 워드선 WL1, WL2, …이 배치되어 있고, 열 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
행 방향(도면 가로 방향)으로, 복수의 비트선 BL1, BL2, BL3, BL4, …가 배치되어 있고, 행 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
또한, 열 방향으로는, 소스선 SL1, SL2, …가 배치되고, 열 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다. 또한, 소스선 SL은, 비트선 BL 2개에 1개씩 형성되어 있다.
소스선 SL과 이에 대응하는 2개의 비트선 BL 사이에는, 각각 임피던스 제어용 트랜지스터(16)가 형성되어 있다. 이에 의해, 임피던스 제어용 트랜지스터(16)를 행 방향으로 배열되는 복수의 메모리 셀(10)에 의해 공용하도록 되어 있다.
다음으로, 도 6에 도시하는 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법에 대해서 도 7 및 도 8을 이용하여 설명한다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대해서 도 7을 이용하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다(도 7 참조). 이 때, 게이트 단자에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다. 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 7 참 조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 7 참조).
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 비트선 BL1과 소스선 SL1 사이의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저항 기억 소자(12)의 저항값 RH에 대하여 무시할 수 있을 만큼 작기 때문에,
RH×RIC/(RH+RIC)≒RIC
로 된다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 세트하는 데에 요하는 전압과 동일하거나 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 7 참조). 이에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RH 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 저항 기억 소자(12)의 저항값 RH는 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다(도 7 참조).
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동작에 대해서 도 8을 이용하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다(도 8 참조). 이 때, 게이트 단자에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다. 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 8 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 8 참조).
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 비트선 BL1과 소스선 SL1 사이의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저항 기억 소자(12)의 저항값 RL에 대하여 무시할 수 있을 만큼 작기 때문에,
RL×RIC/(RL+RIC)≒RIC
로 된다. 즉, 이 임피던스의 값은, 세트 시에서의 비트선 BL1과 소스선 SL1 사이의 임피던스와 거의 동일하다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 리세트하는 데에 요하는 전압과 동일하거나 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 8 참조). 이에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항값 RL보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
이와 같이 리세트 과정에서는, 저항 기억 소자(12)가 고저항 상태로 절환된 순간, 거의 전체 바이어스 전압이 저항 기억 소자(12)에 배분되기 때문에, 이 바이어스 전압에 의해 저항 기억 소자(12)가 재차 세트되는 것을 방지할 필요가 있다. 이를 위해서는, 비트선 BL에 인가하는 바이어스 전압은, 세트에 요하는 전압보다도 작게 해야만 한다.
즉, 리세트 과정에서는, 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기 억 소자(12)의 저항값 RL보다도 충분히 작아지도록 조정함과 함께, 비트선 BL에 인가하는 바이어스 전압을, 리세트에 필요한 전압 이상, 세트에 필요한 전압 미만으로 설정한다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL에 인가하는 전압을 오프로 하고, 리세트의 동작을 완료한다(도 8 참조).
본 실시 형태에 따른 비휘발성 반도체 기억 장치에서는, 상기 리세트 동작에서 복수의 비트선 BL(예를 들면 BL1 ∼ BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 도 6에 도시하는 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 대해서 도 9를 이용하여 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 9 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작아지도록, 제어한다.
또한, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 동작에는, 임피던스 제어용 트랜지스터(16)는 사용하지 않는다. 즉, 임피던스 제어용 트랜지스 터(16)는 오프 상태로 한다(도 9 참조).
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 9 참조).
다음으로, 비트선 선택 트랜지스터(16)의 드레인 단자에, 세트 및 리세트가 생기지 않는 소정의 바이어스 전압을 인가한다(도 9 참조). 저항 기억 소자(12)가 예를 들면 도 2에 도시하는 전류-전압 특성을 갖는 경우, 약 1.0V 이하의 전압이 저항 기억 장치(12)에 인가되도록, 바이어스 전압을 설정한다.
비트선 BL에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항값에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류값을 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자에 병렬로 접속된 임피던스 제어용 트랜지스터를 설치하고, 재기입 시에 이 임피던스 제어용 트랜지스터의 저항값을 저항 기억 소자의 저저항 상태에서의 저항값보다도 충분히 작게 하기 때문에, 저항 기억 소자의 저항 상태에 상관없이, 재기입 시에 외부로부터 본 메모리 셀의 임피던스를 거의 동일하게 할 수 있다. 이에 의해, 메모리 셀을 고저항 상태로부터 저저항 상태로 재기입하는 경우와, 메모리 셀을 저저항 상태로부터 고저항 상태로 재기입하는 경우의 쌍방의 경우에서, 주변 회로와 메모리 셀을 용이하게 임피던스 정합시킬 수 있다.
[제2 실시 형태]
본 발명의 제2 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법에 대해서 설명한다. 또한, 도 1 내지 도 9에 도시하는 제1 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략거나 혹은 간결하게 한다.
본 실시 형태에 따른 비휘발성 반도체 기억 장치는, 저항 기억 소자(12)가 쌍극성 저항 기억 재료에 의해 구성되어 있는 점을 제외하고, 도 5 및 도 6에 도시하는 제1 실시 형태에 따른 비휘발성 반도체 기억 장치와 마찬가지이다. 또한, 쌍극성 저항 기억 재료로서는, 예를 들면 Cr 도프의 SrZrO3 등을 적용할 수 있다. 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 저항 기억 소자는, 예를 들면 도 1에 도시되는 바와 같이, 세트 시에 마이너스의 바이어스 전압을 인가하고, 리세트 시에 플러스의 바이어스 전압을 인가하는 것인 것으로 한다.
다음으로, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법에 대해서 설명한다. 또한, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법은, 바이어스 전압의 극성을 제외하고, 기본적으로 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법과 마찬가지이다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대해서 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가 하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다. 이 때, 게이트 단자에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다. 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 비트선 BL1과 소스선 SL1 사이의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저항 기억 소자(12)의 저항값 RH에 대하여 무시할 수 있을 만큼 작기 때문에,
RH×RIC/(RH+RIC)≒RIC
로 된다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 세트하는 데에 요하는 전압과 동일하거나 혹은 이것보다 절대값이 약간 큰 마이너스의 바이어스 전압을 인가한다. 이에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RH 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 저항 기억 소자(12)의 저항값 RH는 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다.
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동작에 대해서 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 소정의 전압을 인가하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다. 이 때, 게이트 단자에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다. 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12) 가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 비트선 BL1과 소스선 SL1 사이의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저항 기억 소자(12)의 저항값 RL에 대하여 무시할 수 있을 만큼 작기 때문에,
RL×RIC/(RL+RIC)≒RIC
로 된다. 즉, 이 임피던스의 값은, 세트 시에서의 비트선 BL1과 소스선 SL1 사이의 임피던스와 거의 동일하다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 리세트하는 데에 요하는 전압과 동일하거나 혹은 이것보다 절대값이 약간 큰 플러스의 바이어스 전압을 인가 한다. 이에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RL 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서 각각에 분배된다.
이 때, 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항값 RL보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
또한, 쌍극성 저항 기억 재료를 이용한 경우에는 세트에 요하는 전압의 극성과 리세트에 요하는 전압의 극성이 상이하기 때문에, 리세트 과정에서 인가하는 전압의 설정값은, 세트 과정에서 인가하는 전압의 설정값으로부터 독립하여 설정할 수 있다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL에 인가하는 전압을 오프로 하고, 리세트의 동작을 완료한다.
본 실시 형태에 따른 비휘발성 반도체 기억 장치에서는, 상기 리세트 동작에서 복수의 비트선 BL(예를 들면 BL1 ∼ BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 대해서 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작아지도록, 제어한다.
또한, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 동작에는, 임피던스 제어용 트랜지스터(16)는 사용하지 않는다. 즉, 임피던스 제어용 트랜지스터(16)는 오프 상태로 한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
다음으로, 비트선 선택 트랜지스터(16)의 드레인 단자에, 세트 및 리세트가 생기지 않는 소정의 바이어스 전압을 인가한다. 저항 기억 소자(12)가 예를 들면 도 2에 도시하는 전류-전압 특성을 갖는 경우, 약 1.0V 이하의 전압이 저항 기억 장치(12)에 인가되도록, 바이어스 전압을 설정한다.
비트선 BL에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항값에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류값을 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자에 병렬로 접속된 임피던스 제어용 트랜지스터를 설치하고, 재기입 시에 이 임피던스 제어용 트랜지스터의 저항값을 저항 기억 소자의 저저항 상태에서의 저항값보다도 충분히 작게 하기 때문에, 저항 기억 소자의 저항 상태에 상관없이, 재기입 시에 외부로부터 본 메모리 셀의 임피던스를 거의 동일하게 할 수 있다. 이에 의해, 메모리 셀을 고저항 상태로부터 저저항 상태로 재기입하는 경우와, 메모리 셀을 저저항 상태로부터 고저항 상태로 재기입하는 경우의 쌍방의 경우에서, 주변 회로와 메모리 셀을 용이하게 임피던스 정합시킬 수 있다.
[제3 실시 형태]
본 발명의 제3 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법에 대해서 도 10 및 도 11을 이용하여 설명한다. 또한, 도 1 내지 도 9에 도시하는 제1 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
도 10 및 도 11은 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도이다.
처음에, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조에 대해서 도 10 및 도 11을 이용하여 설명한다.
본 실시 형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀(10)은, 도 10에 도시하는 바와 같이, 저항 기억 소자(12)와, 셀 선택 트랜지스터(14)와, 임피던 스 제어용 트랜지스터(16)를 갖고 있다. 저항 기억 소자(12)와 임피던스 제어용 트랜지스터(16)는 병렬로 접속되어 있고, 이 병렬 접속체의 일단이 비트선 BL에 접속되고, 타단이 셀 선택 트랜지스터(14)의 드레인 단자에 접속되어 있다. 셀 선택 트랜지스터(14)의 소스 단자는 소스선 SL에 접속되고, 게이트 단자는 워드선 WL에 접속되어 있다. 임피던스 제어용 트랜지스터(16)의 게이트 단자는 컨트롤선 CL에 접속되어 있다.
저항 기억 소자(12)는, 한 쌍의 전극 사이에 저항 기억 재료가 협지된 것이다. 저항 기억 재료는, 쌍극성 저항 기억 재료 및 단극성 저항 기억 재료 중 어느 것이어도 된다. 또한, 본 실시 형태에서는, 저항 기억 재료가 예를 들면 TiOx로 이루어지는 단극성 저항 기억 재료인 것으로 한다.
도 11은, 도 10에 도시하는 메모리 셀(10)을 매트릭스 형상으로 배치한 메모리 셀 어레이를 도시하는 회로도이다. 복수의 메모리 셀(10)이, 열 방향(도면 세로 방향) 및 행 방향(도면 가로 방향)으로 인접하여 형성되어 있다.
열 방향으로는, 복수의 워드선 WL1, /WL1, WL2, /WL2, …과, 컨트롤선 CL1, /CL1, CL2, /CL2, …와, 소스선 SL1, SL2, …가 배치되어 있고, 열 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 각각 구성하고 있다. 또한, 소스선 SL은, 워드선 WL 2개에 1개씩 형성되어 있다.
행 방향(도면 가로 방향)으로는, 복수의 비트선 BL1, BL2, BL3, BL4, …가 배치되어 있고, 행 방향으로 배열되는 메모리 셀(10)에 공통의 신호선을 구성하고 있다.
다음으로, 도 11에 도시하는 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법에 대해서 도 7 및 도 8을 참조하여 설명한다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대해서 도 7을 이용하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다(도 7 참조). 이 때, 컨트롤선 CL1에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 7 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
이 때, 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스 터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 거의 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 7 참조).
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저항 기억 소자(12)의 저항값 RH에 비하여 무시할 수 있을 만큼 작고, 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기억 소자(12)의 저항값 RH와 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 만큼 작아지기 때문에, 비트선 BL1과 소스선 SL1 사이의 임피던스는,
[RH×RIC/(RH+RIC)]+RCS≒RIC
로 된다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 세트하는 데에 요하는 전압과 동일하거나 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 7 참조). 이에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RH와 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RH×RIC/(RH+RIC) 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서, 저항 기억 소자(12)와 셀 선택 트랜지스터(14)에, 각각 분배된다.
이 때, 저항 기억 소자(12)의 저항값 RH와 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RH×RIC/(RH+RIC)는 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다(도 7 참조).
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동 작에 대해서 도 8을 이용하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다(도 8 참조). 이 때, 컨트롤선 CL1에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 8 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
이 때, 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 거의 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저 항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 8 참조).
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저항 기억 소자(12)의 저항값 RL에 비하여 무시할 수 있을 만큼 작고, 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기억 소자(12)의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 만큼 작아지기 때문에, 비트선 BL1과 소스선 SL1 사이의 임피던스는,
[RL×RIC/(RL+RIC)]+RCS≒RIC
로 된다. 즉, 이 임피던스의 값은, 세트 시에서의 비트선 BL1과 소스선 SL1 사이의 임피던스와 거의 동일하다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 리세트하는 데에 요하는 전압과 동일하거나 혹은 이보다 약간 큰 바이어스 전압을 인가한다(도 8 참조). 이 에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC) 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서, 저항 기억 소자(12)와 셀 선택 트랜지스터(14)에, 각각 분배된다.
이 때, 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
이와 같이 리세트 과정에서는, 저항 기억 소자(12)가 고저항 상태로 절환된 순간, 거의 전체 바이어스 전압이 저항 기억 소자(12)에 배분되기 때문에, 이 바이어스 전압에 의해 저항 기억 소자(12)가 재차 세트되는 것을 방지할 필요가 있다. 이를 위해서는, 비트선 BL에 인가하는 바이어스 전압은, 세트에 요하는 전압보다도 작게 해야만 한다.
즉, 리세트 과정에서는, 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기억 소자(12)의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)보다도 충분히 작아지도록 조정함과 함께, 비트선 BL에 인 가하는 바이어스 전압을, 리세트에 필요한 전압 이상, 세트에 필요한 전압 미만으로 설정한다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL에 인가하는 전압을 오프로 하고, 리세트의 동작을 완료한다(도 8 참조).
본 실시 형태에 따른 비휘발성 반도체 기억 장치에서는, 상기 리세트 동작에서 복수의 비트선 BL(예를 들면 BL1 ∼ BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 도 11에 도시하는 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 대해서 도 9를 이용하여 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다(도 9 참조). 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작아지도록, 제어한다.
또한, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 동작에는, 임피던스 제어용 트랜지스터(16)는 사용하지 않는다. 즉, 임피던스 제어용 트랜지스터(16)는 오프 상태로 한다(도 9 참조).
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다(도 9 참조).
다음으로, 비트선 선택 트랜지스터(16)의 드레인 단자에, 세트 및 리세트가 생기지 않는 소정의 바이어스 전압을 인가한다(도 9 참조). 저항 기억 소자(12)가 예를 들면 도 2에 도시하는 전류-전압 특성을 갖는 경우, 약 1.0V 이하의 전압이 저항 기억 장치(12)에 인가되도록, 바이어스 전압을 설정한다.
비트선 BL에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항값에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류값을 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자에 병렬로 접속된 임피던스 제어용 트랜지스터를 설치하고, 재기입 시에 이 임피던스 제어용 트랜지스터의 저항값을 저항 기억 소자의 저저항 상태에서의 저항값보다도 충분히 작게 하기 때문에, 저항 기억 소자의 저항 상태에 상관없이, 재기입 시에 외부로부터 본 메모리 셀의 임피던스를 거의 동일하게 할 수 있다. 이에 의해, 메모리 셀을 고저항 상태로부터 저저항 상태로 재기입하는 경우와, 메모리 셀을 저저항 상태로부터 고저항 상태로 재기입하는 경우의 쌍방의 경우에서, 주변 회로와 메모리 셀을 용이하게 임피던스 정합시킬 수 있다.
[제4 실시 형태]
본 발명의 제4 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방 법 및 판독 방법에 대해서 설명한다. 또한, 도 10 및 도 11에 도시하는 제3 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
본 실시 형태에 따른 비휘발성 반도체 기억 장치는, 저항 기억 소자(12)가 쌍극성 저항 기억 재료에 의해 구성되어 있는 점을 제외하고, 도 10 및 도 11에 도시하는 제3 실시 형태에 따른 비휘발성 반도체 기억 장치와 마찬가지이다. 또한, 쌍극성 저항 기억 재료로서는, 예를 들면 Cr 도프의 SrZrO3 등을 적용할 수 있다. 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 저항 기억 소자는, 예를 들면 도 1에 도시되는 바와 같이, 세트 시에 마이너스의 바이어스 전압을 인가하고, 리세트 시에 플러스의 바이어스 전압을 인가하는 것인 것으로 한다.
다음으로, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법에 대해서 설명한다. 또한, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법은, 바이어스 전압의 극성을 제외하고, 기본적으로 제1 실시 형태에 따른 비휘발성 반도체 기억 장치의 기입 방법과 마찬가지이다.
처음에, 고저항 상태로부터 저저항 상태로의 재기입 동작, 즉 세트의 동작에 대해서 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다. 이 때, 컨트롤선 CL1에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
이 때, 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 거의 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저항 기억 소자(12)의 저항값 RH에 비하여 무시할 수 있을 만큼 작고, 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기억 소자(12)의 저항값 RH와 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 만큼 작아지기 때문에, 비트선 BL1과 소스선 SL1 사이의 임피던스는,
[RH×RIC/(RH+RIC)]+RCS≒RIC
로 된다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 세트하는 데에 요하는 전압과 동일하거나 혹은 이것보다 절대값이 약간 큰 마이너스의 바이어스 전압을 인가한다. 이에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RH와 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RH×RIC/(RH+RIC) 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서, 저항 기억 소자(12)와 셀 선택 트랜지스터(14)에, 각각 분배된다.
이 때, 저항 기억 소자(12)의 저항값 RH와 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RH×RIC/(RH+RIC)는 셀 선택 트랜지스터의 채널 저항 RCS에 비하여 충분히 크기 때문에, 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 고저항 상태로부터 저저항 상태로 변화한다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL1에 인가하는 전압을 오프로 하고, 세트의 동작을 완료한다.
다음으로, 저저항 상태로부터 고저항 상태로의 재기입 동작, 즉 리세트의 동작에 대하여 설명한다. 재기입 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 컨트롤선 CL1에 소정의 전압을 인가하여, 임피던스 제어용 트랜지스터(16)를 온 상태로 한다. 이 때, 컨트롤선 CL1에 인가하는 전압에 의해 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어함으로써, 외부로부터 본 메모리 셀의 임피던스, 즉 비트선 BL과 소스선 SL 사이의 임피던스가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 되도록 한다.
또한, 임피던스 제어용 트랜지스터(16)를 온으로 하는 것과 동시에, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 정도로 작은 값으로 되도록 제어한다.
이 때, 외부로부터 본 메모리 셀의 임피던스는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 설정함으로써, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL 이하로 거의 설정할 수 있다.
또한, 저항 기억 소자(12)가 저저항 상태일 때의 메모리 셀의 임피던스와 저항 기억 소자(12)가 고저항 상태일 때의 메모리 셀의 임피던스를 보다 근사시키기 위해서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작게, 바람직하게는 1/2 이하, 보다 바람직하게는 1/5 이하, 더욱 바람직하게는 1/10 이하로 되도록 제어하는 것이 바람직하다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
임피던스 제어용 트랜지스터(16) 및 셀 선택 트랜지스터(14)에의 인가 전압을 이와 같이 설정함으로써, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC가 저 항 기억 소자(12)의 저항값 RL에 비하여 무시할 수 있을 만큼 작고, 셀 선택 트랜지스터(14)의 채널 저항 RCS가 저항 기억 소자(12)의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC)에 비하여 무시할 수 있을 만큼 작아지기 때문에, 비트선 BL1과 소스선 SL1 사이의 임피던스는,
[RL×RIC/(RL+RIC)]+RCS≒RIC
로 된다. 즉, 이 임피던스의 값은, 세트 시에서의 비트선 BL1과 소스선 SL1 사이의 임피던스와 거의 동일하다.
다음으로, 비트선 BL1에, 저항 기억 소자(12)를 리세트하는 데에 요하는 전압과 동일하거나 혹은 이것보다 절대값이 약간 큰 플러스의 바이어스 전압을 인가한다. 이에 의해, 비트선 BL1, 저항 기억 소자(12) 및 셀 선택 트랜지스터(14)를 통해서 소스선 SL1로 향하는 전류 경로가 형성되고, 인가한 바이어스 전압은, 저항 기억 소자(12)의 저항값 RL과 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와의 합성 저항 RL×RIC/(RL+RIC) 및 셀 선택 트랜지스터(14)의 채널 저항 RCS에 따라서, 저항 기억 소자(12)와 셀 선택 트랜지스터(14)에, 각각 분배된다.
이 때, 셀 선택 트랜지스터(14)의 채널 저항 RCS는, 저항 기억 소자(12)의 저항값 RL보다도 충분히 작기 때문에, 인가한 바이어스 전압의 대부분은 저항 기억 소자(12)에 인가된다. 이에 의해, 저항 기억 소자(12)는, 저저항 상태로부터 고저항 상태로 변화한다.
또한, 쌍극성 저항 기억 재료를 이용한 경우에는 세트에 요하는 전압의 극성과 리세트에 요하는 전압의 극성이 상이하기 때문에, 리세트 과정에서 인가하는 전압의 설정값은, 세트 과정에서 인가하는 전압의 설정값으로부터 독립하여 설정할 수 있다.
다음으로, 비트선 BL1에 인가하는 바이어스 전압을 제로로 되돌린 후, 임피던스 제어용 트랜지스터(16)의 게이트 단자에 인가하는 전압 및 워드선 WL에 인가하는 전압을 오프로 하고, 리세트의 동작을 완료한다.
본 실시 형태에 따른 비휘발성 반도체 기억 장치에서는, 상기 리세트 동작에서 복수의 비트선 BL(예를 들면 BL1 ∼ BL4)을 동시에 구동하면, 선택 워드선(예를 들면 WL1)에 연속해 있는 복수의 메모리 셀(10)을 일괄하여 리세트하는 것도 가능하다.
다음으로, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 대해서 설명한다. 판독 대상의 메모리 셀(10)은, 워드선 WL1 및 비트선 BL1에 접속된 메모리 셀(10)인 것으로 한다.
우선, 워드선 WL1에 소정의 전압을 인가하여, 셀 선택 트랜지스터(14)를 온 상태로 한다. 이 때, 워드선 WL1에 인가하는 전압은, 셀 선택 트랜지스터(14)의 채널 저항 RCS가, 저항 기억 소자(12)가 저저항 상태일 때의 저항값 RL보다도 충분히 작아지도록, 제어한다.
또한, 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 판독 동작에는, 임 피던스 제어용 트랜지스터(16)는 사용하지 않는다. 즉, 임피던스 제어용 트랜지스터(16)는 오프 상태로 한다.
소스선 SL1은, 기준 전위, 예를 들면 접지 전위인 0V에 접속한다.
다음으로, 비트선 선택 트랜지스터(16)의 드레인 단자에, 세트 및 리세트가 생기지 않는 소정의 바이어스 전압을 인가한다. 저항 기억 소자(12)가 예를 들면 도 2에 도시하는 전류-전압 특성을 갖는 경우, 약 1.0V 이하의 전압이 저항 기억 장치(12)에 인가되도록, 바이어스 전압을 설정한다.
비트선 BL에 이와 같은 바이어스 전압을 인가하면, 비트선 BL1에는 저항 기억 소자(12)의 저항값에 따른 전류가 흐른다. 따라서, 비트선 BL1에 흐르는 이 전류값을 검출함으로써, 저항 기억 소자(12)가 어떤 저항 상태에 있는지를 판독할 수 있다.
이와 같이, 본 실시 형태에 따르면, 저항 기억 소자에 병렬로 접속된 임피던스 제어용 트랜지스터를 설치하고, 재기입 시에 이 임피던스 제어용 트랜지스터의 저항값을 저항 기억 소자의 저저항 상태에서의 저항값보다도 충분히 작게 하기 때문에, 저항 기억 소자의 저항 상태에 상관없이, 재기입 시에 외부로부터 본 메모리 셀의 임피던스를 거의 동일하게 할 수 있다. 이에 의해, 메모리 셀을 고저항 상태로부터 저저항 상태로 재기입하는 경우와, 메모리 셀을 저저항 상태로부터 고저항 상태로 재기입하는 경우의 쌍방의 경우에서, 주변 회로와 메모리 셀을 용이하게 임피던스 정합시킬 수 있다.
[제5 실시 형태]
본 발명의 제5 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법에 대해서 도 12를 이용하여 설명한다. 또한, 도 1 내지 도 11에 도시하는 제1 내지 제4 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법 및 판독 방법과 마찬가지의 구성 요소에는 동일한 부호를 붙이고 설명을 생략하거나 혹은 간결하게 한다.
도 12는 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 회로도이다.
제1 및 제2 실시 형태에서는, 임피던스 제어용 트랜지스터(16)의 채널 저항 RBS를 제어함으로써 비트선 BL에 흐르는 전류를 제어했지만, 비트선 BL에 흐르는 전류를 제어하는 방법은, 이에 한정되는 것은 아니다. 예를 들면, 도 12에 도시하는 회로를, 도 6의 임피던스 제어용 트랜지스터(16) 대신에 형성할 수 있다.
도 12에 도시하는 회로는, 저항 소자 r과 선택 트랜지스터 Tr과의 직렬 접속체가, 복수 병렬로 접속된 것이다. 저항 소자 r1, r2, …, rn의 저항값은, 비휘발성 반도체 기억 장치의 기입/판독 특성에 따라서 적절히 설정된다.
도 12에 도시하는 회로를 이용하여, 선택 트랜지스터 Tr1, Tr2, …, Trn 중 적어도 1개를 온 상태로 함으로써, 비트선 BL에는 저항 소자 r1, r2, …, rn이 직렬로 접속되게 된다. 따라서, 저항 소자 r1, r2, …, rn의 저항값에 의해, 메모리 셀의 임피던스를 적절히 설정할 수 있다. 또한, 메모리 셀의 임피던스는, 온으로 하 는 선택 트랜지스터 Tr1, Tr2, …, Trn를 절환하는 것만으로 변경할 수 있기 때문에, 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 제어하는 경우와 비교하여 제어가 용이하다.
또한, 선택 트랜지스터 Tr은, 동시에 2개 이상을 온 상태로 하여도 된다. 예를 들면, 저항 소자 r1과 저항 소자 r2를 갖는 회로의 경우, 선택 트랜지스터 Tr1을 온 상태로 했을 때의 저항값은 r1이며, 선택 트랜지스터 Tr2를 온 상태로 했을 때의 저항값은 r2이다. 또한, 선택 트랜지스터 Tr1, Tr2를 동시에 온 상태로 했을 때의 저항값은 r1r2/(r1+r2)이다. 따라서, 온으로 하는 선택 트랜지스터 Tr을 적절히 조합함으로써, 보다 많은 저항 상태를 실현할 수 있어, 회로 구성을 간략화할 수 있다.
이와 같이, 본 실시 형태에 따르면, 메모리 셀의 임피던스를 용이하게 제어할 수 있다. 이에 의해, 세트 및 리세트 시에서의 임피던스 부정합을 완화할 수 있다.
[제6 실시 형태]
본 발명의 제6 실시 형태에 따른 비휘발성 반도체 기억 장치 및 그 제조 방법에 대해서 도 13 내지 도 16을 이용하여 설명한다.
도 13은 본 실시 형태에 따른 비휘발성 반도체 기억 장치의 구조를 도시하는 평면도, 도 14는 본 실시 형태에 따른 비휘발성 반도체 장치의 구조를 도시하는 개 략 단면도, 도 15 및 도 16은 본 실시 형태에 따른 비휘발성 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
본 실시 형태에서는, 상기 제3 실시 형태에 따른 비휘발성 반도체 기억 장치의 구체적인 구조 및 그 제조 방법에 대해서 설명한다.
처음에, 본 실시 형태에 따른 비휘발성 반도체 장치의 구조에 대해서 도 13 및 도 14를 이용하여 설명한다.
실리콘 기판(20)에는, 소자 영역을 획정하는 소자 분리막(22)이 형성되어 있다. 실리콘 기판(20)의 소자 영역에는, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터와, 게이트 전극(30) 및 소스/드레인 영역(28, 32)을 갖는 전류 제어용 트랜지스터가 형성되어 있다.
게이트 전극(24)은, 도 13에 도시하는 바와 같이, 열 방향(도면 세로 방향)으로 인접하는 셀 선택 트랜지스터의 게이트 전극(24)을 공통 접속하는 워드선 WL로서도 기능하고, 게이트 전극(30)은, 열 방향으로 인접하는 임피던스 제어용 트랜지스터의 게이트 전극(30)을 공통 접속하는 컨트롤선 CL로서도 기능한다.
셀 선택 트랜지스터 및 전류 제어용 트랜지스터가 형성된 실리콘 기판(10) 위에는, 소스/드레인 영역(26)에 전기적으로 접속된 컨택트 플러그(36)와, 소스/드레인 영역(28)에 전기적으로 접속된 컨택트 플러그(38)와, 소스/드레인 영역(32)에 전기적으로 접속된 컨택트 플러그(40)가 매립된 층간 절연막(34)이 형성되어 있다.
컨택트 플러그(36, 38, 40)가 매립된 층간 절연막(34) 위에는, 컨택트 플러그(36)를 통해서 소스/드레인 영역(26)에 전기적으로 접속된 소스선(42)과, 컨택트 플러그(38)를 통해서 소스/드레인 영역(28)에 전기적으로 접속된 저항 기억 소자(50)가 형성되어 있다.
소스선(42) 및 저항 기억 소자(50)가 형성된 층간 절연막(34) 위에는, 저항 기억 소자(54)에 전기적으로 접속된 컨택트 플러그(54)와, 컨택트 플러그(40)에 전기적으로 접속된 컨택트 플러그(56)가 매립된 층간 절연막(52)이 형성되어 있다.
컨택트 플러그(54, 56)가 매립된 층간 절연막(52) 위에는, 컨택트 플러그(56, 40)를 통해서 소스/드레인 영역(32)에 전기적으로 접속된 비트선(58)이 형성되어 있다.
이렇게 해서, 도 11에 도시하는 제3 실시 형태에 따른 비휘발성 반도체 기억 장치가 구성되어 있다.
다음으로, 본 실시 형태에 따른 비휘발성 반도체 장치의 제조 방법에 대해서 도 15 및 도 16을 이용하여 설명한다.
우선, 실리콘 기판(20) 내에, 예를 들면 STI(Shallow Trench Isolation)법에 의해, 소자 영역을 획정하는 소자 분리막(22)을 형성한다.
다음으로, 실리콘 기판(20)의 소자 영역 위에, 통상의 MOS 트랜지스터의 제조 방법과 마찬가지로 하여, 게이트 전극(24) 및 소스/드레인 영역(26, 28)을 갖는 셀 선택 트랜지스터와, 게이트 전극(30) 및 소스/드레인 영역(28, 32)을 갖는 임피던스 제어용 트랜지스터를 형성한다(도 15의 (a)). 소스/드레인 영역(28)은, 셀 선택 트랜지스터와 임피던스 제어용 트랜지스터에서 공용되고 있다.
다음으로, 셀 선택 트랜지스터 및 전류 제어용 트랜지스터가 형성된 실리콘 기판(10) 위에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 이루어지는 층간 절연막(34)을 형성한다.
다음으로, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(34)에, 소스/드레인 영역(26, 28, 32)에 도달하는 컨택트홀을 형성한다.
다음으로, 예를 들면 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백하여, 층간 절연막(34) 내에, 소스/드레인 영역(26, 28, 32)에 전기적으로 접속된 컨택트 플러그(36, 38, 40)를 형성한다(도 15의 (b)).
다음으로, 컨택트 플러그(36, 38, 40)가 매립된 층간 절연막(34) 위에, 컨택트 플러그(36)를 통해서 소스/드레인 영역(26)에 전기적으로 접속된 소스선(42)과, 컨택트 플러그(38)를 통해서 소스/드레인 영역(28)에 전기적으로 접속된 저항 기억 소자(50)를 형성한다(도 15의 (c)).
저항 기억 소자(50)는, 컨택트 플러그(38)에 접속된 하부 전극(44)과, 하부 전극(44) 위에 형성된 저항 기억 재료층(46)과, 저항 기억 재료층(46) 위에 형성된 상부 전극(48)을 갖고 있다.
저항 기억 재료층(46)을 쌍극성의 저항 기억 재료에 의해 구성하는 경우에는, 예를 들면, Pr1 - xCaxMnO3(x≤1), La1 - xCaxMnO3(x≤1), Cr 또는 Nb 등을 도프한 SrTiO3이나 SrZrO3 등을, 레이저 어블레이션, 졸겔, 스퍼터, MOCVD 등에 의해 성막한다. 또한, 저항 기억 재료(46)를 단극성의 저항 기억 재료에 의해 구성하는 경우에는, 예를 들면, NiOy(y≤1), TiOz(z≤2), HfOz(z≤2) 등을 졸겔, 스퍼터, MOCVD 등에 의해 성막한다.
다음으로, 소스선(42) 및 저항 기억 소자(50)가 형성된 층간 절연막(34) 위에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 이루어지는 층간 절연막(52)을 형성한다.
다음으로, 리소그래피 및 드라이 에칭에 의해, 층간 절연막(52)에, 저항 기억 소자(50)의 상부 전극(48)에 도달하는 컨택트홀 및 컨택트 플러그(40)에 도달하는 컨택트홀을 형성한다.
다음으로, 예를 들면 CVD법에 의해 배리어 메탈 및 텅스텐막을 퇴적한 후, 이들 도전막을 에치백하여, 층간 절연막(52) 내에, 저항 기억 소자(50)의 상부 전극(48)에 전기적으로 접속된 컨택트 플러그(54)와, 컨택트 플러그(40)에 전기적으로 접속된 컨택트 플러그(56)를 형성한다(도 16의 (a)).
다음으로, 컨택트 플러그(54, 56)가 매립된 층간 절연막(52) 위에 도전막을 퇴적한 후, 포토리소그래피 및 드라이 에칭에 의해 이 도전막을 패터닝하여, 컨택트 플러그(56, 40)를 통해서 소스/드레인 영역(32)에 전기적으로 접속된 비트선(58)을 형성한다(도 16의 (b)).
이 후, 필요에 따라서 더욱 상층의 배선층을 형성하고, 비휘발성 반도체 장치를 완성된다.
[변형 실시 형태]
본 발명은 상기 실시 형태에 한하지 않고 다양한 변형이 가능하다.
예를 들면, 상기 실시 형태에서는, 단극성 저항 기억 재료로서 TiOx를 이용한 경우를 나타내고, 쌍극성 저항 기억 재료로서 Cr 도프의 SrZrO3을 이용한 경우를 나타냈지만, 저항 기억 소자를 구성하는 재료는 이들에 한정되는 것은 아니다. 예를 들면, 단극성 저항 기억 재료로서는, NiOx 등을 적용할 수 있고, 쌍극성 저항 기억 재료로서는 Cr 도프의 SrTiO3, 초거대 자기 저항(CMR: Colossal Magneto-Resistance)을 나타내는 Pr1 - xCaxMnO3이나 La1 - xCaxMnO3 등을 적용할 수 있다. 세트 및 리세트 시의 인가 전압이나 전류 제한값에 대해서는, 저항 기억 재료의 종류, 저항 기억 소자의 구조 등에 따라서 적절히 설정하는 것이 바람직하다.
또한, 상기 실시 형태에서는, 세트 동작 시에 외부로부터 본 메모리 셀의 임피던스와 리세트 동작 시에 외부로부터 본 메모리 셀의 임피던스가 거의 동일하게 되도록, 세트 동작 시에서의 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC와 리세트 동작 시에서의 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC를 저저항 상태에서의 저저항값 RL 이하의 값으로 설정했지만, 세트 동작 시에 외부로부터 본 메모리 셀의 임피던스와 리세트 동작 시에 외부로부터 본 메모리 셀의 임피던스와는 반드시 동일하게 할 필요는 없다. 임피던스 제어용 트랜지스터(16)의 채널 저항 RIC는, 세트 동작 시에 외부로부터 본 메모리 셀의 임피던스가 기입 회로에 대하여 임피던스 정합하도록, 리세트 동작 시에 외부로부터 본 메모리 셀의 임피던스가 기 입 회로에 대하여 임피던스 정합하도록, 각각의 경우에서 적절히 설정하면 된다.
기입 회로에 대한 임피던스 정합의 관점으로부터, 이상적으로는, 세트 동작 시에 외부로부터 본 메모리 셀의 임피던스와, 리세트 동작 시에 외부로부터 본 메모리 셀의 임피던스는 동일하게 하는 것이 바람직하다. 그러나, 현실적으로는 양 동작 시에서의 메모리 셀의 임피던스를 동일하게 하는 것은 곤란하기 때문에, 기입 전압 펄스의 반사 등, 기입 특성상의 문제가 생기지 않는 범위에서, 세트 동작 시에 외부로부터 본 메모리 셀의 임피던스와, 리세트 동작 시에 외부로부터 본 메모리 셀의 임피던스를, 기입 회로의 임피던스에 근사시키면 충분하다. 기입 회로의 임피던스와의 사이에 허용되는 괴리폭은, 기입 전압 펄스의 펄스 폭 그 밖의 기입 조건 등에 따라서 적절히 설정하는 것이 바람직하다.
또한, 상기 실시 형태에서는, 세트 동작 시 및 리세트 동작 시에 임피던스 제어용 트랜지스터(16)를 구동하고 있지만, 세트 동작 시에만 임피던스 제어용 트랜지스터(16)를 구동하여도 된다. 이 경우, 예를 들면, 고저항 상태에서의 외부로부터 본 메모리 셀의 임피던스가 저저항 상태에서의 저항값 RL과 동일하거나 혹은 근사하도록, 임피던스 제어용 트랜지스터(16)의 채널 저항을 제어하면 된다. 리세트 동작 시에도 임피던스 제어용 트랜지스터(16)를 구동하고, 그 저항값을 고저항 상태에서의 저항값 RH 이상의 값으로 설정하도록 하여도 된다.
또한, 상기 실시 형태에서는, 소스선 SL을 워드선 WL에 대하여 병행으로 배치했지만, 비트선 BL에 대하여 병행으로 되도록 배치하여도 된다. 예를 들면 제3 및 제4 실시 형태에 따른 비휘발성 반도체 기억 장치의 경우, 도 17에 도시하는 바와 같이, 열 방향으로 인접하는 메모리 셀 사이에, 행 방향으로 연장되는 소스선 SL1, SL2, …를 배치할 수 있다. 도 17의 예에서는 임피던스 제어용 트랜지스터(16)를 비트선 BL과 소스선 SL 사이에 형성하고 있지만, 도 10의 경우와 같이, 임피던스 제어용 트랜지스터(16)를 저항 기억 소자(12)에 병렬 접속하도록 하여도 된다.
또한, 상기 실시 형태에서는，1개의 셀 선택 트랜지스터와 1개의 저항 기억 소자에 의해, 1개의 메모리 셀을 구성했지만, 메모리 셀 구성은 이에 한정되는 것은 아니다. 예를 들면, 1개의 셀 선택 트랜지스터와 2개의 저항 기억 소자에 의해1개의 메모리 셀을 구성하여도 되고, 2개의 셀 선택 트랜지스터와 2개의 저항 기억 소자에 의해 1개의 메모리 셀을 구성하여도 된다. 이들 구성에 의하면, 판독 마진 향상 그 밖의 효과를 기대할 수 있다.
본 발명에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법은, 저항 기억 소자를 고저항 상태로부터 저저항 상태로 재기입하는 경우와 저저항 상태로부터 고저항 상태로 재기입하는 경우의 쌍방의 경우에서, 주변 회로와 메모리 셀을 용이하게 임피던스 정합할 수 있는 것이다. 따라서, 본 발명에 따른 비휘발성 반도체 기억 장치 및 그 기입 방법은, 비휘발성 반도체 기억 장치의 신뢰성이나 동작 속도를 향상하는 데 있어서 매우 유용하다.

Claims (14)

  1. 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자를 갖는 비휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자를 설치하고, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자에 전압을 인가하는 기입 회로와 상기 저항 기억 소자 및 상기 가변 저항 소자의 합성 저항이 임피던스 정합하도록, 상기 저항 기억 소자의 저항 상태에 따라서 상기 가변 저항 소자의 저항값을 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  2. 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자를 갖는 비휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자를 설치하고, 상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자와 상기 가변 저항 소자의 합성 저항값이, 상기 저저항 상태에서의 저저항값 이하로 되도록, 상기 가변 저항 소자의 저항값을 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  3. 제2항에 있어서,
    상기 저항 기억 소자를 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에서의 상기 저항 기억 소자와 상기 저항 소자의 제1 합성 저항값과, 상기 저항 기억 소자를 상기 저저항 상태로부터 상기 고저항 상태로 절환할 때에서의 상기 저항 기억 소자와 상기 저항 소자의 제2 합성 저항값이 동일하게 되도록, 상기 가변 저항 소자의 상기 저항값을 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  4. 제3항에 있어서,
    상기 저항 기억 소자를 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때, 및 상기 저항 기억 소자를 상기 저저항 상태로부터 상기 고저항 상태로 절환할 때에, 상기 가변 저항 소자의 상기 저항값을 상기 저저항 상태에서의 상기 저저항값 이하로 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  5. 제3항에 있어서,
    상기 저항 기억 소자를 상기 고저항 상태로부터 상기 저저항 상태로 절환할 때에, 상기 가변 저항 소자의 상기 저항값을 상기 저저항 상태에서의 상기 저저항값과 동일하게 하고,
    상기 저항 기억 소자를 상기 저저항 상태로부터 상기 고저항 상태로 절환할 때에, 상기 가변 저항 소자의 상기 저항값을 상기 고저항 상태에서의 고저항값 이상으로 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 가변 저항 소자는, MIS 트랜지스터인 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 가변 저항 소자는, 병렬로 접속된 복수의 저항 소자를 갖고,
    상기 저항 기억 소자에 접속하는 상기 저항 소자를 선택함으로써, 상기 저항 소자의 저항값을 규정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 기입 방법.
  8. 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와,
    상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자와,
    상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자에 전압을 인가하는 기입 회로와 상기 저항 기억 소자 및 상기 가변 저항 소자의 합성 저항이 임피던스 정합하도록, 상기 저항 기억 소자의 저항 상태에 따라서 상기 가변 저항 소자의 저항값을 설정하는 저항 제어 회로
    를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 저항 제어 회로는, 상기 저항 기억 소자와 상기 가변 저항 소자의 합성 저항값이 상기 저저항 상태에서의 저저항값 이하로 되도록 상기 가변 저항 소자의 저항값을 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 가변 저항 소자는, MIS 트랜지스터인 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  11. 제8항 또는 제9항에 있어서,
    상기 가변 저항 소자는, 병렬로 접속된 복수의 저항 소자를 갖고,
    상기 저항 제어 회로에 의해 상기 저항 기억 소자에 접속하는 상기 저항 소자를 선택함으로써, 상기 가변 저항 소자의 저항값을 규정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  12. 고저항 상태와 저저항 상태를 기억하고, 전압의 인가에 의해 상기 고저항 상태와 상기 저저항 상태를 절환하는 저항 기억 소자와, 상기 저항 기억 소자의 한쪽 의 단부에 한쪽의 단부가 직렬로 접속된 선택 트랜지스터를 각각 갖고, 매트릭스 형상으로 배치된 복수의 메모리 셀과,
    제1 방향으로 연장되어 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 게이트 전극에 접속된 복수의 제1 신호선과,
    제1 방향과 교차하는 제2 방향으로 연장되어 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제2 방향으로 배열되는 상기 메모리 셀의 상기 저항 기억 소자의 다른 쪽의 단부측에 접속된 복수의 제2 신호선과,
    상기 제1 방향 또는 상기 제2 방향으로 연장되어 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향 또는 상기 제2 방향으로 배열되는 상기 메모리 셀의 상기 선택 트랜지스터의 다른 쪽의 단부측에 접속된 복수의 제3 신호선과,
    상기 저항 기억 소자에 병렬로 접속된 가변 저항 소자와,
    상기 저항 기억 소자에 전압을 인가하여 상기 고저항 상태와 상기 저저항 상태를 절환할 때에, 상기 저항 기억 소자에 전압을 인가하는 기입 회로와 상기 저항 기억 소자 및 상기 가변 저항 소자의 합성 저항이 임피던스 정합하도록, 상기 저항 기억 소자의 저항 상태에 따라서 상기 가변 저항 소자의 저항값을 설정하는 저항 제어 회로
    를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 가변 저항 소자는, 상기 제2 방향으로 배열되는 상기 메모리 셀에 대응하는 상기 제2 신호선과 상기 제3 신호선 사이에 설치되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  14. 제12항에 있어서,
    상기 가변 저항 소자는, 복수의 상기 메모리 셀의 각각에 설치되어 있고,
    상기 제1 방향으로 연장되어 병행으로 배치된 복수의 신호선으로서, 각 신호선이, 상기 제1 방향으로 배열되는 상기 메모리 셀의 상기 가변 저항 소자의 게이트 전극에 접속된 복수의 제4 신호선을 더 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
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