KR20110061912A - 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치 Download PDF

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KR20110061912A
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이명재
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Abstract

본 발명은 비휘발성 메모리 셀 및 비휘발성 메모리 장치에 관한 것으로, 비휘발성 메모리 셀은 순방향의 전류가 인가되는 경우의 제1 문턱 전압과 역방향의 전류가 인가되는 경우의 제2 문턱 전압을 가지는 양방향 스위치, 및 양방향 스위치에 직렬로 연결되고 인가되는 전압에 따라 고 저항 상태 또는 저 저항 상태를 가지는 가변 저항체를 포함하고, 제1 문턱 전압의 크기와 제2 문턱 전압의 크기의 합은 가변 저항체에 대한 기입 동작을 수행하는데 필요한 기입 전압보다 크다.

Description

비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치{Nonvolatile memory cell and Nonvolatile memory device including the same}
본 발명은 비휘발성 메모리 셀에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 셀 및 상기 비휘발성 메모리 셀을 포함하는 비휘발성 메모리 장치에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명이 해결하고자 하는 과제는 복수의 메모리 셀들 중 기입 동작이 수행되지 않는 메모리 셀에 발생될 수 있는 누설 전류 및 노이즈(noise)를 감소시킬 수 있는 비휘발성 메모리 셀을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 복수의 메모리 셀들에 대한 기입 동작을 수행하는데 필요한 전압의 크기를 줄일 수 있는 비휘발성 메모리 셀을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 온도, 압력 또는 공정의 변화에 의해 각 메모리 셀에 포함된 양방향 다이오드의 문턱 전압이 변화될 경우에 누설 전류 및 노이즈를 감소시킬 수 있는 비휘발성 메모리 장치를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 셀은 순방향의 전류가 인가되는 경우의 제1 문턱 전압과, 역방향의 전류가 인가되는 경우의 제2 문턱 전압을 가지는 양방향 스위치; 및 상기 양방향 스위치에 직렬로 연결되고, 인가되는 전압에 따라 고 저항 상태 또는 저 저항 상태를 가지는 가변 저항체를 포함하고, 상기 제1 문턱 전압의 크기와 상기 제2 문턱 전압의 크기의 합은, 상기 가변 저항체에 대한 기입 동작을 수행하는데 필요한 기입 전압보다 크다.
상기 비휘발성 메모리 셀에 대한 기입 동작을 수행하는데 필요한 상기 비휘발성 메모리 셀의 양단 전압은, 상기 제1 문턱 전압 또는 상기 제2 문턱 전압과 상 기 기입 전압의 합보다 크거나 같을 수 있다.
상기 기입 전압은 양의 값을 가지는 제1 기입 전압 및 음의 값을 가지는 제2 기입 전압을 포함할 수 있다. 상기 제1 기입 전압은 상기 비휘발성 메모리 셀에 데이터 '0'을 기입하기 위한 리셋(reset) 전압이고, 상기 제2 기입 전압은 상기 비휘발성 메모리 셀에 데이터 '1'을 기입하기 위한 셋(set) 전압일 수 있다. 상기 양방향 스위치는 양방향 다이오드를 포함할 수 있다.
상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 작고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 크면, 상기 양방향 다이오드는 상기 가변 저항체와 동일한 방향으로 상기 가변 저항체에 연결될 수 있다. 상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 크고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 작으면, 상기 양방향 다이오드는 상기 가변 저항체와 동일한 방향으로 상기 가변 저항체에 연결될 수 있다.
상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 작고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 작으면, 상기 양방향 다이오드는 상기 가변 저항체와 반대 방향으로 상기 가변 저항체에 연결될 수 있다. 상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 크고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 크면, 상기 양방향 다이오드는 상기 가변 저항체와 반대 방향으로 상기 가변 저항체에 연결될 수 있다.
또한, 상기 다른 과제를 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 워드 라인들, 복수의 비트 라인들 및 상기 복수의 워드 라인 들과 상기 복수의 비트 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 양방향 스위치 및 상기 양방향 스위치와 직렬 연결되는 가변 저항체를 포함하는 메모리 셀 어레이부; 및 상기 복수의 워드 라인들에 인가되는 전압을 제공하고, 상기 복수의 메모리 셀들 중 기입 동작이 수행되지 않는 메모리 셀에 인가되는 전압을 조절하기 위하여 상기 양방향 스위치에 대한 적어도 하나의 리플리카(replica) 소자를 포함하는 로우 드라이버(row driver)를 포함한다.
상기 양방향 스위치는 순방향의 전류가 인가되는 경우의 제1 문턱 전압과 역방향의 전류가 인가되는 경우의 제2 문턱 전압을 가지고, 상기 가변 저항체는 상기 복수의 워드 라인들 중 상기 가변 저항체에 연결되는 워드 라인과 상기 복수의 비트 라인들 중 상기 가변 저항체에 연결되는 비트 라인에 인가되는 전압에 따라 고 저항 상태 또는 저 저항 상태를 가질 수 있다.
상기 로우 드라이버는, 기입 인에이블(enable) 신호 및 디스차지(discharge) 신호를 기초로 상기 복수의 워드 라인들에 기입 전압 또는 접지 전압을 제공하는 제1 드라이버; 및 상기 적어도 하나의 리플리카 소자를 포함하고, 복수의 억제 신호들을 기초로 상기 복수의 워드 라인들에 상기 적어도 하나의 리플리카 소자의 문턱 전압에 의해 조절된 억제 전압을 제공하는 제2 드라이버를 포함할 수 있다.
상기 제1 드라이버는, 상기 기입 인에이블 신호가 활성화되면 상기 기입 전압을 제공하는 기입 전압 제공부; 및 상기 기입 전압 제공부에 직렬 연결되고, 상기 디스차지 신호가 활성화되면 상기 접지 전압을 제공하는 접지 전압 제공부를 포 함할 수 있다.
상기 제2 드라이버는, 상기 기입 전압이 인가되는 기입 전압 단자 및 상기 접지 전압이 인가되는 접지 전압 단자에 각각 연결되는, 상기 양방향 스위치에 대한 제1 및 제2 리플리카 소자들; 상기 복수의 억제 신호들 중 제1 억제 신호가 활성화되면, 상기 기입 전압과 상기 제1 리플리카 소자의 문턱 전압의 차이를 제1 억제 전압으로써 제공하는 제1 억제 전압 제공부; 상기 복수의 억제 신호들 중 제2 억제 신호가 활성화되면, 상기 제2 리플리카 소자의 문턱 전압을 제2 억제 전압으로써 제공하는 제2 억제 전압 제공부; 및 상기 복수의 억제 신호들 중 제3 억제 신호가 활성화되면, 전원 전압을 제3 억제 전압으로써 제공하는 제3 억제 전압 제공부를 포함할 수 있다.
상기 비휘발성 메모리 장치는, 로우 어드레스(address)를 어드레스 신호로 디코딩하여 상기 어드레스 신호에 따라 상기 로우 드라이버에서 제공되는 전압을 상기 복수의 워드 라인들에 인가하는 로우 디코더를 더 포함할 수 있다.
상기 로우 디코더는, 상기 로우 어드레스의 소정 비트 값을 복수의 메인 워드 라인들에 대응되는 제1 어드레스 신호로 디코딩하는 제1 디코더; 및 상기 로우 어드레스의 나머지 비트 값을 상기 복수의 워드 라인들에 대응되는 제2 어드레스 신호로 디코딩하고, 상기 제2 어드레스 신호에 대응되는 워드 라인들을 상기 복수의 메인 워드 라인들에 연결하는 제2 디코더를 포함할 수 있다. 상기 제1 디코더 및 상기 제2 디코더 중 적어도 하나는 상기 양방향 스위치에 대한 적어도 하나의 리플리카 소자를 포함할 수 있다.
또한, 상기 다른 과제를 해결하기 위한 본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 워드 라인들, 복수의 비트 라인들 및 상기 복수의 워드 라인들과 상기 복수의 비트 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 양방향 스위치 및 상기 양방향 스위치와 직렬 연결되는 가변 저항체를 포함하는 메모리 셀 어레이부; 및 로우 어드레스를 어드레스 신호로 디코딩하여 상기 어드레스 신호에 따라 상기 복수의 워드 라인들에 전압을 인가하고, 상기 복수의 메모리 셀들에 인가되는 전압을 조절하기 위해 상기 양방향 스위치에 대한 적어도 하나의 리플리카 소자를 포함하는 로우 디코더를 포함한다.
상기 양방향 스위치는 순방향의 전류가 인가되는 경우의 제1 문턱 전압과 역방향의 전류가 인가되는 경우의 제2 문턱 전압을 가지고, 상기 가변 저항체는 상기 복수의 워드 라인들 중 상기 가변 저항체에 연결되는 워드 라인과 상기 복수의 비트 라인들 중 상기 가변 저항체에 연결되는 비트 라인에 인가되는 전압에 따라 고 저항 상태 또는 저 저항 상태를 가질 수 있다.
상기 로우 디코더는, 상기 로우 어드레스의 소정 비트 값을 복수의 메인 워드 라인들에 대응되는 제1 어드레스 신호로 디코딩하는 제1 디코더; 및 상기 로우 어드레스의 나머지 비트 값을 상기 복수의 워드 라인들에 대응되는 제2 어드레스 신호로 디코딩하고, 상기 제2 어드레스 신호에 대응되는 워드 라인들을 상기 복수의 메인 워드 라인들에 연결하는 제2 디코더를 포함할 수 있다.
상기 비휘발성 메모리 장치는, 상기 로우 디코더에서 디코딩된 상기 어드레 스 신호에 따라 기입 전압, 억제 전압 또는 접지 전압을 상기 복수의 워드 라인들에 제공하고, 상기 복수의 메모리 셀들 중 기입 동작이 수행되지 않는 메모리 셀에 인가되는 상기 억제 전압을 조절하기 위하여 상기 양방향 스위치에 대한 적어도 하나의 리플리카 소자를 포함하는 로우 드라이버를 더 포함할 수 있다.
본 발명에 따르면, 양방향 다이오드와 가변 저항체를 포함하는 비휘발성 메모리 셀에서, 양방향 다이오드의 제1 문턱 전압의 크기와 제2 문턱 전압의 크기의 합이 가변 저항체의 기입 전압보다 크게 조절함으로써, 기입 동작이 수행되지 않는 비휘발성 메모리 셀에 발생할 수 있는 누설 전류 및 노이즈를 감소시킬 수 있다.
또한, 본 발명에 따르면, 양방향 다이오드의 제1 문턱 전압의 크기가 제2 문턱 전압의 크기보다 크고 가변 저항체의 제1 기입 전압의 크기가 제2 기입 전압의 크기보다 큰 경우에는 양방향 다이오드를 가변 저항체와 반대 방향으로 연결시키고, 양방향 다이오드의 제1 문턱 전압의 크기가 제2 문턱 전압의 크기보다 크고 가변 저항체의 제1 기입 전압의 크기가 제2 기입 전압의 크기보다 작은 경우에는 양방향 다이오드를 가변 저항체와 동일한 방향으로 연결시킴으로써, 메모리 셀에 대한 기입 동작을 수행하는데 필요한 순방향의 전압과 역방향의 전압의 크기를 유사하게 조절할 수 있다. 이로써, 메모리 셀에 대한 기입 동작을 수행하는데 필요한 전압 레벨을 낮출 수 있으므로, 승압 회로의 사이즈를 줄일 수 있고, 기입 동작 시에 흐르는 전류량을 줄일 수 있다.
또한, 본 발명에 따르면, 메모리 셀 어레이의 외부에 배치되는 로우 디코더 또는 로우 드라이버 등에, 메모리 셀 어레이에 포함된 양방향 다이오드에 대한 리플리카 소자를 배치함으로써, 온도, 압력 또는 공정의 변화로 양방향 다이오드의 문턱 전압이 변화하더라도 변화된 값만큼 보정된 구동 전압을 메모리 셀 어레이에 인가함으로써 누설 전류 및 노이즈를 감소시킬 수 있다. 또한, 메모리 셀 어레이에서 기입 동작이 수행되지 않는 메모리 셀에 인가되는 억제 전압을 제공하기 위한 별도의 전압 발생기를 포함하지 않아도 되므로 비휘발성 메모리 장치의 전체 구현 면적을 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 비휘발성 메모리 장치(1)는 복수의 제1 신호 라인들(WL1, WL2, WL3, WL4), 복수의 제2 신호 라인들(BL1, BL2, BL3, BL4) 및 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5)을 포함할 수 있다. 예를 들어, 복수의 제1 신호 라인들(WL1, WL2, WL3, WL4)은 워드 라인이고, 복수의 제2 신호 라인들(BL1, BL2, BL3, BL4)은 비트 라인일 수 있는데, 이하에서는, 복수의 제1 신호 라인들(WL1, WL2, WL3, WL4)이 워드 라인이고, 복수의 제2 신호 라인들(BL1, BL2, BL3, BL4)이 비트 라인인 경우에 대하여 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 복수의 제1 신호 라인들이 비트 라인이고, 복수의 제2 신호 라인들이 워드 라인일 수 있다.
복수의 워드 라인들(WL1, WL2, WL3, WL4)은 서로 평행한 채로, 제1 방향으로 연장될 수 있다. 도 1에는 4개의 워드 라인들(WL1, WL2, WL3, WL4)만이 도시되었으나, 이는 도해의 편의를 위한 것이고, 비휘발성 메모리 장치(1)는 더 많은 수의 워드 라인들을 포함할 수 있다.
복수의 비트 라인들(BL1, BL2, BL3, BL4)은 서로 평행한 채로, 상기 제1 방향과 수직인 제2 방향으로 연장될 수 있다. 다시 말해, 복수의 비트 라인들(BL1, BL2, BL3, BL4)은 복수의 워드 라인들(WL1, WL2, WL3, WL4)과 교차될 수 있다. 도 1에는 4개의 비트 라인들(BL1, BL2, BL3, BL4)만이 도시되었으나, 이는 도해의 편의를 위한 것이고, 비휘발성 메모리 장치(1)는 더 많은 수의 비트 라인들을 포함할 수 있다.
복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5)은 복수의 워드 라인들(WL1, WL2, WL3, WL4)과 복수의 비트 라인들(BL1, BL2, BL3, BL4)이 교차하는 영역들에 각각 배치될 수 있다. 여기서, 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5)의 각각은 양방향 스위치(D) 및 양방향 스위치(D)과 직렬 연결된 가변 저항체(R)를 포함할 수 있다. 양방향 스위치(D)의 일단은 복수의 워드 라인들(WL1, WL2, WL3, WL4) 중 하나에 연결되고, 가변 저항체(R)의 일단은 복수의 비트 라인들(BL1, BL2, BL3, BL4) 중 하나에 연결될 수 있다.
도 2는 도 1의 비휘발성 메모리 장치의 각 메모리 셀에 포함되는 양방향 스위치의 전압-전류 특성 곡선을 나타낸다.
도 1 및 도 2를 참조하면, 양방향 스위치(D)는 예를 들어, 양방향 다이오드로 구현될 수 있는데, 이하에서는, 양방향 스위치(D)가 양방향 다이오드인 경우에 대하여 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 양방향 스위치(D)는 트랜지스터로 구현될 수도 있다.
양방향 다이오드(D)는 순방향의 전류가 인가되는 경우의 제1 문턱 전압(VTHp)과 역방향의 전류가 인가되는 경우의 제2 문턱 전압(VTHn)을 가진다. 구체적으로, 양방향 다이오드(D)에 제1 문턱 전압(VTHp)보다 작은 전압이 순방향으로 인가되면, 양방향 다이오드(D)는 턴온(turn on)되지 않으므로 전류를 통과시키지 않지만, 양방향 다이오드(D)에 제1 문턱 전압(VTHp) 이상의 전압이 순방향으로 인가되면, 양방향 다이오드(D)는 턴온되어 전류를 순방향으로 통과시킨다. 한편, 양방향 다이오드(D)에 제2 문턱 전압(VTHn)의 크기보다 작은 전압이 역방향으로 인가되면, 양방향 다이오드(D)는 턴온되지 않으므로 전류를 통과시키지 않지만, 양방향 다이오드(D)에 제2 문턱 전압(VTHn)의 크기보다 큰 전압이 역방향으로 인가되면, 양방향 다이오드(D)는 턴온되어 전류를 역방향으로 통과시킨다.
예를 들어, 양방향 다이오드(D)는 서로 반대 방향으로 병렬 연결되는 두 개의 다이오드들을 포함할 수 있다. 이때, 두 개의 다이오드들의 순방향의 문턱 전압들 중 작은 전압이 양방향 다이오드(D)의 제1 문턱 전압이 될 수 있고, 두 개의 다이오드들의 역방향의 문턱 전압들 중 작은 크기의 전압이 양방향 다이오드(D)의 제2 문턱 전압이 될 수 있다. 또 다른 예를 들어, 양방향 다이오드(D)는 제너 다이오드를 포함할 수 있다. 이때, 제너 다이오드의 항복(breakdown) 전압이 양방향 다이오드(D)의 제2 문턱 전압이 될 수 있다.
이와 같이, 양방향 다이오드(D)는 제1 문턱 전압(VTHp)의 크기보다 큰 양의 전압이 인가되면 순방향으로 턴온되고, 제2 문턱 전압(VTHn)의 크기보다 큰 음의 전압이 인가되면 역방향으로 턴온된다. 따라서, 양방향 다이오드(D)를 턴온시키는데 필요한 전압은 제1 문턱 전압(VTHp)의 크기보다 크거나, 제2 문턱 전압(VTHn)의 크기보다 커야 한다.
도 3은 도 1의 비휘발성 메모리 장치의 각 메모리 셀에 포함되는 가변 저항체의 전압-전류 특성 곡선을 나타낸다. 도 4는 도 1의 비휘발성 메모리 장치의 각 메모리 셀에 포함되는 가변 저항체의 전압-저항 특성 곡선을 나타낸다.
도 1, 도 3 및 도 4를 참조하면, 가변 저항체(R)는 인가되는 전압 및 전류의 크기 또는 방향에 따라, 전류가 거의 흐르지 않는 고 저항 상태(RH) 또는 전류가 흐르는 저 저항 상태(RL)를 가질 수 있다. 구체적으로, 가변 저항체(R)에 리셋 전 압(Vreset)을 인가하면 가변 저항체(R)는 고 저항 상태(RH)에서 저 저항 상태(RL)로 천이하는데, 이때, 가변 저항체(R)는 데이터 '1'에서 데이터 '0'으로 리셋된다. 한편, 가변 저항체(R)에 셋 전압(Vset)을 인가하면 가변 저항체(R)는 저 저항 상태(RL)에서 고 저항 상태(RH)로 천이하는데, 이때, 가변 저항체(R)는 데이터 '0'에서 데이터 '1'로 셋된다.
이와 같이, 가변 저항체(R)는 리셋 전압(Vreset)의 크기보다 큰 전압이 인가되면 데이터 '0'의 기입 동작이 수행되고, 셋 전압(Vset)의 크기보다 큰 전압이 인가되면 데이터 '1'의 기입 동작이 수행된다. 따라서, 가변 저항체(R)에 대한 기입 동작을 수행하는데 필요한 기입 전압(VWR)은, 리셋 전압(Vreset)의 크기보다 크거나, 셋 전압(Vset)의 크기보다 커야 한다.
다시 도 1을 참조하면, 복수의 메모리 셀들 중 제1 메모리 셀(MC1)에 대한 기입 동작을 수행할 경우에, 제1 메모리 셀(MC1)의 양단 전압(Vw)은 양방향 다이오드(D)의 문턱 전압(VTH)과 가변 저항체(R)의 기입 전압(VWR)의 합 이상의 값을 가져야 한다. 따라서, 제1 메모리 셀(MC1)에 대한 기입 동작에 필요한 최소 양단 전압(Vw)은 양방향 다이오드(D)의 문턱 전압(VTH)과 가변 저항체(R)의 기입 전압(VWR)의 합이다(즉, Vw = VTH + VWR). 이때, 제1 메모리 셀(MC1)에 흐르는 전류의 방향에 따라 양방향 다이오드(D)의 문턱 전압(VTH)은 제1 문턱 전압(VTHp) 또는 제2 문턱 전압(VTHn) 일 수 있다.
제1 메모리 셀(MC1)의 양단에 Vw 만큼의 전압을 인가하기 위해서는 제1 메모리 셀(MC1)에 연결된 제3 워드 라인(WL3) 및 제2 비트 라인(BL2)에 소정의 전압을 인가하여야 한다. 예를 들어, 제3 워드 라인(WL3)에 0V를 인가하고 제2 비트 라인(BL2)에 Vw를 인가하거나, 제3 워드 라인(WL3)에 Vw를 인가하고 제2 비트 라인(BL2)에 0V를 인가할 수 있다. 또 다른 예를 들어, 제3 워드 라인(WL3)에 +1/2Vw를 인가하고 제2 비트 라인(BL2)에 -1/2Vw를 인가하거나, 제3 워드 라인(WL3)에 -1/2Vw를 인가하거나, 제2 비트 라인(BL2)에 +1/2Vw를 인가할 수 있다.
이때, 제3 워드 라인(WL3)에 연결되고 제1 메모리 셀(MC1)에 인접한 제2 메모리 셀(MC2)은 기입 동작이 수행되지 않음에도 불구하고, 제3 워드 라인(WL3)에 인가되는 전압에 의해 누설 전류가 생길 수 있다. 따라서, 제2 메모리 셀(MC2)에 연결되는 제3 비트 라인(BL3)에 인가되는 전압을 조절하여, 제2 메모리 셀(MC2)의 양단에 인가되는 전압 차이가 제2 메모리 셀(MC2)에 포함된 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다(즉, △V < VTH).
마찬가지로, 제2 비트 라인(BL2)에 연결되고 제1 메모리 셀(MC1)에 인접한 제3 메모리 셀(MC3)은 기입 동작이 수행되지 않음에도 불구하고, 제2 비트 라인(BL2)에 인가되는 전압에 의해 누설 전류가 생길 수 있다. 따라서, 제3 메모리 셀(MC3)에 연결되는 제4 워드 라인(WL4)에 인가되는 전압을 조절하여, 제3 메모리 셀(MC3)의 양단에 인가되는 전압 차이가 제3 메모리 셀(MC3)에 포함된 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다(즉, △V < VTH).
한편, 제3 워드 라인(WL3) 및 제2 비트 라인(BL2)에 연결되지 않는 제5 메모리 셀(MC5)에는 누설 전류가 발생되지 않도록, 제5 메모리 셀(MC5)의 양단에 인가되는 전압 차이는 0이어야 한다(즉, △V = O).
도 5는 도 1의 비휘발성 메모리 장치에서 점선으로 표시된 영역을 확대한 회로도로서, 제1 전압 조건에서의 메모리 셀에 대한 기입 동작을 설명하기 위한 것이다.
도 5를 참조하면, 도 1의 비휘발성 메모리 장치(1)에서 제3 및 제4 워드 라인(WL3, WL4)과 제2 및 제3 비트 라인(BL2, BL3)이 교차하는 영역에 배치되는 제1 내지 제4 메모리 셀들(MC1, MC2, MC3, MC4)이 도시되었다. 이때, 제1 메모리 셀(MC1)은 기입 동작을 수행하기 위해 선택된 메모리 셀이고, 제1 메모리 셀(MC1)의 양단 전압(△V1)은 양방향 다이오드(D)의 문턱 전압(VTH)과 가변 저항체(R)의 기입 전압(VWR)의 합에 해당하는 전체 기입 전압(Vw) 이상이며, 양방향 다이오드(D)의 문턱 전압은 제1 메모리 셀(MC1)에 흐르는 전류의 방향에 따라 제1 문턱 전압(VTHp) 또는 제2 문턱 전압(VTHn)일 수 있다.
제1 전압 조건에서, 기입 동작을 수행하기 위해 선택된 제1 메모리 셀(MC1)에 연결되는 제2 비트 라인(BL2)에는 제3 워드 라인(WL3)보다 높은 전압이 인가된다. 예를 들어, 제2 비트 라인(BL2)에는 Vw가 인가되고, 제3 워드 라인(WL3)에는 0V가 인가될 수 있고, 이때, 제1 메모리 셀(MC1)에는 제2 비트 라인(BL2)에서 제3 워드 라인(WL3)의 방향인 순방향으로 전류가 흐를 수 있다. 그러므로, 양방향 다 이오드(D)의 문턱 전압은 제1 문턱 전압(VTHp)이고, 제1 메모리 셀(MC1)의 양단 전압(△V1)은 양방향 다이오드(D)의 제1 문턱 전압(VTHp)과 가변 저항체(R)의 기입 전압(VWR)의 합에 해당하는 전체 기입 전압(Vw)과 동일하다(즉, △V1 = Vw = VTHp + VWR).
이때, 제1 메모리 셀(MC1)에 인접하지만 기입 동작이 수행되지 않는 제2 내지 제4 메모리 셀들(MC2, MC3, MC4)에는 누설 전류가 흐르지 않도록 각 메모리 셀의 양단 전압을 조절해야 한다. 구체적으로, 각 메모리 셀의 양단 전압이 각 메모리 셀에 포함된 양방향 다이오드의 문턱 전압 이하가 되어 각 메모리 셀에 누설 전류가 흐르지 않도록, 각 메모리 셀의 양단 전압을 조절해야 한다. 이하에서는, 제2 내지 제4 메모리 셀들(MC2, MC3, MC4)의 양단 전압을 조절하는 동작에 대하여 상술하기로 한다.
먼저, 제2 메모리 셀(MC2)에 누설 전류가 흐르지 않도록 하기 위해서는 제2 메모리 셀(MC2)의 양단 전압(△V2)이 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다. 이때, 제3 워드 라인(WL3)에 인가되는 전압이 0V이므로, 제2 메모리 셀(MC2)에는 제3 비트 라인(BL3)에서 제3 워드 라인(WL3)의 방향인 순방향으로 전류가 흐를 수 있다. 그러므로, 제2 메모리 셀(MC2)의 양단 전압(△V2)은 양방향 다이오드(D)의 순방향의 제1 문턱 전압(VTHp) 이하가 되어야 한다. 따라서, 제3 비트 라인(BL3)에 인가되는 전압은 최대 제1 문턱 전압(VTHp)이고, 이때, 제2 메모리 셀(MC2)의 양단 전압(△V2)은 제1 문턱 전압(VTHp)이다(즉, △V2 = VTHp).
다음으로, 제3 메모리 셀(MC3)에 누설 전류가 흐르지 않도록 하기 위해서는 제3 메모리 셀(MC3)의 양단 전압(△V3)이 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다. 이때, 제2 비트 라인(BL2)에 인가되는 전압이 Vw이므로, 제3 메모리 셀(MC3)에는 제2 비트 라인(BL2)에서 제4 워드 라인(WL4)의 방향인 순방향으로 전류가 흐를 수 있다. 그러므로, 제3 메모리 셀(MC3)의 양단 전압(△V3)은 양방향 다이오드(D)의 순방향의 제1 문턱 전압(VTHp) 이하가 되어야 한다. 따라서, 제4 워드 라인(WL4)에 인가되는 전압은 최소 Vw - VTHp이고, 이때, 제3 메모리 셀(MC3)의 양단 전압(△V3)은 제1 문턱 전압(VTHp)이다(즉, △V3 = VTHp).
다음으로, 제4 메모리 셀(MC4)에 누설 전류가 흐르지 않도록 하기 위해서는 제4 메모리 셀(MC4)의 양단 전압(△V4)이 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다. 이때, 제4 워드 라인(WL4)에 인가되는 전압이 Vw - VTHp이고, 제3 비트 라인(BL3)에 인가되는 전압이 VTHp이므로, 제4 메모리 셀(MC4)에는 제4 워드 라인(WL4)에서 제3 비트 라인(BL3)의 방향인 역방향으로 전류가 흐를 수 있다. 그러므로, 제4 메모리 셀(MC4)의 양단 전압(△V4)은 양방향 다이오드(D)의 역방향의 제2 문턱 전압(VTHn)의 크기보다 작아야 한다.
따라서, 제4 메모리 셀(MC4)의 양단 전압(△V4)인 Vw - 2VTHp 은 제2 문턱 전 압(VTHn)의 크기보다 작아야 한다(즉, △V4 < │VTHn│). 여기서, 전체 기입 전압(Vw)는 양방향 다이오드(D)의 제1 문턱 전압(VTHp)과 가변 저항체(R)의 기입 전압(VWR)의 합과 동일하므로, △V4 = Vw - 2VTHp = (VTHp + VWR) - 2VTHp = VWR - VTHp < │VTHn│이다. 그러므로, 가변 저항체(R)의 기입 전압(VWR)은 제1 문턱 전압(VTHp)의 크기와 제2 문턱 전압(VTHn)의 크기보다 작아야 한다(즉, VWR < │VTHp│ + │VTHn│).
도 6은 도 1의 비휘발성 메모리 장치에서 점선으로 표시된 영역을 확대한 회로도로서, 제2 전압 조건에서의 메모리 셀에 대한 기입 동작을 설명하기 위한 것이다.
도 6을 참조하면, 도 1의 비휘발성 메모리 장치(1)에서 제3 및 제4 워드 라인(WL3, WL4)과 제2 및 제3 비트 라인(BL2, BL3)이 교차하는 영역에 배치되는 제1 내지 제4 메모리 셀들(MC1, MC2, MC3, MC4)이 도시되었다. 이때, 제1 메모리 셀(MC1)은 기입 동작을 수행하기 위해 선택된 메모리 셀이고, 제1 메모리 셀(MC1)의 양단 전압(△V1)은 양방향 다이오드(D)의 문턱 전압(VTH)과 가변 저항체(R)의 기입 전압(VWR)의 합에 해당하는 전체 기입 전압(Vw) 이상이며, 양방향 다이오드(D)의 문턱 전압은 제1 메모리 셀(MC1)에 흐르는 전류의 방향에 따라 제1 문턱 전압(VTHp) 또는 제2 문턱 전압(VTHn)일 수 있다.
제2 전압 조건에서, 기입 동작을 수행하기 위해 선택된 제1 메모리 셀(MC1) 에 연결되는 제3 워드 라인(WL3)에는 제2 비트 라인(BL2)보다 높은 전압이 인가된다. 예를 들어, 제3 워드 라인(WL3)에는 Vw가 인가되고, 제2 비트 라인(BL2)에는 0V가 인가될 수 있고, 이때, 제1 메모리 셀(MC1)에는 제3 워드 라인(WL3)에서 제2 비트 라인(BL2)의 방향인 역방향으로 전류가 흐를 수 있다. 그러므로, 양방향 다이오드(D)의 문턱 전압은 제2 문턱 전압(VTHn)이고, 제1 메모리 셀(MC1)의 양단 전압(△V1)은 양방향 다이오드(D)의 제2 문턱 전압(VTHn)과 가변 저항체(R)의 기입 전압(VWR)의 합에 해당하는 전체 기입 전압(Vw)과 동일하다(즉, △V1 = Vw = VTHn + VWR).
이때, 제1 메모리 셀(MC1)에 인접하지만 기입 동작이 수행되지 않는 제2 내지 제4 메모리 셀들(MC2, MC3, MC4)에는 누설 전류가 흐르지 않도록 각 메모리 셀의 양단 전압을 조절해야 한다. 구체적으로, 각 메모리 셀의 양단 전압이 각 메모리 셀에 포함된 양방향 다이오드의 문턱 전압 이하가 되어 각 메모리 셀에 누설 전류가 흐르지 않도록, 각 메모리 셀의 양단 전압을 조절해야 한다. 이하에서는, 제2 내지 제4 메모리 셀들(MC2, MC3, MC4)의 양단 전압을 조절하는 동작에 대하여 상술하기로 한다.
먼저, 제2 메모리 셀(MC2)에 누설 전류가 흐르지 않도록 하기 위해서는 제2 메모리 셀(MC2)의 양단 전압(△V2)이 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다. 이때, 제3 워드 라인(WL3)에 인가되는 전압이 Vw이므로, 제2 메모리 셀(MC2)에는 제3 워드 라인(WL3)에서 제3 비트 라인(BL3)의 방향인 역방향 으로 전류가 흐를 수 있다. 그러므로, 제2 메모리 셀(MC2)의 양단 전압(△V2)은 양방향 다이오드(D)의 역방향의 제2 문턱 전압(VTHn) 이하가 되어야 한다. 따라서, 제3 비트 라인(BL3)에 인가되는 전압은 Vw - VTHn이고, 이때, 제2 메모리 셀(MC2)의 양단 전압(△V2)은 제2 문턱 전압(VTHn)이다(즉, △V2 = VTHn).
다음으로, 제3 메모리 셀(MC3)에 누설 전류가 흐르지 않도록 하기 위해서는 제3 메모리 셀(MC3)의 양단 전압(△V3)이 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다. 이때, 제2 비트 라인(BL2)에 인가되는 전압이 0V이므로, 제3 메모리 셀(MC3)에는 제4 워드 라인(WL4)에서 제2 비트 라인(BL2)의 방향인 역방향으로 전류가 흐를 수 있다. 그러므로, 제3 메모리 셀(MC3)의 양단 전압(△V3)은 양방향 다이오드(D)의 역방향의 제2 문턱 전압(VTHn) 이하가 되어야 한다. 따라서, 제4 워드 라인(WL4)에 인가되는 전압의 크기는 최대 VTHn이고, 이때, 제3 메모리 셀(MC3)의 양단 전압(△V3)은 제2 문턱 전압(VTHn)이다(즉, △V3 = VTHn).
다음으로, 제4 메모리 셀(MC4)에 누설 전류가 흐르지 않도록 하기 위해서는 제4 메모리 셀(MC4)의 양단 전압(△V4)이 양방향 다이오드(D)의 문턱 전압 이하가 되도록 조절해야 한다. 이때, 제3 비트 라인(BL3)에 인가되는 전압이 Vw - VTHn이고, 제4 워드 라인(WL4)에 인가되는 전압이 VTHn이므로, 제4 메모리 셀(MC4)에는 제3 비트 라인(BL3)에서 제4 워드 라인(WL4)의 방향인 순방향으로 전류가 흐를 수 있다. 그러므로, 제4 메모리 셀(MC4)의 양단 전압(△V4)은 양방향 다이오드(D)의 순 방향의 제1 문턱 전압(VTHp)의 크기보다 작아야 한다.
따라서, 제4 메모리 셀(MC4)의 양단 전압(△V4)인 Vw - 2VTHn 은 제1 문턱 전압(VTHp)의 크기보다 작아야 한다(즉, △V4 < │VTHp│). 여기서, 전체 기입 전압(Vw)는 양방향 다이오드(D)의 제2 문턱 전압(VTHn)과 가변 저항체(R)의 기입 전압(VWR)의 합과 동일하므로, △V4 = Vw - 2VTHn = (VTHn + VWR) - 2VTHn = VWR - VTHn < │VTHp│이다. 그러므로, 가변 저항체(R)의 기입 전압(VWR)은 제1 문턱 전압(VTHp)의 크기와 제2 문턱 전압(VTHn)의 크기보다 작아야 한다(즉, VWR < │VTHp│ + │VTHn│).
이상에서 설명한 바와 같이, 복수의 메모리 셀들을 포함하고, 각 메모리 셀은 양방향 다이오드(D)와 가변 저항체(R)를 포함하는 비휘발성 메모리 장치(1)에 있어서, 하나의 메모리 셀에 대한 기입 동작을 수행하는 동안에 다른 메모리 셀에 발생할 수 있는 누설 전류의 발생을 방지하기 위해서, 가변 저항체(R)의 기입 전압(VWR)은 양방향 다이오드(D)의 제1 문턱 전압(VTHp)의 크기와 제2 문턱 전압(VTHn)의 크기보다 작아야 한다(즉, VWR < │VTHp│ + │VTHn│). 따라서, 비휘발성 메모리 장치(1)를 설계함에 있어서, 양방향 다이오드(D)의 제1 및 제2 문턱 전압(VTHp, VTHn)을 기초로 하여 획득된 가변 저항체(R)의 기입 전압(VWR)에 따라 가변 저항체(R)를 선택할 수도 있고, 가변 저항체(R)의 기입 전압(VWR)을 기초로 하여 획득된 제1 및 제2 문턱 전압(VTHp, VTHn)에 따라 양방향 다이오드(D)를 선택할 수 도 있다.
도 7은 본 발명의 일 실시예에 따른 양방향 다이오드의 전압-전류 특성 곡선을 나타낸다. 도 8은 본 발명의 일 실시예에 따른 가변 저항체의 전압-전류 특성 곡선을 나타낸다. 도 9는 도 7에 따른 양방향 다이오드와 도 8에 따른 가변 저항체를 포함하는 메모리 셀을 나타내는 회로도이다. 도 10은 도 9의 메모리 셀의 전압-전류 특성 곡선을 나타낸다.
도 7 내지 도 10을 참조하면, 양방향 다이오드(D1)는 순방향의 전류가 인가되는 경우의 제1 문턱 전압(VTHp)과 역방향의 전류가 인가되는 경우의 제2 문턱 전압(VTHn)을 가질 수 있는데, 제1 문턱 전압(VTHp)의 크기가 제2 문턱 전압(VTHn)의 크기보다 작을 수 있다. 또한, 가변 저항체(R1)는 제1 기입 전압(Vreset)과 제2 기입 전압(Vset)을 가질 수 있는데, 제1 기입 전압(Vreset)의 크기가 제2 기입 전압(Vset)의 크기보다 클 수 있다.
메모리 셀에 대한 기입 동작을 수행하기 위해서는 순방향 또는 역방향으로 소정 크기의 전압이 인가되어야 한다. 구체적으로, 메모리 셀에 데이터 '0'을 기입하기 위해서는 순방향으로 전압을 인가해야 하는데, 이때 인가되는 전압은 양방향 다이오드의 제1 문턱 전압과 가변 저항체의 제1 기입 전압의 합 이상이 되어야 한다. 또한, 메모리 셀에 데이터 '1'을 기입하기 위해서는 역방향으로 전압을 인가해야 하는데, 이때 인가되는 전압의 크기는 양방향 다이오드의 제2 문턱 전압의 크기와 가변 저항체의 제2 기입 전압의 크기의 합 이상이 되어야 한다.
따라서, 도 7에 도시된 전압-전류 특성을 가지는 양방향 다이오드(D1)와 도 8에 도시된 전압-전류 특성을 가지는 가변 저항체(R1)로 메모리 셀(MC11)을 구현하는 경우에, 도 9에 도시된 바와 같이, 양방향 다이오드(D1)와 가변 저항체(R1)를 동일한 방향으로 직렬 연결할 수 있다. 이와 같이, 양방향 다이오드(D1)와 가변 저항체(R1)가 동일한 방향으로 직렬 연결될 경우에 메모리 셀(MC11)의 전류-전압 특성 곡선은 도 10에 도시된 바와 같다.
메모리 셀(MC11)에 대한 기입 동작을 수행하는 경우에 있어서, 순방향으로 인가되는 전압은 상대적으로 작은 값을 가지는 제1 문턱 전압(VTHp)과 상대적으로 큰 값을 가지는 제1 기입 전압(Vreset)의 합 이상이어야 하고, 역방향으로 인가되는 전압은 상대적으로 큰 값을 가지는 제2 문턱 전압(VTHn)과 상대적으로 작은 값을 가지는 제2 기입 전압(Vset)의 합 이상이어야 한다.
이때, 제1 문턱 전압(VTHp)과 제1 기입 전압(Vreset)의 합이 제2 문턱 전압(VTHn)과 제2 기입 전압(Vset)의 합과 유사하므로, 메모리 셀(MC11)에 순방향으로 인가되는 전압과 역방향으로 인가되는 전압이 유사하다. 이로써, 메모리 셀(MC11)에 인가되는 전체 기입 전압을 낮출 수 있으므로, 전압을 승압시키기 위한 승압 회로의 사이즈를 줄일 수 있고, 메모리 셀(MC11)에 흐르는 전류 레벨을 낮출 수 있다.
마찬가지로, 양방향 다이오드의 제1 문턱 전압(VTHp)의 크기가 제2 문턱 전 압(VTHn)의 크기가 크고, 가변 저항체의 제1 기입 전압(Vreset)의 크기가 제2 기입 전압(Vset)의 크기보다 작은 경우에도, 양방향 다이오드와 가변 저항체는 도 9에 도시된 바와 같이, 서로 동일한 방향으로 직렬 연결되어 메모리 셀을 구성할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 양방향 다이오드의 전압-전류 특성 곡선을 나타낸다. 도 12는 본 발명의 다른 실시예에 따른 가변 저항체의 전압-전류 특성 곡선을 나타낸다. 도 13은 도 11에 따른 양방향 다이오드와 도 12에 따른 가변 저항체의 연결 관계를 나타내는 회로도이다.
도 11 내지 13을 참조하면, 양방향 다이오드(D2)는 순방향의 전류가 인가되는 경우의 제1 문턱 전압(VTHp)과 역방향의 전류가 인가되는 경우의 제2 문턱 전압(VTHn)을 가질 수 있는데, 제1 문턱 전압(VTHp)의 크기가 제2 문턱 전압(VTHn)의 크기보다 작을 수 있다. 또한, 가변 저항체(R2)는 제1 기입 전압(Vreset)과 제2 기입 전압(Vset)을 가질 수 있는데, 제1 기입 전압(Vreset)의 크기가 제2 기입 전압(Vset)의 크기보다 작을 수 있다.
도 11에 도시된 전압-전류 특성을 가지는 양방향 다이오드(D2)와 도 12에 도시된 전압-전류 특성을 가지는 가변 저항체(R2)로 메모리 셀(MC22)을 구현하는 경우에, 도 13에 도시된 바와 같이, 양방향 다이오드(D2)와 가변 저항체(R2)를 반대 방향으로 직렬 연결할 수 있다. 이와 같이, 양방향 다이오드(D2)와 가변 저항체(R2)가 반대 방향으로 직렬 연결될 경우에 메모리 셀(MC22)의 전류-전압 특성 곡 선을 도 10에 도시된 바와 같다.
메모리 셀(MC22)에 대한 기입 동작을 수행하는 경우에 순방향으로 인가되는 전압은 상대적으로 큰 값을 가지는 제2 문턱 전압(VTHn)과 상대적으로 작은 값을 가지는 제1 기입 전압(Vreset)의 합 이상이어야 하고, 역방향으로 인가되는 전압은 상대적으로 작은 값을 가지는 제1 문턱 전압(VTHp)과 상대적으로 큰 값을 가지는 제2 기입 전압(Vset)의 합 이상이어야 한다. 이때, 제2 문턱 전압(VTHn)과 제1 기입 전압(Vreset)의 합이 제1 문턱 전압(VTHp)과 제2 기입 전압(Vset)의 합과 유사하므로, 메모리 셀(MC22)에 순방향으로 인가되는 전압과 역방향으로 인가되는 전압이 유사하다. 이로써, 메모리 셀(MC22)에 인가되는 전체 기입 전압을 낮출 수 있으므로, 전압을 승압시키기 위한 승압 회로의 사이즈를 줄일 수 있고, 메모리 셀(MC22)에 흐르는 전류 레벨을 낮출 수 있다.
마찬가지로, 양방향 다이오드의 제1 문턱 전압(VTHp)의 크기가 제2 문턱 전압(VTHn)의 크기가 크고, 가변 저항체의 제1 기입 전압(Vreset)의 크기가 제2 기입 전압(Vset)의 크기보다 큰 경우에도, 양방향 다이오드와 가변 저항체는 도 13에 도시된 바와 같이, 서로 반대 방향으로 직렬 연결되어 메모리 셀을 구성할 수 있다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 나타내는 블록도이다.
도 14를 참조하면, 비휘발성 메모리 장치(1)는 메모리 셀 어레이(10), 로우 드라이버(20), 로우 디코더(30), 보조 디코더(40), 칼럼 디코더(50) 및 감지 증폭기/기입 드라이버(60)를 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 워드 라인들, 복수의 비트 라인들 및 상기 복수의 워드 라인들과 상기 복수의 비트 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들은 도 1에 도시된 바와 같이 양방향 다이오드(D) 및 가변 저항체(R)를 포함할 수 있다. 여기서, 복수의 워드 라인들은 복수의 메인 워드 라인들 및 복수의 서브 워드 라인들을 포함할 수 있다.
로우 드라이버(20)는 메모리 셀 어레이(10)의 복수의 워드 라인들에 인가되는 전압인 구동 전압(VD) 생성할 수 있다. 로우 디코더(30)는 로우 어드레스(X_ADD)의 소정 비트 값을 복수의 메인 워드 라인들에 대응되는 제1 어드레스 신호로 디코딩하여 대응되는 적어도 하나의 메인 워드 라인을 활성화시킬 수 있다. 보조 디코더(40)는 로우 어드레스(X_ADD)의 나머지 비트 값을 복수의 서브 워드 라인들에 대응되는 제2 어드레스 신호로 디코딩하여 대응되는 적어도 하나의 서브 워드 라인을 활성화시킬 수 있다. 여기서, 메인 워드 라인은 글로벌 워드 라인에 대응될 수 있고, 서브 워드 라인은 로컬 워드 라인에 대응될 수 있다. 그러나, 다른 실시예에서, 비휘발성 메모리 장치(1)는 보조 디코더(40)를 포함하지 않을 수 있고, 로우 디코더(30)는 로우 어드레스(X_ADD)를 복수의 워드 라인들에 대응되는 어드레스 신호로 디코딩할 수 있다.
칼럼 디코더(50)는 칼럼 어드레스(Y_ADD)를 디코딩하여 대응되는 적어도 하 나의 비트 라인을 선택할 수 있다. 감지 증폭기/기입 드라이버(60)는 메모리 셀 어레이(10)에 포함된 메모리 셀들에 대한 독출 동작을 수행하기 위해 메모리 셀들의 데이터를 수신하거나, 메모리 셀들에 대한 기입 동작을 수행하기 위해 메모리 셀 어레이(10)의 복수의 비트 라인들에 전압을 제공할 수 있다.
도 15는 도 14의 로우 드라이버를 나타내는 회로도이다.
도 15를 참조하면, 로우 드라이버(20)는 복수의 메모리 셀들 중 기입 동작이 수행되는 메모리 셀에 인가되는 구동 전압을 제공하기 위한 제1 드라이버(21) 및 복수의 메모리 셀들 중 기입 동작이 수행되지 않는 메모리 셀에 인가되는 구동 전압을 제공하기 위한 제2 드라이버(22)를 포함할 수 있다.
제1 드라이버(21)는 기입 인에이블(enable) 신호(WEN) 및 디스차지(discharge) 신호(DIS)를 기초로 복수의 워드 라인들에 기입 전압 또는 접지 전압을 제공할 수 있고, 기입 전압 제공부(211) 및 접지 전압 제공부(212)를 포함할 수 있다.
기입 전압 제공부(211)는 기입 인에이블 신호(WEN)가 활성화되면 기입 전압(Vw)을 제공할 수 있다. 예를 들어, 기입 전압 제공부(211)는 제1 피모스 트랜지스터(P21)를 포함할 수 있고, 제1 피모스 트랜지스터(P21)는 기입 전압(Vw)이 인가되는 기입 전압 단자에 연결되는 소스, 및 반전 기입 인에이블 신호(nWEN)가 인가되는 게이트를 가질 수 있다. 기입 인에이블 신호(WEN)가 활성화되면, 즉, 반전 인에이블 신호(nWEN)가 논리 '로우'이면, 제1 피모스 트랜지스터(P1)는 턴온되어 기입 전압(Vw)을 제공할 수 있다.
접지 전압 제공부(212)는 디스차지 신호(DIS)가 활성화되면 접지 전압을 제공할 수 있다. 예를 들어, 접지 전압 제공부(212)는 제1 엔모스 트랜지스터(N21)를 포함할 수 있고, 제1 엔모스 트랜지스터(N21)는 제1 피모스 트랜지스터(P21)의 드레인과 연결되는 드레인, 디스차지 신호(DIS)가 인가되는 게이트, 및 접지 전압이 인가되는 접지 전압 단자에 연결되는 소스를 가질 수 있다. 디스차지 신호(DIS)가 활성화되면, 즉, 디스차지 신호(DIS)가 논리 '하이'이면, 제1 엔모스 트랜지스터(N1)는 턴온되어 접지 전압을 제공할 수 있다.
제2 드라이버(22)는 복수의 억제 신호들(INH0, INH1, INH2)을 기초로 복수의 워드 라인들에 억제 전압을 제공할 수 있고, 양방향 다이오드(D)에 대한 제1 및 제2 리플리카(replica) 소자(221, 222), 제1 억제 전압 제공부(223), 제2 억제 전압 제공부(224) 및 제3 억제 전압 제공부(225)를 포함할 수 있다.
제1 리플리카 소자(221)는 메모리 셀 어레이(10)에 포함된 메모리 셀의 양방향 다이오드(D)에 대한 리플리카 소자로서, 기입 전압 단자에 연결될 수 있다. 제2 리플리카 소자(222)는 메모리 셀 어레이(10)에 포함된 메모리 셀의 양방향 다이오드(D)에 대한 리플리카 소자로서, 접지 전압 단자에 연결될 수 있다. 온도, 압력 또는 공정 특성의 변화로 인하여 메모리 셀 어레이(10)에 포함된 메모리 셀의 양방향 다이오드(D)는 문턱 전압의 크기가 변할 수 있다. 본 발명의 실시예에 따르면, 메모리 셀 어레이(10)의 외부, 예를 들어, 로우 드라이버(20)에 양방향 다이오드(D)에 대한 리플리카 소자(221, 222)를 포함시킴으로써 메모리 셀 어레이(10)에 포함된 양방향 다이오드(D)의 문턱 전압의 변화량을 보정할 수 있다.
제1 억제 전압 제공부(223)는 제1 억제 신호(INH0)가 활성화되면 제1 억제 전압을 제공할 수 있다. 예를 들어, 제1 억제 전압 제공부(221)는 제2 피모스 트랜지스터(P22)를 포함할 수 있고, 제2 피모스 트랜지스터(P22)는 제1 리플리카 소자(221)에 연결되는 소스, 및 제1 억제 신호(INH0)가 인가되는 게이트를 가질 수 있다. 제1 억제 신호(INH0)가 활성화되면, 즉, 제1 억제 신호(INH0)가 논리 '로우'이면, 제2 피모스 트랜지스터(P22)는 턴온되어 기입 전압(Vw)에서 제1 리플리카 소자(221)의 문턱 전압(VTH)을 감산한 값에 해당하는 전압(즉, Vw - VTH)을 제1 억제 전압으로 제공할 수 있다.
제2 억제 전압 제공부(224)는 제2 억제 신호(INH1)가 활성화되면 제2 억제 전압을 제공할 수 있다. 예를 들어, 제2 억제 전압 제공부(224)는 제3 피모스 트랜지스터(P23)를 포함할 수 있고, 제3 피모스 트랜지스터(P23)는 전원 전압(VDD)이 인가되는 전원 전압 단자에 연결되는 소스, 및 제2 억제 신호(INH1)가 인가되는 게이트를 가질 수 있다. 제2 억제 신호(INH1)가 활성화되면, 즉, 제2 억제 신호(INH1)가 논리 '로우'이면, 제3 피모스 트랜지스터(P3)는 턴온되어 전원 전압(VDD)을 제2 억제 전압으로 제공할 수 있다.
제3 억제 전압 제공부(225)는 제3 억제 신호(INH2)가 활성화되면 제3 억제 전압을 제공할 수 있다. 예를 들어, 제3 억제 전압 제공부(225)는 제2 엔모스 트랜지스터(N22)를 포함할 수 있고, 제2 엔모스 트랜지스터(N22)는 제2 피모스 트랜지스터(P22)의 드레인과 연결되는 드레인, 제3 억제 신호(INH2)가 인가되는 게이 트, 및 제2 리플리카 소자(222)에 연결되는 소스를 가질 수 있다. 제3 억제 신호(INH3)가 활성화되면, 즉, 제3 억제 신호(INH3)가 논리 '하이'이면, 제2 엔모스 트랜지스터(N2)는 턴온되어 제2 리플리카 소자(222)의 문턱 전압(VTH)을 제3 억제 전압으로 제공할 수 있다.
본 실시예에 따르면, 로우 드라이버(20)는 기입 전압 또는 접지 전압을 제공하는 제1 드라이버(21) 및 제1 내지 제3 억제 전압들을 제공하는 제2 드라이버(22)를 포함함으로써, 제1 내지 제3 억제 전압들을 생성하기 위한 전압 생성부(voltage generator)를 별도로 구비하지 않아도 되므로, 비휘발성 메모리 장치(1)의 전체 구현 면적을 줄일 수 있다.
또한, 로우 드라이버(20)의 제2 드라이버(22)는, 메모리 셀 어레이부(10)에 포함된 양방향 다이오드(D)의 제1 및 제2 리플리카 소자들(221, 222)을 포함함으로써, 제1 및 제2 리플리카 소자들(221, 222)의 문턱 전압을 기초로 하여 생성된 제1 및 제3 억제 전압들을 메모리 셀 어레이부(10)에 제공할 수 있다. 이로써, 메모리 셀 어레이부(10)는 제1 및 제2 리플리카 소자들(221, 222)의 문턱 전압만큼 보정된 억제 전압을 수신함으로써, 메모리 셀 어레이부(10)에 포함된 양방향 다이오드(D)의 문턱 전압을 변화에 의해 메모리 셀들에 발생될 수 있는 누설 전류 또는 노이즈를 감소시킬 수 있다.
구체적으로, 메모리 셀 어레이부(10)에 포함된 양방향 다이오드(D)의 문턱 전압의 변화로 인하여, 기입 동작이 수행되지 않아야 할 메모리 셀에 누설 전류가 흐를 수 있는데, 이때, 로우 드라이버(20)가 양방향 다이오드(D)에 대한 제1 및 제2 리플리카 소자들(221, 222)에 의해 문턱 전압의 변화만큼 보정된 억제 전압(예를 들어, Vw - VTH 또는 VTH)을 제공할 수 있다. 이로써, 기입 동작이 수행되지 않아야 할 메모리 셀에 인가되는 억제 전압이 제1 리플리카 소자(221)의 문턱 전압만큼 감소하거나, 제2 리플리카 소자(222)의 문턱 전압만큼 증가하게 된다. 따라서, 기입 동작이 수행되지 않아야 할 메모리 셀들은, 그 내부에 포함된 양방향 다이오드의 문턱 전압이 변화하더라도 억제 전압도 함께 변화하므로, 누설 전류 또는 노이즈가 발생하지 않을 수 있다.
도 16은 도 14의 로우 디코더 및 보조 디코더를 나타내는 회로도이다.
도 16을 참조하면, 로우 디코더(30)는 로우 어드레스(X_ADD)의 소정 비트 값을 메인 워드 라인(MWL)에 대응하는 제1 어드레스 신호로 디코딩하고, 제1 내지 제8 전달부(31 내지 38)를 포함할 수 있다. 제1 어드레스 신호가 논리 '로우'이면, 제1 내지 제8 전달부(31 내지 38)는 로우 드라이버(20)에서 제공되는 구동 전압(VD)을 서브 워드 라인들(WL)에 제공할 수 있다. 한편, 제1 어드레스 신호가 논리 '하이'이면, 제1 내지 제8 전달부(31 내지 38)는 보조 디코더(40)에서 제공되는 전압을 서브 워드 라인들(WL)에 제공할 수 있다.
보조 디코더(40)는 로우 어드레스(X_ADD)의 나머지 비트 값을 서브 워드 라인에 대응하는 제2 어드레스 신호로 디코딩하고, 제9 내지 제12 전달부(41 내지 44)를 포함할 수 있다. 제2 어드레스 신호가 논리 '로우'이면, 제9 내지 제12 전 달부(41 내지 44)는 로우 드라이버(20)에서 제공되는 구동 전압(VD)을 제공할 수 있다. 한편, 제2 어드레스 신호가 논리 '하이'이면, 제9 내지 제12 전달부(41, 42, 43, 44)는 기입 전압(Vw) 또는 접지 전압(OV)을 제공할 수 있다. 이로써, 각 메모리 셀에는 순방향 또는 역방향의 전압의 인가될 수 있으므로, 데이터 '0' 또는 데이터 '1'의 기입 동작이 수행될 수 있다.
이때, 로우 디코더(30)에 포함되는 제1 내지 제8 전달부(31 내지 38)는, 메모리 셀 어레이부(10)에 포함된 양방향 다이오드(D)에 대한 리플리카 소자를 포함할 수 있다. 또한, 보조 디코더(40)에 포함되는 제9 내지 제12 전달부(41, 42, 43, 44)도, 메모리 셀 어레이부(10)에 포함된 양방향 다이오드(D)에 대한 리플리카 소자를 포함할 수도 있다. 이로써, 메모리 셀 어레이(10)에 포함된 양방향 다이오드(D)의 문턱 전압의 변화에 따른 누설 전류 또는 노이즈의 발생을 방지할 수 있다.
도 17은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 17을 참조하면, 비휘발성 메모리 장치(100)는 메모리 코어부(110)와 주변 회로부(120)를 포함할 수 있다. 메모리 코어부(110)는 복수의 메모리 셀 어레이들(MCA)(111), 복수의 로우 디코더들(X-DEC)(112), 복수의 칼럼 디코더들(Y-DEC)(113), 복수의 감지 증폭부/기입 드라이버들(S/A, W/D)(114) 및 메인 로우 디코더(115)를 포함할 수 있다. 주변 회로부(120)는 도 15의 로우 드라이버(20)를 포함할 수 있다.
따라서, 주변 회로부(120)는 메모리 셀 어레이들(111)에 포함된 양방향 다이오드(D)에 대한 리플리카 소자를 포함함으로써, 메모리 셀 어레이들(111)에 포함된 양방향 다이오드(D)의 문턱 전압의 변화량을 보정할 수 있다. 다른 실시예에서, 복수의 칼럼 디코더들(113) 또는 복수의 감지 증폭부/기입 드라이버들(114)도 메모리 셀 어레이들(111)에 포함된 양방향 다이오드(D)에 대한 리플리카 소자를 포함할 수도 있다.
도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 18을 참조하면, 비휘발성 메모리 장치(200)는 복수의 비트 라인들(BL), 복수의 워드 라인들(WL) 및 복수의 메모리 셀들을 포함할 수 있다. 복수의 비트 라인들(BL)은 복수의 워드 라인들(WL)과 교차되게 배치될 수 있다. 복수의 메모리 셀들은 각각 복수의 비트 라인들(BL)과 복수의 워드 라인들(WL)이 교차하는 영역에 배치되고, 양방향 다이오드(D)와 가변 저항체(R)를 포함할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 19를 참조하면, 비휘발성 메모리 장치(300)는 기판(SUB)에 평행하게 배치되는 복수의 비트 라인들(BL), 기판(SUB)에 수직으로 배치되는 복수의 워드 라인들(WL), 및 각 비트 라인(BL)과 각 워드 라인(WL) 사이에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 기판(SUB)에 수직으로 형성되는 다이오드 물질(D) 및 가변 저항 물질(R)을 포함할 수 있다. 여기서, 가변 저항 물질(R)은 V, Co, Ni, Pd, Fe 또는 Mn로 도핑된 비정질 실리콘일 수 있고, Pr1-xCaxMnO3, La1-xCaxMnO3(LCMO), LaSrMnO3(LSMO), 또는 GdBaCoxOy(GBCO)와 같은 페로브스카이트 재료들일 수 있다.
도 20은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 20을 참조하면, 제1 및 제2 메모리 셀 어레이(MCA1, MCA2)에 공통으로 연결되는 디코더는 제1 및 제2 메모리 셀 어레이(MCA1, MCA2)와 다른 층에 배치될 수 있다. 예를 들어, 상층에는 제1 및 제2 메모리 셀 어레이(MCA1, MCA2)가 배치되고, 하층에 디코더를 배치시킴으로써 전체 비휘발성 메모리 장치의 영역을 줄일 수 있다. 또한, 상층에 디코더를 배치하고, 하층에 제1 및 제2 메모리 셀 어레이(MCA1, MCA2)를 배치할 수도 있다.
구체적으로, 디코더 영역의 액티브 영역(ACT) 상에 게이트 전극(GP)이 형성되고, 게이트 전극(GP)의 양 옆으로는 소스/드레인 영역이 형성될 수 있다. 이때, 형성된 소스/드레인 영역은 제1 및 제2 메모리 셀 어레이(MCA1, MCA2)의 복수의 비트 라인들 또는 복수의 워드 라인들과 콘택(CON)으로 연결될 수 있다.
도 21은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 21을 참조하면, 메모리 카드(2100)는 하우징(2130) 내에 제어기(2110)와 메모리부(2120)를 포함할 수 있고, 제어기(2110)와 메모리부(2120)는 전기적인 신 호를 교환할 수 있다. 예를 들어, 제어기(2110)의 명령에 따라서, 메모리부(2120)와 제어기(2110)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(2100)는 메모리부(2120)에 데이터를 저장하거나 또는 메모리부(2120)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(2100)는 도 1 내지 도 20의 비휘발성 메모리 장치를 포함할 수 있다. 이러한 메모리 카드(2100)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(2100)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 22는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 22를 참조하면, 전자 시스템(2200)은 프로세서(2210), 메모리부(2220) 및 입/출력 장치(2230)를 포함할 수 있고, 이들은 버스(bus, 2240)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(2210)는 프로그램을 실행하고 시스템(2200)을 제어하는 역할을 할 수 있다. 입/출력 장치(2230)는 시스템(2200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2200)은 입/출력 장치(2230)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(2220)는 프로세서(2210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(2220)는 도 1 내지 도 20의 정보 저장 장치를 포함할 수 있다.
예를 들어, 이러한 전자 시스템(2200)은 메모리(2220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이 어, 네비게이션(navigation), 고상 드라이브(solid state drive; SSD) 또는 가전제품(household appliances)에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 2는 도 1의 비휘발성 메모리 장치의 각 메모리 셀에 포함되는 양방향 스위치의 전압-전류 특성 곡선을 나타낸다.
도 3은 도 1의 비휘발성 메모리 장치의 각 메모리 셀에 포함되는 가변 저항체의 전압-전류 특성 곡선을 나타낸다.
도 4는 도 1의 비휘발성 메모리 장치의 각 메모리 셀에 포함되는 가변 저항체의 전압-저항 특성 곡선을 나타낸다.
도 5는 도 1의 비휘발성 메모리 장치에서 점선으로 표시된 영역을 확대한 회로도로서, 제1 전압 조건에서의 메모리 셀에 대한 기입 동작을 설명하기 위한 것이다.
도 6은 도 1의 비휘발성 메모리 장치에서 점선으로 표시된 영역을 확대한 회로도로서, 제2 전압 조건에서의 메모리 셀에 대한 기입 동작을 설명하기 위한 것이다.
도 7은 본 발명의 일 실시예에 따른 양방향 다이오드의 전압-전류 특성 곡선을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 가변 저항체의 전압-전류 특성 곡선을 나타낸다.
도 9는 도 7에 따른 양방향 다이오드와 도 8에 따른 가변 저항체를 포함하는 메모리 셀을 나타내는 회로도이다.
도 10은 도 9의 메모리 셀의 전류-전압 특성 곡선을 나타낸다.
도 11은 본 발명의 다른 실시예에 따른 양방향 다이오드의 전압-전류 특성 곡선을 나타낸다.
도 12는 본 발명의 다른 실시예에 따른 가변 저항체의 전압-전류 특성 곡선을 나타낸다.
도 13은 도 11에 따른 양방향 다이오드와 도 12에 따른 가변 저항체의 연결 관계를 나타내는 회로도이다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 개략적으로 나타내는 블록도이다.
도 15는 도 14의 로우 드라이버를 나타내는 회로도이다.
도 16은 도 14의 로우 디코더 및 보조 디코더를 나타내는 회로도이다.
도 17은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 20은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 22는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (21)

  1. 순방향의 전류가 인가되는 경우의 제1 문턱 전압과, 역방향의 전류가 인가되는 경우의 제2 문턱 전압을 가지는 양방향 스위치; 및
    상기 양방향 스위치에 직렬로 연결되고, 인가되는 전압에 따라 고 저항 상태 또는 저 저항 상태를 가지는 가변 저항체를 포함하고,
    상기 제1 문턱 전압의 크기와 상기 제2 문턱 전압의 크기의 합은, 상기 가변 저항체에 대한 기입 동작을 수행하는데 필요한 기입 전압보다 큰 것을 특징으로 하는 비휘발성 메모리 셀.
  2. 제1항에 있어서,
    상기 비휘발성 메모리 셀에 대한 기입 동작을 수행하는데 필요한 상기 비휘발성 메모리 셀의 양단 전압은, 상기 제1 문턱 전압 또는 상기 제2 문턱 전압과 상기 기입 전압의 합보다 크거나 같은 것을 특징으로 하는 비휘발성 메모리 셀.
  3. 제1항에 있어서,
    상기 기입 전압은 양의 값을 가지는 제1 기입 전압 및 음의 값을 가지는 제2 기입 전압을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  4. 제3항에 있어서,
    상기 제1 기입 전압은 상기 비휘발성 메모리 셀에 데이터 '0'을 기입하기 위한 리셋(reset) 전압이고, 상기 제2 기입 전압은 상기 비휘발성 메모리 셀에 데이터 '1'을 기입하기 위한 셋(set) 전압인 것을 특징으로 하는 비휘발성 메모리 셀.
  5. 제3항에 있어서,
    상기 양방향 스위치는 양방향 다이오드를 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  6. 제5항에 있어서,
    상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 작고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 크면, 상기 양방향 다이오드는 상기 가변 저항체와 동일한 방향으로 상기 가변 저항체에 연결되는 것을 특징으로 하는 비휘발성 메모리 셀.
  7. 제5항에 있어서,
    상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 크고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 작으면, 상기 양방향 다이오드는 상기 가변 저항체와 동일한 방향으로 상기 가변 저항체에 연결되는 것을 특징으로 하는 비휘발성 메모리 셀.
  8. 제5항에 있어서,
    상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 작고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 작으면, 상기 양방향 다이오드는 상기 가변 저항체와 반대 방향으로 상기 가변 저항체에 연결되는 것을 특징으로 하는 비휘발성 메모리 셀.
  9. 제5항에 있어서,
    상기 제1 문턱 전압의 크기가 상기 제2 문턱 전압의 크기보다 크고 상기 제1 기입 전압의 크기가 상기 제2 기입 전압의 크기보다 크면, 상기 양방향 다이오드는 상기 가변 저항체와 반대 방향으로 상기 가변 저항체에 연결되는 것을 특징으로 하는 비휘발성 메모리 셀.
  10. 복수의 워드 라인들, 복수의 비트 라인들 및 상기 복수의 워드 라인들과 상기 복수의 비트 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 양방향 스위치 및 상기 양방향 스위치와 직렬 연결되는 가변 저항체를 포함하는 메모리 셀 어레이부; 및
    상기 복수의 워드 라인들에 인가되는 전압을 제공하고, 상기 복수의 메모리 셀들 중 기입 동작이 수행되지 않는 메모리 셀에 인가되는 전압을 조절하기 위하여 상기 양방향 스위치에 대한 적어도 하나의 리플리카(replica) 소자를 포함하는 로우 드라이버(row driver)를 포함하는 비휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 양방향 스위치는 순방향의 전류가 인가되는 경우의 제1 문턱 전압과 역방향의 전류가 인가되는 경우의 제2 문턱 전압을 가지고,
    상기 가변 저항체는 상기 복수의 워드 라인들 중 상기 가변 저항체에 연결되는 워드 라인과 상기 복수의 비트 라인들 중 상기 가변 저항체에 연결되는 비트 라인에 인가되는 전압에 따라 고 저항 상태 또는 저 저항 상태를 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제10항에 있어서,
    상기 로우 드라이버는,
    기입 인에이블(enable) 신호 및 디스차지(discharge) 신호를 기초로 상기 복수의 워드 라인들에 기입 전압 또는 접지 전압을 제공하는 제1 드라이버; 및
    상기 적어도 하나의 리플리카 소자를 포함하고, 복수의 억제 신호들을 기초로 상기 복수의 워드 라인들에 상기 적어도 하나의 리플리카 소자의 문턱 전압에 의해 조절된 억제 전압을 제공하는 제2 드라이버를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 드라이버는,
    상기 기입 인에이블 신호가 활성화되면 상기 기입 전압을 제공하는 기입 전압 제공부; 및
    상기 기입 전압 제공부에 직렬 연결되고, 상기 디스차지 신호가 활성화되면 상기 접지 전압을 제공하는 접지 전압 제공부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제12항에 있어서,
    상기 제2 드라이버는,
    상기 기입 전압이 인가되는 기입 전압 단자 및 상기 접지 전압이 인가되는 접지 전압 단자에 각각 연결되는, 상기 양방향 스위치에 대한 제1 및 제2 리플리카 소자들;
    상기 복수의 억제 신호들 중 제1 억제 신호가 활성화되면, 상기 기입 전압과 상기 제1 리플리카 소자의 문턱 전압의 차이를 제1 억제 전압으로써 제공하는 제1 억제 전압 제공부;
    상기 복수의 억제 신호들 중 제2 억제 신호가 활성화되면, 상기 제2 리플리카 소자의 문턱 전압을 제2 억제 전압으로써 제공하는 제2 억제 전압 제공부; 및
    상기 복수의 억제 신호들 중 제3 억제 신호가 활성화되면, 전원 전압을 제3 억제 전압으로써 제공하는 제3 억제 전압 제공부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제10항에 있어서,
    로우 어드레스(address)를 어드레스 신호로 디코딩하여 상기 어드레스 신호에 따라 상기 로우 드라이버에서 제공되는 전압을 상기 복수의 워드 라인들에 인가하는 로우 디코더를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 로우 디코더는,
    상기 로우 어드레스의 소정 비트 값을 복수의 메인 워드 라인들에 대응되는 제1 어드레스 신호로 디코딩하는 제1 디코더; 및
    상기 로우 어드레스의 나머지 비트 값을 상기 복수의 워드 라인들에 대응되는 제2 어드레스 신호로 디코딩하고, 상기 제2 어드레스 신호에 대응되는 워드 라인들을 상기 복수의 메인 워드 라인들에 연결하는 제2 디코더를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 디코더 및 상기 제2 디코더 중 적어도 하나는 상기 양방향 스위치에 대한 적어도 하나의 리플리카 소자를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 복수의 워드 라인들, 복수의 비트 라인들 및 상기 복수의 워드 라인들과 상 기 복수의 비트 라인들이 교차하는 영역에 배치되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 양방향 스위치 및 상기 양방향 스위치와 직렬 연결되는 가변 저항체를 포함하는 메모리 셀 어레이부; 및
    로우 어드레스를 어드레스 신호로 디코딩하여 상기 어드레스 신호에 따라 상기 복수의 워드 라인들에 전압을 인가하고, 상기 복수의 메모리 셀들에 인가되는 전압을 조절하기 위해 상기 양방향 스위치에 대한 적어도 하나의 리플리카 소자를 포함하는 로우 디코더를 포함하는 비휘발성 메모리 장치.
  19. 제18항에 있어서,
    상기 양방향 스위치는 순방향의 전류가 인가되는 경우의 제1 문턱 전압과 역방향의 전류가 인가되는 경우의 제2 문턱 전압을 가지고,
    상기 가변 저항체는 상기 복수의 워드 라인들 중 상기 가변 저항체에 연결되는 워드 라인과 상기 복수의 비트 라인들 중 상기 가변 저항체에 연결되는 비트 라인에 인가되는 전압에 따라 고 저항 상태 또는 저 저항 상태를 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제18항에 있어서,
    상기 로우 디코더는,
    상기 로우 어드레스의 소정 비트 값을 복수의 메인 워드 라인들에 대응되는 제1 어드레스 신호로 디코딩하는 제1 디코더; 및
    상기 로우 어드레스의 나머지 비트 값을 상기 복수의 워드 라인들에 대응되는 제2 어드레스 신호로 디코딩하고, 상기 제2 어드레스 신호에 대응되는 워드 라인들을 상기 복수의 메인 워드 라인들에 연결하는 제2 디코더를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  21. 제18항에 있어서,
    상기 로우 디코더에서 디코딩된 상기 어드레스 신호에 따라 기입 전압, 억제 전압 또는 접지 전압을 상기 복수의 워드 라인들에 제공하고, 상기 복수의 메모리 셀들 중 기입 동작이 수행되지 않는 메모리 셀에 인가되는 상기 억제 전압을 조절하기 위하여 상기 양방향 스위치에 대한 적어도 하나의 리플리카 소자를 포함하는 로우 드라이버를 더 포함하는 비휘발성 메모리 장치.
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