KR102157360B1 - 메모리 소자 및 메모리 셀 어레이 - Google Patents

메모리 소자 및 메모리 셀 어레이 Download PDF

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Abstract

본 발명의 일 실시예에 따른 저항성 메모리 소자는 도전체로 형성된 제1 전극; 상기 제1 전극과 접촉하는 제1 저항 변화층; 상기 제1 저항 변화층과 접촉하고, 도전체로 형성된 제2 전극; 상기 제2 전극과 접촉하고, 상기 제1 저항 변화층과 동일한 물질로 형성된 제2 저항 변화층; 상기 제2 저항 변화층과 접촉하고, 상기 제1 전극과 동일한 물질로 형성된 제3 전극을 포함한다.

Description

메모리 소자 및 메모리 셀 어레이 {Memroy Device and Memroy Cell Array}
본 발명은 메모리 소자 및 메모리 셀 어레이에 관한 것으로, 구체적으로 저항성 메모리 소자 및 저항성 메모리 셀 어레이에 관한 것이다.
비휘발성 메모리는 전원이 꺼진 후에도 저장된 데이타가 보존될 수 있다. 대표적인 비휘발성 메모리 소자로는 낸드 플레쉬 메모리(NAND Flash Memory)가 있고, 최근 주목 받고 있는 비휘발성 메모리 소자로는 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory), PRAM(Phase-change Random Access Memory) 및 RRAM(resistance random access memory) 등이 있다.
여기서 RRAM(resistance random access memory: 저항성 메모리 소자)은 저항이 특정 전압에서 크게 달라지는 물질을 이용한 비휘발성 메모리 소자이다. 저항성 메모리는 금속-절연체-금속 구조(MIM structure)를 가지고, 전극 사이의 절연층을 고저항 상태(High Resistance State, HRS) 또는 저저항 상태(Low Resistance State, LRS)로 변경하여, 논리 '0' 또는 논리 '1'을 나타낸다.
본 발명의 기술적 사상이 해결하려는 과제는 낮은 오프 상태(off state)의 전류를 사용하면서, 높은 온/오프 비율(on off ratio)를 가지는 저항성 메모리 소자 및 저항성 메모리 셀 어레이를 제공하는데 있다.
본 발명의 일 실시예에 따른 저항성 메모리 소자는 도전체로 형성된 제1 전극; 상기 제1 전극과 접촉하는 제1 저항 변화층; 상기 제1 저항 변화층과 접촉하고, 도전체로 형성된 제2 전극; 상기 제2 전극과 접촉하고, 상기 제1 저항 변화층과 동일한 물질로 형성된 제2 저항 변화층; 상기 제2 저항 변화층과 접촉하고, 상기 제1 전극과 동일한 물질로 형성된 제3 전극을 포함한다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 비화학양론적(non-stoichiometric) 조성을 갖는 금속 산화물을 포함할 수 있다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 Ni 산화물, Ti 도핑된 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Nb 산화물, Al 산화물, V 산화물, Cr 산화물, Ta 산화물 중 적어도 어느 하나를 포함할 수 있다.
예를 들어, 상기 제1 전극 및 상기 제3 전극은 이온화 가능한 금속(Ionizable Metal)로 구성될 수 있다.
예를 들어, 상기 제2 전극은 비활성 금속(Inert Metal)로 구성될 수 있다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 상기 제1 전극과 상기 제3 전극 사이에 제1 전압이 인가되는 경우, 금속 필라멘트가 형성될 수 있다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층의 두께는 2-20nm일 수 있다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 상기 제1 전극 및 상기 제3 전극을 구성하는 금속의 산화물로 구성되는 것을 특징으로 할 수 있다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 칼코지나이드계(Chalcogenide) 전해질로 구성되는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 저항성 메모리 셀 어레이는 도전체로 형성된 제1 비트라인; 상기 제1 비트라인과 접촉하는 제1 저항 변화층; 상기 제1 저항 변화층과 접촉하고, 도전체로 형성된 제2 전극; 상기 제2 전극과 접촉하고, 상기 제1 저항 변화층과 동일한 물질로 형성된 제2 저항 변화층; 상기 제2 저항 변화층과 접촉하고, 상기 제1 비트라인과 동일한 물질로 형성된 제1 워드라인을 포함한다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 비화학양론적(non-stoichiometric) 조성을 갖는 금속 산화물을 포함할 수 있다.
예를 들어, 상기 제1 전극 및 상기 제3 전극은 이온화 가능한 금속(Ionizable Metal)로 구성될 수 있다.
예를 들어, 상기 제2 전극은 비활성 금속(Inert Metal)로 구성될 수 있다.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 상기 제1 전극 및 상기 제3 전극을 구성하는 금속의 산화물로 구성되는 것을 특징으로 하는 저항성 메모리 셀 어레이.
예를 들어, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 칼코지나이드계(Chalcogenide) 전해질로 구성되는 것을 특징으로 할 수 있다.
본 발명의 다양한 실시예에 따른 저항성 메모리 소자 및 저항성 메모리 셀 어레이는 낮은 오프 상태(off state)의 전류를 사용하면서, 높은 온/오프 비율(on off ratio)를 가질 수 있다.
도 1은 본 개시의 다양한 실시예에 따른 저항성 메모리 셀 어레이를 도시하는 도면이다.
도 2는 PMC(Programable Metallization Cell) 저항성 메모리 소자를 도시하는 도면이다.
도 3은 도 2의 PMC 저항성 메모리 소자의 동작을 설명하기 위한 도면이다.
도 4는 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자를 도시하는 도면이다.
도 5은 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자의 동작을 설명하기 위한 도면이다.
도 6a는 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자를 도시하는 도면이다.
도 6b는 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자를 도시하는 도면이다.
도 7a 및 도 7b는 본 발명의 다양한 실시예에 따른 스위칭 소자를 구비한 저항성 메모리 셀 어레이을 설명하기 위한 도면이다.
도 8는 본 개시의 다양한 실시예에 따른 저항성 메모리 셀 어레이을 도시하는 도면이다.
도 9는 본 개시의 다양한 실시예에 따른 저항성 메모리 셀 어레이을 도시하는 도면이다.
도 10은 본 개시의 다양한 실시예에 따른 저항성 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 개시의 다양한 실시예에 따른 저항성 메모리 시스템을 설명하기 위한 도면이다.
도 12은 본 발명의 기술적 사상에 의한 저항성 메모리 소자를 포함하는 컴퓨팅 시스템이다.
도 13는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 3은 본 개시의 다양한 실시예에 따른 저항성 메모리 소자(100)의 구조 및 동작을 설명하기 위한 도면이다.
도 1은 본 개시의 다양한 실시예에 따른 저항성 메모리 셀 어레이(10)를 도시하는 도면이다.
도 1을 참조하면, 저항성 메모리 셀 어레이(10)는 복수의 저항성 메모리 소자들(R00, R01, R10, R11)을 포함할 수 있다. 저항성 메모리 소자들(R00, R01, R10, R11)은 워드라인들(WL0, WL1) 및 비트라인들(BL0, BL1)에 인가되는 전압에 따라서, 저항이 변화될 수 있다.
예를 들어, 프로그램(program) 동작(또는 기입(write) 동작, 또는 셋(set) 동작)에서, 비트라인(BL1)에 제1 전압(V1)을 인가하고, 워드라인(WL1)에 제2 전압(V2)를 인가하여, 저항성 메모리 소자(R11)에 제1 전압과 제2 전압의 차이(V1-V2)를 인가할 수 있다. 저항성 메모리 소자(R11)에 제1 전압과 제2 전압의 차이(V1-V2)를 인가하는 경우, 저항성 메모리 소자(R11)의 저항이 변경될 수 있다. 예를 들어, 저항성 메모리 소자(R11)의 저항이 고저항 상태(HRS)인 경우, 저항성 메모리 소자(R11)에 저장된 데이터는 논리 '1'에 해당할 수 있다. 예를 들어, 예를 들어, 저항성 메모리 소자(R11)의 저항이 저저항 상태(LRS)인 경우, 저항성 메모리 소자(R11)에 저장된 데이터는 논리 '0'에 해당할 수 있다.
예를 들어, 독출(read) 동작에서, 워드라인(WL1)에 제3 전압(V3)를 인가하여, 비트라인(BL1)에 흐르는 전류를 탐지할 수 있고, 저항성 메모리 소자(R11)에 흐르는 전류의 크기에 따라서, 저항성 메모리 소자(R11)에 대응하는 데이터를 1 또는 0로 판단할 수 있다. 예를 들어, 저항성 메모리 소자(R11)에 흐르는 전류의 크기가 큰 경우, 저항성 메모리 소자(R11)에 대응하는 데이터를 1로 판단할 수 있다. 예를 들어, 저항성 메모리 소자(R11)에 흐르는 전류의 크기가 작은 경우, 저항성 메모리 소자(R11)에 대응하는 데이터를 0으로 판단할 수 있다.
예를 들어, 리셋(reset) 동작에서, 비트라인들(BL0, BL1)에 제4 전압(V4)을 인가하고, 워드라인들(WL0, WL1)에 제5 전압(V5)를 인가하여, 저항성 메모리 소자들(R00, R01, R10, R11)에 제4 전압과 제5 전압의 차이(V4-V5)를 인가할 수 있다. 저항성 메모리 소자들(R00, R01, R10, R11)에 제4 전압과 제5 전압의 차이(V4-V5)를 인가하는 경우, 저항성 메모리 소자들(R00, R01, R10, R11)의 저항이 일정하게 변경될 수 있다. 예를 들어, 리셋(reset) 동작이 수행된 저항성 메모리 소자들(R00, R01, R10, R11)에 저장된 데이터는 0으로 판단할 수 있다.
본 개시의 일 실시예에 따른 저항성 메모리 소자들(R00, R01, R10, R11)은 제1 전극과 제3 전극 및 제1 가변저항물질 및 제2 가변저항물질이 대칭적인 구조를 가지고 있으므로, 낮은 오프 상태(off state)의 전류를 사용하면서, 높은 온/오프 비율(on off ratio)를 가질 수 있다. 구체적인 설명은 후술한다.
도 2는 PMC(Programable Metallization Cell) 저항성 메모리 소자(1)를 도시하는 도면이다.
도 2를 참조하면, PMC 저항성 메모리 소자(1)는 제1 전극(2), 제2 전극(4) 및 저항 변화층(3)을 포함할 수 있다.
제1 전극(2), 제2 전극(4)은, 예를 들어, 반도체 소자의 전극에 사용되는 전도성 물질로 구성될 수 있다. 제1 전극(2), 제2 전극(4)은 이온화 가능한 금속(Ionizable Metal)으로 구성될 수 있다. 제1 전극(2) 및 제2 전극(4)은 예를 들어, Cu, Ag 등의 금속으로 구성될 수 있다.
제2 전극(4)은, 예를 들어, 비활성 금속(Inert Metal)로 구성될 수 있다. 제2 전극(4)은 예를 들어, W, TiN, Pt 등의 금속으로 구성될 수 있다.
저항 변화층(3)는 저항성 메모리 소자에 사용되는 가변 저항 물질(variable resistance material)로 형성할 수 있다.
도 2에 개시된 PMC 저항성 메모리 소자(1)는 대칭적인 구조가 아니므로, 도 3과 같이 동작이 수행된다.
도 3은 도 2의 PMC 저항성 메모리 소자(1)의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 예를 들어, 저항성 메모리 소자(1)의 제1 전극(2)에, 약 -0.5V 가 인가되고, 제2 전극(4)에 약 0V가 인가되는 경우, 저항성 메모리 소자(1)에는 약 10nA(나노 암페어)의 전류가 흐를 수 있다. 이러한 경우 메모리 소자(1)에 저장되는 데이터는 "0"으로 매핑될 수 있다. 이러한 소자의 특성을 이용하여, 리셋(reset) 또는 이레이즈(erase) 동작이 수행될 수 있다.
예를 들어, 저항성 메모리 소자(1)의 제1 전극(2)에, 약 +0.5V 가 인가되고, 제2 전극(4)에 약 0V가 인가되는 경우, 저항성 메모리 소자(1)에는 약 1uA(마이크로 암페어)의 전류가 흐를 수 있다. 이러한 경우 메모리 소자(1)에 저장되는 데이터는 "1"으로 매핑될 수 있다. 이러한 소자의 특성을 이용하여, 셋(set) 또는 프로그램(program) 또는 기입(write) 동작이 수행될 수 있다.
예를 들어, 저항성 메모리 소자(1)의 제1 전극(2)에, 약 0V 가 인가되고, 제2 전극(4)에 약 0V가 인가되는 경우, 저항성 메모리 소자(1)에는 약 1pA(피코 암페어)의 전류가 흐를 수 있다. 이러한 경우 메모리 소자(1)에 저장되는 데이터는 "0"으로 매핑될 수 있다. 이러한 소자의 특성을 이용하여, 셋(set) 또는 프로그램(program) 또는 기입(write) 동작이 수행될 수 있다.
PMC 저항성 메모리 소자(1)는, 리셋(reset) 또는 이레이즈(erase) 동작이 수행되는 경우, 메모리 소자(1)에 저장되는 데이터가 "0"으로 매핑되는 경우와 비교하여 상대적으로 많은 양의 전류가 흐를 수 있다.
도 4는 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자(100)를 도시하는 도면이다.
도 4를 참조하면, 저항성 메모리 소자(100)는 제1 전극(120), 제2 전극(140), 제3 전극(160), 제1 저항 변화층(130), 제2 저항 변화층(150)을 포함할 수 있다.
제1 전극(120), 제2 전극(140) 및 제3 전극(160)은, 예를 들어, 반도체 소자의 전극에 사용되는 전도성 물질로 구성될 수 있다.
제1 전극(120), 제3 전극(160)은 이온화 가능한 금속(Ionizable Metal)으로 구성될 수 있다. 제1 전극(120) 및 제3 전극(160)은 예를 들어, Cu, Ag 등의 금속으로 구성될 수 있다. 본 개시의 다양한 실시예에 따른 저항성 메모리 소자(100)의 제1 전극(120) 및 제3 전극(160)은 동일한 물질로 형성될 수 있다.
제2 전극(140)은, 예를 들어, 비활성 금속(Inert Metal)로 구성될 수 있다. 제2 전극(140)은 예를 들어, W, TiN, Pt 등의 금속으로 구성될 수 있다.
제1 저항 변화층(130), 제2 저항 변화층(150)는 저항성 메모리 소자에 사용되는 가변 저항 물질(variable resistance material)로 형성할 수 있다. 여기서, 가변 저항 물질은 전압 인가에 따라 두 가지 이상의 저항 특성을 지닌 것이다. 예를 들어, 가변 저항 물질은 인가되는 전압의 크기에 따라서 4가지 저항 특성을 가질 수 있고, 이러한 가변 저항 물질은 멀티 레벨 셀(MLC, Multi Level Cell)로 구현될 수 있다. 본 개시의 다양한 실시예에 따른 저항성 메모리 소자(100)의 제1 저항 변화층(130) 및 제2 저항 변화층(150)은 동일한 물질로 형성될 수 있다.
본 개시의 다양한 실시예에 따른 저항성 메모리 소자(100)의 제1 저항 변화층(130) 및 제2 저항 변화층(150)은 산화막의 산소의 농도를 조절하여, 인가되는 전압에 의하여 형성되는 필라멘트의 굵기를 조절할 수 있다. 저항성 메모리 소자(100)의 제1 저항 변화층(130) 및 제2 저항 변화층(150)은 산화막의 산소의 농도를 조절하여, 형성되는 필라멘트의 굵기를 조절하여, 변화되는 저항의 크기를 제어할 수 있다.
본 개시의 다양한 실시예에 따른 저항성 메모리 소자(100)의 제1 전극(120) 및 제3 전극(160)은 동일한 물질로 형성되고, 제1 저항 변화층(130) 및 제2 저항 변화층(150)은 동일한 물질로 형성되어, 저항성 메모리 소자(100)는 대칭적인 구조를 가질 수 있다.
예를 들어, 제1 저항 변화층(130) 및 제2 저항 변화층(150)은 제1 전극(120) 및 제3 전극(160) 사이에 제1 전압이 인가되는 경우, 금속 필라멘트가 형성될 수 있다.
예를 들어, 제1 저항 변화층(130) 및 제2 저항 변화층(150)의 두께는 2-20nm 일 수 있다.
도 5은 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자(100)의 동작을 설명하기 위한 도면이다.
도 5을 참조하면, 예를 들어, 저항성 메모리 소자(100)의 제1 전극(120)에, 약 -0.5V 가 인가되고, 제3 전극(160)에 약 0V가 인가되는 경우, 저항성 메모리 소자(100)에는 약 100pA(피코 암페어)의 전류가 흐를 수 있다. 이러한 경우 저항성 메모리 소자(100)에 저장되는 데이터는 "0"으로 매핑될 수 있다. 이러한 소자의 특성을 이용하여, 리셋(reset) 또는 이레이즈(erase) 동작이 수행될 수 있다.
예를 들어, 저항성 메모리 소자(100)의 제1 전극(120)에, 약 1V 가 인가되고, 제3 전극(160)에 약 0V가 인가되는 경우, 저항성 메모리 소자(100)에는 약 1uA(마이크로 암페어)의 전류가 흐를 수 있다. 이러한 경우 저항성 메모리 소자(100)에 저장되는 데이터는 "1"로 매핑될 수 있다. 이러한 소자의 특성을 이용하여, 셋(set) 또는 프로그램(program) 또는 기입(write) 동작이 수행될 수 있다.
예를 들어, 저항성 메모리 소자(100)의 제1 전극(120)에, 약 0V 가 인가되고, 제3 전극(160)에 약 0V가 인가되는 경우, 저항성 메모리 소자(100)에는 약 100pA(피코 암페어)의 전류가 흐를 수 있다. 이러한 경우 저항성 메모리 소자(100)에 저장되는 데이터는 "0"으로 매핑될 수 있다. 이러한 소자의 특성을 이용하여, 셋(set) 또는 프로그램(program) 또는 기입(write) 동작이 수행될 수 있다.
도 2 및 도 3에서 설명한 PMC 저항성 메모리 소자와 대비하여, 도 4 및 도 5에서 설명한 저항성 메모리 소자(100)는 리셋(reset) 또는 이레이즈(erase) 동작에서도 낮은 전류가 흐른다. 따라서, 본 개시의 다양한 실시예에 따른 저항성 메모리 소자(100)는 낮은 오프 상태(off state)의 전류를 사용하면서, 높은 온/오프 비율(on off ratio)를 가질 수 있다.
도 6a는 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자(200)를 도시하는 도면이다.
도 6a를 참조하면, 저항성 메모리 소자(200)는 제1 전극(220), 제2 전극(240), 제3 전극(260), 제1 저항 변화층(230), 제2 저항 변화층(250)을 포함할 수 있다.
제1 전극(220), 제3 전극(260)은 이온화 가능한 금속(Ionizable Metal)으로 구성될 수 있다. 제1 전극(220) 및 제3 전극(260)은 예를 들어, Cu, Ag 등의 금속으로 구성될 수 있다. 제2 전극(240)은, 예를 들어, 비활성 금속(Inert Metal)로 구성될 수 있다. 제2 전극(240)은 예를 들어, W, TiN, Pt 등의 금속으로 구성될 수 있다.
제1 저항 변화층(230), 제2 저항 변화층(250)는 저항성 메모리 소자에 사용되는 가변 저항 물질(variable resistance material)로 형성할 수 있다. 제1 저항 변화층(230) 및 제2 저항 변화층(250)은 비화학양론적(non-stoichiometric) 조성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 제1 저항 변화층(230), 제2 저항 변화층(250)는 전이금속 산화물(transition metal oxide)을 사용할 수 있으며, Ni 산화물, Ti 도핑된 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Nb 산화물, Al 산화물, V 산화물, Cr 산화물, Ta 산화물들도 사용될 수 있다.
본 개시의 다양한 실시예에 따른 저항성 메모리 소자(200)의 제1 저항 변화층(230) 및 제2 저항 변화층(250)은 제1 전극(220) 및 제3 전극(260)의 물질의 산화물로 형성될 수 있다. 예를 들어, 저항성 메모리 소자(200)의 제1 저항 변화층(230) 및 제2 저항 변화층(250)은 Cu 또는 Ag의 산화물로 구성되고, 제1 전극(220) 및 제3 전극(240)은 Cu 또는 Ag로 구성될 수 있다.
본 개시의 다양한 실시예에 따른 저항성 메모리 소자(200)의 제1 전극(220) 및 제3 전극(240)은 동일한 물질로 형성되고, 제1 저항 변화층(230) 및 제2 저항 변화층(250)은 동일한 물질로 형성되어, 저항성 메모리 소자(200)는 대칭적인 구조를 가질 수 있다.
도 6b는 본 개시의 다양한 실시예에 따른, 저항성 메모리 소자(300)를 도시하는 도면이다.
도 6b를 참조하면, 저항성 메모리 소자(300)는 제1 전극(320), 제2 전극(340), 제3 전극(360), 제1 저항 변화층(330), 제2 저항 변화층(350)을 포함할 수 있다.
제1 전극(320), 제3 전극(360)은 이온화 가능한 금속(Ionizable Metal)으로 구성될 수 있다. 제1 전극(320) 및 제3 전극(360)은 예를 들어, Cu, Ag 등의 금속으로 구성될 수 있다. 제2 전극(340)은, 예를 들어, 비활성 금속(Inert Metal)로 구성될 수 있다. 제2 전극(340)은 예를 들어, W, TiN, Pt 등의 금속으로 구성될 수 있다.
본 개시의 다양한 실시예에 따른 저항성 메모리 소자(300)의 제1 저항 변화층(330) 및 제2 저항 변화층(350)은 칼코지나이드계(Chalcogenide) 전해질로 형성될 수 있다.
본 개시의 다양한 실시예에 따른 저항성 메모리 소자(300)의 제1 전극(320) 및 제3 전극(340)은 동일한 물질로 형성되고, 제1 저항 변화층(330) 및 제2 저항 변화층(350)은 동일한 물질로 형성되어, 저항성 메모리 소자(300)는 대칭적인 구조를 가질 수 있다.
도 7a 및 도 7b는 본 발명의 다양한 실시예에 따른 스위칭 소자를 구비한 저항성 메모리 셀 어레이(20, 30)을 설명하기 위한 도면이다.
도 7a을 참조하면, 저항성 메모리 셀 어레이(20)는 복수의 저항성 메모리 소자들(R00, R01, R10, R11)을 포함할 수 있다. 저항성 메모리 셀 어레이(20)의 각각의 저항성 메모리 소자들(R00, R01, R10, R11)은 각각 다이오드(D1, D2, D3, D4)와 연결될 수 있다. 각각의 다이오드(D1, D2, D3, D4)는 전류의 방향을 제한하여, 스니크 패쓰(sneak path)를 방지할 수 있다.
도 7b을 참조하면, 저항성 메모리 셀 어레이(30)는 복수의 저항성 메모리 소자들(R00, R01, R10, R11)을 포함할 수 있다. 저항성 메모리 셀 어레이(30)의 각각의 저항성 메모리 소자들(R00, R01, R10, R11)은 각각 비오믹 소자(non-ohmic device, NOD1, NOD2, NOD3, NOD4)와 연결될 수 있다. 비오믹 소자(non-ohmic device)는 예를 들어, 비선형소자(nonlinear device)으로 구성될 수 있다. 비오믹 소자(non-ohmic device)는 예를 들어, 가변저항(variable resistor)으로 구성될 수 있다. 따라서, 전류의 방향을 동작에 필요한 특정 방향으로 크게 할 수 있다.
도 8는 본 개시의 다양한 실시예에 따른 저항성 메모리 셀 어레이(40)을 도시하는 도면이다.
저항성 메모리 셀 어레이(40)는 비트 라인(42)과 워드 라인(46) 사이에 복수의 저항성 메모리 소자(400)을 구비할 수 있다.
각각의 복수의 저항성 메모리 소자(400)는 제2 전극(440)을 포함할 수 있다. 제2 전극(440)은, 예를 들어, 비활성 금속(Inert Metal)로 구성될 수 있다.
비트라인(42) 및 워드 라인(46)은 동일한 금속으로 구성될 수 있다. 또한, 제1 저항 변화층(430), 제2 저항 변화층(450)는 동일한 물질로 형성할 수 있다. 복수의 저항성 메모리 소자(400)들은 각각 도 5에 도시된 그래프와 같이 동작할 수 있다.
도 9는 본 개시의 다양한 실시예에 따른 저항성 메모리 셀 어레이(50)을 도시하는 도면이다.
저항성 메모리 셀 어레이(50)는 비트 라인(52_a, 52_b)과 워드 라인(56) 사이에 복수의 저항성 메모리 소자(500_a, 500_b)을 구비할 수 있다.
각각의 복수의 저항성 메모리 소자(500_a, 500_b)는 제2 전극(540_a, 540_b)을 포함할 수 있다. 제2 전극(540_a, 540_b)은, 예를 들어, 비활성 금속(Inert Metal)로 구성될 수 있다.
비트 라인(52_a, 52_b) 및 워드 라인(56)은 동일한 금속으로 구성될 수 있다. 또한, 제1 저항 변화층(530_a, 530_b), 제2 저항 변화층(550_a, 550_b)는 동일한 물질로 형성할 수 있다. 복수의 저항성 메모리 소자(500_a, 500_b)들은 각각 도 5에 도시된 그래프와 같이 동작할 수 있다.
도 10은 본 개시의 다양한 실시예에 따른 저항성 메모리 시스템(1000)을 설명하기 위한 도면이다.
저항성 메모리 시스템(1000)은 메모리 어레이(1400)를 포함할 수 있다. 메모리 어레이(1400)에 포함되는 저항성 메모리 소자들은 도 4, 도 6a, 도 6b에서 예시된 구성으로 제조된 저항성 메모리 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
저항성 메모리 시스템(1000)은 로우 제어회로(1200)를 포함할 수 있다. 로우 제어회로(1200)의 입/출력들(1600)은 메모리 어레이(1400)의 각각의 워드라인에 연결될 수 있다. 로우 제어회로(1200)는 M 로우 어드레스 신호들의 그룹과 하나 이상의 다양한 제어 신호들을 시스템 콘트롤 논리회로(1300)로부터 수신하며, 그리고 셋(set) 및 리셋(reset) 동작을 위해서 로우 디코더(1220), 어레이 단자 드라이버(1240), 및 블록 선택 회로(1260) 등과 같은 회로를 포함할 수 있다.
저항성 메모리 시스템(1000)은 컬럼 제어회로(1100)를 포함할 수 있다. 컬럼 제어회로(1100)의 입/출력들(1500)은 메모리 어레이(1400)의 각각의 비트라인에 연결될 수 있다. 컬럼 제어회로(1100)는 N 로우 어드레스 신호들의 그룹과 하나 이상의 다양한 제어 신호들을 시스템 콘트롤 논리회로(1300)로부터 수신할 수 있다. 컬럼 제어회로(1100)는 컬럼 디코더(1120), 어레이 단자 수신기 혹은 드라이버(1140), 블록 선택 회로(1160)를 일반적으로 포함할 수 있다. 컬럼 제어회로(1100)는 감지 증폭기(미도시)와 I/O 멀티플렉서(미도시)를 포함하는 독출/기입 회로를 포함할 수 있다.
시스템 콘트롤 논리회로(1300)는 호스트(예를 들어, 애플리케이션 프로세서)로부터 데이터와 커맨드를 수신하며 그리고 출력 데이터를 호스트로 제공한다. 다른 실시예에서, 시스템 콘트롤 논리회로(1300)는 별도의 콘트롤러 회로로부터 데이터와 커맨드를 수신하며 그리고 이 콘트롤러 회로로 출력 데이터를 제공하는바, 콘트롤러 회로는 호스트와 통신할 수 있다. 시스템 콘트롤 논리회로(1300)는 하나 이상의 상태 머신들, 레지스터들을 포함할 수 있으며, 그리고 저항성 메모리 시스템(1000)의 동작의 제어하기 위한 다른 콘트롤 로직을 포함할 수도 있다.
일실시예에서, 도 10에 도시된 모든 구성요소들은 하나의 집적회로 상에 배치될 수 있다. 예를 들어, 시스템 콘트롤 논리회로(1300), 컬럼 제어회로(1100)와 로우 제어회로(1200)는 기판의 표면 상에 형성될 수 있으며 그리고 모노리식 3차원 메모리 어레이인 메모리 어레이(1400)는 상기 기판 위에(결과적으로는, 시스템 콘트롤 논리회로(1300), 컬럼 제어 회로(1120)와 로우 제어 회로(1200) 위에) 형성될 수 있다. 또한, 제어 회로의 일부는 메모리 어레이의 일부와 동일한 층들 상에 형성될 수 있다.
메모리 어레이의 집적회로는 통상적으로 어레이를 여러 개의 서브-어레이 혹은 블록으로 분할한다. 또한 블록들은 함께 베이들(bays)로 그룹화될 수 있으며, 베이들은 예컨대, 16, 32, 혹은 다른 개수의 블록들을 포함한다. 자주 이용되는 바와 같이, 서브-어레이는 메모리 셀들의 연속적인 그룹이며, 디코더들, 드라이버들, 감지 증폭기들 및 입/출력 회로들에 의해서 통상적으로 분리되지 않는 연속적인 워드라인 및 비트라인을 갖는다.
다양한 이유들 때문에 이러한 것이 수행된다. 예를 들어, 워드라인들 및 비트라인들의 저항 및 캐패시턴스로부터 기인하는 워드라인들 및 비트라인들의 신호 지연들(즉, RC 지연들)은, 대형 어레이에서는 심각할 수도 있다. 이들 RC 지연들은, 각각의 워드라인 및/또는 각각의 비트라인의 길이가 감소하도록, 큰 어레이를 작은 서브-어레이들의 그룹으로 분할함에 의해서 감소될 수 있다.
다른 일례로서, 메모리 셀들의 그룹에 액세스하는 것에 관련된 전력(power)은, 주어진 메모리 사이클 동안 동시에 액세스될 수 있는 메모리 셀들의 개수에 대한 상한(upper limit)을 정할 수 있다. 결과적으로, 대형의 메모리 어레이는, 동시에 액세스되는 메모리 셀들의 개수를 감소시키기 위하여, 작은 서브-어레이들로 종종 분할된다.
도 11은 본 개시의 다양한 실시예에 따른 저항성 메모리 시스템(2000)을 설명하기 위한 도면이다.
저항성 메모리 시스템(2000)은 저항성 메모리 어레이(2400)을 포함할 수 있다. 저항성 메모리 어레이(2400)는 도 9와 유사한 3차원 어레이가 될 수 있다. 일 실시예에서, 메모리 어레이(1400)는 모노리식 3차원 메모리 어레이일 수 있다. 저항성 메모리 어레이(2400)의 어레이 단자 라인들은 로우들(rows)로 구성된 워드라인들의 다양한 층(들)과 컬럼들(columns)로 구성된 비트라인들의 다양한 층(들)을 포함할 수 있다. 메모리 어레이(2400)의 워드라인들은 디코더(2210, 2230)에 연결되어 메모리 어레이(2400)에 포함된 저항성 메모리들의 동작을 제어할 수 있다.
본 개시의 저항성 메모리 어레이(2400)에 포함되는 저항성 메모리 소자들은 도 4, 도 6a, 도 6b에서 예시된 구성으로 제조된 저항성 메모리 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다. 한편, 도 11에서는 3차원 어레이를 6개의 레이어(Layer)로 구별하였으나, 3차원 어레이의 레이어(Layer)의 개수는 권리 범위에 영향을 주지 않는다.
도 12은 본 발명의 기술적 사상에 의한 저항성 메모리 소자를 포함하는 컴퓨팅 시스템이다.
도 12을 참조하면, 본 실시예에 따른 컴퓨팅 시스템(3000)은 제어기(3010), 입/출력 장치(3020), 기억 장치(3030), 및 인터페이스(3040)를 포함할 수 있다. 컴퓨팅 시스템(3000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일 실시예에서, 컴퓨팅 시스템(3000)은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)일 수 있다.
제어기(3010)는 컴퓨팅 시스템(3000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(3020)는 컴퓨팅 시스템(3000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 컴퓨팅 시스템(3000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(3020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(3030)는 제어기(3010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(3010)에서 처리된 데이터를 저장할 수 있다. 기억 장치(3030)는 본 발명의 기술적 사상에 의한 저항성 메모리 소자를 포함할 수 있다. 예를 들면, 기억 장치(3030)는 도 4, 도 6a, 도 6b에 예시된 구성으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
인터페이스(3040)는 컴퓨팅 시스템(3000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(3010), 입/출력 장치(3020), 기억 장치(3030), 및 인터페이스(3040)는 버스(3050)를 통해 서로 통신할 수 있다.
본 실시예에 따른 컴퓨팅 시스템(3000)은 예컨대, 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 13는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
도 13를 참조하면, 본 실시예에 따른 메모리 카드(3100)는 기억 장치(3110) 및 메모리 제어기(3120)를 포함할 수 있다.
기억 장치(3110)는 데이터를 저장할 수 있다. 일 실시예들에서, 기억 장치(3110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(3110)는 도 4, 도 6a, 도 6b에서 예시한 구성으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
메모리 제어기(3120)는 호스트(3130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(3110)에 저장된 데이터를 읽거나, 기억 장치(3110)의 데이터를 저장할 수 있다. 메모리 제어기(3120)는 도 4, 도 6a, 도 6b에서 예시한 구성으로 제조된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 도전체로 형성된 제1 비트라인;
    상기 제1 비트라인과 접촉하는 제1 저항 변화층;
    상기 제1 저항 변화층과 접촉하고, 도전체로 형성된 제2 전극;
    상기 제2 전극과 접촉하고, 상기 제1 저항 변화층과 동일한 물질로 형성된 제2 저항 변화층;
    상기 제2 저항 변화층과 접촉하고, 상기 제1 비트라인과 동일한 물질로 형성된 제1 워드라인을 포함하는 저항성 메모리 셀 어레이.
  2. 제1항에 있어서, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 비화학양론적(non-stoichiometric) 조성을 갖는 금속 산화물을 포함하는 저항성 메모리 셀 어레이.
  3. 제1항에 있어서, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 Ni 산화물, Ti 도핑된 Ni 산화물, Ti 산화물, Hf 산화물, Zr 산화물, Nb 산화물, Al 산화물, V 산화물, Cr 산화물, Ta 산화물 중 적어도 어느 하나를 포함하는 저항성 메모리 셀 어레이.
  4. 제1항에 있어서, 상기 제1 비트라인 및 상기 제1 워드라인은 이온화 가능한 금속(Ionizable Metal)로 구성되는 저항성 메모리 셀 어레이.
  5. 제1항에 있어서, 상기 제2 전극은 비활성 금속(Inert Metal)로 구성되는 저항성 메모리 셀 어레이.
  6. 제1항에 있어서, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 상기 제1 비트라인과 상기 제1 워드라인 사이에 제1 전압이 인가되는 경우, 금속 필라멘트가 형성되는 저항성 메모리 셀 어레이.
  7. 제1항에 있어서, 상기 제1 저항 변화층 및 상기 제2 저항 변화층의 두께는 2-20nm인 저항성 메모리 셀 어레이.
  8. 제1항에 있어서, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 상기 제1 비트라인 및 상기 제1 워드라인을 구성하는 금속의 산화물로 구성되는 것을 특징으로 하는 저항성 메모리 셀 어레이.
  9. 제1항에 있어서, 상기 제1 저항 변화층 및 상기 제2 저항 변화층은 칼코지나이드계(Chalcogenide) 전해질로 구성되는 것을 특징으로 하는 저항성 메모리 셀 어레이.
  10. 삭제
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