CN103003881A - 半导体存储器装置 - Google Patents

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Abstract

本发明涉及一种半导体存储器装置，其包括存储器单元阵列和至少一个读出放大器，其中存储器单元包括至少一条字线、至少一条单元位线和至少一个存储器单元，所述至少一个存储器单元设置于所述至少一条字线和所述至少一条单元位线彼此交叉的区域上，且所述至少一个读出放大器设置于所述存储器单元阵列上方或下方以便平坦地与所述存储器单元阵列重叠，连接到与所述至少一条单元位线连接的至少一条位线且连接到对应于所述至少一条位线的至少一条互补位线，且读出存储于所述至少一个存储器单元中的数据。所述至少一个读出放大器包括：减压部件，其降低所述至少一条位线与所述至少一条互补位线的信号之间的具有较低电压电平的信号的电压；升压部件，其提高所述至少一条位线和所述至少一条互补位线的所述信号之间的具有较高电压电平的信号的电压；以及等化部件，其使所述至少一条位线和所述至少一条互补位线的所述信号相等。

Description

半导体存储器装置
技术领域
本发明涉及半导体存储器装置，尤其涉及具有一种结构的半导体存储器装置，在所述结构中，存储器单元阵列和读出放大器(sense amplifier)按平面方式彼此重叠。
背景技术
用于存储数据的半导体存储器装置可分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置在电力供应停止时损失所存储数据，而非易失性存储器装置即使在电力供应停止时也维持所存储数据。
发明内容
技术问题
本发明提供能够通过减小半导体装置的面积来增大集成度的半导体存储器装置、包含所述半导体存储器装置的存储器卡以及包含所述半导体存储器装置的电子系统。
技术解决方案
根据本发明的一方面，提供一种半导体存储器装置，其包含：存储器单元阵列，其包括至少一条字线、至少一条单元位线和至少一个存储器单元，所述至少一个存储器单元设置于所述至少一条字线和所述至少一条单元位线彼此交叉的区域中；至少一个读出放大器，其设置于所述存储器单元阵列上方或下方以按平面方式与所述存储器单元阵列重叠，连接到与所述至少一条单元位线连接的至少一条位线和对应于所述至少一条位线的至少一条互补位线，且读出存储于所述至少一个存储器单元中的数据，其中所述读出放大器包含：减压部件，其用于将所述至少一条位线的信号和所述至少一条互补位线的信号当中的具有较低电压电平的信号减压；升压部件，其用于将所述至少一条位线的所述信号和所述至少一条互补位线的所述信号当中的具有较高电压电平的信号升压；以及等化部件，其用于使所述至少一条位线的所述信号和所述至少一条互补位线的所述信号相等。
所述至少一条单元位线可在第一方向上延伸，且所述至少一条字线、所述至少一条位线和所述至少一条互补位线可在垂直于所述第一方向的第二方向上彼此平行地延伸。
所述至少一个读出放大器可还包含连接到所述互补位线的加载电容器。
所述存储器单元阵列可还包含至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供多个控制信号且在所述第一方向上延伸。
所述存储器单元阵列可还包含至少一个额外存储器单元，所述至少一个额外存储器单元设置于所述至少一条第一读出放大器控制线与所述至少一条字线彼此交叉的区域中。
所述存储器单元阵列可还包含至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
所述存储器单元阵列可还包含至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述第一方向上延伸，且所述至少一条互补单元位线的一个末端浮动。
所述存储器单元阵列可还包含至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供至少一个控制信号且在所述第一方向上延伸。
所述存储器单元阵列可还包含至少一个额外存储器单元，所述至少一个额外存储器单元设置于所述至少一条第一读出放大器控制线与所述至少一条字线彼此交叉的区域中。
所述存储器单元阵列可还包含至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
所述存储器单元阵列可还包含至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述第一方向上延伸，且所述至少一条互补单元位线的一个末端浮动，且其中所述至少一个读出放大器可还包含连接到所述互补位线的加载电容器。
所述存储器单元阵列可还包含至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供至少一个控制信号且在所述第一方向上延伸。
所述存储器单元阵列可还包含至少一个额外存储器单元，所述至少一个额外存储器单元设置于所述至少一条第一读出放大器控制线与所述至少一条字线彼此交叉的区域中。
所述存储器单元阵列可还包含至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
所述至少一条单元位线、所述至少一条位线和所述至少一条互补位线可在所述第一方向上彼此平行地延伸，且所述至少一条字线可在垂直于所述第一方向的所述第二方向上延伸。
所述至少一个读出放大器可还包含连接到所述互补位线的加载电容器。
所述存储器单元阵列可还包含至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供至少一个控制信号且在所述第一方向上延伸。
所述存储器单元阵列可还包含至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
所述存储器单元阵列可还包含至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述第一方向上延伸，且所述至少一条互补单元位线的一个末端可浮动。
所述至少一条单元位线可为多条单元位线，且所述至少一个读出放大器可还包含选择部件，所述选择部件连接到所述多条单元位线当中的至少两条单元位线且将所述至少两条单元位线中的一者连接到所述至少一条位线。
所述选择部件可包含：第一开关装置，其连接于所述至少两条单元位线中的一者与所述至少一条位线之间且根据第一选择信号而接通/切断；以及第二开关装置，其连接于所述至少两条单元位线中的另一者与所述至少一条位线之间且根据第二选择信号而接通/切断。
所述半导体存储器装置可还包含至少一个输出元件，所述至少一个输出元件连接到所述至少一个读出放大器以便不按平面方式与所述存储器单元阵列和所述至少一个读出放大器重叠，其中所述至少一个输出元件将所述至少一条位线的信号传输到输出线。
所述至少一个读出放大器可还包含用于将所述至少一条位线预充电到预充电电压的预充电部件。
根据本发明的另一方面，提供一种存储器卡，其包含：存储器部件，其包含半导体存储器装置；以及控制器，其用于控制所述存储器部件。
根据本发明的另一方面，提供一种电子系统，其包含：存储器部件，其包含半导体存储器装置；处理器，其经由总线与所述存储器部件通信；以及输入/输出装置，其与所述总线通信。
附图说明
图1为根据本发明的实施例的半导体存储器装置的示意性方块图。
图2为显示包含于图1的半导体存储器装置中的读出放大器的实例的示意性电路图。
图3为显示图2的读出放大器的修改实例的示意性电路图。
图4为图2和图3的读出放大器中的每一者的示意性方块图。
图5为显示包含图4的读出放大器的半导体存储器装置中的多条单元位线和多个读出放大器的布置的实例的示意图。
图6为显示具有图5中所显示的结构的半导体存储器装置的图式。
图7为显示包含图4的读出放大器的半导体存储器装置中的多条单元位线、多条读出放大器控制线和多个读出放大器的布置的另一实例的示意图。
图8为显示具有图7中所显示的结构的半导体存储器装置的图式。
图9为显示图8的半导体存储器装置的修改实例的图式。
图10为显示包含图4的读出放大器的半导体存储器装置中的多条单元位线、多条第一读出放大器控制线、多条第二读出放大器控制线和多个读出放大器的布置的另一实例的示意图。
图11为显示具有图10中所显示的结构的半导体存储器装置的图式。
图12为显示图11的半导体存储器装置的修改实例的图式。
图13为显示图11的半导体存储器装置的另一修改实例的图式。
图14为显示图11的半导体存储器装置的另一修改实例的图式。
图15为显示包含于图1的半导体存储器装置中的读出放大器的另一实例的示意性电路图。
图16为显示图15的读出放大器的修改实例的示意性电路图。
图17为显示包含于图1的半导体存储器装置中的读出放大器的另一修改实例的示意性电路图。
图18为显示图17的读出放大器的修改实例的示意性电路图。
图19为显示图15到图18的读出放大器的示意性方块图。
图20为显示包含图19的读出放大器的半导体存储器装置中的多条单元位线、互补位线和多个读出放大器的布置的实例的示意图。
图21为显示具有图20中所显示的结构的半导体存储器装置的图式。
图22为显示图21的半导体存储器装置的修改实例的图式。
图23为显示包含图19的读出放大器的半导体存储器装置中的多条单元位线、互补单元位线、多条读出放大器控制线和多个读出放大器的布置的另一实例的图式。
图24为显示具有图23中所显示的结构的半导体存储器装置的图式。
图25为显示图24的半导体存储器装置的修改实例的图式。
图26为显示包含于图1的半导体存储器装置中的读出放大器的另一实例的示意性电路图。
图27为显示图26的读出放大器的修改实例的示意性电路图。
图28为显示图26和图27的读出放大器的示意图。
图29为显示包含图28的读出放大器的半导体存储器装置中的多个存储器单元、多条第一读出放大器控制线、多条第二读出放大器控制线和多个读出放大器的布置的实例的示意图。
图30为显示具有图29中所显示的结构的半导体存储器装置的图式。
图31为显示包含于图1的半导体存储器装置中的读出放大器的另一实例的示意性电路图。
图32为显示图31的读出放大器的修改实例的示意性电路图。
图33为显示图31和图32的读出放大器的示意性方块图。
图34为显示包含图33的读出放大器的半导体存储器装置中的多条单元位线、多条选择线和多个读出放大器的布置的实例的示意图。
图35为显示具有图34中所显示的结构的半导体存储器装置的图式。
图36为根据本发明的实施例的存储器卡的示意性方块图。
图37为根据本发明的实施例的电子系统的示意性方块图。
具体实施方式
现将参考附图更全面地描述本发明概念，附图中显示了本发明的示范性实施例。
然而，本发明可按许多不同形式体现且不应视为限于本文中阐述的实施例；而是，提供这些实施例，以使得本揭露将为详尽和完整的，且这些实施例将向所属领域的技术人员完全地传达本发明的概念。
本文中所使用的术语仅用于描述特定实施例的目的且无意限制本发明概念。如本文中所使用，单数形式“一个”和“所述”希望也包含复数形式，除非上下文另外清楚地指示。应进一步理解，在本说明书中使用时，术语“包括”指定所陈述特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。如本文中所使用，术语“和/或”包含相关联的所列项目中的一者或一者以上的任何和所有组合。
应理解，尽管术语“第一”、“第二”、“第三”等在本文中可用以描述各种元件、组件、区域、层和/或区，但这些元件、组件、区域、层和/或区不应受这些术语限制。这些术语仅用于区分一个元件、组件、区域、层或区与另一区域、层或区。因此，在不脱离本发明概念的教示的情况下，下文论述的第一元件、组件、区域、层或区可称为第二元件、组件、区域、层或区。
本文中参考本发明的示范性实施例(和中间结构)的示意性说明来描述本发明的实施例。因而，预料到因(例如)制造技术和/或容限而引起的相对于所述说明的形状的变化。因此，本发明的实施例不应视为限于本文中所说明的区域的特定形状，而应包含(例如)由制造产生的形状的偏差。在元件列表之前的例如“......中的至少一者”等表达修饰元件的整个列表而不修饰列表中的个别元件。
图1为根据本发明的实施例的半导体存储器装置1的示意性方块图。
参考图1，半导体存储器装置1可包含存储器单元阵列10和读出放大器块20。半导体存储器装置1可还包含输出部件30。
存储器单元阵列10可包含多条字线WL、多条单元位线BLC和多个存储器单元MC，多个存储器单元MC分别设置于多条字线WL和多条单元位线BLC彼此交叉的区域中。此处，存储器单元MC可为易失性存储器单元(例如，动态随机存取存储器(dynamic random access memory；DRAM))，可为电阻性存储器单元(例如，相变RAM(phase-change RAM；PRAM)和电阻性RAM(resistive RAM；RRAM))，或可为纳米浮动栅极存储器(floating gatememory；NFGM)、聚合物RAM(polymer RAM；PoRAM)、磁性RAM(magneticRAM；MRAM)、铁电RAM(ferroelectric RAM；FeRAM)或快闪存储器单元。
读出放大器块20可包含多个读出放大器(SA)。读出放大器SA中的每一者可连接到位线BL(其连接到单元位线BLC中的一者)和对应于位线BL的互补位线BLB。此处，读出放大器SA可为开放位线读出放大器、折叠位线读出放大器、交替读出放大器或旋转读出放大器。在当前实施例中，读出放大器块20可设置于存储器单元阵列10上方或下方，以按平面方式与存储器单元阵列10重叠。
输出部件30可包含可分别连接到单元位线BLC的多个输出元件OE。此处，输出元件OE中的每一者可将对应位线BL的信号传输到输出线。在当前实施例中，输出部件30可设置于存储器单元阵列10或读出放大器块20的一侧以便不按平面方式与存储器单元阵列10或读出放大器块20重叠。
图2为显示包含于图1的半导体存储器装置的读出放大器SA的实例的示意性电路图。
参看图2，读出放大器20A可包含等化部件21、减压部件22、升压部件23和加载电容器24。读出放大器20A可用于包含易失性存储器单元的半导体存储器装置中。
此处，等化部件21、减压部件22和升压部件23可连接到位线BL和互补位线BLB。加载电容器24可连接到互补位线BLB。在当前实施例中，读出放大器20A可设置于单元位线BLC上方或下方，且因此读出放大器20A可与包含多个存储器单元MC的存储器单元阵列10重叠。
在当前实施例中，单元位线BLC可在第一方向上延伸，且位线BL和互补位线BLB可在垂直于第一方向的第二方向上彼此平行地延伸。而且，包含于读出放大器20A中的等化部件21、减压部件22、升压部件23和加载电容器24可在第二方向上彼此邻近地设置。
等化部件21可基于等化信号EQ使位线BL和互补位线BLB的电压相等且可包含第一NMOS晶体管NM1到第三NMOS晶体管NM3。第一NMOS晶体管NM1可包含分别连接到位线BL和互补位线BLB的源极和漏极，以及被施加等化信号EQ的栅极。第二NMOS晶体管NM2可包含连接到位线BL的漏极，连接到具有预定电平(例如，VCC/2)的电力供应电压端子的源极，以及被施加等化信号EQ的栅极。第三NMOS晶体管NM3串联地连接到第二NMOS晶体管NM2，且可包含连线到具有预定电平(例如，VCC/2)的电力供应电压端子的漏极，连接到互补位线BLB的源极，以及被施加等化信号EQ的栅极。
减压部件22可将位线BL的信号和互补位线BLB的信号当中的具有较低电压电平的信号减压。减压部件22可包含第四NMOS晶体管NM4和第五NMOS晶体管NM5。举例来说，减压部件22可将位线BL和互补位线BLB的信号当中的具有较低电压电平的信号减压到0伏。第四NMOS晶体管NM4可包含连接到位线BL的漏极、连接到减压信号LAB端子的源极和连接到互补位线BLB的栅极。第五NMOS晶体管NM5可包含连接到减压信号LAB端子的源极、连接到互补位线BLB的漏极和连接到位线BL的栅极。
升压部件23可将位线BL和互补位线BLB的信号当中的具有较高电压电平的信号升压，且可包含第一PMOS晶体管PM1和第二PMOS晶体管PM2。举例来说，升压部件23可将位线BL和互补位线BLB的信号当中的具有较高电压电平的信号升压到VCC。第一PMOS晶体管PM1可包含连接到位线BL的漏极、连接到升压信号LA端子的源极和连接到互补位线BLB的栅极。第二PMOS晶体管PM2可包含连接到升压信号LA端子的源极、连接到互补位线BLB的漏极和连接到位线BL的栅极。
加载电容器24可连接到互补位线BLB，且在本发明的实施例中可配置为MOS电容器。举例来说，加载电容器40可配置为形成于P型阱中的MOS电容器。因而，读出放大器20A可包含加载电容器24，以使得互补位线BLB的电压可恢复到参考电压(例如，VCC/2)以用于操作读出放大器20A。
输出元件OE可设置于读出放大器20A一侧。此处，输出部件30可将由读出放大器20A读出的位线BL的信号传输到输入/输出线IO。详细地说，输出元件OE可包含列选择晶体管NM6，列选择晶体管NM6具有连接到位线BL的漏极、连接到输入/输出线IO的源极和被施加列选择信号CS的栅极。
图3为显示图2的读出放大器20A的修改实例的示意性电路图。
参看图3，读出放大器20A′可包含等化部件21、减压部件22、升压部件23、加载电容器24和预充电部件25。比较图3的读出放大器20A′与图2的读出放大器20A，当前实施例的读出放大器20A′可还包含预充电部件25。因此，读出放大器20A′可用于包含非易失性存储器单元的半导体存储器装置中。
预充电部件25可将位线BL的电压预充电到预充电电压。详细地说，预充电部件25可实施为预充电晶体管NM7，预充电晶体管NM7具有连接到位线BL的源极、连接到预充电电压端子VPPSA的漏极和被施加预充电启用新号PRE的栅极。如果预充电启用信号PRE启动，那么预充电晶体管NM7接通，且因此位线BL可预充电到预充电电压。
图4为图2的读出放大器20A和图3的读出放大器20A′中的每一者的示意性方块图。
参看图4，读出放大器20A和20A′中的每一者与单元位线BLC之间以及输出元件OE与单元位线BLC之间的连接简单地显示为‘○’。而且，为便于描述，图式中未显示位线BL和互补位线BLB。此外，为便于描述，图式中未显示输入/输出线IO。
图5为显示包含图4的读出放大器20A或20A′的半导体存储器装置中的多条单元位线和多个读出放大器的布置的实例的示意图。
参看图5，第一读出放大器SA0到第四读出放大器SA3可设置于第一单元位线BLC0到第四单元位线BLC3上方或下方。详细地说，第一读出放大器SA0可连接到第一单元位线BLC0，第二读出放大器SA1可连接到第二单元位线BLC1，第三读出放大器SA2可连接到第三单元位线BLC2，且第四读出放大器SA3可连接到第四单元位线BLC3。
第一到第四输出元件OE0、OE1、OE2和OE3可分别连接到第一单元位线BLC0到第四单元位线BLC3。详细地说，第一输出元件OE0可连接到第一单元位线BLC0，第二输出元件OE1可连接到第二单元位线BLC1，第三输出元件OE2可连接到第三单元位线BLC2，且第四输出元件OE3可连接到第四单元位线BLC3。
图6为显示具有图5中所显示的结构的半导体存储器装置1A的图式。
参看图6，半导体存储器装置1A可包含多个存储器单元MC，多个存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和多条字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC一起可构成图1的存储器单元阵列10。此处，多个存储器单元MC可为各自包含单元晶体管CT和单元电容器CC的DRAM单元。
图7为显示包含图4的读出放大器20A或20A′的半导体存储器装置中的多条单元位线、多条读出放大器控制线和多个读出放大器的布置的另一实例的示意图。
参看图7，第一读出放大器SA0到第四读出放大器SA3可设置于第一单元位线BLC0到第四单元位线BLC3和多条读出放大器控制线SA_CL上方或下方。此处，多条读出放大器控制线SA_CL可各自提供图2和图3中所显示的等化信号EQ、减压信号LAB、升压信号LA和电力供应电压(例如，VCC/2)。此外，读出放大器控制线SA_CL可各自提供P型阱电压和N型阱电压。然而，读出放大器控制线SA_CL的数目仅为实例，且可按各种方式变化。
根据当前实施例，因为单元位线中的一些可用作读出放大器控制线SA_CL而不包含用于提供驱动读出放大器SA所需要的多个控制信号的额外导线，所以可简化布线处理。
详细地说，第一读出放大器SA0可连接到第一单元位线BLC0和读出放大器控制线SA_CL，第二读出放大器SA1可连接到第二单元位线BLC1和读出放大器控制线SA_CL，第三读出放大器SA2可连接到第三单元位线BLC2和读出放大器控制线SA_CL，且第四读出放大器SA3可连接到第四单元位线BLC3和读出放大器控制线SA_CL。
第一输出元件OE0到第四输出元件OE3可分别连接到第一单元位线BLC0到第四单元位线BLC3。详细地说，第一输出元件OE0可连接到第一单元位线BLC0，第二输出元件OE1可连接到第二单元位线BLC1，第三输出元件OE2可连接到第三单元位线BLC2，且第四输出元件OE3可连接到第四单元位线BLC3。
图8为显示具有图7中所显示的结构的半导体存储器装置1B的图式。
参看图8，半导体存储器装置1B可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC可为各自包含单元晶体管CT和单元电容器CC的DRAM单元。
而且，半导体存储器装置1B可包含多个额外存储器单元MC′，多个额外存储器单元MC′分别设置于读出放大器控制线SA_CL和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6、WL7彼此交叉的区域中。因此，存储器单元阵列10可还包含额外存储器单元MC′。此处，额外存储器单元MC′可为各自包含单元晶体管CT和单元电容器CC的DRAM单元。
图9为显示图8的半导体存储器装置1B的修改实例的图式。
参看图9，半导体存储器装置1B′可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC可为各自包含单元晶体管CT和单元电容器CC的DRAM单元。
根据当前实施例，半导体存储器装置1B′可能不包含额外存储器单元MC′，额外存储器单元MC′分别设置于读出放大器控制线SA_CL和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。详细地说，半导体存储器装置1B′可从构成单元的组件当中去除除了第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7之外的至少一个组件。举例来说，半导体存储器装置1B′可去除设置于读出放大器控制线SA_CL和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中的每一者中的单元电容器CC，或可电分离沟道区域和单元晶体管CT，进而减小半导体存储器装置1B′的电疲劳(electrical fatigue)且防止读出放大器SA0到SA3出现故障。
图10为显示包含图4的读出放大器20A或20A′的半导体存储器装置中的多条单元位线、多条第一读出放大器控制线、多条第二读出放大器控制线和多个读出放大器的布置的另一实例的示意图。
参看图10，第一读出放大器SA0到第四读出放大器SA3可设置于第一单元位线BLC0到第四单元位线BLC3和多条第一读出放大器控制线SA_CL1上方或下方。此处，第一读出放大器控制线SA_CL1可各自提供图2和图3中所显示的等化信号EQ、减压信号LAB、升压信号LA和电力供应电压(例如，VCC/2)。此外，第一读出放大器控制线SA_CL1可各自提供P型阱电压和N型阱电压。然而，第一读出放大器控制线SA_CL1的数目仅为实例，且可按各种方式变化。
详细地说，第一读出放大器SA0可连接到第一单元位线BLC0和第一读出放大器控制线SA_CL1，第二读出放大器SA1可连接到第二单元位线BLC1和第一读出放大器控制线SA_CL1，第三读出放大器SA2可连接到第三单元位线BLC2和第一读出放大器控制线SA_CL1，且第四读出放大器SA3可连接到第四单元位线BLC3和第一读出放大器控制线SA_CL1。
多条第二读出放大器控制线SA_CL2可平行于多条字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7而设置。而且，第二读出放大器控制线SA_CL2可分别连接到第一读出放大器控制线SA_CL1。
第一输出元件OE0到第四输出元件OE3可分别连接到第一单元位线BLC0到第四单元位线BLC3。详细地说，第一输出元件OE0可连接到第一单元位线BLC0，第二输出元件OE1可连接到第二单元位线BLC1，第三输出元件OE2可连接到第三单元位线BLC2，且第四输出元件OE3可连接到第四单元位线BLC3。
图11为显示具有图10中所显示的结构的半导体存储器装置1C的图式。
参看图11，半导体存储器装置1C可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC可为各自包含单元晶体管CT和单元电容器CC的DRAM单元。
而且，半导体存储器装置1C可包含额外存储器单元MC′，额外存储器单元MC′分别设置于第一读出放大器控制线SA_CL1和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。因此，存储器单元阵列10可还包含额外存储器单元MC′。此处，额外存储器单元MC′可为各自包含单元晶体管CT和单元电容器CC的DRAM单元。
图12为显示图11的半导体存储器装置1C的修改实例的图式。
参看图12，半导体存储器装置1C′可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC可为各自包含单元晶体管CT和单元电容器CC的DRAM单元。
根据当前实施例，半导体存储器装置1C′可能不包含额外存储器单元MC′，额外存储器单元MC′分别设置于读出放大器控制线SA_CL1和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。详细地说，半导体存储器装置1C′可从构成单元的组件当中去除除了第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7之外的至少一个组件。举例来说，半导体存储器装置1C′可去除设置于读出放大器控制线SA_CL1和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中的每一者中的单元电容器CC，或可电分离沟道区域和单元晶体管CT，进而减小半导体存储器装置1C′的电疲劳且防止读出放大器SA0到SA3出现故障。
图13为显示图11的半导体存储器装置1C的另一修改实例的图式。
参看图13，半导体存储器装置1C″可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC可为包含可变电阻器R和选择晶体管ST的电阻性存储器单元(例如，PRAM或RRAM)。
此处，半导体存储器装置1C″可能不包含额外存储器单元MC′，额外存储器单元MC′分别设置于读出放大器控制线SA_CL1和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。详细地说，半导体存储器装置1C″可从构成单元的组件当中去除除了第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7之外的至少一个组件。举例来说，半导体存储器装置1C″可去除设置于读出放大器控制线SA_CL1和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中的每一者中的可变电阻器R，或可电分离沟道区域和选择晶体管ST，进而减小半导体存储器装置1C″的电疲劳且防止读出放大器SA0到SA3出现故障。
图14为显示图11的半导体存储器装置1C的另一修改实例的图式。
参看图14，半导体存储器装置1C′″可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC可为包含可变电阻器R和选择二极管SD的电阻性存储器单元(例如，PRAM或RRAM)。
而且，半导体存储器装置1C′″可能不包含额外存储器单元MC′，额外存储器单元MC′分别设置于读出放大器控制线SA_CL1和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。详细地说，半导体存储器装置1C′″可从构成单元的组件当中去除除了第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7之外的至少一个组件。举例来说，半导体存储器装置1C′″可去除设置于读出放大器控制线SA_CL1和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中的每一者中的可变电阻R，或可电分离沟道区域和选择二极管SD，进而减小半导体存储器装置1C′″的电疲劳且防止读出放大器SA0到SA3出现故障。
图15为显示包含于图1的半导体存储器装置中的读出放大器SA的另一实例的示意性电路图。
参看图15，读出放大器20B可包含等化部件21、减压部件22和升压部件23。读出放大器20B可用于包含易失性存储器单元的半导体存储器装置中。
此处，等化部件21、减压部件22和升压部件23可连接到位线BL和互补位线BLB。此处，等化部件21、减压部件22和升压部件23可实质上以与图2中所显示的等化部件21、减压部件22和升压部件23类似的方式配置，且因此将省略其详细描述。
根据当前实施例，读出放大器20B可能不通过使互补单元位线BLCB的一个末端浮动来还包含加载电容器。在当前实施例中，读出放大器20B可设置于单元位线BLC和互补单元位线BLCB上方或下方，且因此读出放大器20B可按平面方式与包含存储器单元MC的图1的存储器单元阵列10重叠。此处，互补单元位线BLCB可连接到互补位线BLB，且单元位线BLC可连接到位线BL。
在当前实施例中，单元位线BLC和互补单元位线BLCB可在第一方向上彼此平行地延伸，且位线BL和互补位线BLB可在垂直于第一方向的第二方向上彼此平行地延伸。而且，包含于读出放大器20B中的等化部件21、减压部件22和升压部件23可在第二方向上彼此邻近地设置。
图16为显示图15的读出放大器的修改实例的示意性电路图。
参看图16，读出放大器20B′可包含等化部件21、减压部件22、升压部件23和预充电部件25。比较图16的读出放大器20B′与图15的读出放大器20B，读出放大器20B′可还包含预充电部件25。因此，读出放大器20B′可用于包含非易失性存储器单元的半导体存储器装置中。此处，等化部件21、减压部件22、升压部件23和预充电部件25可实质上以与图2、图3和图15的等化部件21、减压部件22、升压部件23和预充电部件25类似的方式配置，且因此将省略其详细描述。
图17为显示包含于图1的半导体存储器装置中的读出放大器SA的另一修改实例的示意性电路图。
参看图17，读出放大器20B″可包含等化部件21、减压部件22、升压部件23和加载电容器24。读出放大器20B″可用于包含易失性存储器单元的半导体存储器装置中。
此处，等化部件21、减压部件22和升压部件23可连接到位线BL和互补位线BLB。加载电容器24可连接到互补位线BLB。此处，等化部件21、减压部件22、升压部件23和加载电容器24可实质上以与图2的等化部件21、减压部件22、升压部件23和加载电容器24类似的方式配置，且因此将省略其详细描述。
根据当前实施例，可使互补单元位线BLCB的一个末端浮动，且读出放大器20B″可包含加载电容器24。在当前实施例中，读出放大器20B″可设置于单元位线BLC和互补单元位线BLCB上方或下方，且因此读出放大器20B″可按平面方式与包含存储器单元MC的图1的存储器单元阵列10重叠。此处，互补单元位线BLCB可连接到互补位线BLB，且单元位线BLC可连接到位线BL。
在当前实施例中，单元位线BLC和互补单元位线BLCB可在第一方向上彼此平行地延伸，且位线BL和互补位线BLB可在垂直于第一方向的第二方向上彼此平行地延伸。而且，包含于读出放大器20B″中的等化部件21、减压部件22、升压部件23和加载电容器24可在第二方向上彼此邻近地设置。
图18为显示图17的读出放大器20B″的修改实例的示意性电路图。
参看图18，读出放大器20B′″可包含等化部件21、减压部件22、升压部件23、加载电容器24和预充电部件25。比较图18的读出放大器20B′″与图17的读出放大器20B″，读出放大器20B′″可还包含预充电部件25。因此，读出放大器20B′″可用于包含非易失性存储器单元的半导体存储器装置中。此处，等化部件21、减压部件22、升压部件23、加载电容器24和预充电部件25可实质上以与图2、图3和图17的等化部件21、减压部件22、升压部件23、加载电容器24和预充电部件25类似的方式配置，且因此将省略其详细描述。
图19为显示图15到图18的读出放大器′″中的每一者的示意性方块图。
参看图19，读出放大器20B、20B′、20B″和20B′″中的每一者与单元位线BLC之间以及读出放大器20B、20B′、20B″和20B′″中的每一者与互补单元位线BLCB之间的连接简单地显示为‘○’。而且，为便于描述，图式中未显示位线BL和互补位线BLB。此外，为便于描述，图式中未显示输入/输出线IO。
图20为显示包含图19的读出放大器20B、20B′、20B″或20B′″的半导体存储器装置中的多条单元位线、互补位线和多个读出放大器的布置的实例的示意图。
参看图20，第一读出放大器SA0到第四读出放大器SA3可设置于第一单元位线BLC0到第四单元位线BLC3和互补单元位线BLCB上方或下方。详细地说，第一读出放大器SA0可连接到第一单元位线BLC0和互补单元位线BLCB，第二读出放大器SA1可连接到第二单元位线BLC1和互补单元位线BLCB，第三读出放大器SA2可连接到第三单元位线BLC2和互补单元位线BLCB，且第四读出放大器SA3可连接到第四单元位线BLC3和互补单元位线BLCB。
因而，第一单元位线BLC0到第四单元位线BLC3中的一者可连接到对应第一读出放大器SA0到第四读出放大器SA3和互补单元位线BLCB。在当前实施例中，仅一条互补单元位线BLCB可相对于四条单元位线(也就是，第一单元位线BLC0到第四单元位线BLC3)设置。然而，本发明不限于此，且因此仅一条互补单元位线BLCB可相对于八条单元位线设置，或仅一条互补单元位线BLCB可相对于较大数目条单元位线设置。
第一输出元件OE0到第四输出元件OE3可分别连接到第一单元位线BLC0到第四单元位线BLC3。详细地说，第一输出元件OE0可连接到第一单元位线BLC0，第二输出元件OE1可连接到第二单元位线BLC1，且第三输出元件OE2可连接到第三单元位线BLC2，且第四输出元件OE3可连接到第四单元位线BLC3。此处，额外输出元件可能不连接到互补单元位线BLCB的一个末端，且互补单元位线BLCB的所述一个末端可浮动。
图21为显示具有图20中所显示的结构的半导体存储器装置1D的图式。
参看图21，半导体存储器装置1D可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC简单地显示为‘●’。存储器单元MC可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
图22为显示图21的半导体存储器装置1D的修改实例的图式。
参看图22，半导体存储器装置1D′可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC简单地显示为‘●’。存储器单元MC可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
而且，半导体存储器装置1D′可还包含额外存储器单元MC′，额外存储器单元MC′分别设置于互补单元位线BLCB和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。因此，存储器单元阵列10可还包含额外存储器单元MC′。额外存储器单元MC′简单地显示为‘●’。额外存储器单元MC′可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
图23为显示包含图19的读出放大器20B、20B′、20B″或20B′″的半导体存储器装置中的多条单元位线、互补单元位线、多条读出放大器控制线和多个读出放大器的布置的另一实例的图式。
参看图23，第一读出放大器SA0到第四读出放大器SA3可设置于第一单元位线BLC0到第四单元位线BLC3、互补单元位线BLCB和读出放大器控制线SA_CL上方或下方。此处，读出放大器控制线SA_CL可各自提供图15到图18中所显示的等化信号EQ、减压信号LAB、升压信号LA和电力供应电压(例如，VCC/2)。此外，读出放大器控制线SA_CL可各自提供P型阱电压和N型阱电压。然而，读出放大器控制线SA_CL的数目仅为实例，且可按各种方式变化。
详细地说，第一读出放大器SA0可连接到第一单元位线BLC0、互补单元位线BLCB和读出放大器控制线SA_CL，第二读出放大器SA1可连接到第二单元位线BLC1、互补单元位线BLCB和读出放大器控制线SA_CL，第三读出放大器SA2可连接到第三单元位线BLC2、互补单元位线BLCB和读出放大器控制线SA_CL，且第四读出放大器SA3可连接到第四单元位线BLC3、互补单元位线BLCB和读出放大器控制线SA_CL。
第一输出元件OE0到第四输出元件OE3可分别连接到第一单元位线BLC0到第四单元位线BLC3。详细地说，第一输出元件OE0可连接到第一单元位线BLC0，第二输出元件OE1可连接到第二单元位线BLC1，第三输出元件OE2可连接到第三单元位线BLC2，且第四输出元件OE3可连接到第四单元位线BLC3。此处，额外输出元件可能不连接到互补单元位线BLCB的一个末端，且互补单元位线BLCB的所述一个末端可浮动。
图24为显示具有图23中所显示的结构的半导体存储器装置1E的图式。
参看图24，半导体存储器装置1E可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC简单地显示为‘●’。存储器单元MC可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
而且，半导体存储器装置1E可还包含多个额外存储器单元MC′，多个额外存储器单元MC′分别设置于读出放大器控制线SA_CL和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。因此，存储器单元阵列10可还包含额外存储器单元MC′。多个额外存储器单元MC′简单地显示为‘●’。额外存储器单元MC′可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
图25为显示图24的半导体存储器装置1E的修改实例的图式。
参看图25，半导体存储器装置1E′可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC简单地显示为‘●’。存储器单元MC可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
根据当前实施例，半导体存储器装置1E′可能不包含多个额外存储器单元，多个额外存储器单元分别设置于读出放大器控制线SA_CL和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7彼此交叉的区域中。详细地说，半导体存储器装置1E′可从构成单元的组件当中去除除了第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2、WL3、WL4、WL5、WL6以及WL7之外的至少一者，进而减小半导体存储器装置1E′的电疲劳且防止读出放大器SA0到SA3出现故障。
图26为显示包含于图1的半导体存储器装置中的读出放大器SA的另一实例的示意性电路图。
参看图26，读出放大器20C可包含等化部件21、减压部件22、升压部件23和加载电容器24。读出放大器20C可用于包含易失性存储器单元的存储器装置中。
此处，等化部件21、减压部件22和升压部件23可连接到位线BL和互补位线BLB，且加载电容器24可连接到互补位线BLB。此处，等化部件21、减压部件22、升压部件23和加载电容器24可实质上以与图2中所显示的等化部件21、减压部件22、升压部件23和加载电容器24类似的方式配置，且因此将省略其详细描述。
在当前实施例中，读出放大器20C可设置于单元位线BLC和互补单元位线BLCB上方或下方，且因此读出放大器20C可按平面方式与包含存储器单元MC的存储器单元阵列10重叠。在当前实施例中，单元位线BLC、位线BL和互补位线BLB可在第一方向上彼此平行地延伸。而且，包含于读出放大器20C中的等化部件21、减压部件22、升压部件23和加载电容器24可在第一方向上彼此邻近地设置。读出放大器20C可具有开放位线读出放大器结构。
图27为显示图26的读出放大器20C的修改实例的示意性电路图。
参看图27，读出放大器20C′可包含等化部件21、减压部件22、升压部件23、加载电容器24和预充电部件25。比较图27的读出放大器20C′与图26的读出放大器20C，读出放大器20C′可还包含预充电部件25。因此，读出放大器20C′可用于包含非易失性存储器单元的半导体存储器装置中。此处，等化部件21、减压部件22、升压部件23、加载电容器24和预充电部件25可实质上以与图2、图3和图26的等化部件21、减压部件22、升压部件23、加载电容器24和预充电部件25类似的方式配置，且因此将省略其详细描述。
图28为显示图26和图27的读出放大器20C和20C′中的每一者的示意图。
参看图28，读出放大器20C和20C′中的每一者与单元位线BLC之间以及输出元件OE与单元位线BLC之间的连接简单地显示为‘○’。而且，为便于描述，图式中未显示位线BL和互补位线BLB。此外，为便于描述，图式中未显示输入/输出线IO。
图29为显示包含图28的读出放大器20C或20C′的半导体存储器装置中的多个存储器单元、多条第一读出放大器控制线、多条第二读出放大器控制线和多个读出放大器的布置的实例的示意图。
参看图29，第一单元位线BLC0到第四单元位线BLC3和第一读出放大器控制线SA_CL1可在第一方向上彼此平行地设置，且字线和第二读出放大器控制线SA_CL2可在垂直于第一方向的第二方向上彼此平行地设置。此处，第一读出放大器控制线SA_CL1可各自提供等化信号EQ、减压信号LAB、升压信号LA和电力供应电压(例如，VCC/2)。此外，第一读出放大器控制线SA_CL1可各自提供P型阱电压和N型阱电压。然而，第一读出放大器控制线SA_CL1的数目仅为实例，且可按各种方式变化。第二读出放大器控制线SA_CL2可分别连接到第一读出放大器控制线SA_CL1。
第一读出放大器SA0到第四读出放大器SA3可设置于第一单元位线BLC0到第四单元位线BLC3和第二读出放大器控制线SA_CL2上方或下方。详细地说，第一读出放大器SA0可设置于第一单元位线BLC0和第二读出放大器控制线SA_CL2中的一些彼此交叉的区域上方或下方。而且，第二读出放大器SA1可设置于第二单元位线BLC1和第二读出放大器控制线SA_CL2中的其余者彼此交叉的区域上方或下方。而且，第三读出放大器SA2可设置于第三单元位线BLC2和第二读出放大器控制线SA_CL2中的一些彼此交叉的区域上方或下方。而且，第四读出放大器SA3可设置于第四单元位线BLC3和第二读出放大器控制线SA_CL2中的其余者彼此交叉的区域上方或下方。
第一输出元件OE0到第四输出元件OE3可分别连接到第一单元位线BLC0到第四单元位线BLC3。详细地说，第一输出元件OE0可连接到第一单元位线BLC0，第二输出元件OE1可连接到第二单元位线BLC1，第三输出元件OE2可连接到第三单元位线BLC2，且第四输出元件OE3可连接到第四单元位线BLC3。
图30为显示具有图29中所显示的结构的半导体存储器装置1F的图式。
参看图30，半导体存储器装置1F可包含存储器单元MC，存储器单元MC分别设置于第一单元位线BLC0到第四单元位线BLC3和字线WL0、WL1、WL2以及WL3彼此交叉的区域中。第一单元位线BLC0到第四单元位线BLC3、字线WL0、WL1、WL2和WL3以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC简单地显示为‘●’。存储器单元MC可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
而且，半导体存储器装置1F可还包含额外存储器单元MC′，额外存储器单元MC′分别设置于第一单元位线BLC0到第四单元位线BLC3和第二读出放大器控制线SA_CL2彼此交叉的区域中。因此，存储器单元阵列10可还包含额外存储器单元MC′。此处，额外存储器单元MC′简单地显示为‘●’。额外存储器单元MC′可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
图31为显示包含于图1的半导体存储器装置中的读出放大器SA的另一实例的示意性电路图。
参看图31，读出放大器20D可包含等化部件21、减压部件22、升压部件23、加载电容器24和选择部件26。读出放大器20D可用于包含易失性存储器单元的半导体存储器装置中。
此处，等化部件21、减压部件22和升压部件23可连接到位线BL和互补位线BLB。加载电容器24可连接到互补位线BLB。此处，等化部件21、减压部件22、升压部件23和加载电容器24可实质上以与图2中所显示的等化部件21、减压部件22、升压部件23和加载电容器24类似的方式配置，且因此将省略其详细描述。
选择部件26可连接到第一单元位线BLC0和第二单元位线BLC1以便将第一单元位线BLC0和第二单元位线BLC1中的一者连接到位线BL。详细地说，选择部件26可包含第一箝位晶体管NM8和第二箝位晶体管NM9。第一钳位晶体管NM8可配置为NMOS晶体管，其具有连接到第一单元位线BLC0的漏极、连接到位线BL的源极和被施加第一选择信号SEL0的栅极。而且，第二钳位晶体管NM9可配置为NMOS晶体管，其具有连接到第二单元位线BLC1的漏极、连接到位线BL的源极和被施加第二选择信号SEL1的栅极。
如果第一选择信号SEL0被启用，那么第一箝位晶体管NM8接通，且因此第一单元位线BLC0可连接到位线BL。同时，如果第二选择信号SEL1被启用，那么第二箝位晶体管NM9接通，且因此第二单元位线BLC1可连接到位线BL。因而，根据当前实施例，通过控制第一选择信号SEL0和第二选择信号SEL1，第一单元位线BLC0和第二单元位线BLC1中的一者可连接到位线BL。
因此，由于读出放大器SA可对第一单元位线BLC0和第二单元位线BLC1执行读出，所以仅一个读出放大器SA可相对于第一单元位线BLC0和第二单元位线BLC1设置，且因此半导体存储器装置的整个面积可减小，进而改进半导体存储器装置的集成度。
在以上描述中，仅一个读出放大器相对于两条单元位线设置，但本发明不限于此。或者，仅一个读出放大器可相对于一条或至少三条单元位线设置。
在当前实施例中，读出放大器20D可设置于第一单元位线BLC0和第二单元位线BLC1上方或下方，且因此读出放大器20D可按平面方式与包含存储器单元MC的存储器单元阵列10重叠。在当前实施例中，第一单元位线BLC0和第二单元位线BLC1可在第一方向上彼此平行地设置，且位线BL和互补位线BLB可在垂直于第一方向的第二方向上彼此平行地设置。而且，包含于读出放大器20D中的等化部件21、减压部件22、升压部件23、加载电容器24和选择部件26可在第一方向上彼此邻近地设置。
图32为显示图31的读出放大器20D的修改实例的示意性电路图。
参看图32，读出放大器20D′可包含等化部件21、减压部件22、升压部件23、加载电容器24、选择部件26和预充电部件25。比较图32的读出放大器20D′与图31的读出放大器20D，读出放大器20D′可还包含预充电部件25。因此，读出放大器20D′可用于包含非易失性存储器单元的半导体存储器装置中。此处，等化部件21、减压部件22、升压部件23、加载电容器24、选择部件26和预充电部件25可实质上以与图2、图3和图31中所显示的等化部件21、减压部件22、升压部件23、加载电容器24、选择部件26和预充电部件25类似的方式配置，且因此将省略其详细描述。
图33为显示图31的读出放大器20D和图32的读出放大器20D′中的每一者的示意性方块图。
参看图33，分别连接到第一单元位线BLC0和第二单元位线BLC1的第一箝位晶体管NM8和第二箝位晶体管NM9中的每一者与读出放大器20D或20D′之间的连接以及第一单元位线BLC0和第二单元位线BLC1中的每一者与输出元件OE0和OE1中的每一者之间的连接简单地显示为‘○’。而且，为便于描述，图式中未显示位线BL和互补位线BLB。此外，为便于描述，图式中未显示输入/输出线IO。
图34为显示包含图33的读出放大器20D和20D′中的每一者的半导体存储器装置中的多条单元位线、多条选择线和多个读出放大器的布置的实例的示意图。
参看图34，多条第一单元位线BLC0到第八单元位线BLC7可在第一方向上彼此平行地设置，且分别提供第一选择信号和第二选择信号的第一选择线S0和第二选择线S1可在第一方向上彼此平行地设置。此处，多条子选择线SS0、SS1、SS2、SS3、SS4、SS5、SS6和SS7可在垂直于第一方向的第二方向上彼此平行地设置，且可连接到第一选择线S0和第二选择线S1。详细地说，子选择线SS0、SS2、SS4和SS6可连接到第一选择线S0，且子选择线SS1、SS3、SS5和SS7可连接到第二选择线S1。
第一读出放大器SA0到第四读出放大器SA3可设置于第一单元位线BLC0到第八单元位线BLC7上方或下方。
第一输出元件OE0到第四输出元件OE3可分别连接到第一单元位线BLC0到第四单元位线BLC3。详细地说，第一输出元件OE0可连接到第一单元位线BLC0，第二输出元件OE1可连接到第二单元位线BLC1，第三输出元件OE2可连接到第三单元位线BLC2，且第四输出元件OE3可连接到第四单元位线BLC3。
图35为显示具有图34中所显示的结构的半导体存储器装置1G的图式。
参看图35，半导体存储器装置1G可包含多个存储器单元MC，多个存储器单元MC分别设置于第一单元位线BLC0到第八单元位线BLC7和第一字线WL0到第三十二字线WL31彼此交叉的区域中。第一单元位线BLC0到第八单元位线BLC7、第一字线WL0到第三十二字线WL31以及存储器单元MC可构成图1的存储器单元阵列10。此处，存储器单元MC简单地显示为‘●’。存储器单元MC可为易失性存储器单元(例如，DRAM)，可为电阻性存储器单元(例如，PRAM或RRAM)，或可为NFGM、PoRAM、MRAM、FeRAM或快闪存储器单元。
图36为根据本发明的实施例的存储器卡100的示意性方块图。
参看图36，存储器卡100包含外壳130，以及设置于外壳130内以交换电信号的控制器110和存储器120。举例来说，当控制器110发送命令时，存储器120可传输数据。存储器120可包含上述实施例的半导体存储器装置中的任一者。
存储器卡100可用于各种类型的卡中，例如，存储器装置(例如，记忆棒卡(memory stick card))、智能媒体(smart media；SM)卡、安全数字(securedigital；SD)卡或迷你SD卡(mini SD card)或多媒体卡(multi media card；MMC)。
图37为根据本发明的实施例的电子系统200的示意性方块图。
参看图37，电子系统200可包含处理器210、存储器220、输入/输出装置230和接口240。电子系统200可为移动系统或发送和接收信息的系统。移动系统可为个人数字助理(personal digital assistant；PDA)、便携式计算机、网络平板电脑(web tablet)、无线电话、移动电话、数字音乐播放器或存储器卡。
存储器210可执行程序并控制电子系统200。处理器210可为(例如)微处理器、数字信号处理器、微控制器或与其类似的装置。
输入/输出装置230可输入或输出电子系统200的数据。电子系统200可通过使用输入/输出装置230经由(例如)个人计算机(PC)或网络与外部装置交换数据。此处，输入/输出装置230可为(例如)小键盘、键盘或显示装置。
存储器220可存储用于操作处理器210的代码和/或数据，和/或可存储由处理器210处理的数据。此处，存储器220可包含上述实施例的半导体存储器装置中的任一者。
接口240可为用于在电子系统200和外部装置之间传输数据的路径。处理器210、存储器230、输入/输出装置230和接口240可经由总线250与彼此通信。
举例来说，电子系统200可用于移动电话、运动图像专家组(movingpicture experts group；MPEG)音频层3(MP3)、导航装置、便携式多媒体播放器(portable multimedia player；PMP)、固态硬盘(solid state drive；SSD)或家用电器。
根据本发明的一个或一个以上实施例，读出放大器可设置于半导体存储器装置中的存储器单元阵列上方或下方，且因此读出放大器可按平面方式与存储器单元阵列重叠。因此，半导体存储器装置可减小半导体存储器装置中的读出放大器的面积，进而显著改进半导体存储器装置的集成度。
而且，尽管单元位线的间距减小，但读出放大器可易于在不使用高分辨率曝光装置的情况下配置。另外，由于互补位线可设置于读出放大器中，因此可防止噪音由互补位线产生于邻近存储器单元之间。
此外，单元位线或字线中的一些可用作读出放大器控制线以用于提供用于驱动读出放大器的控制信号。因此，由于不需要执行用于形成读出放大器控制线的额外处理，所以处理可简化。
而且，存储器单元不设置于读出放大器控制线上，且因此半导体存储器装置的电疲劳可减小，进而防止读出放大器出现故障。
尽管已参考本发明的示范性实施例特定地显示和描述本发明，但所属领域的技术人员应理解，在不脱离由随附权利要求书界定的本发明的精神和范围的情况下可对本发明作形式和细节的各种改变。
权利要求书(按照条约第19条的修改)
1.一种半导体存储器装置，其包括：
存储器单元阵列，设置于第一层上且包括至少一条字线、至少一条单元位线和至少一个存储器单元，所述至少一个存储器单元设置于所述至少一条字线和所述至少一条单元位线彼此交叉的区域中；
至少一个读出放大器经设置以读出存储在至少一个存储单元的资料，所述至少一个读出放大器设置在不同于所述第一层的第二层且连接到至少一条位线和至少一条互补位线，所述的至少一条位线连接到所述至少一条单元位线，
至少一个输出装置连接到所述至少一条单元位线，
其中所述位线通过所述单元位线连接到所述输出装置。
2.根据权利要求1所述的半导体存储器装置，其中，所述至少一个读出放大器还包括连接到所述互补位线的加载电容器。
3.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述单元位线所延伸的方向上延伸，且所述至少一条互补单元位线的一个末端浮动。
4.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述单元位线所延伸的方向上延伸，且所述至少一条互补单元位线的一个末端浮动，且其中所述至少一个读出放大器还包括连接到所述互补位线的加载电容器。
5.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供多个控制信号且在所述单元位线的方向上延伸。
6.根据权利要求5所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一个额外存储器单元，所述至少一个额外存储器单元设置于所述至少一条第一读出放大器控制线与所述至少一条字线彼此交叉的区域中。
7.根据权利要求6所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在垂直于所述单元位线的方向上延伸。
8.根据权利要求1所述的半导体存储器装置，其中，所述至少一条单元位线在第一方向上延伸，且所述至少一条字线，所述至少一条位线和所述至少一条互补位线在垂直于所述第一方向的所述第二方向上彼此平行地延伸。
9.根据权利要求1所述的半导体存储器装置，其中，所述至少一条单元位线、所述至少一条位线和所述至少一条互补位线在第一方向上彼此平行地延伸，且所述至少一条字线在垂直于所述第一方向的第二方向上延伸。
10.根据权利要求1所述的半导体存储器装置，其中，所述至少一条单元位线为多条单元位线，且所述至少一个读出放大器连接到所述多条单元位线当中的至少两条单元位线且还包括选择部件，所述选择部件将所述至少两条单元位线中的一者连接到所述至少一条位线。
11.根据权利要求10所述的半导体存储器装置，其中，所述选择部件包括：
第一开关装置，其连接于所述至少两条单元位线中的一者与所述至少一条位线之间且根据第一选择信号而接通/切断；以及
第二开关装置，其连接于所述至少两条单元位线中的另一者与所述至少一条位线之间且根据第二选择信号而接通/切断。
12.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列以按平面方式与所述至少一个读出放大器重叠，所述至少一个输出元件连接到所述至少一个读出放大器以便不按平面方式与所述存储器单元阵列和所述至少一个读出放大器重叠，且所述至少一个输出元件将所述至少一条位线的信号传输到输出线。
13.根据权利要求1所述的半导体存储器装置，其中，存储器单元阵列按平面方式与所述至少一个读出放大器重叠，且所述至少一个读出放大器包括等化部件，其用于使所述至少一条位线的所述信号和所述至少一条互补位线的所述信号相等，以及信号放大单元，
其中所述信号放大单元包括至少一个减压部件，其用于将所述至少一条位线的信号和所述至少一条互补位线的信号当中的具有较低电压电平的信号减压，以及升压部件，其用于将所述至少一条位线的所述信号和所述至少一条互补位线的所述信号当中的具有较高电压电平的信号升压。
14.根据权利要求1所述的半导体存储器装置，其中，所述至少一个读出放大器还包括用于将所述至少一条位线预充电到预充电电压的预充电部件。
15.一种存储器卡，其包括：
存储器部件，其包括根据权利要求1所述的半导体存储器装置；以及
控制器，其用于控制所述存储器部件。
16.一种电子系统，其包括：
存储器部件，其包括根据权利要求1所述的半导体存储器装置；
处理器，其经由总线与所述存储器部件通信；以及
输入/输出装置，其与所述总线通信。

Claims (25)

1.一种半导体存储器装置，其包括：
存储器单元阵列，其包括至少一条字线、至少一条单元位线和至少一个存储器单元，所述至少一个存储器单元设置于所述至少一条字线和所述至少一条单元位线彼此交叉的区域中；
至少一个读出放大器，其设置于所述存储器单元阵列上方或下方以按平面方式与所述存储器单元阵列重叠，连接到与所述至少一条单元位线连接的至少一条位线和对应于所述至少一条位线的至少一条互补位线，且读出存储于所述至少一个存储器单元中的数据，其中所述读出放大器包括：
减压部件，其用于将所述至少一条位线的信号和所述至少一条互补位线的信号当中的具有较低电压电平的信号减压；
升压部件，其用于将所述至少一条位线的所述信号和所述至少一条互补位线的所述信号当中的具有较高电压电平的信号升压；以及
等化部件，其用于使所述至少一条位线的所述信号和所述至少一条互补位线的所述信号相等。
2.根据权利要求1所述的半导体存储器装置，其中，所述至少一条单元位线在第一方向上延伸，且所述至少一条字线、所述至少一条位线和所述至少一条互补位线在垂直于所述第一方向的第二方向上彼此平行地延伸。
3.根据权利要求2所述的半导体存储器装置，其中，所述至少一个读出放大器还包括连接到所述互补位线的加载电容器。
4.根据权利要求3所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供多个控制信号且在所述第一方向上延伸。
5.根据权利要求4所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一个额外存储器单元，所述至少一个额外存储器单元设置于所述至少一条第一读出放大器控制线与所述至少一条字线彼此交叉的区域中。
6.根据权利要求4所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
7.根据权利要求2所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述第一方向上延伸，且所述至少一条互补单元位线的一个末端浮动。
8.根据权利要求7所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供至少一个控制信号且在所述第一方向上延伸。
9.根据权利要求8所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一个额外存储器单元，所述至少一个额外存储器单元设置于所述至少一条第一读出放大器控制线与所述至少一条字线彼此交叉的区域中。
10.根据权利要求8所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
11.根据权利要求2所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述第一方向上延伸，且所述至少一条互补单元位线的一个末端浮动，且其中所述至少一个读出放大器还包括连接到所述互补位线的加载电容器。
12.根据权利要求11所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供至少一个控制信号且在所述第一方向上延伸。
13.根据权利要求12所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一个额外存储器单元，所述至少一个额外存储器单元设置于所述至少一条第一读出放大器控制线与所述至少一条字线彼此交叉的区域中。
14.根据权利要求13所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
15.根据权利要求1所述的半导体存储器装置，其中，所述至少一条单元位线、所述至少一条位线和所述至少一条互补位线在所述第一方向上彼此平行地延伸，且所述至少一条字线在垂直于所述第一方向的所述第二方向上延伸。
16.根据权利要求15所述的半导体存储器装置，其中，所述至少一个读出放大器还包括连接到所述互补位线的加载电容器。
17.根据权利要求16所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第一读出放大器控制线，所述至少一条第一读出放大器控制线向所述至少一个读出放大器提供至少一个控制信号且在所述第一方向上延伸。
18.根据权利要求17所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条第二读出放大器控制线，所述至少一条第二读出放大器控制线连接到所述至少一条第一读出放大器控制线且在所述第二方向上延伸。
19.根据权利要求15所述的半导体存储器装置，其中，所述存储器单元阵列还包括至少一条互补单元位线，所述至少一条互补单元位线连接到所述至少一条互补位线且在所述第一方向上延伸，且所述至少一条互补单元位线的一个末端浮动。
20.根据权利要求1所述的半导体存储器装置，其中，所述至少一条单元位线为多条单元位线，且所述至少一个读出放大器还包括选择部件，所述选择部件连接到所述多条单元位线当中的至少两条单元位线且将所述至少两条单元位线中的一者连接到所述至少一条位线。
21.根据权利要求20所述的半导体存储器装置，其中，所述选择部件包括：
第一开关装置，其连接于所述至少两条单元位线中的一者与所述至少一条位线之间且根据第一选择信号而接通/切断；以及
第二开关装置，其连接于所述至少两条单元位线中的另一者与所述至少一条位线之间且根据第二选择信号而接通/切断。
22.根据权利要求1所述的半导体存储器装置，其还包括至少一个输出元件，所述至少一个输出元件连接到所述至少一个读出放大器以便不按平面方式与所述存储器单元阵列和所述至少一个读出放大器重叠，其中，所述至少一个输出元件将所述至少一条位线的信号传输到输出线。
23.根据权利要求1所述的半导体存储器装置，其中，所述至少一个读出放大器还包括用于将所述至少一条位线预充电到预充电电压的预充电部件。
24.一种存储器卡，其包括：
存储器部件，其包括如权利要求1到23中任一权利要求所述的半导体存储器装置；以及
控制器，其用于控制所述存储器部件。
25.一种电子系统，其包括：
存储器部件，其包括如权利要求1到23中任一权利要求所述的半导体存储器装置；
处理器，其经由总线与所述存储器部件通信；以及
输入/输出装置，其与所述总线通信。
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