CN108028062A - 自适应负位线写入辅助 - Google Patents

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Abstract

具有写入辅助电路的SRAM，其对对模型化存储器单元的写入操作是通过释放负位线升压而成功的指示作出响应。所述写入辅助电路包括电容，其一个端子在写入操作期间连接到放电位线且使其另一端子浮置以在完成对所述模型化存储器单元的写入操作时终止负位线升压。

Description

自适应负位线写入辅助
相关申请的交叉引用
本申请要求2015年9月22日提交的美国专利申请第14/860,916号的权益。
技术领域
本申请涉及存储器，且更具体地说，涉及具有自适应负位线写入辅助的存储器。
背景技术
静态随机存取存储器(SRAM)位单元包含一对交叉耦合的反相器。每个交叉耦合的反相器包含可对真实(Q)数据节点或补充(QB)数据节点充电的PMOS晶体管。所述Q节点通过NMOS存取晶体管耦合到位线，而QB数据节点通过另一NMOS存取晶体管耦合到补充位线。在改变所述位单元的二进制内容的写入操作期间，PMOS晶体管中的一个起初将接通且对其数据节点充电，而对应存取晶体管正尝试通过对应位或补充位线对同一节点放电。因此，NMOS存取晶体管在反相器中相对于对应PMOS晶体管必须相对强，以使得不管与PMOS晶体管的斗争如何，数据节点都可相对迅速地放电。为了强化NMOS存取晶体管，常规的是在写入操作期间对对应位线提供负电压，而不是仅使此位线接地。此负电压提高NMOS存取晶体管相较于反相器PMOS晶体管的强度，以使得NMOS存取晶体管可使对应数据节点迅速放电。
耦合电容器常规地用于将负电压提供到位线。这可能难以解决，因为对位线的负升压不仅取决于耦合电容而且取决于位线电容，所述位线电容将视给定存储器配置中位单元的数目和过程拐点而变化。取决于存储器配置和过程拐点，负升压可能太小，从而导致写入故障。相反地，负升压可能太大，从而导致装置损坏。
因此，在所属领域中需要改进型负位线辅助架构。
发明内容
为了释放负位线升压，存储器具有写入辅助电路。所述写入辅助电路包含具有耦合到负位线升压端子的第一端子的电容器以用于在对存取存储器单元的写入操作期间将负位线升压提供到位线对中的放电位线。写入辅助电路中的反相器驱动电容器的第二端子以起始对放电位线的负位线升压。开关耦合于反相器的接地端子与接地之间。所述开关被配置成响应于升压跟踪信号而断开以便使接地端子与接地分离，所述升压跟踪信号响应于对虚设存储器单元的成功写入操作的完成而确证。虚设存储器单元经配置以使得所述成功写入操作与对存取存储器单元的成功写入操作大体上同时完成。
反相器的接地端子的分离致使电容器的端子浮置，以便终止对放电位线的负位线升压。这是相当有利的，因为对于存储器来说无论特定过程、电压或温度拐点如何，在完成对存取存储器单元的成功写入操作时的所得变化都将被一或多个虚设存储器单元仿效。所述结果为负位线升压的持续时间经时控以便在完成对存取存储器单元的成功写入操作之后被释放。具有太短或太长的负位线升压的常规问题因此得以解决。
通过以下具体实施方式可以更好地了解这些和其它有利特征。
附图说明
图1为根据本公开的一方面的写入辅助电路的电路图。
图2为根据本公开的一方面的写入检测电路的电路图。
图3为根据本公开的一方面的包含图1的写入辅助电路和图2的写入检测电路的存储器的图。
图4为根据本公开的一方面的虚设存储器单元的图。
图5为根据本公开的一方面的自适应负位线升压方法的流程图。
通过参考如下具体实施方式最佳理解本发明的实施例和其优点。应了解，相同参考标号用于识别图式中的一或多个中说明的相同元件。
具体实施方式
提供响应于对存储器单元的成功写入操作而复位(终止)负位线升压的存储器写入辅助电路。所述复位为如本文中将进一步解释的过程、电压和温度(PVT)感知复位。归因于此复位，无论给定存储器正经历何种过程拐点、温度或电压变化，也无论多少位单元加载给定列，都将施加负位线升压，使得其在完成对存取存储器单元的写入操作之后终止。负位线的复位因此对于过程拐点、温度和电压变化自适应。
图1中展示的实例写入辅助电路100被配置成施加此时控负位线升压。一对互补写入信号gdin和gdin_n表示待写入到静态随机存取存储器(SRAM)存储器单元(未说明)中的位(q)的二进位值，所述存储器单元耦合到由真实位线(b)135和补充位线(b bar)140形成的一对位线。负升压信号102在写入操作期间起始负位线升压。在此实施方案中，负升压信号102为高电平有效信号，使得通过确证从其默认接地状态到电源电压电平的负升压信号102而起始位线升压操作。反相器110反转负升压信号102以驱动反相器115和NMOS晶体管M1的栅极。在位线升压周期之外的默认操作期间，晶体管M1因此接通。晶体管M1的源极耦合到接地，而其漏极充当一对反相器101和105的接地端子(本文中表示为电容器升压端子125)。反相器101反转写入信号gdin以驱动真实位线135。类似地，反相器105反转补充写入信号gdin_n以驱动补充位线140。归因于写入信号的互补本质，反相器101和105中的一个将使其位线保持充电，而另一个反相器将在实施晶体管M1时通过电容器升压端子125使其位线接地。
在通过负升压信号102对电容器升压端子125进行此控制的情况下，当确证负升压信号102较高(例如，确证为电源电压)时，电容器升压端子125在被放电之后将相对于接地浮置。但电容器升压端子125还耦合到电容器C的阴极端子。关于电容器C的阳极端子，反相器115驱动反相器120，反相器120又驱动电容器C的阳极。在负位线升压操作之外的默认操作期间，负升压信号102的低状态(接地)因此使电容器C的阳极维持处于电源电压，从而驱动反相器120，而阴极由于电容器升压端子125接地而保持接地。但当确证负升压信号102较高时，阳极端子接地。电容器C中存储的电荷接着致使其阴极端子被牵拉为负电压，这致使电容器升压端子125也被牵拉为负的。可认为反相器110、115、120以及晶体管M1和M2包括用于将电容器C的端子耦合到接地以响应于负升压信号1052的确证而起始负位线升压操作且使所述端子浮置以响应于升压跟踪信号130的确证而终止负位线升压操作的装置。
对电容器升压端子125的负升压致使接地的位线(取决于写入信号gdin和gdin_n的二进制状态为真实位线135或补充位线140)也被牵拉为负电压。针对负位线升压周期施加负位线升压。为了避免例如通过使负位线升压周期太短或太长而对其进行时控的问题，响应于如本文中将进一步论述的成功写入操作的完成而确证升压跟踪信号130以通过切断NMOS晶体管M2而复位(终止)负位线升压，所述NMOS晶体管的漏极充当反相器120的接地端子。在负位线升压周期之外的默认操作期间，使升压跟踪信号130维持处于电源电压，使得晶体管M2维持接通。由于晶体管M2的源接地，因此晶体管M2使反相器120的接地端子维持接地，同时升压跟踪信号130撤销确证为电源电压。在此实施方案中，升压跟踪信号130为低电平有效信号，使得所述信号通过被放电到接地(牵拉为较低)而确证。作为响应，晶体管M2切断，于是电容器C的阳极端子由于反相器120不再通过其接地端子耦合到接地而浮置。这会引起负位线升压的释放。此释放是使用本文中进一步论述的模型化对成功写入操作的完成作出响应。因此，无论何种过程拐点用于构造存储器，也无论电源电压电平如何，也无论存储器是热的还是冷的，负位线升压都将跨越各种过程、电压和温度(PVT)拐点在适合的时间释放。
图2中展示用于响应于模型化成功写入操作而产生升压跟踪信号130的写入检测电路200。q信号来自下文论述且说明的存储器跟踪电路。q信号在本文中还可表示虚设存储器单元输出信号，由于其表示一或多个虚设存储器单元的二进制状态。对于如本文中将进一步论述的每一写入操作，此信号具有经保证二进制转变。因此，如果q信号已经较高，那么对于随后的写入操作其将被放电。相反地，如果q信号已经较低，那么对于随后的写入操作其将被确证到电源电压VDD。为了确证升压跟踪信号130，不管q信号是转变为高还是低，q信号都驱动PMOS晶体管P1的栅极，所述PMOS晶体管使其源连接到提供电源电压VDD的电源节点且使其漏极耦合到反相器201的电源端子。反相器201的接地端子耦合到使其源连接到接地的NMOS晶体管M3的漏极。补充的q信号(qb)驱动晶体管M3的栅极，以使得当q信号为低时反相器201可操作(经供电和接地两者)。相比之下，qb信号驱动PMOS晶体管P2的栅极，所述PMOS晶体管使其源连接到电源节点VDD且使其漏极耦合到反相器205的电源端子。类似地，q信号驱动NMOS晶体管M4的栅极，所述NMOS晶体管使其源连接到接地且使漏极耦合到反相器205的接地端子。反相器205因此与反相器201互补，由于反相器205在q信号为高时可操作。
反相器220反转q信号以产生qb信号。反相器225反转qb信号以产生q信号的第一延迟版本，所述q信号又被反相器230反转以产生qb信号的延迟版本。反相器240反转qb信号的延迟版本以产生q信号的第二延迟版本。反相器201将由反相器230产生的qb信号的延迟版本反转为detect_n信号。类似地，反相器205将由反相器240产生的q信号的第二延迟版本反转为detect_n信号，其因此通常通过反相器201和反相器205两者驱动。detect_n信号驱动NMOS晶体管M5的栅极，所述NMOS晶体管使其源连接到接地且使其漏极耦合到供应升压跟踪信号130的节点241。升压跟踪信号130的电压因此将与晶体管M5的漏极电压相等。PMOS晶体管P4使其源连接到电源电压节点且使其漏极耦合到节点241。低电平有效字线复位信号驱动晶体管P4的栅极，以使得在写入操作期间在释放字线(未说明)之后将升压跟踪信号130充电到电源电压VDD。在默认操作期间，通过写入检测电路200维持升压跟踪信号130的此充电状态。举例来说，当q信号在默认状态期间较高时，反相器205使detect_n信号接地以使晶体管M5维持断开，以使得升压跟踪信号130可保持为充电信号。以相同方式，当q信号较低时，反相器201将在默认操作期间使detect_n信号接地。因此，无论q信号在默认状态期间具有何种二进制状态，detect_n信号在写入操作之前都将被放电。由于detect_n信号驱动晶体管M5的栅极，因此晶体管M5在默认状态(非有效写入操作)期间将断开。
如本文中将进一步解释，通过一或多个虚设存储器单元模型化对存取存储器单元的成功写入操作，以引起q信号(虚设存储器单元输出信号)的二进制转变。因此，如果q信号在写入操作之前已较高(充电到电源电压VDD)，那么当成功写入操作已经模型化时，其将接着被驱动为较低(放电到接地)。类似地，如果q信号在写入操作之前已较低，那么在成功模拟写入操作结束之后，其将被驱动为较高。因此响应于模拟(或模型化)写入操作的完成而保证q信号具有二进制转变。不管在完成对虚设存储器单元的写入操作时q信号如何转变，在结束成功模拟写入操作之后，升压跟踪信号130都将被牵拉为较低。举例来说，如果q信号在完成成功写入操作之后被牵拉为较低，反相器201将接通，而反相器205切断。那时，来自反相器230的补充q信号的延迟版本仍将较低，由于q信号的经改变状态通过反相器220、225和230传播要花费时间。因此，响应于q信号的二进制转变，detect_n信号起初将被驱动为较高，使得晶体管M5接通以使升压跟踪信号130放电到接地。类似地，如果q信号在结束成功模拟写入操作之后转变为较高，反相器205将接通，而反相器201切断。那时，由反相器240产生的q信号的第二延迟版本仍将较低，由于跨越反相器220、225、230和240的串联组合的传播延迟。detect_n信号因此也将经脉冲为较高，以使得晶体管M5接通以使升压跟踪信号130放电。再次参考写入辅助电路100(图1)，将因此在完成成功模拟写入操作之后终止通过电容器升压节点125对放电位线的负升压，以使得负位线升压具有适当持续时间，不管过程、电压和温度拐点如何。当q信号的改变状态传播通过反相器220、225、230和240的串联组合时，将释放detect_n信号的确证使其再次放电到接地。举例来说，假设q信号已转变为较高。由反相器240产生的q信号的第二延迟版本因此最终将转变为较高，于是使detect_n信号放电。detect_n信号的类似释放在q信号已转变为较低的情况下出现。
写入检测电路200中由交叉耦合的反相器210和215形成的锁存器在撤销确证字线复位信号和detect_n信号两者时锁存升压跟踪信号130。具体来说，字线复位信号驱动NMOS晶体管M6的栅极，所述NMOS晶体管使其源极连接到接地且使其漏极耦合到反相器215的接地端子。在写入操作期间，当撤销确证字线复位信号较高(对应字线经确证)时，将因此维持接地到反相器215。类似地，detect_n信号驱动PMOS晶体管P3的栅极，所述PMOS晶体管使其源极连接到电源节点且使其漏极耦合到反相器215的电源端子。在默认操作期间，当撤销确证detect_n信号较低时，电力因此将提供到反相器215。由反相器215和210形成的锁存器在detect_n信号被驱动为较高时打开且在detect_n信号释放时关闭。因此锁存且维持升压跟踪信号130的低状态，直到在释放字线之后撤销确证最早的字线复位信号较高为止或直到再次使detect_n信号放电为止。在一个实施方案中，可认为写入检测电路200包括用于响应于虚设存储器单元输出的二进制转变(q信号的二进制转变)而确证升压跟踪信号的装置。
现将关于图3的实例存储器300论述成功写入操作的模拟。存储器单元(例如，SRAM位单元)的m×n阵列305具有m列和n行(m和n为正整数)。每个列具有对应位线对(BL和BLB)。将阵列305中的多个m列从第零列布置到第(m-1)列。每个位线对由对应写入辅助电路100驱动，如关于图1所论述。对于每个列的写入辅助电路100，写入信号gdin和gdin_n由对应写入驱动器电路320供应。基于待写入到存取存储器单元的二进制值，每个写入驱动器电路320驱动其具有对应二进制值的写入信号gdin和gdin_n。举例来说，第零列的写入驱动器电路320对D0二进制值作出响应，而第(m-1)列的写入驱动器电路320对Dm-1二进制值作出响应。
存储器控制电路(CNTL)340对时钟信号355和地址信号356作出响应以驱动负升压信号102和字线复位信号，如在负位线升压领域中是常规的。另外，存储器控制电路340触发字线解码器电路345以对地址信号进行解码且确证在第零字线WL0到第(n-1)字线(WLn)范围内的适合的字线(WL)。这些字线控制存储器阵列305中的n个行。为了模拟在写入操作期间出现字线必需的时间，存储器控制电路340在触发字线解码器345的同时还触发虚设字解码器350以对行地址进行解码。举例来说，存储器控制电路340可使用一或多个预解码器(PREDEC)信号357触发虚设字线解码器350。作为响应，虚设字线解码器350确证通过存储器单元310的虚设行加载的虚设字线(DWL)。为了限制路由区域需求，虚设字线DWL可折叠。不管虚设字线DWL是否折叠，虚设行310可包含包含在存储器阵列305中n个行中的每一个中的相同数目的虚设存储器单元，以使得通过虚设字线DWL准确地模型化字线出现时间。虚设字线的确证接着将一对虚设位线DBL和DBLB耦合到一或多个虚设存储器单元330(其还可指定为跟踪单元)。虚设位线DBL和DBLB通过虚设负载单元335加载，如下文进一步所论述。
图4中展示实例SRAM虚设存储器单元330。虚设存储器单元330包含一对交叉耦合的反相器400和405。反相器400包含PMOS晶体管P5，所述PMOS晶体管使源耦合到电源节点且使漏极耦合到虚设存储器单元330的Q输出节点。此Q输出节点将Q信号提供到写入检测电路200，如前文所论述。反相器400的晶体管P5的漏极还耦合到NMOS晶体管M8的漏极，所述NMOS晶体管使其源连接到接地。反相器405的PMOS晶体管P6和NMOS晶体管M9类似地布置，除反相器405的输出为虚设存储器单元330的补充Q输出节点以外。NMOS虚设存取晶体管M7耦合于虚设存储器单元330的Q输出节点与虚设位线DBL之间。类似地，NMOS虚设存取晶体管M10耦合于存储器单元330的补充Q输出节点与补充虚设位线DBLB之间。虚设字线DWL驱动虚设存取晶体管M7和M10的栅极。
反相器400和405以及虚设存取晶体管M7和M10的大小设定成匹配图3的阵列305中位单元中的对应装置。以此方式，虚设存储器单元330准确地模型化完成成功写入操作必需的时间。在替代实施方案中，为了使误差平均化，多个虚设存储器单元330可并行地布置于虚设位线DBL与DBLB之间。这些虚设存储器单元330接着将共同驱动Q信号。再次参考图3，在写入检测电路200处接收来自虚设存储器单元330的Q信号，以使得响应于完成成功模型化写入操作而进行的Q信号的二进制转变可触发升压跟踪信号130的低电平有效确证以复位负位线升压。为了确保Q输出信号在每一模型化写入操作之后的二进制转变，用于驱动虚设位线DBL和DBLB的产生虚设写入信号gdin和gdin_n的虚设写入驱动器电路325被配置成响应于来自写入检测电路200的补充Q信号。为了模型化在存储器阵列305中出现的位线加载，虚设位线DBL和DBLB可通过虚设负载单元335加载。如同虚设存储器单元330，虚设负载单元335为存储器阵列305中使用的存储器单元的副本，但并不使其栅极由虚设字线DWL驱动。因此包含虚设负载单元335以模仿取决于存储器阵列305中的行数的位线的电容加载。为了进一步提高模拟写入操作的准确度，额外写入辅助电路100也可以驱动虚设位线DBL和DBLB。此额外写入辅助电路100被配置成关于图1所论述。
可认为虚设字线解码器350、虚设字线DWL、虚设负载单元335、虚设存储器单元330以及对应写入辅助电路100和虚设写入驱动器325的集合包括用于模型化对阵列305中存储器单元中的所选存储器单元的写入操作的装置，其中所述装置被配置成响应于写入操作的完成而引起虚设存储器单元输出信号的二进制转变。
由其写入辅助电路100提供的负位线升压都被适当地时控，不管过程、电压和温度拐点如何。此外，此时控也与存储器大小无关。举例来说，若存储器300的特定示例在存储器阵列305中包含相对较大数目的行，通过虚设位线DBL和DBLB以及通过虚设负载单元335模型化对其位线的所得电容加载。还模型化字线解码器345的地址解码延迟以及字线出现时间。现将解决实例操作方法。
图5中展示自适应负位线升压方法的实例流程图。所述方法包含行动500，其出现在对通过一对位线存取的存储器单元的写入操作期间且包括将位线中的放电位线耦合到充电电容器的第一端子，同时将充电电容器的第二端子耦合到接地以开始对放电位线的负位线升压操作。如相对于写入辅助电路200所论述的触发对电容器升压端子125的负升压(这又提供对放电位线的负升压)的位线负升压信号102的确证为行动500的实例。
所述方法还包含行动505，其响应于对存储器单元的写入操作的起始且包括确定对至少一个虚设存储器单元的写入操作何时完成。通过虚设存储器单元330模型化所述写入操作为行动505的实例。
最后，所述方法包含510，其包括使第二电容器端子浮置以响应于确定对至少一个虚设存储器单元的写入操作完成而终止负位线升压操作。如关于图1所论述的对到写入辅助电路100的升压跟踪信号130的低电平有效确证以便截断接地到反相器120且因此使电容器C的阳极浮置为行动510的实例。
如所属领域的技术人员至今将了解且依据手头的特定应用，可在本公开的装置的材料、设备、配置和使用方法中作出许多修改、替代和变化，而不会脱离本公开的精神和范围。鉴于此，本公开的范围不应限于本文中所说明和描述的特定实施例的范围，因为其仅借助其一些实例，事实上应与所附权利要求书及其功能等效物的范围完全相称。

Claims (20)

1.一种存储器，其包括：
位线对；和
写入辅助电路，包含：
电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线；
第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子；以及
开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压。
2.根据权利要求1所述的存储器，其进一步包括：
存储器单元，通过一对存取晶体管耦合到所述位线对；
至少一个虚设存储器单元，被配置成电模型化对所述存储器单元的写入操作；
写入检测电路，被配置成响应于对所述至少一个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号。
3.根据权利要求2所述的存储器，其进一步包括：
字线，被配置成针对所述存取晶体管中的每一个而驱动栅极；
一对虚设位线，被配置成电模型化所述一对位线；以及
虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述至少一个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线。
4.根据权利要求2所述的存储器，其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号；并且其中所述写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号。
5.根据权利要求4所述的存储器，其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链。
6.根据权利要求4所述的存储器，其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器。
7.根据权利要求4所述的存储器，其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器。
8.根据权利要求4所述的存储器，其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。
9.根据权利要求8所述的存储器，其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于所述字线复位信号的确证而将所述锁存器接地端子耦合到接地。
10.根据权利要求2所述的存储器，其中所述升压跟踪信号为低态有效信号，且其中所述写入检测信号被配置成在其确证期间使所述升压跟踪信号接地。
11.一种方法，其包括：
在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作；
响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成；以及
响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二电容器端子浮置以终止所述负位线升压操作。
12.根据权利要求11所述的方法，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元。
13.根据权利要求11所述的方法，其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离。
14.根据权利要求11所述的方法，其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期。
15.根据权利要求12所述的方法，其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载。
16.根据权利要求12所述的方法，其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变。
17.一种存储器，其包括：
位线对；
电容器；
第一装置，用于将所述电容器的端子耦合到接地以响应于负升压信号的确证而起始负位线升压操作且用于使所述端子浮置以响应于升压跟踪信号的确证而终止所述负位线升压操作；
第二装置，用于模型化对存储器单元的写入操作，其中所述第二装置被配置成响应于所述写入操作的完成而引起虚设存储器单元输出信号的二进制转变；以及
第三装置，用于响应于所述虚设存储器单元输出信号的所述二进制转变而确证所述升压跟踪信号。
18.根据权利要求17所述的存储器，其中所述存储器单元为静态随机存取存储器SRAM单元。
19.根据权利要求18所述的存储器，其中所述第三装置进一步被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压。
20.根据权利要求19所述的存储器，其中所述第三装置包含被配置成锁存所述升压跟踪信号的锁存器。
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