CN109841251A - Sram写控制电路 - Google Patents

Abstract

SRAM写控制电路，包括写探测单元及字线加压单元，字线加压单元适于拉升所述存储单元写字线的电压，包括使能端及输出端，其中输出端与字线驱动电路的电源信号输入端耦接；写探测单元，适于模拟所述存储单元的写入过程，输入端耦接时钟信号，输出端耦接所述字线加压单元的使能端，基于模拟结果输出相应的使能信号。采用上述的方案，可以解决SRAM功耗较大的问题。

Description

SRAM写控制电路

技术领域

本发明实施例涉及集成电路领域，尤其涉及SRAM写控制电路。

背景技术

静态随机存取存储器(Static Random Access Memory，简称SRAM)，是一种置于CPU和主存间的高速缓存，具有速度快、易于嵌入、不需要刷新操作等优势。

目前，为了提高写入能力，会将存储单元电路的写字线的电压升到电源电压以上，通常会有一个外部控制信号来控制是否需要写字线的升压。

然而，采用上述方案需要在出厂前通过芯片测试，才能设定是否需要上述外部控制信号，耗费大量人力物力，成本较高；若设置为使能态，则在所述存储单元写入过程中，所述存储单元的写字线电压始终处于拉升状态，功耗较大。

发明内容

本发明实施例解决的问题是如何实现SRAM写控制电路以降低SRAM功耗及节约成本。

为解决上述问题，本发明实施例提供了SRAM写控制电路，所述存储单元的写字线与字线驱动电路的输出端耦接；所述SRAM写控制电路包括：写探测单元及字线加压单元，其中：所述字线加压单元，适于拉升所述存储单元写字线的电压，包括使能端及输出端，其中输出端与所述字线驱动电路的电源信号输入端耦接；所述写探测单元，适于模拟所述存储单元的写入过程，输入端耦接时钟信号，输出端耦接所述字线加压单元的使能端，基于模拟结果输出相应的使能信号。

可选的，所述写探测单元与所述存储单元的结构具有一致性。

可选的，所述写探测单元包括：一个写探测模块；或者，至少两个结构相同的写探测模块及与各写探测模块输出端耦接的或门模块，所述或门模块的输出端与所述字线加压单元的使能端耦接。

可选的，所述存储单元为4T存储单元、6T存储单元或8T存储单元。

可选的，所述存储单元包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一反相放大器、第二反相放大器、写位线、写位线反、写字线、读位线、读字线，其中：所述第一MOS管的栅极与写字线耦接，所述第一MOS管的源极与第一反相放大器的输出端及第二反相放大器的输入端耦接，所述第一MOS管的漏极与写位线耦接；所述第二MOS管的栅极与写字线耦接，所述第二MOS管的源极与第一反相放大器的输入端及第二反相放大器的输出端耦接，所述第二MOS管的漏极与写位线反耦接；所述第三MOS管的栅极与第一反相放大器的输入端耦接，所述第三MOS管的源极与第四MOS管的源极耦接，所述第三MOS管的漏极与地线耦接；所述第四MOS管的栅极与读字线耦接，所述第四MOS管的源极与第三MOS管的源极耦接，所述第四MOS管的漏极与读位线耦接；所述第一反相放大器的输入端与第二MOS管的源极耦接，所述第一反相放大器的输出端与第一MOS管的源极耦接；所述第二反相放大器的输入端与第一MOS管的源极耦接，所述第二反相放大器的输出端与第二MOS管的源极耦接。

可选的，所述写探测模块包括：第三反相放大器、第四反相放大器、第五反相放大器、第六反相放大器、第五MOS管、第六MOS管、锁存器，其中：所述第三反相放大器的输入端与第六MOS管的漏极及锁存器的输入端耦接，所述第三反相器的输出端与第五MOS管的漏极耦接；所述第四反相放大器的输入端与第五MOS管的漏极耦接，所述第四反相放大器的输出端与第六MOS 管的漏极及锁存器的输入端耦接；所述第五反相放大器的输入端与时钟脉冲信号耦接，所述第五反相放大器的输出端与第五MOS管的栅极及第六反相放大器的输入端耦接；所述第六反相放大器的输入端与第五反相放大器的输出端耦接，所述第六反相放大器的输出端与第六MOS管的栅极耦接；所述第五MOS 管的漏极与第三反相放大器的输出端及第四反相放大器输入端耦接，所述第五 MOS管的栅极与第五反相放大器的输出端耦接，所述第五MOS管的源极与地线耦接；所述第六MOS管的漏极与第三反相放大器的输入端、第四反相放大器的输出端及锁存器输入端耦接，所述第六MOS管的栅极与第六反相放大器的输出端耦接，所述第六MOS管的源极与地线耦接；所述锁存器的输入端与第六MOS管的漏极、第三反相放大器的输入端、第四反相放大器的输出端及第五反相放大器的输出端耦接，所述锁存器输出端与所述字线加压单元的使能端耦接。

可选的，所述第五MOS管与第六MOS管为NMOS管。

可选的，所述第五MOS管的驱动能力小于第六MOS管的驱动能力。

可选的，所述锁存器为D锁存器。

可选的，所述写探测模块还包括使能端，适于在处于有效状态时激活所述写探测模块。

与现有技术相比，本发明实施例的技术方案具有以下优点：

通过设置SRAM写控制电路包括写探测单元及字线加压单元，写探测单元模拟存储单元的写入过程，基于模拟结果输出相应的使能信号，而字线加压单元根据使能信号判断字线加压单元是关闭还是打开，从而使得在存储单元的写字线电压需要拉升时自动拉升，在不需要拉升时所述字线加压单元不工作，因而可以避免字线加压单元一直加压所造成功耗浪费，故可以降低功耗，且采用上述SRAM写控制电路无须出厂时专门检测是否有必要开启，实现自动控制，因而可以大大降低人力成本。

进一步地，由于写探测单元可以包括至少两个结构相同的写探测模块及与各写探测模块输出端耦接的或门模块，这样多个写探测模块分别与或门模块耦接，可以抵抗工艺波动，增强SRAM写控制电路的可靠性。

附图说明

图1是一种SRAM写控制电路结构图；

图2是图1所示的SRAM写控制电路在写操作时存储单元的信号时序图；

图3是本发明实施例中的一种SRAM写控制电路的电路结构示意图；

图4是本发明实施例中的另一种SRAM写控制电路的电路结构图；

图5是图4所示的SRAM写控制电路在写操作时写探测单元的信号时序图；

图6是本发明实施例中的另一种SRAM写控制电路的电路结构示意图。

具体实施方式

参照图1，SRAM包括存储单元11，所述存储单元为6T存储单元，包括 MOS管N1、N2、N3、N4，反相放大器器A1和A2，以及写字线WWL，写位线WBL、写位线反WBLB，读位线RBL，读字线RWL。写位线反WBLB在结构上与写位线WBL对称，二者均为写位线。所述存储单元11的写字线WWL 与字线驱动电路14输出端耦接，字线驱动电路14的信号输入端与编码电路12 的输出端耦接，所述字线驱动电路14在编码电路12的输出信号控制下，驱动所述存储单元11的写字线WWL的数据写入。如前所述，现有技术中提供了一种SRAM写控制电路，如图1所示，所述写控制电路包括字线加压单元13，所述字线加压单元13为字线加压控制电路，控制所述SRAM中一系列存储单元11的写字线WWL的电压。所述字线加压单元13包括使能端EN1及输出端，所述字线加压单元13的输出端与所述字线驱动电路14的电源信号输入端耦接。

在本发明实施例中，“耦接”指相应的单元或电路之间可以是直接连接，也可以是间接连接。

在具体实施中，对存储单元11进行不同的操作时，字线驱动电路14的驱动电压不同。其中进行写操作时需要更大的驱动电压。当存储单元11电压或者地线不稳时，会出现写入能力偏低的问题。

为了提高存储单元11的写入能力，如图2所示，是图1所示的SRAM字线控制电路在写操作时存储单元的信号时序图，由图2可知，VDD电压处于波动状态，使字线加压单元13处于使能状态，即可使写字线WWL的电压升高，这时写字线WWL的电压高于电源电压，NL由高电平转换为低电平，NR由低电平转换为高电平，因而可以提高存储单元11的写入能力。

目前，在出厂前，会对每个存储单元11的写入能力进行芯片测试，由芯片测试结果来判断外部控制信号EN1是否需要。其中，一种是不需要输入一个外部控制信号，不需要对写字线WWL进行升压，当在电压不稳时仍旧会造成存储单元11的写入能力不足。另一种是需要输入一个外部控制信号EN1，需要对写字线WWL进行升压，这时会提高存储单元11的写入能力，当写入能力足够时，由于外部信号EN1一直存在，会导致字线加压单元13一直打开，写字线一直进行升压，因而造成功耗浪费。

由上可知，现有技术无法解决存储单元功耗浪费及人力成本高的问题。

为了解决上述问题，本发明实施例所设置的SRAM写控制电路包括字线加压(Wordline Boost)单元及写探测单元，由写探测单元模拟存储单元的写入过程，基于模拟结果输出相应的使能信号，而字线加压单元根据使能信号判断字线加压单元是关闭还是打开，从而使得在存储单元的写字线电压需要拉升时自动拉升，在不需要拉升时所述字线加压单元不工作，因而可以避免字线加压单元一直加压所造成功耗浪费，故可以降低功耗，且采用上述SRAM写控制电路可以根据电压实际情况自适应调整是否加压，无须出厂时专门检测是否有必要开启，因而可以大大降低人力成本。

为了使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

可以理解的是，SRAM由一系列的存储单元组成。为描述方便，本发明实施例中仅以其中一个存储单元31为例进行详细说明。参照图3所示的本发明实施例中的一种SRAM写控制电路的电路结构示意图，所述SRAM写控制电路包括：依次耦接的写探测单元33、字线加压单元32，其中：

所述字线加压单元32，适于拉升所述存储单元31写字线WWL的电压，包括使能端及输出端，其中输出端与所述字线驱动电路35的电源信号输入端耦接；

所述写探测单元33，适于模拟所述存储单元31的写入过程，输入端耦接时钟信号CLK，输出端耦接所述字线加压单元32的使能端EN2，基于模拟结果输出相应的使能信号。

在具体实施中，所述写探测单元33的输入端耦接时钟信号CLK，模拟所述存储单元31的写入过程，基于模拟结果输出相应的使能信号至所述字线加压单元32的使能端EN2，所述字线加压单元32根据使能信号EN2控制字线加压单元32是开启还是关闭，在开启状态下，拉升所述存储单元31写字线WWL 的电压。

采用上述方案，由所述写探测单元模拟所述存储单元的写入过程，基于写探测单元的模拟结果自动控制字线加压单元是否工作，因而可以根据写探测单元实时地反映所述存储单元的电压状态，对所述存储的写字线进行电压拉升，故可以提高所述存储单元的写入能力，且可以降低功耗。

此外，如前所述，参照图1，现有技术中，存储单元需要在出厂前由专门的测试人员通过外部芯片进行测试，以获知存储单元的写入能力，进而判定是否需要一个外部控制信号去打开字线加压单元。而本发明实施例则无须进行专门的测试，而是根据电压实际情况自适应调整是否加压，因而可以节约人力物力及时间成本。

继续参照图3，在具体实施中，为使模拟效果更加准确，所述写探测单元 33与存储单元31的电路结构可以具有一致性。

在具体实施例中，所述的存储单元31可以是多种类型。比如存储单元31 可以是4T存储单元、6T存储单元或者8T存储单元，相应地，所述写探测单元33与存储单元31的电路结构保持一致即可。图4示出了本发明实施例中的一种SRAM写控制电路的电路结构图，其中写探测单元33与存储单元31电路结构具有一致性。图5是图4的SRAM写控制电路在写操作时写探测单元的信号时序图。

下面参考图4，对本发明实施例中一种SRAM写控制电路的电路结构进行详细介绍：

SRAM可以包括存储单元31，所述存储单元31的写字线WWL与字线驱动电路35的输出端耦接，所述字线驱动电路35的信号输入端与编码电路34 的输出端耦接。

如图4所示，所述存储单元31为6T结构。具体而言，所述存储单元31 可以包括：第一MOS管N1、第二MOS管N2、第三MOS管N3、第四MOS 管N4、第一反相放大器A1、第二反相放大器A2、写位线WBL、写位线反 WBLB、写字线WWL、读位线RBL、读字线RWL。

其中，所述第一MOS管N1的栅极与写字线WWL耦接，所述第一MOS 管N1的源极与第一反相放大器A1的输出端及第二反相放大器A2的输入端耦接，所述第一MOS管N1的漏极与写位线WBL耦接。

所述第二MOS管N2的栅极与写字线WWL耦接，所述第二MOS管N2 的源极与第一反相放大器A1的输入端及第二反相放大器A2的输出端耦接，所述第二MOS管N2的漏极与写位线反WBLB耦接。

所述第三MOS管N3的栅极与第一反相放大器A1的输入端耦接，所述第三MOS管N3的源极与第四MOS管N4的源极耦接，所述第三MOS管N3的漏极与地线耦接。

所述第四MOS管N4的栅极与读字线RWL耦接，所述第四MOS管N4 的源极与第三MOS管N3的源极耦接，所述第四MOS管N4的漏极与读位线 RBL耦接。

所述第一反相放大器A1的输入端与第二MOS管N2的源极耦接，所述第一反相放大器A1的输出端与第一MOS管N1的源极耦接。

所述第二反相放大器A2的输入端与第一MOS管N1的源极耦接，所述第二反相放大器A2的输出端与第二MOS管N2的源极耦接。

继续参考图4，所述SRAM写控制电路可以包括写探测单元33及字线加压单元32，所述写探测单元33的输入端接收时钟信号CLK，所述写探测单元 33的输出端与字线加压单元32的使能端EN3耦接。

为保持与所述存储单元31电路结构的一致性，在本发明一实施例中，所述写探测单元33可以包括：第三反相放大器A1’、第四反相放大器A2’、第五反相放大器A5、第六反相放大器A6、第五MOS管N1’、第六MOS管N2’、锁存器B，且第五MOS管N1’与第一MOS管N1的结构具体一致性，第六 MOS管N2’与第二MOS管N2的结构具有一致性，第三反相放大器A1’与第一反相放大器A1的结构具有一致性，第四反相放大器A2’与第二反相放大器A2的结构具有一致性。

其中，所述第三反相放大器A1’的输入端与第六MOS管A6的漏极及锁存器B的输入端耦接，所述第三反相器A1’的输出端与第五MOS管N1’的漏极耦接。

所述第四反相放大器A2’的输入端与第五MOS管N1’的漏极耦接，所述第四反相放大器A2’的输出端与第六MOS管N2’的漏极及锁存器B的输入端耦接。

所述第五反相放大器A5的输入端与时钟脉冲信号CLK耦接，所述第五反相放大器A5的输出端与第五MOS管N1’的栅极及第六反相放大器A6的输入端耦接。

所述第六反相放大器A6的输入端与第五反相放大器A5的输出端耦接，所述第六反相放大器A6的输出端与第六MOS管N2’的栅极耦接。

所述第五MOS管N1’的漏极与第三反相放大器A1’的输出端及第四反相放大器A2’输入端耦接，所述第五MOS管N1’的栅极与第五反相放大器A5 的输出端耦接，所述第五MOS管N1’的源极与地线耦接；

所述第六MOS管N2’的漏极与第三反相放大器A1’的输入端、第四反相放大器A2’的输出端及锁存器B输入端耦接，所述第六MOS管N2’的栅极与第六反相放大器A6的输出端耦接，所述第六MOS管N2’的源极与地线耦接。

所述锁存器B的输入端与第六MOS管N2’的漏极、第三反相放大器A1’的输入端、第四反相放大器A2’的输出端及第五反相放大器A5的输出端耦接，所述锁存器B输出端与所述字线加压单元32的使能端耦接。

以下参照图5介绍图4所述SRAM写控制电路的工作原理：

假设对SRAM进行写入操作，写探测单元33各个相关信号的时序图如图5 所示。

当电源电压VDD或者地线GND不稳定时，此时写探测单元33的第五MOS 管N1’、第六MOS管N2’、第三反相放大器A1’、第四反相放大器A2’第五反相放大器A5、第六反相放大器A6及锁存器B的电压均不稳定，此时执行写操作时，第三反相放大器A1’的输出端信号NL’达不到0，第四反相放大器 A2’的输出端信号NR’达不到1，见图5中时间点t1之前的时序信号，写探测单元33模拟写入过程失败。之后，时钟信号CLK为1，第五反相放大器A5 的输出端信号TWL为0，锁存器B输出端与输入端均打开，写探测单元33基于模拟结果输出使能信号EN3，所述EN3为1，字线加压单元32使能端接收使能信号EN3，进而所述字线加压单元32打开，对存储单元31的写字线WWL 电压实现拉升，见图5中t1至t2时间段的时序信号，所述写字线WWL电压拉升至电源电压以上。

当电源电压VDD或者地线GND稳定时，此时写探测单元33的第五MOS 管N1’、第六MOS管N2’、第三反相放大器A1’、第四反相放大器A2’第五反相放大器A5、第六反相放大器A6及锁存器B的电压均稳定，此时在写探测单元33在模拟写操作时各信号电平变换稳定，即第三反相放大器A1’的输出端信号NL’为0，第四反相放大器A2’的输出端信号NR’为1，见图5中时间点t2之后的时序信号，写探测单元33模拟写入过程成功。之后，时钟信号 CLK为0，第五反相放大器A5的输出端TWL为1，锁存器B的输出端锁定，进一步所述写探测单元33基于模拟结果输出使能信号EN3，所述使能信号EN3 为0，字线加压单元32使能端接收使能信号EN3，进而所述字线加压单元32 关闭，不会造成存储单元31的写字线WWL电压一直拉升。

由上可知，所述写探测单元33与存储单元31在结构上具有一致性，所述写探测单元33模拟存储单元31的写入过程，根据模拟结果实现字线加压自适应控制。

在具体实施中，所述写探测单元33可以是一个写探测模块，如图4所示，即由一个写探测模块组成一个写探测单元33。

在本发明其他实施例中，所述写探测单元33还可以包括：至少两个结构相同的写探测模块332及与各写探测模块输出端耦接的或门模块331。下面参考图6所示的SRAM写控制电路的电路结构示意图，对本发明实施例中的一种 SRAM写控制电路的工作原理进行详细介绍：

SRAM存在工艺波动。SRAM在读写操作时，为了抵抗工艺波动，可以在写探测单元33中设置多个写探测模块332及或门模块331，所述多个写探测模块332输入端分别接收外部时钟信号CLK，输出端分别与所述或门模块331的各输入端耦接，所述或门模块331的输出端与字线加压单元32的使能输入端耦接。

在本发明实施例中，写探测单元33中设置有多个写探测模块332及或门模块331，如果产生工艺波动，由于有多个写探测模块332同时进行探测，并当其中任何一个写探测模块332模拟结果显示需要进行SRAM的写字线WWL的电压拉升时，或门模块331就会输出信号(如输出高电平)至字线加压单元32 的使能端，控制字线加压单元32工作。

虽然本发明实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种SRAM写控制电路，所述SRAM包括存储单元，所述存储单元的写字线与字线驱动电路的输出端耦接；其特征在于，所述SRAM写控制电路包括：写探测单元及字线加压单元，其中：

所述字线加压单元，适于拉升所述存储单元写字线的电压，包括使能端及输出端，其中输出端与所述字线驱动电路的电源信号输入端耦接；

所述写探测单元，适于模拟所述存储单元的写入过程，输入端耦接时钟信号，输出端耦接所述字线加压单元的使能端，基于模拟结果输出相应的使能信号。

2.根据权利要求1所述的SRAM写控制电路，其特征在于，所述写探测单元与所述存储单元的结构具有一致性。

3.根据权利要求1或2所述的SRAM写控制电路，其特征在于，所述写探测单元包括：一个写探测模块；或者，至少两个结构相同的写探测模块及与各写探测模块输出端耦接的或门模块，所述或门模块的输出端与所述字线加压单元的使能端耦接。

4.根据权利要求3所述的SRAM写控制电路，其特征在于，所述存储单元为4T存储单元、6T存储单元或8T存储单元。

5.根据权利要求4所述的SRAM写控制电路，其特征在于，所述存储单元包括：第一MOS管、第二MOS管、第三MOS管、第四MOS管、第一反相放大器、第二反相放大器、写位线、写位线反、写字线、读位线、读字线，其中：

所述第一MOS管的栅极与写字线耦接，所述第一MOS管的源极与第一反相放大器的输出端及第二反相放大器的输入端耦接，所述第一MOS管的漏极与写位线耦接；

所述第二MOS管的栅极与写字线耦接，所述第二MOS管的源极与第一反相放大器的输入端及第二反相放大器的输出端耦接，所述第二MOS管的漏极与写位线反耦接；

所述第三MOS管的栅极与第一反相放大器的输入端耦接，所述第三MOS管的源极与第四MOS管的源极耦接，所述第三MOS管的漏极与地线耦接；

所述第四MOS管的栅极与读字线耦接，所述第四MOS管的源极与第三MOS管的源极耦接，所述第四MOS管的漏极与读位线耦接；

所述第一反相放大器的输入端与第二MOS管的源极耦接，所述第一反相放大器的输出端与第一MOS管的源极耦接；

所述第二反相放大器的输入端与第一MOS管的源极耦接，所述第二反相放大器的输出端与第二MOS管的源极耦接。

6.根据权利要求5所述的SRAM写控制电路，其特征在于，所述写探测模块包括：第三反相放大器、第四反相放大器、第五反相放大器、第六反相放大器、第五MOS管、第六MOS管、锁存器，其中：

所述第三反相放大器的输入端与第六MOS管的漏极及锁存器的输入端耦接，所述第三反相放大器的输出端与第五MOS管的漏极耦接；

所述第四反相放大器的输入端与第五MOS管的漏极耦接，所述第四反相放大器的输出端与第六MOS管的漏极及锁存器的输入端耦接；

所述第五反相放大器的输入端与时钟脉冲信号耦接，所述第五反相放大器的输出端与第五MOS管的栅极及第六反相放大器的输入端耦接；

所述第六反相放大器的输入端与第五反相放大器的输出端耦接，所述第六反相放大器的输出端与第六MOS管的栅极耦接；

所述第五MOS管的漏极与第三反相放大器的输出端及第四反相放大器输入端耦接，所述第五MOS管的栅极与第五反相放大器的输出端耦接，所述第五MOS管的源极与地线耦接；

所述第六MOS管的漏极与第三反相放大器的输入端、第四反相放大器的输出端及锁存器输入端耦接，所述第六MOS管的栅极与第六反相放大器的输出端耦接，所述第六MOS管的源极与地线耦接；

所述锁存器的输入端与第六MOS管的漏极、第三反相放大器的输入端、第四反相放大器的输出端及第五反相放大器的输出端耦接，所述锁存器输出端与所述字线加压单元的使能端耦接。

7.根据权利要求6所述的SRAM写控制电路，其特征在于，所述第五MOS管与第六MOS管为NMOS管。

8.根据权利要求7所述的SRAM写控制电路，其特征在于，所述第五MOS管的驱动能力小于第六MOS管的驱动能力。

9.根据权利要求6所述的SRAM写控制电路，其特征在于，所述锁存器为D锁存器。

10.根据权利要求3所述的SRAM写控制电路，其特征在于，所述写探测模块还包括使能端，适于在处于有效状态时激活所述写探测模块。