CN106875972B - 一种应用在静态随机存储器中的读信号控制电路 - Google Patents

一种应用在静态随机存储器中的读信号控制电路 Download PDF

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Abstract

本发明涉及存储器技术领域，尤其涉及一种应用在静态随机存储器中的读信号控制电路，包括第一与门电路、第二与门电路和RS锁存器；第一与门电路的输出端与RS锁存器的置位输入端相连；RS锁存器的输出端与第二与门电路的第一输入端相连；第一与门电路的第一输入端接入静态随机存储器中的灵敏放大器的第一输出信号，第一与门电路的第二输入端接入灵敏放大器的第二输出信号，RS锁存器的复位输入端和第二与门电路的第二输入端均连接静态随机存储器中的读信号产生电路的输出端，第二与门电路的输出端连接灵敏放大器的使能输入端。本发明在灵敏放大器产生读结果之后，能够自动对读信号关断，缩短了读电路工作时间，减小了SRAM中灵敏放大器的功耗。

Description

一种应用在静态随机存储器中的读信号控制电路
技术领域
本发明涉及存储器技术领域，尤其涉及一种应用在静态随机存储器中的读信号控制电路。
背景技术
静态随机存储器(Static Random Access Memory，简称SRAM)，具有无需刷新，使用方便，速度快等优点，广泛用作计算机内存或CPU高速缓存等。作为计算机，智能手持设备，汽车电子等产品中必不可少的组成部分，SRAM正向着高密度，大容量，高速度，低功耗的方向不断发展。
SRAM电路结构一般包括：存储矩阵、地址译码、地址缓冲、输入输出缓冲和读写控制电路，存储矩阵由大量存储单元排列而成，行列矩阵结构，每个存储单元存储一位二进制数据，在地址译码和读写控制电路作用下，可以读写数据。地址译码电路一般分为行地址译码器和列地址译码器两部分，行地址译码器在存储阵列中选中一行存储单元，列地址译码器在字线选中寻出单元中再选中一位或N位，使这些被选中单元电路和读写控制电路相连，由读写控制电路决定对这些存储单元进行何种操作。
在SRAM电路中，一条位线上往往会连接几百个甚至上千个存储单元，因而位线电容很大。而为了使芯片整体尺寸较小，单个存储单元的尺寸必须做的很小，这将使得单个存储单元的驱动能力非常有限，导致位线读信号BL_RD和BLB_RD的变化非常缓慢。为了提高读出速度，采用灵敏放大器，使得位线上只要建立起一定的电压差就可以，无需降低到逻辑低电平时，就可以读出数据，从而显著提高SRAM读出速度。然而，由于位线电容非常大，在电路读出时，位线电容充放电为SRAM电路带来非常大的功耗。
发明内容
本发明通过提供一种应用在静态随机存储器中的读信号控制电路，解决了现有技术中读信号时SRAM电路功耗大的技术问题。
本发明实施例提供了一种应用在静态随机存储器中的读信号控制电路，其特征在于，包括第一与门电路、第二与门电路和RS锁存器；
所述第一与门电路的输出端与所述RS锁存器的置位输入端相连；
所述RS锁存器的输出端与所述第二与门电路的第一输入端相连；
其中，所述第一与门电路的第一输入端接入所述静态随机存储器中的灵敏放大器的第一输出信号，所述第一与门电路的第二输入端接入所述灵敏放大器的第二输出信号，所述RS锁存器的复位输入端和第二与门电路的第二输入端均连接所述静态随机存储器中的读信号产生电路的输出端，所述第二与门电路的输出端连接所述灵敏放大器的使能输入端。
可选的，所述第一与门电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；
所述第一PMOS管的源极端、所述第二PMOS管的源极端和所述第三PMOS管的源极端分别与电源连接；
所述第一PMOS管的栅极端和第一NMOS管的栅极端分别与所述第一与门电路的第一输入端连接；
所述第一PMOS管的漏极端、所述第二PMOS管的漏极端、所述第一NMOS管的漏极端、所述第三PMOS管的栅极端和所述第三NMOS管的栅极端连接在一起；
所述第二PMOS管的栅极端和第二NMOS管的栅极端分别与所述第一与门电路的第二输入端连接；
所述第三PMOS管的漏极端和所述第三NMOS管的漏极端之间的连接节点与所述第一与门电路的输出端连接；
所述第一NMOS管的源极端与所述第二NMOS管的漏极端连接；
所述第二NMOS管的源极端和所述第三NMOS管的源极端分别接地。
可选的，所述第二与门电路的电路结构与所述第一与门电路的电路结构相同。
可选的，所述第一PMOS管和所述第二PMOS管的栅宽均为7.85微米，所述第一NMOS管和所述第二NMOS管的栅宽均为4.15微米，所述第三PMOS管的栅宽为9微米，第三NMOS管的栅宽为3微米，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第一NMOS管、所述第二NMOS管和所述第三NMOS管的栅长均为0.35微米。
可选的，所述RS锁存器包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；
所述第四PMOS管的源极端、所述第五PMOS管的源极端、所述第六PMOS管的源极端和所述第七PMOS管的源极端分别与电源连接；
所述第四PMOS管的栅极端和所述第四NMOS管的栅极端分别与所述RS锁存器的置位输入端连接；
所述第四PMOS管的漏极端和所述第五PMOS管的漏极端之间的连接节点与所述RS锁存器的Q输出端连接；
所述第五PMOS管的栅极端和所述第五NMOS管的栅极端分别与所述RS锁存器的输出端连接；
所述第六PMOS管的栅极端和所述第六NMOS管的栅极端分别与所述RS锁存器的复位端连接；
所述第六PMOS管的漏极端和所述第七PMOS管的漏极端之间的连接节点与所述RS锁存器的输出端连接；
所述第七PMOS管的栅极端和所述第七NMOS管的栅极端分别与所述RS锁存器的Q输出端连接；
所述第四NMOS管的源极端和所述第五NMOS管的漏极端连接；
所述第五NMOS管的源极端和所述第七NMOS管的源极端分别接地；
所述第六NMOS管的源极端和所述第七NMOS管的漏极端连接。
可选的，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管和所述第七PMOS管的栅宽均为7.85微米，所述第五NMOS管、所述第六NMOS管和所述第七NMOS管的栅宽均为4.15微米，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管和所述第七NMOS管的栅长均为0.35微米。
基于同一发明构思，本发明实施例还提供一种集成电路，包括如上所述的应用在静态随机存储器中的读信号控制电路。
基于同一发明构思，本发明实施例还提供一种电子设备，包含如上所述的集成电路。
本发明实施例中的一个或多个技术方案，至少具有如下技术效果或优点：
通过本发明，在灵敏放大器产生读结果之后，利用第一与门电路能够驱动RS锁存器置位，进而，RS锁存器驱动第二与门电路输出低电平作为读信号，从而自动对读信号关断，缩短了读电路工作时间，减小了SRAM中灵敏放大器的工作功耗。
同时，本发明的读信号控制电路由于仅通过灵敏放大器的读出情况以及使能信号就能够实现对读信号的自动关闭，因此，适用于不同结构的SRAM，甚至是不同制作工艺下得到的SRAM，具有良好的电路适应性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例中一种应用在静态随机存储器中的读信号控制电路的第一种实施例的结构示意图；
图2为本发明实施例中第一与门电路的结构示意图；
图3为本发明实施例中RS锁存器的结构示意图；
图4为本发明实施例中应用在静态随机存储器中的读信号控制电路的工作波形示意图；
图5为本发明实施例中一种应用在静态随机存储器中的读信号控制电路的第二种实施例的结构示意图。
其中，100为第一与门电路，101为RS锁存器，102为第二与门电路，110为第一PMOS管，111为第二PMOS管，114为第三PMOS管，112为第一NMOS管，113为第二NMOS管，115为第三NMOS管，120为第四PMOS管，121为第五PMOS管，124为第六PMOS管，125为第七PMOS管，122为第四NMOS管，123为第五NMOS管，126为第六NMOS管，127为第七NMOS管，200为第一与非门，201为或非门基本RS锁存器，202为第三与门电路，203为反向器。
具体实施方式
为解决现有技术读信号时SRAM电路功耗大的技术问题，本发明提供一种应用在静态随机存储器中的读信号控制电路。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种应用在静态随机存储器中的读信号控制电路，如图1所示，所述读信号控制电路包括第一与门电路100、第二与门电路102和RS锁存器101。第一与门电路100的输出端与RS锁存器101的置位输入端相连，RS锁存器101的输出端与第二与门电路102的第一输入端相连。第一与门电路100的第一输入端用于接入静态随机存储器中的灵敏放大器的第一输出信号，DA即为第一输出信号，第一与门电路100的第二输入端用于接入该灵敏放大器的第二输出信号，DB即为第二输出信号，在灵敏放大器产生读结果之后，DA和DB两个信号中，一个信号为高电平，一个信号为低电平。第一与门电路100的输出端输出的中间信号为D。RS锁存器101的复位输入端和第二与门电路102的第二输入端均接入所述静态随机存储器中的原有的读信号产生电路的输出端，READ_0即为所述静态随机存储器中的原有的读信号产生电路的输出端输出的信号，RS锁存器101的输出端输出的中间信号为RD，第二与门电路102的输出端输出读信号，READ即为读信号，该读信号高电平有效，即，该读信号为高电平时，执行读操作，该读信号为低电平时，读操作停止，第二与门电路102的输出端再连接灵敏放大器的使能输入端。其中，RS锁存器101为与非门基本RS锁存器，第一与门电路100和第二与门电路102均为与非门连接反向器构成。
通过将本发明的读信号控制电路应用在SRAM中，在灵敏放大器产生读结果之后，利用第一与门电路能够驱动RS锁存器置位，进而，RS锁存器驱动第二与门电路输出低电平作为读信号，从而自动关断读信号，缩短了读电路工作时间，减小了SRAM读出时位线电容充放电所带来的功耗以及灵敏放大器的工作功耗。
同时，对于不同结构的SRAM，以及在不同制作工艺下得到的SRAM，其内部的灵敏放大器产生读信号的时刻是不相同的，如果设置一固定关断时间，并不能适应所有SRAM，例如，针对某一个SRAM设计的读信号关断电路，很难移植到其他的SRAM上，而，由于本发明的读信号控制电路是利用灵敏放大器自身的读出情况作为控制信号，来实现对读信号的关闭，不需要设置固定的关断时间，能够在执行完读操作之后自动关断，因此，适用于不同结构的SRAM，甚至是不同制作工艺下得到的SRAM，具有良好的电路适应性。
在本发明中，灵敏放大器的使能输入端为低电平时，灵敏放大器不工作，该状态下灵敏放大器功耗极低，且差分输出端口DA和DB均为高电平。在该灵敏放大器的使能输入端为高电平时，灵敏放大器工作，该状态下灵敏放大器功耗显著增加，且经过一段时间后，灵敏放大器读出位线上的电压差，从而使得灵敏放大器的差分输出端口DA和DB，其中之一将变为低电平，另一端口保持高电平不变。
另外，当该静态随机存储器处于读出状态时，第二与门电路的输出端也即读信号控制电路的读信号输出端口为高电平，当该静态随机存储器处于写入或保持等其他非读出状态时，读信号输出端口为低电平。当READ_0为低电平时，READ为低电平；当READ_0由低电平变为高电平时，此时若DA和DB高电平，则READ为高电平；当READ_0保持为高电平，且DA和DB变为不全为高电平时，READ变为低电平，并且此后，在READ_0保持高电平期间，READ始终为低电平。
下面本发明将结合一具体输入信号的工作波形，以对本发明的应用在静态随机存储器中的读信号控制电路的工作原理进行详细说明：
参见图4，当电源电压为3.3V时，在t＝202ns时，READ_0为低电平，表明使能信号非有效，因此，与静态随机存储器相连的灵敏放大器不工作，同时，DA和DB均为高电平，使得第一与门电路100输出的D为高电平，由于READ_0为低电平且D为高电平，RS锁存器101复位，RD为高电平，又，READ_0和RD经过第二与门电路102后输出的READ为低电平。在t＝204.5ns时，READ_0变为高电平，此时，DA和DB均为高电平，D为高电平，因此，RS锁存器101输出保持不变，RD为高电平，READ_0和RD经过第二与门电路102后输出的READ为高电平，驱动读电路工作。在t＝206.5ns时，灵敏放大器产生读出结果，DA变为低电平，DB保持高电平，进而驱动第一与门电路100，使得D变为低电平，驱动RS锁存器101置位，RD变为低电平，此时READ_0为高电平，驱动第二与门电路102，使得READ变为低电平，读操作停止，缩短了读电路工作时间，减小了SRAM读出时位线电容充放电所带来的功耗以及灵敏放大器的工作功耗。
具体来讲，在本发明中，如图2所示，第一与门电路100包括第一PMOS管110、第二PMOS管111、第三PMOS管114、第一NMOS管112、第二NMOS管113和第三NMOS管115。第一PMOS管110的源极端、第二PMOS管111的源极端和第三PMOS管114的源极端分别与电源连接，第一PMOS管110的栅极端和第一NMOS管112的栅极端分别与第一与门电路100的第一输入端连接，第一PMOS管110的漏极端、第二PMOS管111的漏极端、第一NMOS管112的漏极端、第三PMOS管114的栅极端和第三NMOS管115的栅极端连接在一起，第二PMOS管111的栅极端和第二NMOS管113的栅极端分别与第一与门电路100的第二输入端连接，第三PMOS管114的漏极端和第三NMOS管115的漏极端之间的连接节点与第一与门电路100的输出端连接，第一NMOS管112的源极端与第二NMOS管113的漏极端连接，第二NMOS管113的源极端和第三NMOS管115的源极端分别接地。其中，需要说明的是，对于具有上述电路结构的第一与门电路100而言，灵敏放大器的两个输出信号可以任意接入在第一与门电路100的两个输入端上，例如，可以将DA接入在第一与门电路100的第一输入端上，同时，将DB接入在第一与门电路100的第二输入端上，也可以将DA接入在第一与门电路100的第二输入端上，同时，将DB接入在第一与门电路100的第一输入端上。
当然，第一与门电路100还可以采用现有技术中具有与图2不同的其他具体电路结构的与门电路，其同样能够应用在本申请中，以实现对读信号的自动关断。
在本发明中，第二与门电路102和第一与门电路100可以采用具有不同电路结构的与门电路，但是，优选的，第二与门电路102的电路结构与第一与门电路100的电路结构相同，从而，采用相同结构的与门电路能够简化电路设计。
在本发明中，第一PMOS管110和第二PMOS管111的栅宽均为7.85微米，第一NMOS管112和第二NMOS管113的栅宽均为4.15微米，第三PMOS管114的栅宽为9微米，第三NMOS管115的栅宽为3微米，第一PMOS管110、第二PMOS管111、第三PMOS管114、第一NMOS管112、第二NMOS管113和第三NMOS管115的栅长均为0.35微米。
在本发明中，如图3所示，RS锁存器101包括第四PMOS管120、第五PMOS管121、第六PMOS管124、第七PMOS管125、第四NMOS管122、第五NMOS管123、第六NMOS管126和第七NMOS管127。第四PMOS管120的源极端、第五PMOS管121的源极端、第六PMOS管124的源极端和第七PMOS管125的源极端分别与电源连接，第四PMOS管120的栅极端和第四NMOS管122的栅极端分别与RS锁存器101的置位输入端连接，第四PMOS管120的漏极端和第五PMOS管121的漏极端之间的连接节点与RS锁存器101的Q输出端连接，第五PMOS管121的栅极端和第五NMOS管123的栅极端分别与RS锁存器101的输出端连接，第六PMOS管124的栅极端和第六NMOS管126的栅极端分别与RS锁存器101的复位端连接，第六PMOS管124的漏极端和第七PMOS管125的漏极端之间的连接节点与RS锁存器101的输出端连接，第七PMOS管125的栅极端和第七NMOS管127的栅极端分别与RS锁存器101的Q输出端连接，第四NMOS管122的源极端和第五NMOS管123的漏极端连接，第五NMOS管123的源极端和第七NMOS管127的源极端分别接地，第六NMOS管126的源极端和第七NMOS管127的漏极端连接。
当然，RS锁存器101还可以采用现有技术中具有与图3不同的其他具体电路结构的RS锁存器，其同样能够应用在本申请中，以实现对读信号的自动关断。
在本发明中，第四PMOS管120、所述第五PMOS管121、所述第六PMOS管124和所述第七PMOS管125的栅宽均为7.85微米，所述第五NMOS管123、所述第六NMOS管126和所述第七NMOS管127的栅宽均为4.15微米，所述第四PMOS管120、所述第五PMOS管121、所述第六PMOS管124、所述第七PMOS管125、所述第四NMOS管122、所述第五NMOS管123、所述第六NMOS管126和所述第七NMOS管127的栅长均为0.35微米。
本发明通过在静态随机存储器中添加该读信号控制电路，可以有效缩短存储器中功耗较大的灵敏放大器电路的工作时间，从而降低存储器的功耗。该读信号控制电路输入端分别连接存储器中读信号产生电路的输出端，即原读信号READ_0，和灵敏放大器的两个输出信号DA和DB，该读信号控制电路的输出信号即新的读控制信号READ，将连接到灵敏放大器的使能输入端。通过本发明，在原读信号为高电平使能时，若此时灵敏放大器已经产生放大结果，将新的读出信号置位电平，从而关断灵敏放大器，减小灵敏放大器功耗。同时，本发明设计的该读信号控制电路还具有良好的适应性，可以用于不同工艺，不同结构的存储器中。
另外，基于前述实施例，本发明还提供一种应用在静态随机存储器中的读信号控制电路，如图5所示，与前述实施例不同的是，RS锁存器为或非门基本RS锁存器，并应用了与非门和反向器。具体的，所述读信号控制电路包括第一与非门200、或非门基本RS锁存器201、第三与门电路202和反向器203。第一与非门电路200的第一输入端接入灵敏放大器的第一输出信号，第一与非门电路200的第二输入端接入灵敏放大器的第二输出信号，或非门基本RS锁存器201的端与第一与非门200的输出端连接，或非门基本RS锁存器201的端与反向器203的输出端连接，或非门基本RS锁存器201的Q端与第三与门电路202的第一输入端连接，反向器203的输入端和第三与门电路202的第二输入端接入静态随机存储器中的原有的读信号产生电路的输出端，利用第三与门电路203的输出端输出读信号。
基于同一发明构思，本发明实施例还提供一种集成电路，包括如上所述的应用在静态随机存储器中的读信号控制电路，对于所述读信号控制电路的结构参见上一实施例，此处不再赘述。
基于同一发明构思，本发明实施例还提供一种电子设备，包含如上所述的集成电路。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
通过本发明，在灵敏放大器产生读结果之后，利用第一与门电路能够驱动RS锁存器置位，进而，RS锁存器驱动第二与门电路输出低电平作为读信号，从而自动对读信号关断，缩短了读电路工作时间，减小了SRAM中灵敏放大器的工作功耗。
同时，本发明的读信号控制电路由于仅通过灵敏放大器的读出情况以及使能信号就能够实现对读信号的自动关闭，因此，适用于不同结构的SRAM，甚至是不同制作工艺下得到的SRAM，具有良好的电路适应性尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种应用在静态随机存储器中的读信号控制电路，其特征在于，包括第一与门电路、第二与门电路和RS锁存器；
所述第一与门电路的输出端与所述RS锁存器的置位输入端相连；
所述RS锁存器的输出端与所述第二与门电路的第一输入端相连；
其中，所述第一与门电路的第一输入端接入所述静态随机存储器中的灵敏放大器的第一输出信号，所述第一与门电路的第二输入端接入所述灵敏放大器的第二输出信号，所述RS锁存器的复位输入端和第二与门电路的第二输入端均连接所述静态随机存储器中的读信号产生电路的输出端，所述第二与门电路的输出端连接所述灵敏放大器的使能输入端。
2.如权利要求1所述的读信号控制电路，其特征在于，所述第一与门电路包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管和第三NMOS管；
所述第一PMOS管的源极端、所述第二PMOS管的源极端和所述第三PMOS管的源极端分别与电源连接；
所述第一PMOS管的栅极端和第一NMOS管的栅极端分别与所述第一与门电路的第一输入端连接；
所述第一PMOS管的漏极端、所述第二PMOS管的漏极端、所述第一NMOS管的漏极端、所述第三PMOS管的栅极端和所述第三NMOS管的栅极端连接在一起；
所述第二PMOS管的栅极端和第二NMOS管的栅极端分别与所述第一与门电路的第二输入端连接；
所述第三PMOS管的漏极端和所述第三NMOS管的漏极端之间的连接节点与所述第一与门电路的输出端连接；
所述第一NMOS管的源极端与所述第二NMOS管的漏极端连接；
所述第二NMOS管的源极端和所述第三NMOS管的源极端分别接地。
3.如权利要求2所述的读信号控制电路，其特征在于，所述第二与门电路的电路结构与所述第一与门电路的电路结构相同。
4.如权利要求2所述的读信号控制电路，其特征在于，所述第一PMOS管和所述第二PMOS管的栅宽均为7.85微米，所述第一NMOS管和所述第二NMOS管的栅宽均为4.15微米，所述第三PMOS管的栅宽为9微米，第三NMOS管的栅宽为3微米，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第一NMOS管、所述第二NMOS管和所述第三NMOS管的栅长均为0.35微米。
5.如权利要求1所述的读信号控制电路，其特征在于，所述RS锁存器包括第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管；
所述第四PMOS管的源极端、所述第五PMOS管的源极端、所述第六PMOS管的源极端和所述第七PMOS管的源极端分别与电源连接；
所述第四PMOS管的栅极端和所述第四NMOS管的栅极端分别与所述RS锁存器的置位输入端连接；
所述第四PMOS管的漏极端和所述第五PMOS管的漏极端之间的连接节点与所述RS锁存器的Q输出端连接；
所述第五PMOS管的栅极端和所述第五NMOS管的栅极端分别与所述RS锁存器的输出端连接；
所述第六PMOS管的栅极端和所述第六NMOS管的栅极端分别与所述RS锁存器的复位端连接；
所述第六PMOS管的漏极端和所述第七PMOS管的漏极端之间的连接节点与所述RS锁存器的输出端连接；
所述第七PMOS管的栅极端和所述第七NMOS管的栅极端分别与所述RS锁存器的Q输出端连接；
所述第四NMOS管的源极端和所述第五NMOS管的漏极端连接；
所述第五NMOS管的源极端和所述第七NMOS管的源极端分别接地；
所述第六NMOS管的源极端和所述第七NMOS管的漏极端连接。
6.如权利要求5所述的读信号控制电路，其特征在于，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管和所述第七PMOS管的栅宽均为7.85微米，所述第五NMOS管、所述第六NMOS管和所述第七NMOS管的栅宽均为4.15微米，所述第四PMOS管、所述第五PMOS管、所述第六PMOS管、所述第七PMOS管、所述第四NMOS管、所述第五NMOS管、所述第六NMOS管和所述第七NMOS管的栅长均为0.35微米。
7.一种集成电路，其特征在于，包括如权利要求1-6中任一权利要求所述的应用在静态随机存储器中的读信号控制电路。
8.一种电子设备，其特征在于，包含如权利要求7所述的集成电路。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455413A (zh) * 2002-05-02 2003-11-12 因芬尼昂技术股份公司 估算静态随机存储器半导体记忆胞元的记忆状态的微分电流估算电路及读数放大器电路
CN102385901A (zh) * 2011-09-20 2012-03-21 北京大学 低功耗apd灵敏放大器
CN102592650A (zh) * 2012-02-17 2012-07-18 安徽大学 一种高速低功耗自关断位线灵敏放大器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1455413A (zh) * 2002-05-02 2003-11-12 因芬尼昂技术股份公司 估算静态随机存储器半导体记忆胞元的记忆状态的微分电流估算电路及读数放大器电路
CN102385901A (zh) * 2011-09-20 2012-03-21 北京大学 低功耗apd灵敏放大器
CN102592650A (zh) * 2012-02-17 2012-07-18 安徽大学 一种高速低功耗自关断位线灵敏放大器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A Resilient and Power-Efficient Automatic-Power-Down Sense Amplifier for SRAM Design;Ya-Chun Lai，Shi-Yu Huang;《IEEE Transactions on Circuits and Systems II: Express Briefs》;20081017;第55卷(第10期);第1031-1035页 *

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