BR112018005698B1

BR112018005698B1 - Assistente de gravação de linha de bit negativa adaptável

Info

Publication number: BR112018005698B1
Application number: BR112018005698-7A
Authority: BR
Inventors: Rahul Sahu
Original assignee: Qualcomm Incorporated
Priority date: 2015-09-22
Filing date: 2016-09-07
Publication date: 2022-12-27
Also published as: CN108028062B; US9455028B1; EP3353790A1; KR102615203B1; JP2018527691A; KR20180054779A; CN108028062A; EP3353790B1; WO2017053068A1; BR112018005698A2

Abstract

SRAM com um circuito de assistente de gravação que responde a uma indicação de que uma operação de gravação em uma célula de memória modelada é bem-sucedida, liberando uma amplificação de linha de bit negativa. O circuito de assistente de gravação compreende uma capacitância, da qual um terminal está conectado a uma linha de bit descarregada durante uma operação de gravação e do qual o outro terminal está flutuado para terminar uma amplificação da linha de bit negativo ao finalizar uma operação de gravação para a célula de memória modelada.

Description

Referências remissivas aos Pedidos Correlatos

[0001] Este pedido reivindica o benefício do Pedido de patente US n° de série 14/860.916, depositado em 22 de setembro de 2015.

CAMPO TÉCNICO

[0002] Este pedido se refere às memórias, e mais particularmente a uma memória que possui um assistente de gravação de linha de bit negativo adaptável.

Antecedentes

[0003] Uma célula de bit de memória de acesso aleatório estática (SRAM) inclui um par de inversores de acoplamento cruzado. Cada inversor de acoplamento cruzado inclui um transistor PMOS que pode carregar um nó de dados verdadeiro (Q) ou nó de dados complementar (QB). O nó Q se acopla através de um transistor de acesso NMOS à linha de bit, enquanto o nó QBdata se acopla através de outro transistor de acesso NMOS a uma linha de bit complementar. Durante uma operação de gravação em que o conteúdo binário da célula de bit é alterado, um dos transistores PMOS inicialmente estará ligado e carregando seu nó de dados, enquanto o transistor de acesso correspondente está tentando descarregar o mesmo nó através do bit correspondente ou linha de bit complementar. O transistor de acesso NMOS deve, portanto, ser relativamente forte em relação ao transistor PMOS correspondente no inversor para que o nó de dados possa ser descarregado de forma relativamente rápida, apesar da luta com o transistor PMOS. Para fortalecer o transistor de acesso NMOS, é convencional fornecer uma tensão negativa na linha de bit correspondente em vez de aterrar apenas esta linha de bit durante a operação de gravação. Esta tensão negativa aumenta a intensidade do transistor de acesso NMOS em comparação com o transistor PMOS do inversor para que o transistor de acesso NMOS possa descarregar rapidamente o nó de dados correspondente.

[0004] Um capacitor de acoplamento é convencionalmente utilizado para fornecer a tensão negativa para a linha de bit. Isso pode ser problemático na medida em que a amplificação negativa para a linha de bits depende não apenas da capacitância de acoplamento, mas também da capacitância da linha de bits, que variará de acordo com o número de células de bits em uma determinada configuração de memória e canto do processo. Dependendo da configuração da memória e do canto do processo, a amplificação negativa pode ser muito pequena, resultando em falhas de gravação. Por outro lado, a amplificação negativa pode ser muito grande, resultando em danos ao dispositivo.

[0005] Por conseguinte, existe uma necessidade na técnica por arquiteturas de assistente de linha de bit negativa melhoradas.

SUMÁRIO

[0006] Para liberar uma amplificação de linha de bit negativa, uma memória é fornecida com um circuito de assistente de gravação. O circuito de assistente de gravação inclui um capacitor tendo um primeiro terminal acoplado a um terminal de amplificação de linha de bit negativo para fornecer uma amplificação de linha de bit negativa para uma linha de bit descarregada em um par de linha de bits durante uma operação de gravação para uma célula de memória acessada. Um inversor no circuito de assistente de gravação aciona um segundo terminal do capacitor para iniciar a amplificação de linha de bit negativa para a linha de bit descarregada. Um interruptor se acopla entre um terminal terra ao inversor e ao solo. O interruptor está configurado para desligar de modo a isolar o terminal terra do solo em resposta a um sinal de trilha de amplificação que é confirmado em resposta a uma conclusão de uma operação de gravação bem-sucedida para uma célula de memória artificial. A célula de memória artificial é configurada para que a operação de gravação bem-sucedida seja concluída substancialmente simultaneamente com uma operação de gravação bem-sucedida para a célula de memória acessada.

[0007] O isolamento do terminal terra para o inversor faz com que o terminal do capacitor flutue de modo a terminar a amplificação de linha de bit negativa para a linha de bit descarregada. Isso é bastante vantajoso porque não importa o que o processo específico, a tensão ou o canto de temperatura são para a memória, a variação resultante na conclusão da operação de gravação bem- sucedida para a célula de memória acessada será imitada pela célula (ou células) de memória artificial. O resultado é que uma duração para a amplificação de linha de bit negativa é cronometrada de modo a ser liberada após a conclusão de uma operação de gravação bem-sucedida para a célula de memória acessada. Os problemas convencionais de ter um muito curta ou muito longa de uma amplificação de linha de bit negativa são assim resolvidos.

[0008] Estes e outros recursos vantajosos podem ser melhor apreciados através da descrição detalhada a seguir.

BREVE DESCRIÇÃO DOS DESENHOS

[0009] A Figura 1 é um diagrama de circuito de um circuito de assistente de gravação, de acordo com um aspecto da revelação.

[00010] A Figura 2 é um diagrama de circuito de um circuito de detecção de gravação, de acordo com um aspecto da revelação.

[00011] A Figura 3 é um diagrama de uma memória incluindo o circuito de assistente de gravação da Figura 1 e o circuito de detecção de gravação da Figura 2 de acordo com um aspecto da revelação.

[00012] A Figura 4 é um diagrama de uma célula de memória artificial, de acordo com um aspecto da revelação.

[00013] A Figura 5 é um fluxograma para um método de amplificação de linha de bit negativa adaptável, de acordo com um aspecto da revelação.

[00014] As modalidades da presente invenção e suas vantagens são melhor compreendidas pelo referência à descrição detalhada a seguir. Deve ser apreciado que números de referência iguais são usados para identificar elementos iguais ilustrados em uma ou mais figuras.

DESCRIÇÃO DETALHADA

[00015] Um circuito de assistente de gravação de memória é fornecido que reinicializa (termina) uma amplificação de linha de bit negativa em resposta a uma operação de gravação bem-sucedida para uma célula de memória. A reinicialização é uma reinicialização sensível à processo, tensão e temperatura (PVT), como será explicado adicionalmente aqui. Devido a esta reinicialização, não importa o que o canto do processo, a temperatura ou a variação de tensão esteja sendo experimentada por uma determinada memória, nem importa quantas células de bits carregam uma dada coluna, a amplificação de linha de bit negativa será aplicada de modo que termine após a conclusão de uma operação de gravação para uma célula de memória acessada. A reinicialização da linha de bit negativa é, portanto, adaptável ao canto do processo, temperatura e variações de tensão.

[00016] Um exemplo de circuito de assistente de gravação 100 mostrado na Figura 1 é configurado para aplicar essa amplificação de linha de bit negativa temporizada. Um par de sinais de gravação complementares gdin e gdin_n representam o valor binário de um bit (q) a ser escrito em uma célula de memória da memória de acesso aleatório estática (SRAM) (não ilustrada) que se acopla a um par de linhas de bit formadas por uma linha de bit verdadeira (b) 135 e uma linha de bit complementar (barra b) 140. Um sinal de amplificação negativo 102 inicia uma amplificação de linha de bit negativa durante uma operação de gravação. Nesta implementação, o sinal de amplificação negativa 102 é um sinal alto ativo de modo que uma operação de amplificação de linha de bit é iniciada ao afirmar o sinal de amplificação negativo 102 do seu estado de aterramento padrão para um nível de tensão da fonte de alimentação. Um inversor 110 inverte o sinal de amplificação negativa 102 para acionar um inversor 115 e uma porta de um transistor NMOS M1. Durante a operação padrão fora do período de amplificação da linha de bits, o transistor M1 é, dessa forma, ativado. A fonte do transistor M1 se acopla à terra enquanto o seu dreno atua como um terminal terra (aqui designado como terminal de amplificação de tampa 125) para um par de inversores 101 e 105. O inversor 101 inverte o sinal de gravação gdin para acionar a linha de bit verdadeira 135. De modo similar, o inversor 105 inverte o sinal de gravação complementar gdin_n para acionar a linha de bit complementar 140. Devido à natureza complementar dos sinais de gravação, um dos inversores 101 e 105 manterá sua linha de bit carregada, enquanto o outro irá aterrar a linha de bit através do terminal de amplificação d tampa 125 enquanto o transistor M1 está conduzindo.

[00017] Dado este controle do terminal de amplificação de tampa 125 pelo sinal de amplificação negativo 102, o terminal de amplificação de tampa 125 flutuará em relação à terra depois de ser descarregado quando o sinal de amplificação negativo 102 é confirmado alto (por exemplo, confirmado a uma tensão da fonte de alimentação). Mas o terminal de amplificação de tampa 125 também se acopla a um terminal de cátodo de um capacitor C. Com relação a um terminal de ânodo para o capacitor C, o inversor 115 aciona um inversor 120 que, por sua vez, aciona o ânodo do capacitor C. Durante a operação padrão fora da operação de amplificação de linha de bit negativa, o estado baixo (terra) para o sinal de amplificação negativa 102 mantém, dessa forma, o ânodo do capacitor C mantido no inversor 120 enquanto o cátodo permanece aterrado já que o terminal de amplificação de tampa 125 está aterrado. Mas quando o sinal de amplificação negativa 102 é afirmado alto, o terminal de ânodo é aterrado. A carga armazenada no capacitor C faz com que o seu terminal catódico seja puxado para uma tensão negativa, o que faz com que o terminal de amplificação de tampa 125 seja puxado também negativamente. Os inversores 110, 115, 120 assim como os transistores M1 e M2 podem ser considerados por compreender um meio para acoplar um terminal do capacitor C a terra para iniciar uma operação de amplificação de linha de bit negativa em resposta a uma afirmação de um sinal de amplificação negativa 1052 e para flutuar o terminal para terminar a operação de amplificação de linha de bit negativa em resposta a uma afirmação de um sinal de trilha de amplificação 130.

[00018] A amplificação negativa para o terminal de amplificação de tampa 125 faz com que a linha do bit seja aterrada (tanto a linha de bit verdadeira 135, quanto a linha de bit complementar 140 dependendo do estado binário para os sinais de gravação gdin e gdin _n) para serem puxados para a tensão negativa também. A amplificação de linha de bit negativa é aplicada por um período de amplificação de linha de bit negativa. Para evitar os problemas com a temporização do período de amplificação de linha de bit negativa, como torná-lo muito curto ou longo demais, um sinal de trilha de amplificação 130 é confirmado em resposta a uma conclusão de uma operação de gravação bem-sucedida como será discutido mais adiante para reinicializar (terminar) a amplificação de linha de bit negativa desligando um transistor NMOS M2 cujo dreno atua como um terminal terra para o inversor 120. Durante a operação padrão fora do período de amplificação de linha de bit negativa, o sinal de trilha de amplificação 130 é mantido na tensão da fonte de alimentação de modo que o transistor M2 é mantido ligado. Uma vez que a fonte do transistor M2 é aterrada, o transistor M2 mantém o terminal terra para o inversor 120 na terra enquanto o sinal de trilha de amplificação 130 é desativado para a tensão da fonte de alimentação. Nesta implementação, o sinal de trilha de amplificação 130 é um sinal baixo ativo, de modo que é confirmado sendo descarregado para a terra (puxado para baixo). Em resposta, o transistor M2 desliga-se, após o que o terminal de ânodo do capacitor C flutua já que o inversor 120 não se acopla ao solo através do seu terminal de aterramento. Isso causa uma liberação da amplificação negativa da linha de bits. Esta liberação é em resposta à conclusão de uma operação de gravação bem-sucedida usando a modelagem discutida mais adiante. Portanto, não importa qual canto do processo é usado para construir a memória, nem importa qual é o nível de tensão da fonte de alimentação, nem importa se a memória está quente ou fria - a amplificação da linha de bit negativa será liberada no momento apropriado em vários cantos de processo, tensão e temperatura (PVT).

[00019] Um circuito de detecção de gravação 200 para gerar o sinal de pista de amplificação 130 em resposta a uma operação de gravação bem-sucedida modelada é mostrado na Figura 2. Um sinal q vem de um circuito de rastreamento de memória discutido e ilustrado abaixo. O sinal q também pode ser designado aqui como um sinal de saída de célula de memória artificial, pois representa o estado binário de uma célula de memória artificial (ou células). Este sinal tem uma transição binária garantida para cada operação de gravação, como será discutido mais adiante. Assim, se o sinal q tivesse sido alto, ele seria descarregado para a operação de gravação subsequente. Por outro lado, se o sinal q tivesse sido baixo, ele seria confirmado para a tensão da fonte de alimentação VDD para a operação de gravação subsequente. Para afirmar o sinal de trilha de amplificação 130 independentemente de se o sinal q faz a transição alto ou baixo, o sinal q aciona uma porta de um transistor PMOS P1 que tem a sua fonte ligada a um nó de fonte de alimentação que fornece uma tensão de fonte de alimentação VDD e tem o seu dreno acoplado a um terminal de fonte de alimentação para um inversor 201. Um terminal terra para o inversor 201 se acopla a um dreno de um transistor NMOS M3 que tem sua fonte ligada ao solo. Um complemento do sinal q (qb) aciona uma porta do transistor M3 de modo que o inversor 201 é operacional (tanto alimentado quanto aterrado) quando o sinal q for baixo. Em contraste, o sinal qb aciona uma porta de um transistor PMOS P2 que está ligado ao nó de fonte de alimentação VDD e seu dreno acoplado a um terminal de fonte de alimentação para um inversor 205. De modo similar, o sinal q aciona uma porta de um transistor NMOS M4 que tem sua fonte ligada ao solo e um dreno acoplado a um terminal terra para o inversor 205. O inversor 205 é, portanto, complementar ao inversor 201 em que o inversor 205 é operacional quando o sinal q é alto.

[00020] Um inversor 220 inverte o sinal q para produzir o sinal qb. Um inversor 225 inverte o sinal qb para produzir uma primeira versão atrasada do sinal q que, por sua vez, é invertida por um inversor 230 para produzir uma versão atrasada do sinal qb. Um inversor 240 inverte a versão atrasada do sinal qb para produzir uma segunda versão atrasada do sinal q. O inversor 201 inverte a versão atrasada do sinal qb produzido pelo inversor 230 em um sinal detect_n. Da mesma forma, o inversor 205 inverte a segunda versão atrasada do sinal q produzido pelo inversor 240 no sinal detect_n, que é, portanto, comumente movido pelo inversor 201 e pelo inversor 205. O sinal detect_in aciona uma porta de um transistor NMOS M5 que tem sua fonte ligada ao solo e seu dreno acoplado a um nó 241 que fornece o sinal de trilha de amplificação 130. A tensão para o sinal de trilha de amplificação 130 será assim igual à tensão de drenagem para o transistor M5. Um transistor PMOS P4 tem sua fonte ligada ao nó de tensão da fonte de alimentação e seu dreno acoplado ao nó 241. Um sinal de reinicialização de linha de palavras ativa baixo aciona a porta do transistor P4 de modo que o sinal de trilha de amplificação 130 é carregado para a tensão de fonte de alimentação VDD após a liberação da linha de palavra (não ilustrada) durante uma operação de gravação. Durante a operação padrão, este estado carregado para o sinal de trilha de amplificação 130 é mantido pelo circuito de detecção de gravação 200. Por exemplo, quando o sinal q é alto durante o estado padrão, o inversor 205 aterra o sinal detect_n para manter o transistor M5 desligado, de modo que o sinal de trilha de amplificação 130 pode permanecer carregado. Da mesma forma, o inversor 201 aterrará o sinal detect_n durante a operação padrão quando o sinal q for baixo. Portanto, não importa o estado binário que o sinal q tenha no estado padrão, o sinal detect_n será descarregado antes de uma operação de gravação. Como o sinal detect_n aciona a porta do transistor M5, o transistor M5 será desligado durante o estado padrão (nenhuma operação de gravação ativa).

[00021] Como será explicado mais adiante, uma operação de gravação bem-sucedida para uma célula de memória acessada é modelada por uma célula ou células de memória artificiais que resulta em uma transição binária do sinal q (o sinal de saída da célula de memória artificial). Assim, se o sinal q estivesse alto (carregado para a tensão da fonte d alimentação VDD) antes da operação de gravação, ele seria acionado baixo (descarregado no solo) quando uma operação de gravação bem-sucedida tivesse sido modelada. Da mesma forma, se o sinal q estivesse baixo antes de uma operação de gravação, ele seria acionado alto após a conclusão de uma operação de gravação simulada bem- sucedida. O sinal q é assim garantido por ter uma transição binária sensível à conclusão de uma operação de gravação simulada (ou modelada). Independentemente de como as transições de sinal q na conclusão da operação de gravação para a(s) célula(s) de memória artificial, o sinal de trilha de amplificação 130 será puxado para baixo após a conclusão da operação de gravação simulada bem-sucedida. Por exemplo, se o sinal q for puxado para baixo após a conclusão da operação de gravação bem-sucedida, o inversor 201 será ligado enquanto o inversor 205 estiver desligado. Naquele momento, a versão atrasada do sinal q complementar do inversor 230 ainda será baixo, pois o estado alterado do sinal q leva tempo para se propagar através dos inversores 220, 225 e 230. O sinal detect_n será, portanto, inicialmente acionado alto em resposta à transição binária do sinal q, de modo que o transistor M5 se ligue para descarregar o sinal de trilha de amplificação 130 para a terra. Da mesma forma, se a transição do sinal q for alta após a conclusão da operação de gravação simulada bem- sucedida, o inversor 205 será ligado enquanto o inversor 201 estiver desligado. Naquele momento, a segunda versão atrasada do sinal q produzido pelo inversor 240 ainda será baixa devido ao atraso de propagação em toda a combinação em série dos inversores 220, 225, 230 e 240. O sinal detect_n também será pulsado alto de modo que o transistor M5 se ligue para o descarregar o sinal de trilha de amplificação 130. Referindo-se novamente ao circuito de assistente de gravação 100 (Figura 1), a amplificação negativa para a linha de bit descarregada através do nó de amplificação de tampa 125 será assim terminada após a conclusão da operação de gravação simulada bem-sucedida de modo que a amplificação de linha de bit negativa tenha a duração apropriada, independentemente do processo, tensão e canto da temperatura. À medida que o estado alterado do sinal q se propaga através da combinação em série dos inversores 220, 225, 230 e 240, a confirmação do sinal detect_n será liberada de modo que seja novamente descarregada no solo. Por exemplo, suponha que o sinal q tenha feito uma transição alta. A segunda versão atrasada do sinal q produzido pelo inversor 240 passará então por transição alta, após o que o sinal detect_n é descarregado. Uma liberação semelhante do sinal detect_n ocorre se o sinal q tivesse uma transição baixa.

[00022] Uma trava formada por inversores de acoplamento cruzado 210 e 215 no circuito de detecção de gravação 200 bloqueia o sinal da trilha de aplificação 130 quando tanto o sinal de reinicialização da linha de palavra como o sinal detect_n não são confirmados. Em particular, o sinal de reinicialização de linha de palavra aciona uma porta de um transistor NMOS M6 que tem sua fonte ligada ao solo e seu dreno acoplado a um terminal terra para o inversor 215. O aterramento para o inversor 215 será, assim, mantido enquanto o sinal de reinicialização da linha de palavra não for confirmado alto (a linha de palavra correspondente sendo confirmada) durante a operação de gravação. De modo similar, o sinal detect_n aciona uma porta de um transistor PMOS P3 que tem sua fonte ligada ao nó de fonte de alimentação e seu dreno acoplado a um terminal de fonte de alimentação para um inversor 215. A energia será, assim, fornecida ao inversor 215 enquanto o sinal detect_n não for confirmado baixo durante a operação padrão. A trava formada pelos inversores 215 e 210 é aberta quando o sinal detect_n é acionado alto e fechado quando o sinal detect_n é liberado. O estado baixo do sinal de trilha de amplificação 130 é assim travado e mantido até que o primeiro sinal de reinicialização de linha de palavra não seja confirmado alto após a liberação da linha de palavra ou até que o sinal detect_n seja novamente descarregado. Em uma implementação, o circuito de detecção de gravação 200 pode ser considerado como compreendendo um meio para afirmar o sinal de trilha de amplificação sensível à transição binária na saída da célula de memória artificial (as transições binárias do sinal q).

[00023] A simulação da operação de gravação bem-sucedida será agora discutida em relação a uma memória exemplar 300 da Figura 3. Uma matriz m x n 305 de células de memória (por exemplo, células de bits SRAM) possui m colunas e n linhas (m e n sendo inteiros positivos). Cada coluna possui um par de linhas de bits correspondente (BL e BLB). A pluralidade de m colunas na matriz 305 está disposta a partir de uma zeroézima coluna para uma (m-1)a coluna. Cada par de linhas de bits é conduzido por um circuito de assistente de gravação correspondente 100 conforme discutido em relação à Figura 1. Os sinais de gravação gdin e gdin_n para cada circuito de assistente de gravação de coluna 100 são fornecidos por um circuito acionador de gravação correspondente 320. Com base no valor binário a ser escrito em uma célula de memória acessada, cada circuito de acionador de gravação 320 transmite seus sinais de gravação gdin e gdin_n com os valores binários correspondentes. Por exemplo, o circuito acionador de gravação 320 para a zeroézima coluna responde a um valor binário DO enquanto que o circuito acionador de gravação 320 para a (m-1)a coluna responde a um valor binário Dm-1.

[00024] Um circuito de controle de memória (CNTL) 340 responde a um sinal de relógio 355 e a um sinal de endereço 356 para acionar o sinal de amplificação negativa 102 e o sinal de reinicialização de linha de palavras como é convencional nas técnicas de amplificação de linha de bit negativa. Além disso, o circuito de controle de memória 340 desencadeia circuitos de decodificação de linha de palavras 345 para decodificar o sinal de endereço e afirmar a variação da linha de palavras apropriada (WL) de uma zeroézima linha de palavras WL0 para uma (n-1)a linha de palavras (WLn). Essas linhas de palavras controlam as n linhas da matriz de memória 305. Para simular o tempo necessário para o desenvolvimento da linha de palavras durante uma operação de gravação, o circuito de controle de memória 340 desencadeia também um decodificador de palavras artificial 350 ao mesmo tempo que os decodificadores de linha de palavras 345 são acionados para decodificar o endereço de linha. Por exemplo, o circuito de controle de memória 340 pode desencadear o decodificador de linha de palavras artificial 350 usando um ou mais sinais de pré-decodificador (PREDECs) 357. Em resposta, o decodificador de linha de palavra artificial 350 confirma uma linha de palavra artificial (DWL) que é carregada por uma linha artificial de células de memória 310. Para limitar as demandas da área de roteamento, a linha de palavras artificial DWL pode ser dobrada. Independentemente de a linha de palavras artificial DWL estar dobrada ou não, a fileira artificial 310 pode incluir o mesmo número de células de memória artificiais, conforme incluído em cada uma das n fileiras da matriz de memória 305, de modo que o tempo de desenvolvimento da linha de palavra seja modelado com precisão pela linha de palavras artificial DWL. A confirmação da linha de palavras artificial acopla então um par de linhas de bit artificial DBL e DBLB a uma ou mais células de memória artificiais 330 (que também podem ser designadas como células de rastreamento). As linhas de bit artificiais DBL e DBLB são carregadas por células de carga artificiais 335 como discutido mais abaixo.

[00025] Um exemplo de célula de memória artificial 330 é mostrado na Figura 4. A célula de memória artificial 330 inclui um par de inversores de acoplamento cruzado 400 e 405. O inversor 400 inclui um transistor PMOS P5 que tem uma fonte acoplada ao nó de fonte de alimentação e um dreno acoplado a um nó de saída Q para a célula de memória artificial 330. Este nó de saída Q fornece o sinal Q para escrever o circuito de detecção 200 conforme discutido anteriormente. O dreno do transistor P5 para o inversor 400 também se acopla a um dreno de um transistor NMOS M8 tendo sua fonte ligada ao solo. Um transistor PMOS P6 e um transistor NMOS M9 para o inversor 405 são dispostos de forma análoga, exceto pelo fato de que a saída do inversor 405 é o nó de saída Q complementar para a célula de memória artificial 330. Um transistor de acesso artificial NMOS M7 se acopla entre o nó de saída Q para a célula de memória artificial 330 e a linha de bit artificial DBL. De modo similar, um transistor de acesso artificial NMOS M10 se acopla entre o nó de saída Q complementar para a célula de memória 330 e a linha de bit artificial complementar DBLB. A linha de palavras artificial DWL aciona a porta dos transistores de acesso artificiais M7 e M10.

[00026] Os inversores 400 e 405 bem como os transistores de acesso artificiais M7 e M10 são dimensionados para corresponder aos dispositivos correspondentes nas células de bit na matriz 305 da Figura 3. Desta forma, a célula de memória artificial 330 modela com precisão o tempo necessário para completar uma operação de gravação bem-sucedida. Para calcular a média de erros, uma pluralidade de células de memória artificiais 330 pode ser disposta em paralelo entre as linhas de bit artificiais DBL e DBLB em implementações alternativas. Essas células de memória artificiais 330, em seguida, acionariam o sinal Q em comum. Com referência novamente à Figura 3, o sinal Q da célula(s) de memória artificial(ais) 330 é recebido no circuito de detecção de gravação 200 de modo que a transição binária no sinal Q responsivo a uma conclusão de uma operação de gravação modelada bem-sucedida pode desencadear a confirmação ativa-baixa do sinal de trilha de amplificação 130 para reinicializar a amplificação de linha de bit negativa. Para afirmar uma transição binária para o sinal de saída Q em cada operação de gravação modelada, um circuito acionador de gravação artificial 325 que gera sinais de gravação artificiais gdin e gdin_n para acionar as linhas de bit artificiais DBL e DBLB está configurado para responder ao sinal Q complementar do circuito de detecção de gravação 200. Para modelar o carregamento da linha de bits que ocorre na matriz de memória 305, as linhas de bit artificiais DBL e DBLB podem ser carregadas por células de carga artificiais 335. Como a célula de memória artificial 330, as células de carga artificiais 335 são réplicas das células de memória usadas na matriz de memória 305, mas não têm suas portas acionadas pela linha de palavras artificial DWL. As células de carga artificiais 335 são assim incluídas para imitar o carregamento capacitivo das linhas de bit que depende do número das fileiras na matriz de memória 305. Para aumentar ainda mais a precisão da operação de gravação simulada, um circuito de assistente de gravação adicional 100 também pode gerar linhas de bits artificiais DBL e DBLB. Este circuito de assistente de gravação adicional 100 é configurado conforme discutido em relação à Figura 1.

[00027] A coleção de decodificador de linha de palavras artificial 350, linha de palavra artificial DWL, células de carga artificiais 335, células de memória artificiais 330, bem como o circuito de assistente de gravação correspondente 100 e acionador de gravação artificial 325 pode ser considerada como compreendendo um meio para modelar uma operação de gravação para células selecionadas das células de memória na matriz 305, em que o meio é configurado para causar uma transição binária no sinal de saída da célula de memória artificial em resposta a uma conclusão da operação de gravação.

[00028] As amplificações de linha de bits negativas fornecidas pelos seus circuitos de assistente de gravação 100 são todas apropriadamente cronometrados, independentemente do processo, da tensão e canto de temperatura. Além disso, essa temporização é independente do tamanho da memória também. Por exemplo, se uma instanciação específica da memória 300 inclui um número relativamente grande de fileiras na matriz de memória 305, o carregamento capacitivo resultante para suas linhas de bit é modelado por linhas de bit artificiais DBL e DBLB, bem como através de células de carga artificiais 335. O atraso de decodificação de endereço para decodificadores de linha de palavras 345 também é modelado, bem como o tempo de desenvolvimento de linha de palavras. Agora será abordado um método de operação exemplar.

[00029] Um fluxograma exemplar para um método adaptável de amplificação de linha de bit negativa é mostrado na Figura 5. O método inclui um ato 500 que ocorre durante uma operação de gravação para uma célula de memória acessada através de um par de linhas de bit, e compreende acoplar uma linha descarregada de uma das linhas de bit a um primeiro terminal de um capacitor carregado enquanto acopla um segundo terminal do capacitor carregado à terra para iniciar uma operação de amplificação de linha de bit negativa para a linha de bits descarregada. A confirmação do sinal de amplificação negativo da linha de bit 102 para acionar a amplificação negativa para o terminal de amplificação de tampa 125 (que, por sua vez, fornece uma amplificação negativa para a linha bit descarregada) como discutido em relação ao circuito de assistente de gravação 200 é um exemplo do ato 500.

[00030] O método também inclui um ato 505 que é em resposta a uma iniciação da operação de gravação para a célula de memória e compreende determinar quando uma operação de gravação para pelo menos uma célula de memória artificial é concluída. A modelagem da operação de gravação pela célula(s) de memória artificial 330 é um exemplo do ato 505.

[00031] Finalmente, o método inclui um ato 510 que compreende flutuar o segundo terminal do capacitor para finalizar a operação de amplificação de linha de bit negativa que responde à determinação de que a operação de gravação para a pelo menos uma célula de memória artificial está completa. A confirmação ativa-baixa do sinal de trilha de amplificação 130 para o circuito de assistente de gravação 100 de modo a cortar o aterramento para o inversor 120 e assim flutuar o ânodo do capacitor C como discutido em relação à Figura 1 é um exemplo de ato 510.

[00032] Como aqueles versados na técnica irão apreciar agora e, dependendo do aplicativo específico em mãos, muitas modificações, substituições e variações podem ser feitas no e aos materiais, aparelhos, configurações e métodos de uso dos dispositivos da presente revelação, sem se afastarem do espírito e escopo da mesma. À luz disto, o escopo da presente invenção não deve ser limitado àquele das modalidades específicas ilustradas e descritas aqui, uma vez que são apenas a título de alguns exemplos das mesmas, mas em vez disso, devem ser totalmente compatíveis com o das reivindicações anexas adiante e seus equivalentes funcionais.

Claims

1. Memória, compreendendo: um par de linha de bits (135, 140); e um circuito de assistente de gravação compreendendo um capacitor (C), e primeiros meios para acoplar um terminal do capacitor à terra para iniciar uma operação de amplificação de linha de bit negativa em resposta a uma afirmação de um sinal de amplificação negativa; segundos meios para modelar uma operação de gravação para uma célula de memória de acesso aleatório estática, SRAM, em que os segundos meios são configurados para causar uma transição binária em um sinal de saída de célula de memória SRAM artificial em resposta a uma conclusão da operação de gravação; e terceiros meios para afirmar o sinal de trilha de amplificação em resposta à transição binária no sinal de saída da célula de memória artificial; caracterizado pelo fato de que os primeiros meios são adicionalmente para flutuar o terminal do capacitor para terminar a operação de amplificação de linha de bit negativa em resposta a uma afirmação de um sinal de trilha de amplificação.

2. Memória, de acordo com a reivindicação 1, caracterizada pelo fato de que os terceiros meios são configurados adicionalmente para carregar o sinal de trilha de amplificação para uma tensão de fonte de alimentação em resposta a uma afirmação de um sinal de reinicialização de linha de palavra.

3. Memória, de acordo com a reivindicação 2, caracterizada pelo fato de que os terceiros meios incluem uma trava (210, 215) configurada para bloquear o sinal de trilha de amplificação.

4. Memória, de acordo com a reivindicação 1, caracterizada pelo fato de que: o capacitor tem um primeiro terminal (Cátodo) acoplado a um terminal de amplificação de linha de bit negativo para fornecer uma amplificação de linha de bit negativa para uma linha de bit descarregada no par de linha de bits; o circuito de assistência de gravação adicionalmente compreendendo: um primeiro inversor (120) tendo uma saída acoplada a um segundo terminal (Ânodo) do capacitor, o inversor tendo um terminal terra; um interruptor (M2) acoplado entre o terminal terra e a terra, o interruptor sendo configurado para desligar respondendo a uma afirmação do sinal de trilha de amplificação (130) para fazer com que o segundo terminal do capacitor flutue para terminar a amplificação da linha de bit negativa para a linha de bit descarregada; os segundos meios são pelo menos uma célula de memória SRAM artificial (310) configurada para modelar eletricamente uma operação de gravação para a célula de memória SRAM acoplada ao par de linha de bits através de um par de transistores de acesso; e os terceiros meios são um circuito de detecção de gravação (200) configurado para afirmar o sinal de trilha de amplificação em resposta a uma conclusão da operação de gravação modelada em pelo menos uma célula de memória SRAM artificial.

5. Memória, de acordo com a reivindicação 4, caracterizada pelo fato de que compreende adicionalmente: uma linha de palavra configurada para acionar uma porta para cada um dos transistores de acesso; um par de linhas de bits falsas configuradas para modelar eletricamente o par de linhas de bit; e uma linha de palavra artificial (DWL) configurada para modelar eletricamente um tempo de desenvolvimento de linha de palavras para a linha de palavra de memória, em que a pelo menos uma célula de memória SRAM artificial inclui um par de transistores de acesso falsos configurados para ter suas portas acionadas pela linha de palavras artificial para acoplar a célula de memória artificial ao par de linhas de bits artificiais.

6. Memória, de acordo com a reivindicação 4, caracterizada pelo fato de que a célula de memória SRAM artificial inclui um par de inversores de acoplamento cruzado, e em que um dentre os inversores de acoplamento cruzado é configurado para acionar um sinal de saída de célula de memória artificial; e em que o sinal de detecção de gravação é configurado para afirmar o sinal de trilha de amplificação em resposta a uma transição binária do sinal de saída da célula de memória SRAM artificial.

7. Memória, de acordo com a reivindicação 6, caracterizada pelo fato de que o circuito de detecção de gravação inclui: uma cadeia em série de inversores configurados para emitir uma versão retardada do sinal da saída da célula de memória SRAM artificial e uma versão retardada de um sinal de saída de célula de memória artificial complementar.

8. Memória, de acordo com a reivindicação 6, caracterizada pelo fato de que o circuito de detecção de gravação é configurado para carregar o sinal de trilha de amplificação a uma tensão de fonte de alimentação em resposta a uma afirmação de um sinal de reinicialização de linha de palavra.

9. Memória, de acordo com a reivindicação 8, caracterizada pelo fato de que a trava inclui um inversor que possui um terminal terra da trava acoplado a um interruptor configurado para acoplar o terminal terra da trava à terra em resposta a uma afirmação do sinal de reinicialização da linha da palavra.

10. Memória, de acordo com a reivindicação 4, caracterizada pelo fato de que o sinal de trilha de amplificação é um sinal ativo baixo, e em que o sinal de detecção de gravação é configurado para aterrar o sinal de trilha de amplificação durante a sua afirmação.

11. Método, compreendendo: durante uma operação de gravação para uma célula de memória de acesso aleatório estática, SRAM, acessada através de um par de linhas de bit, acoplar (500) uma linha descarregada dentre uma das linhas de bit a um primeiro terminal de um capacitor carregado enquanto acopla um segundo terminal do capacitor carregado à terra para iniciar uma operação de amplificação de linha de bit negativa para a linha de bits descarregada; em resposta a uma iniciação da operação de gravação para a célula de memória, determinar (505) quando uma operação de gravação para pelo menos uma célula de memória SRAM artificial é concluída; e caracterizado pelo fato de flutuar (510) o segundo terminal do capacitor para finalizar a operação de amplificação de linha de bit negativa que responde à determinação de que a operação de gravação para a pelo menos uma célula de memória SRAM artificial está completa.

12. Método, de acordo com a reivindicação 11, caracterizado pelo fato de que determinar quando a operação de gravação é concluída usa uma pluralidade de células de memória SRAM artificiais acopladas em paralelo entre um par de linhas de bit artificiais.

13. Método, de acordo com a reivindicação 11, caracterizado pelo fato de que: flutuar o segundo terminal do capacitor compreende isolar um terminal terra a partir da terra para um inversor acoplado ao segundo terminal do capacitor.

14. Método, de acordo com a reivindicação 11, caracterizado pelo fato de que determinar quando a operação de gravação para a pelo menos uma célula de memória SRAM artificial é concluída inclui: modelar um período de desenvolvimento de linha de palavras usando uma linha de palavra artificial; ou carregar o par de linhas de bit artificiais para corresponder a uma carga capacitiva para o par de linhas de bit; ou detectar uma transição binária em um sinal de saída de memória artificial a partir de pelo menos uma célula de memória SRAM artificial.