CN101533668A - 存储器电路和电荷感测方法 - Google Patents

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Abstract

本发明包括存储器电路和电荷感测方法，揭示一种感测放大器的电路和方法，用以感测存储单元所存储的电荷。存储单元耦接到位线和互补位线，差动感测放大器耦接到位线和互补位线。在感测放大器使能之前，正预充电电压加到位线和互补位线上。存储单元对应字线输出电压到位线，而感测放大器对应感测使能信号感测介于位线和互补位线之间的差动电压。另外揭示一种电压调节器，用以产生参考电压，以80％的正供应电压为佳。另外揭示一种感测存储单元内所存储的数据的方法。本发明提供改善感测放大器的操作的电路和方法，也提供改善感测放大器中所用的参考电压的电路和方法，其不需要使用虚拟单元或另外的写入选择信号来使能高速的感测放大器操作。

Description

存储器电路和电荷感测方法
技术领域
本发明涉及一种提供改良的感测放大器和相关的电压参考调节器电路的电路和方法，适用于动态存储电路之内。
背景技术
高度整合的半导体电路变得越来越重要，特别是对于生产具有电池的装置，比如移动电话、便携式计算机(例如膝上型计算机)、笔记本计算机、个人数字助理(Personal Data Assistant，PDA)、无线邮件终端、MP3音像播放器、便携式无线网页浏览器以及类似的设备等等，而这些精密整合的电路逐渐地内建了数据存储的能力。
如此领域的普通技术人员所知的，这类的数据存储可以是动态存储单元的形式，其在内部提供了电容性存储存储单元的阵列，每一个存储单元均具有一个存取晶体管。存储于存储单元内的数据实际上就是存储于小电容器之上的一个电荷，而数据的存取通常是借着将所存储的电荷输出到耦接到感测放大器的一位线来完成。当存取晶体管作用时表示输出数据，通常是通过耦接到该晶体管的栅极或控制端的字线来输出。感测放大器是差动放大器。从存储单元耦接到存储器阵列的感测放大器的输入和输出线通常称为位线或行线。感测放大器借着接收其中一个位线上的小差动电压来操作，同时另一位线维持在(或耦接到)一参考电压。为了使用大量的存储单元阵列实现存储装置，耦接到一或多个差动感测放大器的成对全局位线(global bit line)通常绕经过存储器阵列，而用以传送和接收感测放大器的读取和写入数据的成对本地位线(local bit line)则以行的形式建构于子阵列中。本地位线通常规划为行的形式，并耦接到存储单元的列。全局位线也可耦接到另一个差动感测放大器，且最后耦接到用以将存储器阵列的数据往来传输到其他装置的输入/输出电路。
动态存储单元可用于独立或商用的存储装置中，例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)集成电路(Integrated Circuit，IC)。这些集成电路通常以卡的形式提供，并且装上了多个一般商用的动态随机存取存储器IC以产生完整的存储器阵列。举例来说，这些卡就是所谓的单直插存储器模块(Single In-line Memory Module，SIMM)或双行存储器模块(Dual In-line Memory Module，DIMM)卡。这些卡就是存储器的成品，并提供给台式或膝上型计算机使用。在高阶集成电路的生产中，嵌入式动态存储器逐渐地变得越来越重要。这些嵌入式存储器模块可以是以单一IC提供整个系统的集成电路的一部分，此类的IC就是所谓的系统单芯片(SystemOn Chip，SOC)或系统集成电路(System On Integrated Circuit，SOIC)装置。这些系统单芯片装置可用单一集成电路提供所有的电路以实现手机、个人数字助理、数字磁带录影机(Video Cassette Recorder，VCR)、数字摄影机、数字相机、MP3播放器或是类似的设备等等。使用于这类装置中的嵌入式存储器在空间和功率消耗等方面必须非常有效率，并且与用来制作同一集成电路内的逻辑电路和其他内建电路的半导体制造工艺之间必须具有非常高的可靠性和相容性。一般来说，该类集成电路中的嵌入式存储器称为嵌入式动态随机存取存储器(Embedded DRAM，e-DRAM)。
图1显示一小部分的典型动态存储器电路。动态存储器必须固定周期更新，因为其所存储的电荷会随着时间而流失。如本领域普通技术人员所知，时序电路(硬件或软件)可追踪存储单元最近一次存取的时间，并且在有需要的时候使电路对存储单元做重新更新的动作。更新的动作借着在回存(restore)或回写(write back)周期之前对存储单元执行一读取动作来完成。
存储单元的任何读取动作是具有破坏性的，因此通常在周期的最后才执行存储单元的回存(或回写)动作。写入动作指一读取周期中，在该周期回存部分的期间内个别的本地位线上存在着写入数据。对于写入动作，读取数据为写入数据所取代(或覆写)，然后再写入存储单元内。实际的动态存储器装置以许多此类的存储单元实现。
在图1中，存储单元MC耦接到字线(列)WL和位线(行)BL所形成的交叉点上。即使只说明了单一个存储单元MC，但另一存储单元也将耦接到多个字线WL和该位线BL所形成的每一个交叉点上。同样地，图1中多个存储单元也将耦接到多个列线WL(在图1中只显示一条)和互补位线ZBL所形成的每一个交叉点上。存储器电路的一部分可具有8、16、32、64、128或更多的行，通常安排为字宽度，且许多字线(列)通常和位线交叉。传统上，字线(列)会安排成与行成正交的形式，如图1中的简化电路图所述，虽然还有其他的安排方式。感测放大器SA耦接到一对本地位线BL，阵列中每一对的本地位线BL和ZBL将耦接到一类似的感测放大器SA。每个位线BL和ZBL还通过使用行选择控制线SSL和行选择耦合晶体管T28及T29耦接到全局位线GBL和ZGBL。以这样的方式，许多存储单元的行可安排成子阵列的形式，并且选择性地耦接到全局位线。在某些特定的存储周期内，存储单元(例如存储单元MC)会耦接到每一对的全局位线。全局位线GBL和ZGBL再耦接到另一差动感测放大器SA(图未显示)，并且所放大的感测数据会随后输出到输入/输出线。这些输入/输出线将安排成一群组以形成每一周期的字数据，举例来说，存储器装置可以是一用8个输入/输出线形成一字的X8装置，而X16、X32、X64、X128宽的装置也为公知技术。
图2显示公知存储周期的时序。在图2所示的时序之前，图1的BLEQ信号是作用的，因此通过晶体管T10、T24和T25使得本地位线BL和ZBL的电位为同一等电压，或称预充电电位Vref。在公知的DRAM装置中，该预充电电压Vref一般大约设定在正电源电压Vdd一半的电压值。
当作用的字线WL转换成列选择状态的时候便开始存存储取周期。因为图1范例电路中的存存储取晶体管Tc是N沟道MOS晶体管，因此字线WL转换成高的正电压时会通过晶体管Tc将电容器Cc耦接到位线BL。字线WL由地址解码电路(图未显示)所提供，地址解码电路根据之前提供给存储器阵列的地址来决定存储器阵列中的哪一列是有源的。由于地址解码电路为公知技术，因此不在此多加叙述。在字线WL转换到正电压电平成为作用状态的短暂时间内，存取晶体管Tc将存储单元MC的电容Cc耦接到个别位线BL，因而开始进行周期中电荷分享的动作。如果存储单元MC中所存储的数据是逻辑1，则存储电容Cc将把电压加到已在电荷分享操作期间存在于位线BL上的等电压，因此相对将会在位线BL上看到一小电压增量△VBL，如图2所示。如果所存储的数据是逻辑0，则通过位线BL对存储单元MC电容Cc充电，存储电容Cc将使得位线减掉该电压。如本领域普通技术人员所知，这些逻辑数据的配置是任意且可反向的。
在电荷分享开始不久之后，图2的时序图还说明存储周期中感测部分的动作。在此部分的存储周期中，耦接到图1中两个下拉NMOS晶体管T33和T34的控制线SN从Vdd/2的等电压转换到大约是Vss的低电压。现在，其中一个NMOS晶体管T33和T34的栅极输入电压与另一个不同，因此具有较高栅极正电压的晶体管将导通电流，并且将另一边的位线耦接到低电压。以这样的方式，所选择的存储单元MC的小输入差动电压为感测放大器SA所感测。在图2中，未选到的位线ZBL的电压在这部分的周期开始下降。由于晶体管T33的栅极电压比位线ZBL上的初始电压稍微高一点，因此晶体管T33导通且开始导电，随着位线ZBL电压的下降，晶体管T33保持导通的状态。相较之下，晶体管T34在其位线BL上的源极端有一电压，再加上一微量电压，这比感测周期一开始时从位线ZBL上所接收的栅极电压还高，因此保持未导通。随着晶体管T33的动作位线ZBL上的电压更进一步下降，晶体管T34保持截止状态且从未导电，因此位线BL上的电压保持微量的增加，也就是将△VBL电压与感测操作一开始时存在于位线BL上的Vdd/2初始电压相加。
下一步，如图2所示，公知的存储感测操作接着转换到回存的动作。在回存的动作中(在公知的感测放大器中，回存的动作通常比感测的动作慢一些时间发生，一般是一或多个逻辑门的延迟)，控制信号SP从初始的等电压转换到高电位，例如Vdd。在这时间点感测放大器SA中的P沟道MOS晶体管T36和T37就变得很重要。在图1中，可以看出耦接到控制信号SP的节点上升到一高电压。此时晶体管T36在位线ZBL上的栅极有一低电压，由于它是PMOS晶体管，因此它会导通并且将位线BL耦接到控制信号SP的高电压。这使得位线BL的电位从Vdd/2(位线BL上的初始电压)加所感测的差动电压△VBL提升到逻辑1的高电压，或大约等于Vdd。晶体管T37于位线BL上的栅极具有此电压，且由于此电压比其源极的电压高，因此该晶体管保持截止状态。随着位线BL上的电压增加，晶体管T33进一步导通且更完全地将位线ZBL耦接到控制线SN的低电压，因此两个位线BL和ZBL现在为全逻辑电压电平的逻辑1和逻辑0。存储器周期中的这个时间点，字线WL仍然是作用状态，因此位线BL上的高电压也耦接入存储单元MC，也即存储单元MC的存取晶体管Tc将把此高电压耦接入存储单元MC的存储电容Cc，并且回存所存储的电荷使存储单元MC可更进一步的存取。
最后，当图1中的本地位线BL和ZBL借着操作行选择线SSL(见图2)耦接到全局位线GBL和ZGBL时，表示已经完成感测的周期。这个动作使得位线BL和ZBL上电压电位所表示的数据耦接到全局位线GBL和ZGBL以便让存储器外部的电路使用(未显示在图1中)。
以上所讨论的感测放大器、行选择和预充电电路只是其中一个达成预充电、感测和电荷分享操作的已知方法。在公知的DRAM装置中，其他的方法也包括使用虚拟单元(dummy cell)提供感测所需的参考电压。在使用虚拟单元的方法中，借着选择一耦接到未选择位线的虚拟单元来提供电压给该未选择的位线，因此被感测的存储单元不需要同时存储0和1的电荷。反而，借由操作虚拟单元因而只有一逻辑值，该存储器在选择的位线上并无电压的效应，同时虚拟单元提供一微量电压于未选择的位线上。感测放大器接着感测位线上的一负电压差(相对于虚拟单元于未选择位线上所产生的一电压增量)。2005年10月11号所发表的美国专利(编号6,954,371，作者Hokari)于各种的实施例中描述了使用虚拟单元的感测机制。
如果使用虚拟单元，则需要多余的硅面积给虚拟单元的电容、选择晶体管以及用来选择虚拟单元的虚拟字线。这些面积的需求影响了封装的密度(因为每存储存储位所用的硅面积增加了)，因此在硅面积为重要因素的应用中为不受欢迎的，例如e-DRAM的应用。
另一公知方式是使用电压调节机制建立位线预充电、感测以及存储单元极板所需的电压(耦接到存储单元中存储电容一极板的正或负电压)。2002年2月26号所发表的美国专利(编号6,351,426，作者Ohsawa)说明了一低的供应电压，用以产生列和行解码器的供应电压、用以执行预充电的电压VBL，以及用以供应存储单元极板的电压VpL。该公知技术也描述了其他的电压调节器。美国电机电子工程师学会(Institute of Electrical and ElectronicEngineers，IEEE)于2005年1月3日到7日所举办的第18次超大型集成电路(Very Large Scale Integrated circuit，VLSI)设计的国际会议会刊中的第522到527页，有一篇标题为”On-Chip Voltage Regulators with improvedTransient Response”的论文，描述了一芯片内建的电压调节器在驱动级具有一动态漏电元件(dynamic leakage element)，用以当负载电流改变时提升电压调节器的暂态行为。美国电机电子工程师学会于2004年7月25日到28日所举办的第47届国际中西部电路理论研讨会，在第一册会刊中第I-141到I-144页，有一篇标题为”Performance Evaluation of CMOS Low Drop-OutVoltage Regulators”的论文说明了三个用以调节负载的低压降电压调节器(Low Drop Out，LDO)，并且比较了这三个不同电路的效能。
因此，需要把存储器阵列嵌入于具有数字或模拟电路的集成电路内。这些嵌入式存储器阵列的布线特征必须和其他的数字电路相容，并且提供较高的封装密度或占据较少的存储单元硅面积。这些存储器必须非常可靠且没有存储单元干扰(cell disturb problem)问题。为了减少功率消耗，大部分的做法是降低供应电压Vdd的电平。如本领域普通技术人员所知，先进半导体制造工艺中若要达到可靠的DRAM操作可能会限制可用的供应电压Vdd电平。存储单元干扰问题在公知技术中是常见的，尤其是随着技术的进步使得外观越来越小的时候。因此，需要使用一种初期写入(Early write)周期以增加写入操作期间内选择的位线上的数据的可用时间。然而，本领域普通技术人员均知此方法将导致存储单元干扰的错误情况。在存储单元干扰错误中，未选择位线上的存储单元可使其存储的电荷改变，并在未来的周期产生错误的存储器读取操作。公知的电路需要另外的写入选择线隔离未选择的存储单元以避免存储单元干扰问题，但这些多余的控制线也增加了所需的硅面积。
因此，需要一种可提供可靠的高速感测操作的存储感测放大器和参考电压电路(特别是对于嵌入式DRAM阵列)，其不需要公知技术中所须具备的多余写入选择信号或虚拟单元，也不会相对地增加所需的硅面积。
发明内容
本发明所述的实施例可解决上述相关的问题，并同时达到技术的优势。本发明的实施例提供改善感测放大器的操作的电路和方法，同时也提供改善感测放大器中所用的参考电压的电路和方法，其不需要使用虚拟单元或另外的写入选择信号来使能高速的感测放大器操作。
本发明的一优选实施例提供了一全Vdd的感测放大器，其中参考电压从一芯片内建的电压调节器耦接到未选择的位线。
本发明的另一优选实施例提供一感测放大器，其全局位线到本地位线的路径上具有分离的读取和写入路径。本地位线并未直接耦接到全局位线，因而可避免公知技术中的存储单元干扰问题。反而，数据的电压用以控制将适当的高和低电位耦接到位线。
本发明的另一优选实施例提供一改良的电压调节器电路，用以提供参考电压到未选择的位线。该改良的电压调节器电路提供比Vdd低一既定边限的电压。该调节器使用三级的电路改良效能。第一级是一差动反馈放大器，第二级是一共源极放大器，第三级是耦接到一电流源的NMOS驱动晶体管。该调节器提供所需的电流下拉能力，以便将未选择的位线快速下拉到比Vdd预充电电压小一既定值的参考电压。
在另一优选实施例中，电压调节器电路提供一大约是80％的预充电电压Vdd的参考电压Vref给未选择的位线。在另一优选实施例中，感测放大器和位线电路使用全Vdd电平的预充电，并且由该电压调节器电路提供一参考电压Vref以感测是否比Vdd小。
在感测存储单元数据的一较佳方法中，使用全Vdd的感测放大器将存储器阵列中所选择的位线预充电到Vdd的电平，而未选择的位线是比Vdd低的参考电压Vref。如果选择的存储单元存储一电荷，也即存储逻辑1的值，则感测期间该位线处于高电位的状态，因此处于比未选择位线的电压还高的状态以进行感测的动作。如果存储单元是存储0则表示存储电容并未充电，因此会于电荷分享期间把选择的位线放电到比未选择位线的参考电压还低的电压，也即代表0的数据，因此处于比未选择位线的电压还低的状态以进行感测的动作。
在另一较佳方法中，Vdd的预充电电压耦接到存储器阵列中的本地位线和互补本地位线。在一存储周期期间选择的位线耦接到一存储单元。互补未选择位线耦接到比预充电电压Vdd低一既定值的参考电压。该参考电压由一电压调节器提供。本地位线上的差动电压由一动态闩锁差动感测放大器所感测。一对全局位线于读取周期接收由差动感测放大器所输出的电压。在写入周期期间，全局位线上所代表的数据耦接到本地位线，并且写入所选择的存储单元。本地位线和全局位线并不直接耦接。
在另一较佳方法中，一对互补全局位线的写入数据耦接到一对本地位线，并且通过写入晶体管耦接到感测放大器，方式是将写入晶体管的控制端耦接到全局位线，并且对应全局位线上的数据将其中一本地位线耦接到地电压。
本发明提供了一种存储器电路，包括：至少一存储单元存储用以表示数据的一电荷，上述存储单元耦接到一字线信号和一本地位线信号，并且对应于上述字线信号的电压，输出一小电压值于上述本地位线信号上；一感测放大器电路耦接到上述本地位线信号和另一互补本地位线信号，接收上述本地位线信号和上述互补本地位线信号之间的一小信号差动电压，并且具有一闩锁电路用以接收上述小信号差动电压，上述感测放大器电路的输出耦接到上述本地位线信号和上述互补本地位线信号，并且上述感测放大器电路接收一使能控制信号；一等电压电路耦接到上述本地位线信号和上述互补本地位线信号，并对应于一等电压信号提供一正供应电压，以及一电压调节器电路对应于一控制信号选择性地耦接到上述本地位线信号和上述互补本地位线信号的其中之一，并且输出一正参考电压于上述个别位线之上，其中上述正参考电压比上述正供应电压小一既定值。
本发明提供了一种电荷感测方法，适用于感测一电容存储存储装置中的一电荷，包括：提供一位线选择性耦接到一存储单元，上述存储单元对应于耦接到上述存储单元的一字线上的一信号，存储电荷于一电容之内；耦接一感测放大器到上述位线，并且于一感测放大器使能信号所对应的一感侧操作期间，接收一共享的电荷；耦接上述感测放大器到一互补位线；耦接一等电压电路到上述位线和上述互补位线，其中上述等电压电路对应一等电压控制信号，提供一预充电正供应电压于上述位线和上述互补位线上；对应一控制信号耦接一电压调节器到上述互补位线，其中上述电压调节器输出比上述预充电正供应电压还小的一正参考电压；对应于上述字线上的一正电压，耦接上述存储单元到上述位线；在上述感测放大器使能信号所对应的上述感侧操作期间，将介于上述位线和上述互补位线之间的一差动电压接收到上述感测放大器内，以及从上述感测放大器将一全逻辑电平差动输出电压输出到上述位线和上述互补位线上。
本发明可简化e-DRAM存储单元阵列所需的时序控制，且最大化一给定周期中可能的随机存取列周期时间。与传统DRAM阵列中所使用的公知推挽式电压调节器相比，本发明优选实施例的电压调节器也提供了20％的负载调节。
前述的内容大致叙述了本发明的技术特征和优势，因此本领域普通技术人员将可更了解本发明以下的详细说明。本发明其他的特征和优点将于其后说明，这些特征和优点同时为本发明权利要求的基础。任何本领域普通技术人员所要了解的是，可用本发明所揭示的观念和特定实施例为基础来修改或设计其他的架构或处理方法以达成与本发明相同的目的。因此在不脱离本发明的精神和范围内，当可做部分的改动与修改。
附图说明
通过以下的图示可更了解本发明所揭示的所有实施例的各个观点。同一个标号于全文代表同一个元件。
图1显示一小部分的典型动态存储器电路；
图2显示公知存储周期的时序；
图3显示本发明第1优选电路实施例所述的一全Vdd电平的感测放大器和一全局和本地位线；
图4显示用于图3的优选实施例的感测放大器电路中的控制信号的操作时序图；
图5和图6描述了图3中感测放大器的基本操作；
图7说明用以提供参考电压给图3的感测放大器的一电压调节器电路的优选实施例的简化电路图；
图8显示图7中较佳调节器电路的详细电路图；
图9a～9c说明一试验性质的半导体制造工艺模型的三个不同的制造工艺边界中，在调节器耦接到该阵列的情况下Vb1和参考电压Vref之间的电压差；以及
图10以简化的方框图形式说明集成电路1，包括一嵌入式DRAM阵列3。
其中，附图标记说明如下：
1～集成电路
3～嵌入式动态随机存取存储器
5～存储器阵列                 7～电压调节器
9～数字信号处理器              11～模拟数字转换器
71～第一级                     73～第二级
75～第三级                     biasn、biasp～偏压电压
BL、ZBL～位线
BLEQ、RWL、SN、SP、VEQ、ZRWL～控制信号
Cc～存储电容
ENBL、ENBBL～使能输入
GBL、MIO、ZGB、ZMIO～全局位线
inp、Vref～参考电压            inn～反馈电压
MC～存储单元                   R1、R3～电阻
SA～感测放大器                 SSL～行选择控制信号
Tc～存取晶体管
T10、T24、T25、T28、T29、T33、T34、I3、I7、I9、I23、I36、I37、I40、I42、I51、I55、I57、M33、M34～NMOS晶体管
T36、T37、I1、I5、I11、I13、I15、I17、I19、I24、I25、I31、I33、I34、I38、I44、I46、I59、M35、M37、M39～PMOS晶体管
Tgate1、Tgate1～传输栅         Vdd～供应电压
Vss～地电压                    WL～字线
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附附图，作详细说明如下：
图3显示本发明第1优选电路实施例所述的一全Vdd电平的感测放大器SA和一全局和本地位线。在图3中，一范例的存储单元MC位于字线WL(列)和本地位线BL的交叉点。即使图未显示，其他许多的存储单元也以相同的方式排放以完成该存储器阵列。互补位线ZBL也同样和位线BL平行。存储单元MC包括一存取晶体管(为求清晰故图未显示)和一存储电容(为求清晰故图未显示)。该存取晶体管具有一耦接到字线WL的控制输入，该存储电容通过存取晶体管耦接到对应于字线WL的位线BL。存储单元MC内的存储电容将存储一代表逻辑0或1的电荷。在图3的实施例中，电容充电代表存储1的值，而放电代表存储0的值。该实施例并非用以限定本发明，因此电容存储电荷也可代表逻辑00的值。
根据VEQ的低电位输入，图3中PMOS晶体管I24和I25所构成的等电压电路将Vdd电压耦接到位线BL和ZBL。感测放大器SA为一动态闩锁感测放大器，当所选择的存储单元MC和其中一位线的电荷分享操作开始后，用以感测介于位线BL和ZBL之间的一微小差动电压△VBL(图未显示)。存储周期开始后，当字线WL上的电压发生转换时即开始电荷分享的操作。
N沟道晶体管I40和I42以及P沟道晶体管I46和I44形成两个独立的全局位线耦合路径，区分为写入(N沟道晶体管I40和I42)以及读取(P沟道晶体管I46和I44)两个部分。根据本地位线BL和ZBL上的读取数据，全局位线ZMIO和MIO于读取周期间通过P沟道晶体管I46和I44耦合到电压Vdd。因为P沟道晶体管I46和I44会将数据反向，也即在读取周期期间本地位线BL上的低电压将使得晶体管I46把全局位线ZMIO耦接到Vdd，因此全局位线ZMIO和MIO针对本地位线BL和ZBL而保留。以这样的方式，介于本地位线BL、ZBL和全局位线ZMIO、MIO之间的数据反向是可预期的。
同样地，图3中的晶体管I40和I42形成从全局位线MIO和ZMIO到本地位线BL和ZBL的写入路径。全局位线MIO和ZMIO上的写入数据并未直接耦接到本地位线BL和ZBL。反而在一写入周期间内，全局位线MIO和ZMIO上的数据将把其中一个本地位线BL和ZBL耦接到控制线SN上的电压。控制线SN上的电压在感测和回存部分的存储周期中为低电位，这部分以下将作详细说明。对照图1的传统感测放大器SA，其控制线SP和SN维持在一半的Vdd电平，与感测放大器未使能时本地位线BL和ZBL上的电压相同，但在图3的感测放大器的优选实施例中，当感测放大器使能时，它将把SP拉到完整的电平1而把SN拉到完整的电平0。
图3中的晶体管I31和I38是P沟道晶体管(P沟道晶体管为佳，因为它们用来导通一个接近Vdd的电压值)，用以于操作期间把参考电压Vref耦接到未选择的本地位线。控制线RWL和ZRWL决定晶体管I31和I38哪个在一特定的存储周期中为作用状态。如下所述，本发明的优选实施例提供一调整的参考电压Vref，用于图3完整Vdd电平的感测放大器SA中以提供感测操作期间所用的差动参考电压。晶体管I31和I38决定该参考电压(其比Vdd电压低一预定的边限)何时耦接到未选择的位线，比如说于读取操作期间(以下将会描述)。Vref一般可为大约80％的Vdd，而在另一优选实施例中，可低到75％的Vdd而高到85％的Vdd。
图3的感测放大器SA和位线的安排形式具有多个重要的观点。如图所示，全局位线MIO和ZMIO并未直接耦接到本地位线BL和ZBL。取而代之的是，根据读取操作，晶体管I40、I42、I44和I46将电压耦接到本地位线BL和ZBL。执行写入操作的全局位线上的数据决定本地位线BL和ZBL上的电压。此感测方法使用全Vdd电平的预充电电压，而参考电压Vref低于此预充电电压，因此对于1的逻辑值而言，所选择的位线上的电压不需要改变。
图4显示用于图3的优选实施例的感测放大器电路中的控制信号的操作时序图。在图4中，在存储周期开始之前VEQ是低电位，使得P沟道晶体管将预充电电压Vdd耦接到两个本地位线BL和ZBL。就在预充电完成后且字线电压转换前，未选择的位线(在此是ZBL)接着耦接到参考电压Vref，这是由晶体管I38根据控制线ZRWL进入低电位的动作所执行。
字线WL转换到高电压的时候就开始存储周期，因而开始位线BL上的电荷分享动作。存储单元将借由字线WL的动作耦接到位线BL，且根据存储电容上的电荷状态，位线的电压(其预先充电到Vdd)可保持在高的电压电平(如果存储单元中的存储电容为完全充电的状态，也即代表存储1)。如果存储电容是放电的状态(也即存储于存储单元中是逻辑0的值)，位线BL于电荷分享的期间将降低到较低的电压值。位线上该较低的电压值比未选择的互补位线ZBL上的参考电压还小，以便让感测放大器SA可分辨是存储1(于电荷存储周期期间，选择的位线的电压比Vref大)或存储0(于感测期间，选择的位线的电压比参考电压Vref小)。
在感测放大器的电荷分享操作之后，图4的时序图更说明了感测的操作。在操作期间，SN控制线转换成低电压，其提供了该低电压给感测放大器SA内的N沟道晶体管(或下拉晶体管)，这些晶体管用以完成感测和回存部分的操作。而感测放大器SA的动态闩锁操作将使得具有较高的电压的本地位线BL或ZBL于感测周期期间转换到全Vdd电平，而使得具有较低的电压的本地位线ZBL或BL转换到全低电位的电平。对于读取周期，当字线WL降回非作用的低电位电平时表示把数据回存到存储单元MC。当控制线SN上的电压转换到高电位时即结束感测和回存的操作(也即使感测放大器失能(disable))。接着预充电电压VEQ降回低电压电平，而预充电电压VEQ通过再次将本地位线BL和ZBL等电压化以进行下个存储周期的动作。
从全局位线到本地位线的写入操作，以及从本地位线到全局位线的读取操作需要另外做说明。周期的一开始全局位线MIO和ZMIO是低电压电平，接着这些线还耦接到另一感测放大器(图未显示)，其可感测一小电位差并且将电压的差值放大到完整的逻辑电平，最后再输出到输入/输出电路(对于读取操作)。
在读取周期中，P沟道晶体管I44和I46根据感测操作后本地位线BL和ZBL上的电压决定哪一个全局位线ZMIO和MIO耦接到正电压Vdd。因此，如果从字线WL所选择的存储单元MC读取到的是0，则位线BL的电位在电荷分享期间会掉到比位线ZBL上的Vref还低，节点SN电压的下降会使感测放大器开始感测周期和回存周期。N沟道下拉晶体管I36和I37会锁定(latch)此小电压差，位线BL的电压会掉到低电压电平，而未选择的位线ZBL的电压会升到全Vdd电平。接着读取晶体管I44于其栅极输入端会有一高电压，并且将不会导通，因此全局位线MIO维持低电位。而读取晶体管I46会导通，因为位线BL上的低电压耦接到其栅极端，因此Vdd电压将耦接到全局位线ZMIO。读取操作因而于感测周期将数据反向，而为了产生这样的效应，本地位线BL所控制的P沟道读取晶体管需耦接到互补全局位线ZMIO，而本地位线ZBL所控制的P沟道读取晶体管则耦接到互补全局位线MIO。
如果是相反的情况，从存储单元所读取到的数据是1，则存储电容耦接到本地位线BL时将会充电。在电荷分享操作期间，位线BL将保持高电位，而未选择的互补位线ZBL保持在参考电压Vref。Vref电压比现在本地位线BL上的高电压电平还低。在这个例子中，当控制线SN上的电压下降而使感测放大器开始感测和回存小差动电压时，感测放大器会锁定所感测的电压而把位线BL和ZBL分离，进而使位线ZBL上为低电压而位线BL上为高电压。在这个例子中，读取晶体管I44的栅极输入端上是低电压，因此正Vdd电压会耦接到全局位线MIO。对照之下，读取晶体管I46耦接到本地位线BL的栅极输入端是正电压，因此全局位线ZMIO会保持低电位。因此，选择的存储单元MC内所存储的1将以位线MIO上的1所表示，也即比互补全局位线ZMIO还高的小正电压，其可提供给输入输出电路中的输入输出差动感测放大器感测。
图3的位线和感测放大器电路也执行全局位线ZMIO和MIO的写入操作。写入路径经过N沟道晶体管I40和I42，而全局位线ZMIO和MIO上的电压电平用以控制控制线SN上的电压是否耦接到本地位线BL和ZBL。以这样的方式，全局位线的数据不会直接耦接到本地位线，但这些数据会决定回存存储周期期间内本地位线上的电压。因此，之前存储周期所感测的读取数据将被全局位线所决定的写入数据所取代。再次说明的是，全局位线的数据与本地位线是反向的，这代表将ZMIO的写入数据耦接到本地位线BL，以及将MIO的写入数据耦接到本地位线ZBL。
现在解释一特定的例子。如果选择图3的存储单元MC，当字线WL转换到如图4所示的高电压VPP时将会开始电荷分享周期。当控制线SN上的电压掉到低电平而开始存储周期的感测和回存动作时可将写入数据输入到电路中。假设要写入1的数据，则全局位线MIO将是高电压。N沟道晶体管I42将控制线SN上的低电压耦接到未选择的本地位线ZBL。然后感测放大器SA将锁定此差动电压并且将位线分离，因此本地位线BL上为代表1的高电压，而此高电压将耦接入存储单元MC内的存储电容。
假设要写入0到存储单元MC，则全局位线MIO将是低电压的状态，而互补全局位线ZMIO于感测和回存操作期间则保持高电压。N沟道晶体管I40栅极上的高电压将把控制线SN上的低电压耦接到本地位线BL，接着感测放大器SA借着提高未选择位线ZBL上的电压隔离本地位线。存储单元MC将接着把耦接到位线BL上低电压的存储电容放电，因而存储0的值并完成写入周期。
图3的感测放大器和位线的设置方式支持初期写入周期而不需要另外的本地写入选择线将全局位线上的写入数据与未选择的存储单元隔离。
本发明优选实施例的行选择逻辑使用分离的写入路径和读取路径，因此未选择的本地位线和未选择的存储单元不会受到干扰。完成上述的目的并不需要另外的写入选择控制线或晶体管。
本发明的优选实施例也不需要任何虚拟单元提供所需的参考电位给未选择的线，因此不需要虚拟单元所需的多余硅芯片面积。如以下将描述的，Vref电压由电压调节器所供应，其特别用以达成图3的感测放大器和位线电路的最佳化操作。
图5和图6描述了图3中感测放大器的基本操作。首先以图5来看，其说明耦接到本地位线BL的选择的存储单元其第一操作参数集合，也即写入的1和读取的1的操作。在图5中，全局位线MIO转换到高电压的状态，其于此实施例中是代表逻辑1的数据值。本地位线BL和ZBL预先充电到等电位Vdd，其于此参数集合和处理变形种类中是0.8V。电压Vdd可以是其他的电压值，而这些变形的种类可为本发明的其他实施例。字线WL接着转换成高电位，在此实施例中WL为1.4V。无论如何，WL会转换到一电压其将存储单元耦接到本地位线BL，而此较高的电压可称为Vpp。当存储单元MC内的存储电容通过存储单元内的存取晶体管耦接到位线BL时即开始电荷分享操作，如图5所示，位线BL和互补位线ZBL的电压开始分离。在这个例子中，未选择的线ZBL转换到Vref的电平，例如85％的Vdd(或0.68V)。
电荷分享操作后全局位线的写入数据会存在于本地位线上。如图5前半部分所示，随着电荷分享的发生，BL开始呈现比本地位线ZBL还低的电压。然后随着写入数据呈现于本地位线上，全局位线MIO上的1使得位线ZBL的电压下降，并且通过感测放大器使得BL的电压为1并存储到存储单元内。在全局位线的数据因执行写入操作而使得本地位线为该数据后，感测放大器将把本地位线上的数据锁定。WL转换为作用状态的一开始位线BL的电压比位线ZBL还小，但随着感测放大器开始动作，对应到写入数据的较高电压(或1)取代该较低的电压，且该1的值被写入存储单元内。因为耦接到未选择位线ZBL的存储单元不会被其字线所选择，因此该较低的电压不会影响任何存储的数据，但感测放大器确实会将ZBL上0.85Vdd和位线BL上1两者之间的差动电压放大，因此会将本地位线分离成逻辑1(高Vdd电平)和逻辑0(低电压电平)的值。接着字线WL的电压下降并结束存储周期，且可以看到存储单元是存储1的电压，在此实施例中是0.679V。
在图5中，接着时序图说明读取1的周期。本地位线ZBL和BL一样预充电到Vdd的电平，当字线WL转换到高电位的一开始这些线是相同的电位。在电荷分享的阶段，当选择的存储单元的存取晶体管将电容(存储1)耦接到本地位线BL时，未选择的本地位线ZBL会转换到Vref的电压。因此当感测放大器开始作用的时候，所存储的1和Vref之间的差别就是Vdd和Vref之间的电压差，也即大约82mV。感测放大器感测到位线BL上的电压比未选择的本地位线ZBL还高后，接着锁定此电压差，并将此电压差放大，因此本地位线BL回升到全Vdd电平而互补本地位线ZBL下降到0(或低电平)的电平。
接着读取路径晶体管将适当的电压引导到全局位线MIO和ZMIO上。因为位线ZBL的电压是低电平，因此图3中的晶体管I44为作用状态并且将全局位线MIO耦接到高电位Vdd(也就是1)，如图5中时间为7.3n时全局位线上一微幅的上升所示(该微幅的上升电压接着由全局位线的感测放大器所感测(图未显示)，其同样也是差动放大器并且锁定该电压差，最后再将1传送到数据输入输出电路输出该存储器读取数据)。在这期间，字线WL转换回低电压电平，且存储单元被回存，所以1持续存储于存储单元内，如图5时序图的末端的存储单元电压的波形所示。
同样地，图6说明了使用图3中的感测放大器和位线的写入0和读取0的存储周期操作。在时序图的一开始，本地位线BL和ZBL同样预充电到0.8V的Vdd电平。若要写入的数据是0，则当字线WL转换成作用状态开始存储周期时，全局位线维持在低电平。
随着字线WL使选择的存储单元耦接到本地位线BL，存储单元内的存取晶体管使此电容耦接到本地位线BL。在这个例子中，周期开始时存储单元是存储1，因此一开始本地位线BL是1的电位。未选择的本地位线ZBL耦接到0.85Vdd(或0.68V)的参考电压。在这个例子中，全局位线ZMIO上的1使位线BL上的电压为0，接着本地位线ZBL转换到1的电平。当感测放大器开始作用时(控制线SN上的电压下降因而使能感测放大器)，本地位线BL会耦接到0并且于9.4n的时候降到低电压，而互补位线ZBL接着与其分离到全Vdd的电位，此电压差为差动感测放大器的闩锁操作所锁定。在周期的最后，存储单元耦接到本地位线BL上的低电压，因此当字线WL转换回非有源(或低)电平时，存储单元内的电容完全放电，使得该存储单元存储0的电荷。
图6中下个时序图的操作是读取0的周期。通过等电压电路的操作，本地位线BL和ZBL同样预充电到等电压Vdd的电平。随着字线WL转换到高电位，在时间11n的时候该存储单元的点是低电压。由于存储单元电容放电并耦接到位线，使得位线BL的电压掉到比参考电压Vref低，而未选择的位线ZBL耦接到参考电位Vref。因此作用位线的电压比未选择的位线ZBL的参考电压还低，而感测放大器显示98mV的电压差。在周期的最后，如时序图12.8n的时间所示，全局位线MIO维持在低电压(对照到读取1的情况，图5中周期的最后所见的是微幅的上升)。全局位线MIO为低电压但互补全局位线显示微幅的上升。接着全局位线MIO和ZMIO之间的差动电压为另一个差动感测放大器(图未显示)所感测，并且经过放大后再由输入输出电路输出而结束读取周期。图6中，随着字线WL于时间13n时转换回低电平(或非作用)，在读取周期结束的时候存储单元为低电位。
图7说明用以提供参考电压给图3的感测放大器的一电压调节器电路的优选实施例的简化电路图。其中说明具有三级71、73和75的较佳电压调节器电路。第一级71是具有两个输入的差动放大器：耦接到参考电压的inp和代表输出电压Vref的反馈电压inn。该差动放大器由晶体管I5、I7、I9、I11、I13、I15、I17、I23和I51所组成。N沟道晶体管I23和I51接收输入偏压电压inp和反馈输入inn，其中输入偏压电压inp由调节的(trimmed)参考电压(仅是举例)所提供，而反馈输入inn差动输入电压所输出的Vref电压的一比例的电压。N沟道晶体管I9由电压biasn提供偏压。参考电压biasn由电阻R3(可以是芯片电路上的多晶硅电阻)和连接成二极体形式的晶体管I3所构成的分压电路所提供，但也可使用其他的公知方法提供电压biasn。由于晶体管I9的栅极具有固定的偏压，因此其可视为一电流源。P沟道晶体管I13和I15交互耦接，并且通过上拉P沟道晶体管I11和I17耦接到N沟道晶体管I23和I51的输入。晶体管I5、I7和I55形成一电流镜，且P沟道晶体管I19耦接到差动放大器的输出。
第一级71是反馈放大器，其以负反馈的方式，当反馈输入电压inn下降到比参考电压inp低时，借着增加电流来校正输出电压Vref，而当反馈输入电压inn升到比参考电压inp高时，借着减少电流来校正输出电压Vref。这一级具有低增益，以1～2为佳。该级也具有小的输出电阻(Rout)，用以减少大电压摆幅并避免转换函数中主极点的出现。
73是优选实施例的电压调节器的第二级，其提供一增益级以驱动输出电路。第二级是由晶体管I19和I55所构成，用以提供对输出级75的驱动能力。重要的是，此优选实施例的第二级73是具有高增益(以20左右为佳，在另一优选实施例中是10～30的范围)的共源极电路。共源极的级73提供高的电压摆幅驱动其后的输出级。该级的晶体管具有较小的沟道长度L，较小的晶体管沟道长度会将主极点移往极高的频率区，并且使得电路于操作点附近更为稳定。
级75是输出级，由N沟道输出驱动晶体管I57和耦接成定电流源的P沟道晶体管I59所组成。N沟道输出驱动晶体管I57在存储周期中提供足够的电流将未选择的位线从预充电的Vdd电压快速下拉到较低的参考电压Vref。P沟道晶体管I59借着栅极上的偏压电压biasp保持饱和状态，该偏压电压由图7左边I1和电阻R1所构成的分压电路所设定的。在级75中，由P沟道MOS晶体管I59所提供的大约50mA左右的小定电流提供小的输入电压摆幅。
在操作中，图7的电压调节器提供具有足够的电流下拉能力的Vref电压将未选择的本地位线从等电压电路(如图3所示)所提供的预充电电压Vdd快速下拉到较低的参考电压Vref。这个操作于每一存储周期的开始进行，如以上第4、5和6图所示。与公知技术中的推挽式(push-pull)调节器的设计比起来，图7的电压调节器电路的优选实施例提供约20％的负载调节。
图8显示图7中较佳调节器电路的详细电路图。在图8中，电路图中包括了元件Tgate1和Tgate2，其为耦接到使能输入ENBL和ENBBL的传输栅(Tgate)为佳。P沟道晶体管M37和M39也耦接到ENBL，因此当ENBL为低电压时，交互耦接的闩锁电路将不会作用，因为形成该电路的PMOS晶体管在栅极和源极上均是Vdd的电位。ENBL也耦接到P沟道晶体管M35，当其为作用时其把输出级中的P沟道电流源关掉。而当输入ENBBL为高电位时会将输出驱动晶体管耦接到地。控制输入ENBBL(高电位为非作用)和ENBL(高电位作用，或低电位为非作用)因而将把调节器关掉，并且防止电流流入差动放大器中，因此输出驱动器和偏压电压biasn、biasp将为非作用状态。
当电压调节器使能的时候，ENBL＝0而ENBBL为1。晶体管I59由biasp所控制，而晶体管I57由级73的输出电压所控制。当电压调节器失能的时候，ENBL＝1使得电路把I57关闭，而ENBL＝0把I59关闭。因为调节器中输出级的P和N晶体管现在为关闭状态，因此接下来Vref由其他的方块(图未显示)所决定。举例来说，在烧录模式(burn-in mode)中该调节器为失能状态，因此Vref拉到完整的0或完整的1以进行烧录测试的目的。
图9说明一试验性质的半导体制造工艺模型的三个不同的制造工艺边界(process corner)中，在调节器耦接到该阵列的情况下Vb1和参考电压Vref之间的电压差。在图9a中P和N沟道装置为慢速(slow slow)装置，当基底温度为摄氏-40度、Vdd为0.765V时，位线电压Vb1于0.660和0.661之间变化，换算为86.5％的Vdd。可以使用修整位(trimming bit)把Vref的最终值调整为刚好85％的Vdd。Vref和BL(图3)之间的电压差经测量只有3mV。理想上，我们要把BL或ZBL的电压值拉到准确的Vref电平，但I31或I38会有小的电压降。可借着加大I31和I38的尺寸来减少这个电压差，但更大的尺寸代表更多的消耗功率和面积。
图9b和图9a很相似，显示了相同参数之下位线Vb1的电压，除了温度是摄氏125之外。而第9c图显示相同的温度，除了NMOS和PMOS晶体管为快速的(fast fast)P沟道和N沟道装置。在图9b的例子中，Vb1和Vref之间的差值为3.5mV，而第9c图为2mV。
图10以简化的方框图形式说明一集成电路1，包括一嵌入式DRAM阵列3。嵌入式DRAM阵列3包括如同图3的优选实施例所述的存储单元、位线和感测放大器电路5，以及图7优选实施例所述的电压调节器电路7，其耦接到位线和感测放大器电路5。集成电路1可包括另外的电路比如数字信号处理器(Digital Signal Processor，DSP)9和模拟数字转换器(Analog DigitalConverter，ADC)11(仅为说明之用，并非限定)，而数字信号处理器9可规划来实现任何(或想要)的许多公知功能，比如行动电话、PDA、MP3视频或音频播放器、相机或类似的装置等。核心功能的数据库中可提供嵌入式DRAM阵列(e-DRAM)3的应用，因此电路设计工程师可用该数据库和公知的特定应用集成电路(Application Specific Integrated Circuit，ASIC)或半客制设计工具，来设计可为半导体制造厂所生产制造的集成电路。这类的优选实施例装置，也称为系统单芯片或系统集成电路，可用本领域普通技术人员所熟知的自动模拟、布线设计工具和技术来设计，并于操作中验证。
将上述优选实施例的位线、感测放大器电路和电压调节器电路应用于e-DRAM阵列中可具有相当的优势。使用上述的优选实施例可达到精确的Vdd电平感测，其中使用具有低负载调节的电压调节器达成位线的参考电压的快速充电。负载调节的定义是调节器的输出电压变动量除以负载电流。具有低负载调节的调节器是比较好的，因为这表示该调节器的输出电压是稳定的，即使是在大负载电流的情况下。使用全局数据汇流排(例如图3的全局位线MIO和ZMIO)控制读取和写入路径晶体管允许初期写入机制的使用，其只需一个写入选择就可控制整个感测电路、因而减少公知技术中所需的绕线(routing)和控制晶体管，也减少所需的硅面积。因为在优选实施例电路中全局位线只间接耦接到本地位线，因此全局位线的转换时间不需要非常小心地控制。使用全Vdd电平感测和80％的参考电压电平于公知DRAM感测放大器和位耦合电路上提供较快的输入输出路径速度。
使用上述的优选实施例可简化e-DRAM存储单元阵列所需的时序控制，且最大化一给定周期中可能的随机存取列周期时间。与传统DRAM阵列中所使用的公知推挽式电压调节器相比，上述优选实施例的电压调节器也提供了20％的负载调节。
本发明虽以优选实施例揭示如上，然其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，可做出改动与修改，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (10)

1.一种存储器电路，包括：
至少一存储单元，存储用以表示数据的一电荷，上述存储单元耦接到一字线信号和一本地位线信号，并且对应于上述字线信号的电压，输出一小电压值于上述本地位线信号上；
一感测放大器电路，耦接到上述本地位线信号和另一互补本地位线信号，接收上述本地位线信号和上述互补本地位线信号之间的一小信号差动电压，并且具有一闩锁电路用以接收上述小信号差动电压，上述感测放大器电路的输出耦接到上述本地位线信号和上述互补本地位线信号，并且上述感测放大器电路接收一使能控制信号；
一等电压电路，耦接到上述本地位线信号和上述互补本地位线信号，并对应于一等电压信号提供一正供应电压，以及
一电压调节器电路，对应于一控制信号选择性地耦接到上述本地位线信号和上述互补本地位线信号的其中之一，并且输出一正参考电压于上述个别位线之上，其中上述正参考电压比上述正供应电压小一既定值。
2.如权利要求1所述的存储器电路，其中上述等电压电路在预充电的操作中，将上述本地位线信号和上述互补本地位线信号预先充电到与上述正供应电压相等的一正电位。
3.如权利要求1所述的存储器电路，其中上述电压调节器电路还包括一第一级差动放大器，具有一第一差动输入端和一第二差动输入端，其中上述第一差动输入端耦接到一输入参考电位，而上述第二差动输入端耦接到代表上述电压调节器电路的一输出电压的一反馈电压，上述第一级差动放大器输出一第一输出电压到一第二级。
4.如权利要求3所述的存储器电路，其中上述第二级包括一共源极放大器，耦接到上述第一输出电压并输出一放大的电压。
5.如权利要求4所述的存储器电路，其中上述电压调节器电路还包括一第三级，上述第三级具有耦接到上述放大电压的一输入端，上述第三级包括一下拉电路和一偏压电路，上述下拉电路输出上述正参考电压。
6.如权利要求1所述的存储器电路，还包括耦接到一全局位线信号和一全局互补位线信号的一读取路径电路，其中上述读取路径电路输出一电压电位，代表在一读取周期期间，由上述存储单元所读取的对应于上述本地位线信号和上述互补本地位线信号上的电位的数据。
7.如权利要求1所述的存储器电路，还包括耦接到上述本地位线信号和上述互补本地位线信号的一写入路径电路，其中上述写入路径电路输出一电压电位，代表在一写入周期期间，所欲写入上述存储单元的对应于一全局位线信号和一互补全局位线信号上的电位的数据。
8.一种电荷感测方法，适用于感测一电容存储存储装置中的一电荷，包括：
提供一位线选择性耦接到一存储单元，上述存储单元对应于耦接到上述存储单元的一字线上的一信号，存储电荷于一电容之内；
耦接一感测放大器到上述位线，并且于一感测放大器使能信号所对应的一感侧操作期间，接收一共享的电荷；
耦接上述感测放大器到一互补位线；
耦接一等电压电路到上述位线和上述互补位线，其中上述等电压电路对应一等电压控制信号，提供一预充电正供应电压于上述位线和上述互补位线上；
对应一控制信号耦接一电压调节器到上述互补位线，其中上述电压调节器输出比上述预充电正供应电压还小的一正参考电压；
对应于上述字线上的一正电压，耦接上述存储单元到上述位线；
在上述感测放大器使能信号所对应的上述感侧操作期间，将介于上述位线和上述互补位线之间的一差动电压接收到上述感测放大器内，以及
从上述感测放大器将一全逻辑电平差动输出电压输出到上述位线和上述互补位线上。
9.如权利要求8所述的电荷感测方法，其中上述正参考电压的输出包括：
将一输入参考电位，接收入上述电压调节器中的一第一级电路，其中上述第一级电路具有一第二输入端的一差动放大器，上述第二输入端耦接到上述电压调节器的输出的反馈，并且上述第一级电路输出一电压；
将上述第一级电路所输出的上述电压耦接到一第二级共源极放大器，并且输出一放大的电压；以及
耦接上述放大电压到输出上述正参考电压的一第三级输出缓冲器。
10.如权利要求9所述的电荷感测方法，其中上述放大电压到上述第三级输出缓冲器的耦接还包括将上述放大电压耦接到一NMOS驱动晶体管，并且耦接上述NMOS驱动晶体管到耦接于一正供应电压形成电流源的一PMOS偏压电路，其中上述NMOS驱动晶体管耦接于上述正参考电压与一地电压之间。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102447467A (zh) * 2010-10-12 2012-05-09 上海华虹Nec电子有限公司 可下拉电流io电路
CN102447248A (zh) * 2010-10-12 2012-05-09 上海华虹Nec电子有限公司 可下拉电流输入输出电路
CN103003881A (zh) * 2010-07-08 2013-03-27 尹在万 半导体存储器装置
CN105144294A (zh) * 2013-04-24 2015-12-09 苏泰克公司 具有动态工作的参考电路的存储器器件
US9406355B1 (en) 2015-06-16 2016-08-02 National Tsing Hua University Sense amplifier
CN103971729B (zh) * 2013-01-30 2016-12-28 旺宏电子股份有限公司 偏压提供电路、存储区段控制器与存储器电路
CN109065090A (zh) * 2018-07-11 2018-12-21 长鑫存储技术有限公司 灵敏放大器及应用其的存储装置和时序控制方法
CN110010179A (zh) * 2017-11-30 2019-07-12 台湾积体电路制造股份有限公司 电阻式随机存取存储器件及其操作方法
CN114360609A (zh) * 2020-10-13 2022-04-15 长鑫存储技术有限公司 数据写入方法
US11887658B2 (en) 2020-10-13 2024-01-30 Changxin Memory Technologies, Inc. Data writing method

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008217864A (ja) * 2007-03-01 2008-09-18 Toshiba Corp センスアンプ回路、及びこれを用いた半導体記憶装置
KR101652785B1 (ko) * 2010-12-07 2016-09-01 삼성전자주식회사 반도체 장치 및 상기 반도체 장치의 데이터 감지 방법
US8832619B2 (en) 2013-01-28 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Analytical model for predicting current mismatch in metal oxide semiconductor arrays
KR102368878B1 (ko) * 2015-07-31 2022-03-02 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 비트 라인 센스 앰프 동작 방법
US9935076B1 (en) * 2015-09-30 2018-04-03 Apple Inc. Structure and method for fabricating a computing system with an integrated voltage regulator module
ITUA20161478A1 (it) * 2016-03-09 2017-09-09 St Microelectronics Srl Circuito e metodo di lettura di una cella di memoria di un dispositivo di memoria non volatile
JP6251793B1 (ja) * 2016-10-28 2017-12-20 力晶科技股▲ふん▼有限公司 半導体記憶装置
US10255967B1 (en) * 2017-11-28 2019-04-09 Micron Technology, Inc. Power reduction technique during write bursts
US10783938B2 (en) * 2018-06-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM with local bit line, input/output circuit, and global bit line
US10566034B1 (en) * 2018-07-26 2020-02-18 Winbond Electronics Corp. Memory device with control and test circuit, and method for test reading and writing using bit line precharge voltage levels
US20220246199A1 (en) * 2018-12-10 2022-08-04 Etron Technology, Inc. Dynamic memory with sustainable storage architecture
JP2022163688A (ja) * 2021-04-14 2022-10-26 ▲ゆ▼創科技股▲ふん▼有限公司 持続的保持アーキテクチャ及びクリーンアップ回路を備えた動的メモリ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3274306B2 (ja) * 1995-01-20 2002-04-15 株式会社東芝 半導体集積回路装置
JP3709246B2 (ja) * 1996-08-27 2005-10-26 株式会社日立製作所 半導体集積回路
US5841695A (en) * 1997-05-29 1998-11-24 Lsi Logic Corporation Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell
US6477079B2 (en) * 1999-05-18 2002-11-05 Kabushiki Kaisha Toshiba Voltage generator for semiconductor device
WO2003058635A1 (en) * 2002-01-11 2003-07-17 Hynix Semiconductor Inc. Increasing a refresh period in a semiconductor memory device
GB2390201A (en) * 2002-06-27 2003-12-31 Seiko Epson Corp Charge integrating sense amplifier
CN100372025C (zh) * 2003-02-18 2008-02-27 义隆电子股份有限公司 存储器的高速感测电路及方法
JP4574136B2 (ja) * 2003-07-29 2010-11-04 株式会社日立製作所 半導体集積回路装置
US6862238B1 (en) * 2003-09-25 2005-03-01 Infineon Technologies Ag Memory system with reduced refresh current
KR100890043B1 (ko) * 2006-12-29 2009-03-25 주식회사 하이닉스반도체 센스앰프 스크린 회로 및 스크린 방법
US7936624B2 (en) * 2006-12-30 2011-05-03 Texas Instruments Incorporated Reduced power bitline precharge scheme for low power applications in memory devices

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103003881A (zh) * 2010-07-08 2013-03-27 尹在万 半导体存储器装置
US8958257B2 (en) 2010-07-08 2015-02-17 Jae Man Yoon Semiconductor memory device
CN103003881B (zh) * 2010-07-08 2015-04-22 尹在万 半导体存储器装置、存储器卡及电子系统
CN102447248A (zh) * 2010-10-12 2012-05-09 上海华虹Nec电子有限公司 可下拉电流输入输出电路
CN102447467B (zh) * 2010-10-12 2014-02-26 上海华虹宏力半导体制造有限公司 可下拉电流io电路
CN102447248B (zh) * 2010-10-12 2014-02-26 上海华虹宏力半导体制造有限公司 可下拉电流输入输出电路
CN102447467A (zh) * 2010-10-12 2012-05-09 上海华虹Nec电子有限公司 可下拉电流io电路
CN103971729B (zh) * 2013-01-30 2016-12-28 旺宏电子股份有限公司 偏压提供电路、存储区段控制器与存储器电路
CN105144294B (zh) * 2013-04-24 2017-11-17 苏泰克公司 具有动态工作的参考电路的存储器器件
CN105144294A (zh) * 2013-04-24 2015-12-09 苏泰克公司 具有动态工作的参考电路的存储器器件
US9406355B1 (en) 2015-06-16 2016-08-02 National Tsing Hua University Sense amplifier
CN110010179A (zh) * 2017-11-30 2019-07-12 台湾积体电路制造股份有限公司 电阻式随机存取存储器件及其操作方法
CN110010179B (zh) * 2017-11-30 2021-05-25 台湾积体电路制造股份有限公司 电阻式随机存取存储器件及其操作方法
CN109065090A (zh) * 2018-07-11 2018-12-21 长鑫存储技术有限公司 灵敏放大器及应用其的存储装置和时序控制方法
CN109065090B (zh) * 2018-07-11 2023-09-08 长鑫存储技术有限公司 灵敏放大器及应用其的存储装置和时序控制方法
CN114360609A (zh) * 2020-10-13 2022-04-15 长鑫存储技术有限公司 数据写入方法
US11887658B2 (en) 2020-10-13 2024-01-30 Changxin Memory Technologies, Inc. Data writing method

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