CN102447467B

CN102447467B - 可下拉电流io电路

Info

Publication number: CN102447467B
Application number: CN201010504070.2A
Authority: CN
Inventors: 骆川; 李兆桂
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-10-12
Filing date: 2010-10-12
Publication date: 2014-02-26
Anticipated expiration: 2030-10-12
Also published as: CN102447467A

Abstract

本发明公开了一种可下拉电流IO电路，包括一下拉电流功能模块。下拉电流功能模块包括温度补偿电流源、第一NMOS管、第二NMOS管、第三晶体管和开关模块。第二NMOS管和第一NMOS管组成镜像电路，温度补偿电流源提供一基准电流到第一NMOS管中、第二NMOS管取得一数倍于基准电流的镜像电流。第二NMOS管连接于第一电阻的第二端和地之间，并串接开关模块，通过一使能信号控制开关模块并控制下拉电流即第二NMOS管源漏电流的通断。通过一使能信号的反相信号控制第三晶体管，使第三晶体管在第二NMOS管的栅极及时充电从而保持第二NMOS管的栅极稳定，实现下拉电流的快速启动。本发明能缩短下拉电流的启动时间、提高下拉电流的精度。

Description

可下拉电流IO电路

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种可下拉电流IO电路。

背景技术

如图1所示，为现有不带下拉电流IO电路的结构示意图，现有不带下拉电流IO电路，包括：电阻R、对电源静电保护电路和对地静电保护电路。所述电阻R的第一端和焊盘PAD相连接，所述电阻R的第二端和芯片内部电路相连接。所述对电源静电保护电路连接在电源VDD和所述电阻R的第一端之间。所述对地静电保护电路连接于地和所述电阻R的第一端之间。现有不带下拉电流IO电路只起到一个防静电保护的功能。

如图2所示，为现有可下拉电流IO电路的结构示意图，所述现有可下拉电流IO电路在现有不带下拉电流IO电路的基础上增加了一个下拉电流功能模块，所述下拉电流功能模块连接于所述电阻R的第二端和地之间；通过一使能信号EN控制下拉电流I的导通和关断。现有可下拉电流IO电路除了具有静电保护的功能外还具有在使能信号EN使能的时候会在IO电路中产生一个特定大小的电流信号即下拉电流I的作用，所述下拉电流I可以在一些实际应用场合作为通信信号使用。现有可下拉电流IO电路的缺点是所述下拉电流I的建立时间完成时间较长，同时所述下拉电流I的偏差较大，不符合作为通信信号的要求。

发明内容

本发明所要解决的技术问题是提供一种可下拉电流IO电路，能缩短下拉电流的启动时间、提高下拉电流的精度。

为解决上述技术问题，本发明提供的可下拉电流IO电路包括：第一电阻、对电源静电保护电路、对地静电保护电路和一下拉电流功能模块。所述第一电阻的第一端和焊盘相连接，所述第一电阻的第二端和芯片内部电路相连接。所述对电源静电保护电路连接在电源和所述第一电阻的第一端之间。所述对地静电保护电路连接于地和所述第一电阻的第一端之间。所述下拉电流功能模块连接于所述第一电阻的第二端和地之间；所述下拉电流功能模块包括温度补偿电流源、第一NMOS管、第二NMOS管、第三晶体管和开关模块。

所述温度补偿电流源的输入端和基准电压相连接，在所述温度补偿电流源的输出端输出基准电流。

所述第一NMOS管和所述第二NMOS管组成一镜像电路，所述第二NMOS管的沟道的宽度和长度比值为所述第一NMOS管的宽度和长度比值的数倍，所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第一NMOS管漏极和所述温度补偿电流源的输出端相连接，所述第一NMOS管的源极接地，所述第一NMOS管的源漏电流为所述基准电流。

所述第二NMOS管和所述开关模块串接于所述第一电阻的第二端和地之间。共有两种串接结构可供选择，所述第二NMOS管和所述开关模块的第一种串接结构为所述第一电阻的第二端连接所述开关模块的第一端、所述开关模块的第二端连接所述第二NMOS管的漏极、所述第二NMOS管的源极连接地；所述第二NMOS管和所述开关模块的第二种串接结构为所述第一电阻的第二端连接所述第二NMOS管的漏极、所述第二NMOS管的源极连接所述开关模块的第一端、所述开关模块的第二端连接地。

所述开关模块的第三端连接第一使能信号，通过所述第一使能信号控制所述开关模块的接通和断开，从而控制所述第二NMOS管的源漏电流的导通和关断，所述第二NMOS管的源漏电流为所述第一NMOS管的源漏电流的镜像电流，所述第二NMOS管的源漏电流为所述基准电流的数倍。

所述第三晶体管的源极、漏极和所述第二NMOS管的栅极相连接，所述第三晶体管的栅极和第二使能信号相连；当所述第二NMOS管和所述开关模块间为第一种串接结构时，所述第三晶体管为NMOS管，所述第二使能信号为所述第一使能信号的反相信号；当所述第二NMOS管和所述开关模块间为第二种串接结构时，所述第三晶体管为PMOS管，所述第二使能信号和所述第一使能信号相同。

进一步改进是，所述第三晶体管的沟道的长度和宽度的大小满足当所述开关模块由断开切换到接通的50纳秒内能够补充足够的负电荷到所述第二NMOS管的栅极，使所述第二NMOS管的栅极电压保持不变。

进一步改进是，所述第三晶体管的沟道的长度和宽度为所述第二NMOS管的长度和宽度的一半。

进一步改进是，所述开关模块在所述第一使能信号为高电平时接通、低电平时断开；或者，所述开关模块在所述第一使能信号为低电平时接通、高电平时断开。

本发明的有益效果为：

1、本发明通过温度补偿电流源以及镜像电流的设置，能够大大提高下拉电流的精度，能使下拉电流的偏差范围小于±25％。

2、本发明通过第三晶体管的设置，能够缩短下拉电流的启动时间。原因为：由于所述第二NMOS管的沟道的宽度和长度比值为所述第一NMOS管的宽度和长度比值的数倍，所以所述第二NMOS管的栅和源漏间的寄生电容会很大，在所述开关模块接通的瞬间，所述第二NMOS管的源漏电压会产生较大的变化从而使所述第二NMOS管的栅的电压也不稳定；本发明所述第三晶体管能够在所述开关模块接通的瞬间的50纳秒内及时向所述第二NMOS管的栅和源漏间的寄生电容间充入足够的电荷，使所述第二NMOS管的栅的电压保持稳定，从而也使的所述第二NMOS管的源漏电流也即为所述下拉电流快速启动。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有不带下拉电流IO电路的结构示意图；

图2是现有可下拉电流IO电路的结构示意图；

图3是本发明实施例可下拉电流IO电路的结构示意图；

图4是本发明实施例的第一使能信号和第二使能信号的时序关系图。

具体实施方式

如图3所示，是本发明实施例可下拉电流IO电路的结构示意图。本发明实施例可下拉电流IO电路包括：第一电阻R1、对电源静电保护电路、对地静电保护电路和一下拉电流功能模块。所述第一电阻R1的第一端和焊盘PAD相连接，所述第一电阻R1的第二端和芯片内部电路相连接。所述对电源静电保护电路连接在电源VDD和所述第一电阻R1的第一端之间。所述对地静电保护电路连接于地和所述第一电阻R1的第一端之间。所述下拉电流功能模块连接于所述第一电阻R1的第二端和地之间；所述下拉电流功能模块包括温度补偿电流源、第一NMOS管1、第二NMOS管2、第三晶体管3和开关模块4。

所述温度补偿电流源的输入端和基准电压VREF相连接，在所述温度补偿电流源的输出端输出基准电流IREF。

所述第一NMOS管1和所述第二NMOS管2组成一镜像电路，图3中所示所述第一NMOS管1的沟道宽度尺寸单位为×1、所述第二NMOS管2的沟道宽度尺寸单位为×N、而所述第一NMOS管1和所述第二NMOS管2的沟道长度相同也即所述第二NMOS管2的沟道的宽度和长度比值为所述第一NMOS管1的宽度和长度比值的数倍即N倍。所述第一NMOS管1的栅极、所述第二NMOS管2的栅极、所述第一NMOS管1漏极和所述温度补偿电流源的输出端相连接，所述第一NMOS管1的源极接地，所述第一NMOS管1的源漏电流为所述基准电流IREF。

所述第二NMOS管2和所述开关模块4串接于所述第一电阻R1的第二端和地之间。本发明实施例的第二NMOS管2和所述开关模块4的串接结构为所述第一电阻R1的第二端连接所述开关模块4的第一端、所述开关模块4的第二端连接所述第二NMOS管2的漏极、所述第二NMOS管2的源极连接地。

所述开关模块4的第三端连接第一使能信号EN，通过所述第一使能信号EN控制所述开关模块4的接通和断开，从而控制所述第二NMOS管2的源漏电流的导通和关断，所述第二NMOS管2的源漏电流为所述第一NMOS管1的源漏电流的镜像电流，所述第二NMOS管2的源漏电流为所述基准电流的数倍即N倍。所述开关模块4在所述第一使能信号EN为高电平时接通、低电平时断开；或者，所述开关模块4在所述第一使能信号EN为低电平时接通、高电平时断开。

所述第三晶体管3的源极、漏极和所述第二NMOS管2的栅极相连接，所述第三晶体管3的栅极和第二使能信号ENO相连。如图4所示，所述第三晶体管3为NMOS管，且所述第二使能信号ENO为所述第一使能信号EN的反相信号。

所述第三晶体管3的沟道的长度和宽度为所述第二NMOS管2的长度和宽度的一半，满足当所述开关模块4由断开切换到接通的50纳秒内能够补充足够的负电荷到所述第二NMOS管2的栅极A中即使所述第二NMOS管2的栅极A和漏极B间的寄生电容及时充电，使所述第二NMOS管2的栅极电压保持不变。

本发明实施例采用了温度补偿电流源，能使所述基准电流IREF的偏差范围小于±16％，和现有普通电流源的偏差范围大于±30％，本发明实施例的下拉电流的精度能够得到大大提高。

本发明实施例还能缩短下拉电流的启动时间。原理如下：

如图3所示，假设当第一使能信号EN不使能时，此时所述第二NMOS管2的栅极A即A点的电位为V1，所述第二NMOS管2的漏极B即B点此时电位为0；假设A点和B点之间的寄生电容大小为C1，A点与地之间的寄生电容为C2；并假设第一使能信号EN使能时，A点的电位为V1’，B点的电位为V2。

当EN不使能时，A点积聚的正电荷大小为：Q＝V1×(C1+C2)，当EN使能的瞬间，此时所述第三晶体管3会释放出负电荷-ΔQ，此时A点的正电荷大小为：(V1’-V2)×C1+C2×V1’＝Q-ΔQ，由以上两个电荷公式可以推算出：

V1’＝V1+V2×C1/(C1+C2)-ΔQ/(C1+C2)，可以看出来只要能调整所述第三晶体管3的大小，使得ΔQ的大小尽量接近于V2×C1，就可以保证V1’尽可能的和V1相等，从而保证了A点电位的稳定，保证了IO电路中电流信号即下拉电流的启动时间足够短。其中C1和C2的具体大小和所选用的半导体工艺相关。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims

1.一种可下拉电流IO电路，包括：第一电阻、对电源静电保护电路、对地静电保护电路和一下拉电流功能模块；所述第一电阻的第一端和焊盘相连接，所述第一电阻的第二端和芯片内部电路相连接；所述对电源静电保护电路连接在电源和所述第一电阻的第一端之间；所述对地静电保护电路连接于地和所述第一电阻的第一端之间；所述下拉电流功能模块连接于所述第一电阻的第二端和地之间；其特征在于：所述下拉电流功能模块包括温度补偿电流源、第一NMOS管、第二NMOS管、第三晶体管和开关模块；

所述温度补偿电流源的输入端和基准电压相连接，在所述温度补偿电流源的输出端输出基准电流；

所述第一NMOS管和所述第二NMOS管组成一镜像电路，所述第二NMOS管的沟道的宽度和长度比值为所述第一NMOS管的宽度和长度比值的数倍，所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第一NMOS管漏极和所述温度补偿电流源的输出端相连接，所述第一NMOS管的源极接地，所述第一NMOS管的源漏电流为所述基准电流；

所述第二NMOS管和所述开关模块串接于所述第一电阻的第二端和地之间；所述第二NMOS管和所述开关模块的第一种串接结构为所述第一电阻的第二端连接所述开关模块的第一端、所述开关模块的第二端连接所述第二NMOS管的漏极、所述第二NMOS管的源极连接地；所述第二NMOS管和所述开关模块的第二种串接结构为所述第一电阻的第二端连接所述第二NMOS管的漏极、所述第二NMOS管的源极连接所述开关模块的第一端、所述开关模块的第二端连接地；

所述开关模块的第三端连接第一使能信号，通过所述第一使能信号控制所述开关模块的接通和断开，从而控制所述第二NMOS管的源漏电流的导通和关断，所述第二NMOS管的源漏电流为所述第一NMOS管的源漏电流的镜像电流，所述第二NMOS管的源漏电流为所述基准电流的数倍；

2.如权利要求1所述可下拉电流IO电路，其特征在于：所述第三晶体管的沟道的长度和宽度的大小满足当所述开关模块由断开切换到接通的50纳秒内能够补充足够的负电荷到所述第二NMOS管的栅极，使所述第二NMOS管的栅极电压保持不变。

3.如权利要求2所述可下拉电流IO电路，其特征在于：所述第三晶体管的沟道的长度和宽度为所述第二NMOS管的长度和宽度的一半。

4.如权利要求1所述可下拉电流IO电路，其特征在于：所述开关模块在所述第一使能信号为高电平时接通、低电平时断开；或者，所述开关模块在所述第一使能信号为低电平时接通、高电平时断开。