CN111106819B

CN111106819B - 栅压自举开关电路

Info

Publication number: CN111106819B
Application number: CN201911413483.7A
Authority: CN
Inventors: 曹骁飞
Original assignee: 3Peak Inc
Current assignee: 3Peak Inc
Priority date: 2019-12-31
Filing date: 2019-12-31
Publication date: 2023-04-18
Anticipated expiration: 2039-12-31
Also published as: CN111106819A

Abstract

本发明揭示了一种栅压自举开关电路，所述栅压自举开关电路包括：主开关管及第一栅压自举单元，第一栅压自举单元用于根据时钟信号产生用于控制主开关管的第一栅极控制电压，主开关管的栅极与第一栅压自举单元相连，漏极与信号输入端相连，源极与信号输出端相连；虚拟开关管及第二栅压自举单元，第二栅压自举单元用于根据时钟信号产生用于控制虚拟开关管的第二栅极控制电压，虚拟开关管的栅极与第二栅压自举单元相连，源极和漏极与信号输出端相连。本发明通过增加虚拟开关管可以有效消除主开关管的电荷注入效应，效消除主开关管的时钟馈通效应。

Description

栅压自举开关电路

技术领域

本发明属于集成电路技术领域，具体涉及一种栅压自举开关电路。

背景技术

随着现代通讯技术的不断发展，以及人们对通信速度要求的不断提高，在通信系统中模拟信号的频率不断提高，将模拟信号转换成数字信号的要求不断提高，也就要求模数转换器在对模拟信号进行采样时要有更高的线性度，这就需要用到栅压自举开关电路。

参公开号为CN108155899A的中国专利申请的背景技术部分，传统的栅压自举开关电路参图1所示，其由主开关管Ms和栅压自举电路构成，其中栅压自举电路包括电容C7～C8和MOS晶体管M1～M11。

现有技术中主开关管Ms关断的瞬间会出现电荷注入，当主开关管Ms处于导通状态时，Ms的沟道内的反型层内会积累电荷，当开关关断时，这些积累的电荷会通过Ms的源漏流出，这种现象即沟道电荷注入。另外，主开关管Ms关断的瞬间还会出现时钟馈通效应。而时钟馈通和电荷注入会影响开关的采样精度，因此限制了栅压自举开关电路的应用范围。

因此，针对上述技术问题，有必要提供一种栅压自举开关电路。

发明内容

本发明的目的在于提供一种栅压自举开关电路，以消除主开关管的沟道电荷注入，提高采样精度。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种栅压自举开关电路，所述栅压自举开关电路包括：

主开关管及第一栅压自举单元，第一栅压自举单元用于根据时钟信号产生用于控制主开关管的第一栅极控制电压，主开关管的栅极与第一栅压自举单元相连，漏极与信号输入端相连，源极与信号输出端相连；

虚拟开关管及第二栅压自举单元，第二栅压自举单元用于根据时钟信号产生用于控制虚拟开关管的第二栅极控制电压，虚拟开关管的栅极与第二栅压自举单元相连，源极和漏极与信号输出端相连；

所述第一栅极控制电压和第一栅极控制电压的相位相反，虚拟开关管和主开关管的导通/关断状态相反，虚拟开关管用于吸收主开关管沟道中注入的电荷。

一实施例中，所述主开关管和虚拟开关管均为NMOS管。

一实施例中，所述第一栅压自举单元包括第一电容及若干PMOS管和NMOS管。

一实施例中，所述第一栅压自举单元包括：

第一PMOS管、第一电容及第一NMOS管，第一PMOS管的源极与电源电压相连，漏极接第一电容后与第一NMOS管的漏极相连，第一NMOS管的源极与基准电位相连；

第二PMOS管及第二NMOS管，第二PMOS管的栅极和第二NMOS管的栅极和漏极分别相连，第二PMOS管的源极与电源电压相连，第二NMOS管的源极与第一NMOS管的漏极相连；

第三PMOS管及第三NMOS管，第三PMOS管的栅极和第三NMOS管的漏极均与第二PMOS管和第二NMOS管的漏极相连，第三PMOS管的源极与第一PMOS管的漏极相连，第三PMOS管的漏极与第一PMOS管的栅极相连，第三NMOS管的源极与第一NMOS管的漏极相连；

第四NMOS管，栅极与第三PMOS管的漏极和第三NMOS管的栅极相连，漏极与第一NMOS管的漏极相连，源极与主开关管的漏极相连；

第五NMOS管及第六NMOS管，第五NMOS管的栅极与电源电压相连，漏极与第三PMOS管的漏极相连，源极与第六NMOS管的漏极相连，第六NMOS管的源极与基准电位相连。

一实施例中，所述第一栅压自举单元中，第二PMOS管及第二NMOS管的栅极通过第一时钟信号驱动，第一NMOS管及第六NMOS管的栅极通过与第一时钟信号反向的第二时钟信号驱动。

一实施例中，所述第二栅压自举单元包括第二电容及若干PMOS管和NMOS管。

一实施例中，所述第二栅压自举单元包括：

第六PMOS管、第二电容及第十NMOS管，第六PMOS管的源极与电源电压相连，漏极接第二电容后与第十NMOS管的漏极相连，第十NMOS管的源极与基准电位相连；

第五PMOS管及第九NMOS管，第五PMOS管的栅极和第九NMOS管的栅极和漏极分别相连，第五PMOS管的源极与电源电压相连，第九NMOS管的源极与第十NMOS管的漏极相连；

第四PMOS管及第八NMOS管，第四PMOS管的栅极和第八NMOS管的漏极均与第五PMOS管和第九NMOS管的漏极相连，第四PMOS管的源极与第六PMOS管的漏极相连，第四PMOS管的漏极与第六PMOS管的栅极相连，第八NMOS管的源极与第十NMOS管的漏极相连；

第七NMOS管，栅极与第四PMOS管的漏极和第八NMOS管的栅极相连，漏极与第十NMOS管的漏极相连，源极与主开关管的漏极相连；

第十一NMOS管及第十二NMOS管，第十一NMOS管的栅极与电源电压相连，漏极与第四PMOS管的漏极相连，源极与第十二NMOS管的漏极相连，第十二NMOS管的源极与基准电位相连。

一实施例中，所述第二栅压自举单元中，第十NMOS管及第十二NMOS管的栅极通过第一时钟信号驱动，第五PMOS管及第九NMOS管的栅极通过与第一时钟信号反向的第二时钟信号驱动。

一实施例中，所述虚拟开关管的宽长比为主开关管的1/2。

一实施例中，所述虚拟开关管的宽度为主开关管宽度的1/2，虚拟开关管的长度与主开关管的长度相等。

与现有技术相比，本发明具有以下优点：

本发明通过增加虚拟开关管可以有效消除主开关管的电荷注入效应，可以在低电源电压下提高采样精度；

通过设置虚拟开关管的尺寸，可以有效消除主开关管的时钟馈通效应；

在不影响采样精度的情况下，可以增大主开关管的尺寸，减小导通阻抗，提高采样速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中传统的栅压自举开关电路的电路原理图；

图2为本发明一具体实施例中栅压自举开关电路的电路原理图；

图3为本发明一具体实施例中主开关管及第一栅压自举单元的电路原理图；

图4为虚拟开关管抑制时钟馈通效应的原理图。

具体实施方式

以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。

本发明公开了一种栅压自举开关电路，包括：

第一栅极控制电压和第一栅极控制电压的相位相反，虚拟开关管和主开关管的导通/关断状态相反，虚拟开关管用于吸收主开关管沟道中注入的电荷。

以下结合具体实施例对本发明进行详细说明。

参图2所示，本实施例中的栅压自举开关电路包括：

主开关管NMs及第一栅压自举单元10，第一栅压自举单元10用于根据时钟信号产生用于控制主开关管NMs的第一栅极控制电压，主开关管NMs的栅极与第一栅压自举单元10相连，漏极与信号输入端Vin相连，源极与信号输出端Vout相连；

虚拟开关管NMs_dum及第二栅压自举单元20，第二栅压自举单元用于根据时钟信号产生用于控制虚拟开关管NMs_dum的第二栅极控制电压，虚拟开关管NMs_dum的栅极与第二栅压自举单元20相连，源极和漏极与信号输出端Vout相连；

第一栅极控制电压和第一栅极控制电压的相位相反，虚拟开关管NMs_dum和主开关管NMs的导通/关断状态相反，当主开关管NMs导通时虚拟开关管NMs_dum关断，当主开关管NMs关断时虚拟开关管NMs_dum导通，虚拟开关管NMs_dum用于吸收主开关管NMs沟道中注入的电荷。

优选地，本实施例中的主开关管NMs和虚拟开关管NMs_dum均为NMOS管。

本实施例中的第一栅压自举单元10包括第一电容C1及MOS管NM1～NM6、PMOS管PM1～PM3，具体包括：

第一PMOS管PM1、第一电容C1及第一NMOS管NM1，第一PMOS管PM1的源极与电源电压VDD相连，漏极接第一电容C1后与第一NMOS管NM1的漏极相连，第一NMOS管NM1的源极与基准电位相连；

第二PMOS管PM2及第二NMOS管NM2，第二PMOS管PM2的栅极和第二NMOS管NM2的栅极和漏极分别相连，第二PMOS管PM2的源极与电源电压VDD相连，第二NMOS管NM2的源极与第一NMOS管NM1的漏极相连；

第三PMOS管PM3及第三NMOS管NM3，第三PMOS管PM3的栅极和第三NMOS管NM3的漏极均与第二PMOS管PM2和第二NMOS管NM2的漏极相连，第三PMOS管PM3的源极与第一PMOS管PM1的漏极相连，第三PMOS管PM3的漏极与第一PMOS管PM1的栅极相连，第三NMOS管NM3的源极与第一NMOS管NM1的漏极相连；

第四NMOS管NM4，栅极与第三PMOS管PM3的漏极和第三NMOS管NM3的栅极相连，漏极与第一NMOS管NM1的漏极相连，源极与主开关管NMs的漏极相连；

第五NMOS管NM5及第六NMOS管NM6，第五NMOS管NM5的栅极与电源电压VDD相连，漏极与第三PMOS管PM3的漏极相连，源极与第六NMOS管NM6的漏极相连，第六NMOS管NM6的源极与基准电位相连。

其中，第二PMOS管PM2及第二NMOS管NM2的栅极通过第一时钟信号CLK驱动，第一NMOS管NM1及第六NMOS管NM6的栅极通过与第一时钟信号CLK反向的第二时钟信号CLKN驱动。优选地，第二时钟信号CLKN可以由第一时钟信号CLK经过反相器后得到。

本实施例中的第二栅压自举单元20包括第二电容C2及MOS管NM7～NM12、PMOS管PM4～PM6，具体包括：

第六PMOS管PM6、第二电容C2及第十NMOS管NM10，第六PMOS管PM6的源极与电源电压VDD相连，漏极接第二电容C2后与第十NMOS管NM10的漏极相连，第十NMOS管NM10的源极与基准电位相连；

第五PMOS管PM5及第九NMOS管NM9，第五PMOS管PM5的栅极和第九NMOS管NM9的栅极和漏极分别相连，第五PMOS管PM5的源极与电源电压VDD相连，第九NMOS管NM9的源极与第十NMOS管NM10的漏极相连；

第四PMOS管PM4及第八NMOS管NM8，第四PMOS管PM4的栅极和第八NMOS管NM8的漏极均与第五PMOS管PM5和第九NMOS管NM9的漏极相连，第四PMOS管PM4的源极与第六PMOS管PM6的漏极相连，第四PMOS管PM4的漏极与第六PMOS管PM6的栅极相连，第八NMOS管NM8的源极与第十NMOS管NM10的漏极相连；

第七NMOS管NM7，栅极与第四PMOS管PM4的漏极和第八NMOS管NM8的栅极相连，漏极与第十NMOS管NM10的漏极相连，源极与主开关管NMs的漏极相连；

第十一NMOS管NM11及第十二NMOS管NM12，第十一NMOS管NM11的栅极与电源电压VDD相连，漏极与第四PMOS管PM4的漏极相连，源极与第十二NMOS管NM12的漏极相连，第十二NMOS管NM12的源极与基准电位相连。

其中，第十NMOS管NM10及第十二NMOS管NM12的栅极通过第一时钟信号CLK驱动，第五PMOS管PM5及第九NMOS管NM9的栅极通过与第一时钟信号CLK反向的第二时钟信号CLKN驱动。优选地，第二时钟信号CLKN可以由第一时钟信号CLK经过反相器后得到。

参图3所示，主开关管NMs通过第一栅压自举单元进行控制，第一栅压自举单元包括电容C1和MOS管NM1～NM6、PMOS管PM1～PM3。其工作原理具体为：

(1)关断相：当CLK为低电平，CLKN为高电平时，NM1导通，C1下极板通过NM1连接到地；同时NM6和NM5导通，使PM1的栅极电压为低电平，PM1导通，将C1上极板电压充电到VDD。CLK为低电平时，PM2导通使得PM3的栅端为高电平，PM3关断；同时NM2～NM4和主开关管NMs的栅极为低电平，这些开关都处于关断状态；

(2)导通相：当CLK为高电平，CLKN为低电平时，NM1关断，C1下极板和地断开；NM2栅端此时为高电平，因此NM2导通，使得PM3的栅端电压降低，PM3导通，此时NM6关断，因此PM1的栅极电压升高，PM1关断，使得C1的上极板和VDD断开。同时NM4的栅极电压升高，NM4导通，输入信号Vin经过NM4接至C1下极板，使得电容C1的下极板电压等于Vin。电容C1的上极板通过PM3连接到主开关管NMs的栅极，由于此时电容C1没有放电的通路，此时电容C1上的电荷VDD*C1会抬高主开关管NMs的栅极电压，假设NMs的栅极寄生电容Cp<<C1，那么此时的主开关管NMs的栅极电压等于Vin+VDD。

当主开关管NMs处于导通状态时，主开关管NMs的沟道内的反型层内会积累电荷；当开关关断时，这些积累的电荷会通过主开关管NMs的源漏流出，这种现象叫做沟道电荷注入。

本实施例中增加了一个虚拟开关管NMs_dum和第二栅压自举单元，第二栅压自举单元和第一栅压自举单元镜像设置，且两者的驱动信号相反，因此，当主开关管NMs关断的时候，虚拟开关管NMs_dum导通，虚拟开关管NMs_dum能够将主开关管NMs注入的电荷吸收到沟道中，从而消除了主开关管NMs的沟道电荷注入。

应当理解的是，本实施例中以具体的栅压自举电路为例进行说明，在其他实施例中也可以采用其他的栅压自举电路实现对主开关管和虚拟开关管的控制，只需保证两个栅压自举电路的驱动信号相反即可，如此可以保证主开关管和虚拟开关管的的导通/关断状态相反，即可消除主开关管的沟道电荷注入。

另外，本实施例中通过控制虚拟开关管NMs_dum的宽长比W/L为主开关管NMs的1/2，具体地，虚拟开关管NMs_dum的宽度W2为主开关管NMs宽度W1的1/2，虚拟开关管NMs_dum的长度L2与主开关管NMs的长度L1相等，即W2＝0.5W1，L2＝L1，如图4所示，根据公式：

可知，Vout的总电荷为0。

因此，通过选择合适的虚拟开关管可以有效消除主开关管的时钟馈通效应。

上技术方案可以看出，本发明具有以下有益效果：

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims

1.一种栅压自举开关电路，其特征在于，

所述栅压自举开关电路包括：

其中，所述第一栅压自举单元和所述第二栅压自举单元成镜像设置；

所述第一栅压自举单元包括：

第五NMOS管及第六NMOS管，第五NMOS管的栅极与电源电压相连，漏极与第三PMOS管的漏极相连，源极与第六NMOS管的漏极相连，第六NMOS管的源极与基准电位相连；

所述第一栅压自举单元中，第二PMOS管及第二NMOS管的栅极通过第一时钟信号驱动，第一NMOS管及第六NMOS管的栅极通过与第一时钟信号反向的第二时钟信号驱动；所述第二栅压自举单元包括：

第十一NMOS管及第十二NMOS管，第十一NMOS管的栅极与电源电压相连，漏极与第四PMOS管的漏极相连，源极与第十二NMOS管的漏极相连，第十二NMOS管的源极与基准电位相连；

所述第二栅压自举单元中，第十NMOS管及第十二NMOS管的栅极通过第一时钟信号驱动，第五PMOS管及第九NMOS管的栅极通过与第一时钟信号反向的第二时钟信号驱动；

所述第一栅极控制电压和第二栅极控制电压的相位相反，虚拟开关管和主开关管的导通/关断状态相反，虚拟开关管用于吸收主开关管沟道中注入的电荷。

2.根据权利要求1所述的栅压自举开关电路，其特征在于，

所述主开关管和虚拟开关管均为NMOS管。

3.根据权利要求1所述的栅压自举开关电路，其特征在于，

所述第一栅压自举单元包括第一电容及若干PMOS管和NMOS管。

4.根据权利要求1所述的栅压自举开关电路，其特征在于，

所述第二栅压自举单元包括第二电容及若干PMOS管和NMOS管。

5.根据权利要求1所述的栅压自举开关电路，其特征在于，

所述虚拟开关管的宽长比为主开关管的1/2。

6.根据权利要求5所述的栅压自举开关电路，其特征在于，

所述虚拟开关管的宽度为主开关管宽度的1/2，虚拟开关管的长度与主开关管的长度相等。