CN114038385A - 栅极驱动器及显示装置 - Google Patents

Abstract

本申请公开了一种栅极驱动器及显示装置，属于显示技术领域。所述栅极驱动器包括M个级联的移位寄存电路。移位寄存电路包括上拉控制模块、输出模块、第一电容和下拉模块。该栅极驱动器工作时，栅极驱动器中的多个移位寄存电路可以根据多个时钟信号依次输出驱动信号。当栅极驱动器与显示面板的多条栅极线连接时，即可向显示面板的多条栅极线依次输出驱动信号。

Description

栅极驱动器及显示装置

技术领域

本申请涉及显示技术领域，特别涉及一种栅极驱动器及显示装置。

背景技术

显示面板的阵列基板包括多条栅极线、多条源极线、多个子像素，以及与多个子像素一一对应的多个开关电路。每个开关电路包括输入端、输出端和控制端。每个开关电路的控制端用于与栅极线连接，输入端用于与源极线连接，输出端用于与子像素连接。阵列基板工作时，多条栅极线依次输出驱动信号以控制开关电路导通。多条源极线通过导通的开关电路向对应的子像素中写入源极驱动信号，使对应的子像素发光。

相关技术中，通过GDL(Gate Driver Less，阵列基板行驱动)技术向多条栅极线依次输出驱动信号。GDL技术是指将栅极驱动器(Gate driver IC)直接制作在阵列基板上，使之能代替外接集成电路(Integrated Circuit，IC)来向栅极线输出驱动信号。GDL技术可以减少外接IC的焊接工序，从而提升显示面板的产能，且更适合制作窄边框或无边框的显示面板。一般地，栅极驱动器包括多个级联的移位寄存电路，每个移位寄存电路用于向一条栅极线输出驱动信号。

发明内容

本申请提供了一种栅极驱动器及显示装置，可以向显示面板的多条栅极线依次输出驱动信号。所述技术方案如下：

第一方面，提供了一种栅极驱动器，包括M个级联的移位寄存电路，所述M为大于或等于3的整数，所述M个级联的移位寄存电路中的第N个移位寄存电路包括：上拉控制模块、输出模块、第一电容和第一下拉模块，所述N为大于或等于2且小于或等于M-1的整数；

所述上拉控制模块的输出端、所述输出模块的控制端、所述第一电容的第一极板和所述第一下拉模块的第一输出端连接至第一节点；

所述输出模块的输出端、所述第一电容的第二极板和所述第一下拉模块的第二输出端连接至第二节点；所述输出模块的输出端用于输出驱动信号；

所述上拉控制模块的输入端和控制端用于输入第N-1个移位寄存电路输出的驱动信号，所述第一下拉模块的控制端用于输入第N+1个移位寄存电路输出的驱动信号，所述第一下拉模块的输入端用于输入低电平信号；

在所述输出模块的输入端输入第N个时钟信号，且所述上拉控制模块的输入端和控制端输入所述第N-1个移位寄存电路输出的驱动信号的情况下，所述输出模块的输出端输出驱动信号；在所述第一下拉模块的控制端输入所述第N+1个移位寄存电路输出的驱动信号，且所述第一下拉模块的输入端输入低电平信号的情况下，所述输出模块的输出端停止输出驱动信号。

在本申请中，栅极驱动器包括M个级联的移位寄存电路。M个级联的移位寄存电路中的第N个移位寄存电路包括上拉控制模块、输出模块、第一电容和下拉模块。该栅极驱动器工作时，对于第N个移位寄存电路：当上拉控制模块的输入端和控制端输入第N-1个移位寄存电路输出的驱动信号，上拉控制模块导通并输出高电平信号至输出模块的控制端，此时输出模块导通，又由于输出模块的输入端输入第N个时钟信号，因此输出模块的输出端输出驱动信号。而当第N+1个移位寄存电路输出驱动信号时，第N个移位寄存电路中的第一下拉模块导通，又由于第一下拉模块的输入端用于输入低电平信号，第一下拉模块的第一输出端与输出模块的控制端连接，第一下拉模块的第二输出端与输出模块的输出端连接，因此这种情况下第N个移位寄存电路的输出模块的输出端停止输出驱动信号。也就是说，只有第N-1个移位寄存电路输出驱动信号后第N个移位寄存电路才可以输出驱动信号，而当第N+1个移位寄存电路输出驱动信号时第N个移位寄存电路会停止输出驱动信号。如此，栅极驱动器中的多个移位寄存电路可以根据多个时钟信号依次输出驱动信号。当栅极驱动器与显示面板的多条栅极线连接时，即可向显示面板的多条栅极线依次输出驱动信号。

可选地，所述第一下拉模块包括：第一下拉单元和第二下拉单元；

所述第一下拉单元的输出端连接至所述第一节点，所述第二下拉单元的输出端连接至所述第二节点，所述第一下拉单元的输入端和所述第二下拉单元的输入端均用于输入所述低电平信号，所述第一下拉单元的控制端和所述第二下拉单元的控制端均用于输入所述第N+1个移位寄存电路输出的驱动信号。

可选地，所述输出模块包括：第一晶体管和第二晶体管；

所述第一晶体管的第一极和所述第二晶体管的第一极均用于输入所述第N个时钟信号，所述第一晶体管的控制极和所述第二晶体管的控制极均连接至所述第一节点，所述第一晶体管的第二极和所述第二晶体管的第二极均用于输出所述驱动信号，所述第一晶体管的第二极连接至所述第二节点。

可选地，所述第N个移位寄存电路还包括：第二下拉模块；

所述第二下拉模块的第一控制端连接至所述第一节点，所述第二下拉模块的第二控制端用于输入第N+1个时钟信号，所述第二下拉模块的输入端用于输入低电平信号，所述第二下拉模块的第一输出端与所述第二晶体管的第二极连接，所述第二下拉模块的第二输出端连接至所述第二节点。

可选地，所述第二下拉模块包括：下拉控制单元、第三下拉单元和第四下拉单元；

所述下拉控制单元的第一控制端连接至所述第一节点，所述下拉控制单元的第二控制端用于输入所述第N+1个时钟信号；

所述下拉控制单元的输入端、所述第三下拉单元的输入端和所述第四下拉单元的输入端用于输入所述低电平信号；

所述下拉控制单元的输出端、所述第三下拉单元的控制端、所述第四下拉单元的控制端连接至第三节点；

所述第三下拉单元的输出端与所述第二晶体管的第二极连接，所述第四下拉单元的输出端连接至所述第二节点。

可选地，所述下拉控制单元包括：第三晶体管和第二电容；

所述第三晶体管的控制极连接至所述第一节点，所述第三晶体管的第一极用于输入所述低电平信号；

所述第三晶体管的第二极和所述第二电容的第一极板连接至所述第三节点，所述第二电容的第二极板用于输入所述第N+1个时钟信号。

可选地，所述第一电容的电容值大于所述第二电容的电容值。

可选地，所述上拉控制模块包括：第四晶体管；

所述第四晶体管的第一极和控制极均用于输入所述第N-1个移位寄存电路输出的驱动信号，所述第四晶体管的第二极连接至所述第一节点。

可选地，所述上拉控制模块、所述输出模块和所述下拉模块均由N型场效应管构成。

第二方面，提供了一种显示装置，包括：时序控制器、显示面板和如第一方面任意一项所述的栅极驱动器；

所述时序控制器与所述栅极驱动器中的M个移位寄存电路连接，以向所述M个移位寄存电路输出M+1个时钟信号，所述M个移位寄存电路的前M-1个移位寄存电路中的输出模块的输出端均与所述显示面板连接，以向所述显示面板输出M-1个驱动信号。

可以理解的是，上述第二方面的有益效果可以参见上述第一方面中的相关描述，在此不再赘述。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例一提供的第一种移位寄存电路的结构示意图；

图2是本申请实施例一提供的第二种移位寄存电路的结构示意图；

图3是本申请实施例二提供的移位寄存电路的电路结构图；

图4是本申请实施例三提供的栅极驱动器的结构示意图；

图5是本申请实施例三提供的栅极驱动器的电路结构图；

图6是本申请实施例三提供的栅极驱动器的工作时序图。

其中，各附图标号所代表的含义分别为：

10、移位寄存电路；

101、第一移位寄存电路；

102、第二移位寄存电路；

103、第三移位寄存电路；

110、上拉控制模块；

120、输出模块；

130、第一下拉模块；

132、第一下拉单元；

134、第二下拉单元；

140、第二下拉模块；

142、下拉控制单元；

144、第三下拉单元；

146、第四下拉单元；

20、栅极驱动器。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

应当理解的是，本申请提及的“多个”是指两个或两个以上。在本申请的描述中，除非另有说明，“/”表示或的意思，比如，A/B可以表示A或B；本文中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，比如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，为了便于清楚描述本申请的技术方案，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。

栅极驱动器包括多个级联的移位寄存电路，每个移位寄存电路用于与显示面板中的一条栅极线连接，从而使一个移位寄存电路可以向一条栅极线输出驱动信号。栅极驱动器工作时，多个移位寄存电路依次输出驱动信号，从而使多条栅极线依次输出驱动信号。在本申请实施例中，为便于描述，称栅极驱动器包括M个级联的移位寄存电路，这里的M为大于或等于3的整数。将M个级联的移位寄存电路中的第2个移位寄存电路至第M-1个移位寄存电路中的任意一个称为第N个移位寄存电路。也就是说，N为大于或等于2且小于或等于M-1的整数。

下面从实施例一和实施例二，对本申请实施例提供的移位寄存电路进行详细的解释说明。

实施例一：

图1是本申请实施例一提供的移位寄存电路10的结构示意图。如图1所示，M个级联的移位寄存电路10中的第N个移位寄存电路10包括上拉控制模块110、输出模块120、第一电容C1和第一下拉模块130。

上拉控制模块110为三端开关模块。上拉控制模块110具有输入端j、输出端d和控制端i，控制端i用于控制输入端j与输出端d之间的导通与关断。当上拉控制模块110的输入端j和输出端d之间导通时，称上拉控制模块110导通；当上拉控制模块110的输入端j和输出端d之间关断时，称上拉控制模块110关断。上拉控制模块110的输入端j和控制端i连接，用于输入第N-1个移位寄存电路10输出的驱动信号outN-1。当上拉控制模块110的控制端i输入第N-1个移位寄存电路10输出的驱动信号outN-1时，上拉控制模块110导通。在本申请实施例中，各级移位寄存电路10输出的驱动信号均为高电平信号。也就是说，当上拉控制模块110的控制端i输入高电平信号时，上拉控制模块110的输入端j和输出端d之间导通。此时由于上拉控制模块110的输入端j也输入高电平信号，因此上拉控制模块110的输出端d输出高电平信号。

输出模块120为三端开关模块。输出模块120具有输入端m、输出端g和控制端e，控制端e用于控制输入端m与输出端g之间的导通与关断。当输出模块120的输入端m和输出端g之间导通时，称输出模块120导通；当输出模块120的输入端m和输出端g之间关断时，称输出模块120关断。输出模块120的控制端e与上拉控制模块110的输出端d连接。如此，当上拉控制模块110的输出端d输出高电平信号时，输出模块120导通。输出模块120的输入端m用于输入第N个时钟信号CKN。第N个时钟信号CKN为高电平信号。输出模块120的输出端g用于输出驱动信号outN。因此，当输出模块120的输入端m输入第N个时钟信号CKN，且上拉控制模块110的输出端d输出高电平信号时，输出模块120的输出端g输出驱动信号outN。也就是说，当输出模块120的输入端m输入第N个时钟信号CKN，且上拉控制模块110的输入端j和控制端i输入第N-1个移位寄存电路10输出的驱动信号outN-1的情况下，输出模块120的输出端g输出驱动信号outN。

第一下拉模块130为四端开关模块。第一下拉模块130具有输入端y、第一输出端f、第二输出端h和控制端k。第一下拉模块130的控制端k用于控制输入端y与第一输出端f之间的导通与关断，以及输入端y与第二输出端h之间的导通与关断。第一下拉模块130的输入端y用于输入低电平信号VSS。第一下拉模块130的控制端k用于输入第N+1个移位寄存电路10输出的驱动信号outN+1。当第一下拉模块130的控制端k输入第N+1个移位寄存电路10输出的驱动信号outN+1时，第一下拉模块130的输入端y与第一输出端f之间导通，且第一下拉模块130的输入端y与第二输出端h之间导通。也就是说，当第一下拉模块130的控制端k输入高电平信号时，第一下拉模块130的输入端y与第一输出端f之间导通，且第一下拉模块130的输入端y与第二输出端h之间导通。此时由于第一下拉模块130的输入端y恒输入低电平信号VSS，因此第一下拉模块130的第一输出端f和第二输出端h均输出低电平信号。第一下拉模块130的第一输出端f与上拉控制模块110的输出端d、输出模块120的控制端e连接在一起。为便于描述，将第一下拉模块130的第一输出端f与上拉控制模块110的输出端d、输出模块120的控制端e连接在一起的电路节点称为第一节点A。也就是说，第一下拉模块130的第一输出端f与上拉控制模块110的输出端d、输出模块120的控制端e均连接至第一节点A。如此，在上拉控制模块110关断的情况下，当第一下拉模块130的第一输出端f输出低电平信号，则输出模块120的控制端e也输入低电平信号。此时输出模块120关断，不输出驱动信号outN。第一下拉模块130的第二输出端h与输出模块120的输出端g连接在一起。为便于描述，将第一下拉模块130的第二输出端h与输出模块120的输出端g连接在一起的电路节点称为第二节点B。也就是说，第一下拉模块130的第二输出端h与输出模块120的输出端g均连接至第二节点B。如此，在输出模块120关断的情况下，当第一下拉模块130的第二输出端h输出低电平信号，则输出模块120的输出端g也为低电平信号，此时输出模块120无法输出驱动信号outN。

第一电容C1连接在输出模块120的控制端e与输出端g之间。换句话说，第一电容C1的第一极板连接至第一节点A，第一电容C1的第二极板连接至第二节点B。第一电容C1为储能电容。当上拉控制模块110的输出端d输出高电平信号时，该高电平信号一方面控制输出模块120导通，另一方面对第一电容C1进行充电。如此，当上拉控制模块110停止输出高电平信号时，第一电容C1可以输出高电平信号至第一节点A，从而维持输出模块120导通。也就是说，在电容C1放电期间，输出模块120仍可以根据第N个时钟信号CKN输出驱动信号outN。

仍旧以M个级联的移位寄存电路10中的第N个移位寄存电路10为例，对第N个移位寄存电路10的工作过程进行说明如下：

在第N-1个移位寄存电路10输出驱动信号outN-1的情况下，第N个移位寄存电路10的上拉控制模块110的输入端j和控制端i会输入第N-1个移位寄存电路10输出的驱动信号outN-1，此时，第N个移位寄存电路10的上拉控制模块110导通并输出高电平信号，向第N个移位寄存电路10的第一电容C1充电，且第N个移位寄存电路10的输出模块120导通。第N个移位寄存电路10的输出模块120导通时，当第N个移位寄存电路10的输出模块120的输入端m输入第N个时钟信号CKN，则第N个移位寄存电路10的输出模块120输出驱动信号outN。第N-1个移位寄存电路10不输出驱动信号outN-1时，第N个移位寄存电路10的上拉控制模块110关断。此时，第N个移位寄存电路10的第一电容C1处于放电状态，第N个移位寄存电路10的第一电容C1放电时使第N个移位寄存电路10的输出模块120维持导通状态，从而使第N个移位寄存电路10的输出模块120根据第N个时钟信号CKN持续输出驱动信号outN。

而在第N+1个移位寄存电路10输出驱动信号outN+1的情况下，第N个移位寄存电路10的第一下拉模块130的控制端k会输入第N+1个移位寄存电路10输出的驱动信号outN+1，此时，第N个移位寄存电路10的第一下拉模块130的输入端y与第一输出端f之间导通，且第N个移位寄存电路10的第一下拉模块130的输入端y与第二输出端h之间导通。第N个移位寄存电路10的第一下拉模块130的输入端y用于持续输入低电平信号VSS，因此，此时第N个移位寄存电路10的第一下拉模块130的第一输出端f和第二输出端h均输出低电平信号。这种情况下，第N个移位寄存电路10中的第一节点A和第二节点B均为低电平。第N个移位寄存电路10中的第一节点A为低电平时，第N个移位寄存电路10中的输出模块120关断；第N个移位寄存电路10中的第二节点B为低电平时，第N个移位寄存电路10中的输出模块120的输出端g被低电平信号拉低，从而确保其无法输出驱动信号outN。

从上述工作过程中可以得到，只有第N-1个移位寄存电路10输出驱动信号outN-1后第N个移位寄存电路10才可以输出驱动信号outN，而当第N+1个移位寄存电路10输出驱动信号outN+1时第N个移位寄存电路10会停止输出驱动信号outN。如此，栅极驱动器中的多个移位寄存电路10可以根据多个时钟信号依次输出驱动信号。当栅极驱动器与显示面板的多条栅极线连接时，即可向显示面板的多条栅极线依次输出驱动信号。

在一些实施例中，M个级联的移位寄存电路10中的第1个移位寄存电路10的电路结构与第N个移位寄存电路10的电路结构相同；M个级联的移位寄存电路10中的第M个移位寄存电路10的电路结构也与第N个移位寄存电路10的电路结构相同。这种情况下，第1个移位寄存电路10与第N个移位寄存电路10的区别在于：第N个移位寄存电路10中的上拉控制模块110的输入端j和控制端i用于输入第N-1个移位寄存电路10输出的驱动信号outN-1；而第1个移位寄存电路10中的上拉控制模块110的输入端和控制端用于输入外部电路输出的起始信号。该起始信号为高电平信号。第M个移位寄存电路10与第N个移位寄存电路10的区别在于：第N个移位寄存电路10中的第一下拉模块130的控制端k用于输入第N+1个移位寄存电路10输出的驱动信号outN+1；而第M个移位寄存电路10中的第一下拉模块130的控制端k用于输入外部电路输出的终止信号。该终止信号为高电平信号。外部电路可以是时序控制器。

在另一些实施例中，M个级联的移位寄存电路10中的第1个移位寄存电路和第M个移位寄存电路的电路结构也可以使用相关技术中的移位寄存电路，不再赘述。

在一些实施例中，如图2所示，第一下拉模块130包括第一下拉单元132和第二下拉单元134。

第一下拉单元132为三端开关单元。第一下拉单元132具有输入端q、输出端n和控制端s，控制端s用于控制输入端q与输出端n之间的导通与关断。当第一下拉单元132的输入端q和输出端n之间导通时，称第一下拉单元132导通；当第一下拉单元132的输入端q和输出端n之间关断时，称第一下拉单元132关断。第一下拉单元132的输入端q用于输入低电平信号VSS。第一下拉单元132的控制端s用于输入第N+1个移位寄存电路10输出的驱动信号outN+1。当第一下拉单元132的控制端s输入第N+1个移位寄存电路10输出的驱动信号outN+1时，第一下拉单元132导通。也就是说，当第一下拉单元132的控制端s输入高电平信号时，第一下拉单元132导通。此时由于第一下拉单元132的输入端q恒输入低电平信号VSS，因此第一下拉单元132的输出端n输出低电平信号。第一下拉单元132的输出端n连接至第一节点A。

第二下拉单元134为三端开关单元。第二下拉单元134具有输入端r、输出端p和控制端t，控制端t用于控制输入端r与输出端p之间的导通与关断。当第二下拉单元134的输入端r和输出端p之间导通时，称第二下拉单元134导通；当第二下拉单元134的输入端r和输出端p之间关断时，称第二下拉单元134关断。第二下拉单元134的输入端r用于输入低电平信号VSS。第二下拉单元134的控制端t用于输入第N+1个移位寄存电路10输出的驱动信号outN+1。当第二下拉单元134的控制端t输入第N+1个移位寄存电路10输出的驱动信号outN+1时，第二下拉单元134导通。也就是说，当第二下拉单元134的控制端t输入高电平信号时，第二下拉单元134导通。此时由于第二下拉单元134的输入端r恒输入低电平信号VSS，因此第二下拉单元134的输出端p输出低电平信号。第二下拉单元134的输出端p连接至第二节点B。

也就是说，第一下拉单元132的输入端q和第二下拉单元134的输入端r连接在一起，构成第一下拉模块130的输入端y。第一下拉单元132的控制端s和第二下拉单元134的控制端t连接在一起，构成第一下拉模块130的控制端k。第一下拉单元132的输出端n构成第一下拉模块130的第一输出端f，第二下拉单元134的输出端p构成第一下拉模块130的第二输出端h。

实施例二：

图3是本申请实施例二提供的移位寄存电路10的结构示意图。如图3所示，第N个移位寄存电路10输出的驱动信号outN可以包括第一驱动信号GoutN和第二驱动信号carryN。第一驱动信号GoutN和第二驱动信号carryN均是在输出模块120的输入端输入第N个时钟信号CKN，且上拉控制模块110的输入端和控制端输入第N-1个移位寄存电路10输出的驱动信号outN-1的情况下输出的。也就是说，第一驱动信号GoutN和第二驱动信号carryN是同时输出的两个高电平信号。在本申请一些实施例中，第一驱动信号GoutN和第二驱动信号carryN中的一个可以输出至显示面板的栅极线，而另一个可以输出至第N-1个移位寄存电路10的第一下拉模块130的控制端和第N+1个移位寄存电路10的上拉控制模块110的控制端和输入端的。在另一些实施例中，第一驱动信号GoutN可以输出至显示面板的栅极线和第N-1个移位寄存电路10的第一下拉模块130的控制端，第二驱动信号carryN则可以输出至第N+1个移位寄存电路10的上拉控制模块110的控制端和输入端。在其他一些实施例中，第一驱动信号GoutN和第二驱动信号carryN也可以合并为一个驱动信号outN，此时，该驱动信号outN即输出至栅极线，又输出至第N-1个移位寄存电路10的第一下拉模块130的控制端和第N+1个移位寄存电路10的上拉控制模块110的控制端和输入端。

如图3所示，驱动信号outN包括第一驱动信号GoutN和第二驱动信号carryN时，输出模块120可以包括第一晶体管T1和第二晶体管T2。

第一晶体管T1具有第一极、第二极和控制极。第一晶体管T1的控制极用于控制第一晶体管T1的第一极与第二极之间的导通与关断。当第一晶体管T1的第一极与第二极之间导通时，称第一晶体管T1导通；当第一晶体管T1的第一极与第二极之间关断时，称第一晶体管T1关断。第一晶体管T1的第一极用于输入第N个时钟信号CKN。第一晶体管T1的控制极连接至第一节点A，以当第一节点A为高电平时，第一晶体管T1导通。第一晶体管T1导通，且第一晶体管T1的第一极输入第N个时钟信号CKN时，第一晶体管T1的第二极输出驱动信号outN中的第一驱动信号GoutN。

第二晶体管T2具有第一极、第二极和控制极。第二晶体管T2的控制极用于控制第二晶体管T2的第一极与第二极之间的导通与关断。当第二晶体管T2的第一极与第二极之间导通时，称第二晶体管T2导通；当第二晶体管T2的第一极与第二极之间关断时，称第二晶体管T2关断。第二晶体管T2的第一极用于输入第N个时钟信号CKN。第二晶体管T2的控制极连接至第一节点A，以当第一节点A为高电平时，第二晶体管T2导通。第二晶体管T2导通，且第二晶体管T2的第一极输入第N个时钟信号CKN时，第二晶体管T2的第二极输出驱动信号outN中的第二驱动信号carryN。

也就是说，第一晶体管T1的控制极和第二晶体管T2的控制极连接在一起，构成输出模块120的控制端。第一晶体管T1的第一极和第二晶体管T2的第一极构成输出模块120的输入端。第一晶体管T1的第二极和第二晶体管T2的第二极构成输出模块120的输出端。

在一些实施例中，如图3所示，M个级联的移位寄存电路10中的第N个移位寄存电路10还可以包括第二下拉模块140。

第二下拉模块140具有第一控制端、第二控制端、输入端、第一输出端和第二输出端，第一控制端和第二控制端共同控制输入端与第一输出端之间的导通与关断，且第一控制端和第二控制端共同控制输入端与第二输出端之间的导通与关断。第二下拉模块140的输入端用于输入低电平信号VSS。第二下拉模块140的第一控制端连接至第一节点A。第二下拉模块140的第二控制端用于输入第N+1个时钟信号CKN+1。当第一节点A为低电平，且第二下拉模块140的第二控制端输入第N+1个时钟信号CKN+1时，第二下拉模块140的输入端与第一输出端之间导通，且第二下拉模块140的输入端与第二输出端之间导通。也就是说，当第二下拉模块140的第一控制端输入低电平信号VSS，且第二下拉模块140的第二控制端输入高电平信号时，第二下拉模块140的输入端与第一输出端之间导通，且第二下拉模块140的输入端与第二输出端之间导通。此时由于第二下拉模块140的输入端恒输入低电平信号VSS，因此第二下拉模块140的第一输出端和第二输出端均输出低电平信号。第二下拉模块140的第一输出端与第二晶体管T2的第二极连接。如此，在第二晶体管T2关断的情况下，当第二下拉模块140的第一输出端输出低电平信号，则第二晶体管T2无法输出第二驱动信号carryN。第二下拉模块140的第二输出端连接至第二节点B，即第二下拉模块140的第二输出端与第一晶体管T1的第二极连接。如此，在第一晶体管T1关断的情况下，当第二下拉模块140的第二输出端输出低电平信号，则第一晶体管T1无法输出第一驱动信号GoutN。

在第N个移位寄存电路10还包括第二下拉模块140的情况下，M个级联的移位寄存电路10中的第1个移位寄存电路10的电路结构也可以与第N个移位寄存电路10的电路结构相同；M个级联的移位寄存电路10中的第M个移位寄存电路10的电路结构也可以与第N个移位寄存电路10的电路结构相同。

在一些实施例中，第二下拉模块140包括下拉控制单元142、第三下拉单元144和第四下拉单元146。

下拉控制单元142的第一控制端连接至第一节点A。下拉控制单元142的第二控制端用于输入第N+1个时钟信号CKN+1。下拉控制单元142的输入端用于输入低电平信号VSS。下拉控制单元142的输出端与第三下拉单元144的控制端、第四下拉单元146的控制端连接。为便于描述，将下拉控制单元142的输出端第三下拉单元144的控制端、第四下拉单元146的控制端连接的节点称为第三节点C。当下拉控制单元142的第一控制端输入低电平信号，且下拉控制单元142的第二控制端输入第N+1个时钟信号CKN+1时，下拉控制单元142的输出端输出高电平信号。在下拉控制单元142的输出端输出高电平信号的情况下，下拉控制单元142控制第三下拉单元144和第四下拉单元146导通。在一些具体的实施例中，下拉控制单元142包括第三晶体管T3和第二电容C2。第三晶体管T3具有第一极、第二极和控制极。第三晶体管T3的控制极用于控制第三晶体管T3的第一极与第二极之间的导通与关断。当第三晶体管T3的第一极与第二极之间导通时，称第三晶体管T3导通；当第三晶体管T3的第一极与第二极之间关断时，称第三晶体管T3关断。第三晶体管T3的控制极连接至第一节点A，第三晶体管T3的第一极用于输入低电平信号VSS。第三晶体管T3的第二极和第二电容C2的第一极板连接至第三节点C，第二电容C2的第二极板用于输入第N+1个时钟信号CKN+1。也就是说，第三晶体管T3的控制极构成下拉控制单元142的第一控制端；第二电容C2的第一极板构成下拉控制单元142的第二控制端；第三晶体管T3的第一极构成下拉控制单元142的输入端；第三晶体管T3的第二极与第二电容C2的第二极板连接，共同构成下拉控制单元142的输出端。如此，当第三晶体管T3的控制极输入低电平信号时，第三晶体管T3关断，此时第三节点C不输入低电平信号。第N+1个时钟信号CKN+1为高电平信号。第二电容C2的第一极板输入高电平信号时，通过电容的耦合作用，高电平信号会耦合至第二电容C2的第二极板。这种情况下，第三节点C被耦合为高电平，即下拉控制单元142的输出端输出高电平信号。

第三下拉单元144为三端开关单元。第三下拉单元144具有输入端、输出端和控制端，控制端用于控制输入端与输出端之间的导通与关断。当第三下拉单元144的输入端和输出端之间导通时，称第三下拉单元144导通；当第三下拉单元144的输入端和输出端之间关断时，称第三下拉单元144关断。第三下拉单元144的输入端用于输入低电平信号VSS。当下拉控制单元142的输出端输出高电平信号时，第三下拉单元144导通。此时由于第三下拉单元144的输入端恒输入低电平信号VSS，因此第三下拉单元144的输出端输出低电平信号。第三下拉单元144的输出端与第二晶体管T2的第二极连接。

第四下拉单元146为三端开关单元。第四下拉单元146具有输入端、输出端和控制端，控制端用于控制输入端与输出端之间的导通与关断。当第四下拉单元146的输入端和输出端之间导通时，称第四下拉单元146导通；当第四下拉单元146的输入端和输出端之间关断时，称第四下拉单元146关断。第四下拉单元146的输入端用于输入低电平信号VSS。当下拉控制单元142的输出端输出高电平信号时，第四下拉单元146导通。此时由于第四下拉单元146的输入端恒输入低电平信号VSS，因此第四下拉单元146的输出端输出低电平信号。第四下拉单元146的输出端连接至第二节点B，换句话说，第四下拉单元146的输出端与第一晶体管T1的第二极连接。

也就是说，下拉控制单元142的第一控制端构成第二下拉模块140的第一控制端，下拉控制单元142的第二控制端构成第二下拉模块140的第二控制端。第三下拉单元144的输出端构成第二下拉模块140的第一输出端，第四下拉单元146的输出端构成第二下拉模块140的第二输出端。下拉控制单元142的输入端、第三下拉单元144的输入端和第四下拉单元146的输入端连接在一起，共同构成第二下拉模块140的输入端。

在一些实施例中，上拉控制模块110包括第四晶体管T4；第一下拉单元132包括第五晶体管T5；第二下拉单元134包括第六晶体管T6。

第四晶体管T4具有第一极、第二极和控制极。第四晶体管T4的控制极用于控制第四晶体管T4的第一极与第二极之间的导通与关断。当第四晶体管T4的第一极与第二极之间导通时，称第四晶体管T4导通；当第四晶体管T4的第一极与第二极之间关断时，称第四晶体管T4关断。第四晶体管T4的控制极和第一极用于输入第N-1个移位寄存电路10输出的驱动信号outN-1。也就是说，第四晶体管T4的控制极构成上拉控制模块110的控制端；第四晶体管T4的第一极构成上拉控制模块110的第一端。在图3所示的实施例中，第四晶体管T4的控制极和第一极用于输入第N-1个移位寄存电路10输出的第二驱动信号carryN-1。在其他一些实施例中，第四晶体管T4的控制极和第一极也可以用于输入第N-1个移位寄存电路10输出的第一驱动信号GoutN-1。第四晶体管T4的第二极连接至第一节点A。也就是说，第四晶体管T4的第二极构成上拉控制模块110的输出端。当第四晶体管T4的控制极和第一极输入第N-1个移位寄存电路10输出的驱动信号outN-1时，第四晶体管T4导通并输出高电平信号。

第五晶体管T5具有第一极、第二极和控制极。第五晶体管T5的控制极用于控制第五晶体管T5的第一极与第二极之间的导通与关断。当第五晶体管T5的第一极与第二极之间导通时，称第五晶体管T5导通；当第五晶体管T5的第一极与第二极之间关断时，称第五晶体管T5关断。第五晶体管T5的控制极用于输入第N+1个移位寄存电路10输出的驱动信号outN+1。也就是说，第五晶体管T5的控制极构成第一下拉单元132的控制端。在图3所示的实施例中，第五晶体管T5的控制极用于输入第N+1个移位寄存电路10输出的第二驱动信号carryN+1。在其他一些实施例中，第五晶体管T5的控制极也可以用于输入第N+1个移位寄存电路10输出的第一驱动信号GoutN+1。第五晶体管T5的第一极用于输入低电平信号。也就是说，第五晶体管T5的第一极构成第一下拉单元132的输入端。第五晶体管T5的第二极连接至第一节点A。也就是说，第五晶体管T5的第二极构成第一下拉单元132的输出端。

第六晶体管T6具有第一极、第二极和控制极。第六晶体管T6的控制极用于控制第六晶体管T6的第一极与第二极之间的导通与关断。当第六晶体管T6的第一极与第二极之间导通时，称第六晶体管T6导通；当第六晶体管T6的第一极与第二极之间关断时，称第六晶体管T6关断。第六晶体管T6的控制极用于输入第N+1个移位寄存电路10输出的驱动信号outN+1。也就是说，第六晶体管T6的控制极构成第二下拉单元134的控制端。在图3所示的实施例中，第六晶体管T6的控制极用于输入第N+1个移位寄存电路10输出的第一驱动信号GoutN+1。在其他一些实施例中，第六晶体管T6的控制极也可以用于输入第N+1个移位寄存电路10输出的第二驱动信号carryN+1。第六晶体管T6的第一极用于输入低电平信号。也就是说，第六晶体管T6的第一极构成第二下拉单元134的输入端。第六晶体管T6的第二极连接至第二节点B。也就是说，第六晶体管T6的第二极构成第二下拉单元134的输出端。

在一些实施例中，第三下拉单元144包括第七晶体管T7；第四下拉单元146包括第八晶体管T8。

第七晶体管T7具有第一极、第二极和控制极。第七晶体管T7的控制极用于控制第七晶体管T7的第一极与第二极之间的导通与关断。当第七晶体管T7的第一极与第二极之间导通时，称第七晶体管T7导通；当第七晶体管T7的第一极与第二极之间关断时，称第七晶体管T7关断。第七晶体管T7的控制极连接至第三节点C。也就是说，第七晶体管T7的控制极构成第三下拉单元144的控制端。第七晶体管T7的第一极用于输入低电平信号。也就是说，第七晶体管T7的第一极构成第三下拉单元144的输入端。第七晶体管T7的第二极与第二晶体管T2的第二极连接。也就是说，第七晶体管T7的第二极构成第三下拉单元144的输出端。

第八晶体管T8具有第一极、第二极和控制极。第八晶体管T8的控制极用于控制第八晶体管T8的第一极与第二极之间的导通与关断。当第八晶体管T8的第一极与第二极之间导通时，称第八晶体管T8导通；当第八晶体管T8的第一极与第二极之间关断时，称第八晶体管T8关断。第八晶体管T8的控制极连接至第三节点C。也就是说，第八晶体管T8的控制极构成第四下拉单元146的控制端。第八晶体管T8的第一极用于输入低电平信号。也就是说，第八晶体管T8的第一极构成第四下拉单元146的输入端。第八晶体管T8的第二极连接至第二节点B。也就是说，第八晶体管T8的第二极构成第四下拉单元146的输出端。

在一些实施例中，第一电容C1的电容值大于第二电容C2的电容值。具体来说，第一电容C1与第一节点A连接，当上拉控制模块110停止输出高电平信号时，第一电容C1可以输出高电平信号至第一节点A，从而维持输出模块120导通。在此过程中，在第一电容C1的耦合作用下，第一电容C1的电压会升高至高电平信号的两倍，如60V到70V。可见，若第一电容C1的电容值较小，可能会造成第一节点A充电不足，从而影响移位寄存电路10输出驱动信号；若第一电容C1的电容值过大，又会增大第一电容C1的占用面积。而第二电容C2的作用是：当第二电容C2的第一极板输入高电平信号(如30V)时，通过电容的耦合作用，将高电平信号耦合至第二电容C2的第二极板。因此，第一电容C1的电容值大于第二电容C2的电容值。在一些具体的实施例中，当显示面板的尺寸为55英寸(inch)时，第一电容C1的电容值可以是7.2pF(皮法拉)到7.5pF。第一电容C1的电容值可以是第二电容C2的电容值的4倍到5倍。

在一些实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均为非晶硅薄膜晶体管(amorphous silicon thin-film transistor，a-Si TFT)、低温多晶硅薄膜晶体管(lowtemperature polycrystalline silicon thin-film transistor，p-Si TFT)、铟镓锌氧化物薄膜晶体管(indium gallium zinc oxide thin-film transistor，IGZO TFT)或金属氧化物半导体薄膜晶体管(metal oxide semiconductor thin-film transistor，MOS TFT)。在一些具体的实施例中，由于铟镓锌氧化物薄膜晶体管具有精度高、功耗低等优势，因此各晶体管(第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8)均可以是铟镓锌氧化物薄膜晶体管。在一些具体的实施例中，各晶体管均为N型薄膜晶体管。N型薄膜晶体管具有导通电阻小、导通速度快等优点。N型薄膜晶体管高电平时导通，低电平时关断。当各晶体管均为N型薄膜晶体管时，各晶体管的控制极均为N型薄膜晶体管的栅极，各晶体管的第一极均为N型薄膜晶体管的漏极，各晶体管的第二极均为N型薄膜晶体管的源极。在另一些实施例中，各晶体管均为P型薄膜晶体管。P型薄膜晶体管高电平时关断，低电平时导通。当各晶体管均为P型薄膜晶体管时，各晶体管的控制极均为P型薄膜晶体管的栅极，各晶体管的第一极均为P型薄膜晶体管的源极，各晶体管的第二极均为P型薄膜晶体管的漏极。

下面从实施例三，对本申请实施例提供的栅极驱动器的工作过程进行详细地解释说明。

实施例三：

图4是本申请实施例三提供的栅极驱动器20的结构示意图，图5是本申请实施例三提供的栅极驱动器20的电路结构图，图6是本申请实施例三提供的栅极驱动器20的工作时序图。在图4和图5所示的实施例中，仅示出了栅极驱动器20的前3个移位寄存电路，且第1个移位寄存电路的电路结构与第N个移位寄存电路的电路结构相同。为便于描述，在图5所示的实施例中，对各晶体管进行了重新标号。将各移位寄存电路分别称为第一移位寄存电路101、第二移位寄存电路102和第三移位寄存电路103。如图6所示，栅极驱动器20工作时，多个时钟信号依序输出。即图中所示的第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4依序输出。第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3和第四时钟信号CK4可以是由与栅极驱动器20连接的时序控制器输出的。

图4及图5所示的栅极驱动器20的工作过程如下：

对于第一移位寄存电路101：

准备阶段time1：外部输入起始信号INPUT到晶体管T4的控制极和第一极，此时晶体管T4导通，向电容C1充电，节点A为高电平。由于节点A为高电平，使晶体管T1和晶体管T2导通。在未输出第一时钟信号CK1的情况下，晶体管T1的第二极和晶体管T2的第二极均为低电平，此时晶体管T1不输出第一驱动信号Gout1，晶体管T2也不输出第二驱动信号carry1。由于节点A为高电平，使晶体管T3导通，节点C写入低电平信号VSS，在未输出第二时钟信号CK2的情况下，电容C2的电压为0。由于节点C为低电平，晶体管T7和晶体管T8关断。由于第二移位寄存电路102尚未工作，因此晶体管T5和晶体管T6关断。

输出阶段time2：之后，停止输入起始信号INPUT，此时晶体管T4关断。在电容C1的作用下，节点A维持高电平，晶体管T1和晶体管T2持续导通。在输出第一时钟信号CK1的情况下，晶体管T1的第二极和晶体管T2的第二极均为高电平，此时晶体管T1输出第一驱动信号Gout1，晶体管T2输出第二驱动信号carry1。在电容C1的耦合作用下，电容C1的电压升高至高电平信号的两倍，节点A的电压也升高至高电平信号的两倍，晶体管T3导通，节点C写入低电平信号VSS。由于节点C为低电平，晶体管T7和晶体管T8关断。由于第二移位寄存电路102尚未工作，因此晶体管T5和晶体管T6关断。

对于第二移位寄存电路102：

准备阶段time2：第一移位寄存电路101输出第二驱动信号carry1时，此时晶体管T12导通，向电容C3充电，节点D为高电平。由于节点D为高电平，使晶体管T10和晶体管T9导通。在未输出第二时钟信号CK2的情况下，晶体管T9的第二极和晶体管T10的第二极均为低电平，此时晶体管T9不输出第一驱动信号Gout2，晶体管T10也不输出第二驱动信号carry2。由于节点D为高电平，使晶体管T11导通，节点F写入低电平信号VSS，在未输出第三时钟信号CK3的情况下，电容C4的电压为0。由于节点F为低电平，晶体管T15和晶体管T16关断。由于第三移位寄存电路103尚未工作，因此晶体管T13和晶体管T14关断。第二移位寄存电路102的准备阶段与第一移位寄存电路101的输出阶段同时段进行。

输出阶段time3：停止输出第一时钟信号CK1之后，第一移位寄存电路101的输出阶段完成，第一移位寄存电路101不再输出第一驱动信号Gout1和第二驱动信号carry1，第二移位寄存电路102的准备阶段也完成。此时开始输出第二时钟信号CK2。由于第一移位寄存电路101不再输出第二驱动信号carry1，因此晶体管T12关断。在电容C3的作用下，节点D维持高电平，晶体管T9和晶体管T10持续导通。在输出第二时钟信号CK2的情况下，晶体管T9的第二极和晶体管T10的第二极均为高电平，此时晶体管T9输出第一驱动信号Gout2，晶体管T10输出第二驱动信号carry2。在电容C3的耦合作用下，电容C3的电压升高至高电平信号的两倍，节点D的电压也升高至高电平信号的两倍，晶体管T11导通，节点F写入低电平信号VSS。由于节点F为低电平，晶体管T15和晶体管T16关断。由于第三移位寄存电路103尚未工作，因此晶体管T13和晶体管T16关断。

第二移位寄存电路102输出第一驱动信号Gout2和第二驱动信号carry2的情况下，在第二驱动信号carry2的作用下，晶体管T5导通，节点A输入低电平信号VSS，节点A为低电平。由于节点A为低电平，所以晶体管T1、晶体管T2和晶体管T3均关断。又由于第二时钟信号CK2为高电平信号，电容C2电压为0，因此通过电容C2的耦合作用，节点C会被耦合至高电平。节点C为高电平时，晶体管T7和晶体管T8导通，此时晶体管T2的第二极通过晶体管T7写入低电平信号VSS，晶体管T1的第二极通过晶体管T8写入低电平信号VSS，确保第一移位寄存电路101不再输出第一驱动信号Gout1和第二驱动信号carry1。同时，由于晶体管T9输出第一驱动信号Gout2，使晶体管T6导通，从而使第一驱动信号Gout1快速拉低为低电平信号。

对于第三移位寄存电路103：

准备阶段time3：第二移位寄存电路102输出第二驱动信号carry2时，此时晶体管T20导通，向电容C5充电，节点G为高电平。由于节点G为高电平，使晶体管T18和晶体管T17导通。在未输出第三时钟信号CK3的情况下，晶体管T17的第二极和晶体管T18的第二极均为低电平，此时晶体管T17不输出第一驱动信号Gout3，晶体管T18也不输出第二驱动信号carry3。由于节点G为高电平，使晶体管T19导通，节点K写入低电平信号VSS，在未输出第四时钟信号CK4的情况下，电容C6的电压为0。由于节点K为低电平，晶体管T23和晶体管T24关断。由于第四移位寄存电路尚未工作，因此晶体管T21和晶体管T22关断。第三移位寄存电路103的准备阶段与第二移位寄存电路102的输出阶段同时段进行。

输出阶段time4：停止输出第二时钟信号CK2之后，第二移位寄存电路102的输出阶段完成，第二移位寄存电路102不再输出第一驱动信号Gout2和第二驱动信号carry2，第三移位寄存电路103的准备阶段也完成。此时开始输出第三时钟信号CK3。由于第二移位寄存电路102不再输出第二驱动信号carry2，因此晶体管T20关断。在电容C5的作用下，节点G维持高电平，晶体管T17和晶体管T18持续导通。在输出第三时钟信号CK3的情况下，晶体管T17的第二极和晶体管T18的第二极均为高电平，此时晶体管T17输出第一驱动信号Gout3，晶体管T18输出第二驱动信号carry3。在电容C5的耦合作用下，电容C5的电压升高至高电平信号的两倍，节点G的电压也升高至高电平信号的两倍，晶体管T19导通，节点K写入低电平信号VSS。由于节点K为低电平，晶体管T23和晶体管T24关断。由于第四移位寄存电路尚未工作，因此晶体管T21和晶体管T24关断。

第三移位寄存电路103输出第一驱动信号Gout3和第二驱动信号carry3的情况下，在第二驱动信号carry3的作用下，晶体管T13导通，节点D输入低电平信号VSS，节点D为低电平。由于节点D为低电平，所以晶体管T9、晶体管T10和晶体管T11均关断。又由于第三时钟信号CK3为高电平信号，电容C4电压为0，因此通过电容C4的耦合作用，节点F会被耦合至高电平。节点F为高电平时，晶体管T15和晶体管T16导通，此时晶体管T10的第二极通过晶体管T15写入低电平信号VSS，晶体管T9的第二极通过晶体管T16写入低电平信号VSS，确保第二移位寄存电路102不再输出第一驱动信号Gout2和第二驱动信号carry2。同时，由于晶体管T17输出第一驱动信号Gout3，使晶体管T14导通，从而使第一驱动信号Gout2快速拉低为低电平信号。

在阶段time5，停止输出第三时钟信号CK3，此时第三移位寄存电路103不再输出第一驱动信号Gout3和第二驱动信号carry3。又由于第四时钟信号CK4为高电平信号，电容C6电压为0，因此通过电容C6的耦合作用，节点K会被耦合至高电平。节点K为高电平时，晶体管T23和晶体管T24导通，此时晶体管T18的第二极通过晶体管T23写入低电平信号VSS，晶体管T17的第二极通过晶体管T24写入低电平信号VSS，确保第三移位寄存电路103不再输出第一驱动信号Gout3和第二驱动信号carry3。

下面对本申请实施例提供的显示装置进行详细的解释说明。

实施例四：

本申请实施例还提供一种显示装置，包括时序控制器、显示面板和如上述任意一个实施例中的栅极驱动器20。

具体来说，栅极驱动器20包括M个级联的移位寄存电路10，M为大于或等于3的整数，M个级联的移位寄存电路10中的第N个移位寄存电路10包括：上拉控制模块110、输出模块120、第一电容C1和第一下拉模块130，N为大于或等于2且小于或等于M-1的整数。上拉控制模块110的输出端、输出模块120的控制端、第一电容C1的第一极板和第一下拉模块130的第一输出端连接至第一节点A。输出模块120的输出端、第一电容C1的第二极板和第一下拉模块130的第二输出端连接至第二节点B。输出模块120的输出端用于输出驱动信号outN。上拉控制模块110的输入端和控制端用于输入第N-1个移位寄存电路10输出的驱动信号outN-1，第一下拉模块130的控制端用于输入第N+1个移位寄存电路10输出的驱动信号outN+1，第一下拉模块130的输入端用于输入低电平信号VSS。在输出模块120的输入端输入第N个时钟信号CKN，且上拉控制模块110的输入端和控制端输入第N-1个移位寄存电路10输出的驱动信号outN-1的情况下，输出模块120的输出端输出驱动信号outN。在第一下拉模块130的控制端输入第N+1个移位寄存电路10输出的驱动信号outN+1，且第一下拉模块130的输入端输入低电平信号VSS的情况下，输出模块120的输出端停止输出驱动信号outN。

时序控制器与栅极驱动器20中的M个移位寄存电路10连接，从而向M个移位寄存电路10输出M+1个时钟信号。M+1个时钟信号是依次输出的。显示面板包括M-1条栅极线。M个移位寄存电路10的前M-1个移位寄存电路10中的输出模块120的输出端均与显示面板中的M-1条栅极线一一连接，从而向显示面板中的M-1条栅极线输出M-1个驱动信号。

在一些实施例中，第一下拉模块130包括：第一下拉单元132和第二下拉单元134。

第一下拉单元132的输出端连接至第一节点A，第二下拉单元134的输出端连接至第二节点B，第一下拉单元132的输入端和第二下拉单元134的输入端均用于输入低电平信号VSS，第一下拉单元132的控制端和第二下拉单元134的控制端均用于输入第N+1个移位寄存电路10输出的驱动信号outN+1。

在一些实施例中，输出模块120包括：第一晶体管T1和第二晶体管T2。第一晶体管T1的第一极和第二晶体管T2的第一极均用于输入第N个时钟信号CKN，第一晶体管T1的控制极和第二晶体管T2的控制极均连接至第一节点A，第一晶体管T1的第二极和第二晶体管T2的第二极均用于输出驱动信号outN，第一晶体管T1的第二极连接至第二节点B。第一晶体管T1的第二极与显示面板中的第N个栅极线连接，从而向显示面板的第N个栅极线输出驱动信号outN。

在一些实施例中，第N个移位寄存电路10还包括：第二下拉模块140。第二下拉模块140的第一控制端连接至第一节点A，第二下拉模块140的第二控制端用于输入第N+1个时钟信号CKN+1，第二下拉模块140的输入端用于输入低电平信号VSS，第二下拉模块140的第一输出端与第二晶体管T2的第二极连接，第二下拉模块140的第二输出端连接至第二节点B。

在一些实施例中，第二下拉模块140包括：下拉控制单元142、第三下拉单元144和第四下拉单元146。下拉控制单元142的第一控制端连接至第一节点A，下拉控制单元142的第二控制端用于输入第N+1个时钟信号CKN+1。下拉控制单元142的输入端、第三下拉单元144的输入端和第四下拉单元146的输入端用于输入低电平信号VSS。下拉控制单元142的输出端、第三下拉单元144的控制端、第四下拉单元146的控制端连接至第三节点C。第三下拉单元144的输出端与第二晶体管T2的第二极连接，第四下拉单元146的输出端连接至第二节点B。

在一些实施例中，下拉控制单元142包括：第三晶体管T3和第二电容C2。第三晶体管T3的控制极连接至第一节点A，第三晶体管T3的第一极用于输入低电平信号VSS。第三晶体管T3的第二极和第二电容C2的第一极板连接至第三节点C，第二电容C2的第二极板用于输入第N+1个时钟信号CKN+1。

在一些实施例中，第一电容C1的电容值大于第二电容C2的电容值。

在一些实施例中，上拉控制模块110包括：第四晶体管T4。第四晶体管T4的第一极和控制极均用于输入第N-1个移位寄存电路10输出的驱动信号outN，第四晶体管T4的第二极连接至第一节点A。

在一些实施例中，上拉控制模块110、输出模块120和下拉模块均由N型场效应管构成。

在本申请实施例中，栅极驱动器20包括M个级联的移位寄存电路10。M个级联的移位寄存电路10中的第N个移位寄存电路10包括上拉控制模块110、输出模块120、第一电容C1和第一下拉模块130。该栅极驱动器20工作时，对于第N个移位寄存电路10：当上拉控制模块110的输入端和控制端输入第N-1个移位寄存电路10输出的驱动信号outN，上拉控制模块110导通并输出高电平信号至输出模块120的控制端，此时输出模块120导通，又由于输出模块120的输入端输入第N个时钟信号CKN，因此输出模块120的输出端输出驱动信号outN。而当第N+1个移位寄存电路10输出驱动信号outN时，第N个移位寄存电路10中的第一下拉模块130导通，又由于第一下拉模块130的输入端用于输入低电平信号VSS，第一下拉模块130的第一输出端与输出模块120的控制端连接，第一下拉模块130的第二输出端与输出模块120的输出端连接，因此这种情况下第N个移位寄存电路10的输出模块120的输出端停止输出驱动信号outN。也就是说，只有第N-1个移位寄存电路10输出驱动信号outN后第N个移位寄存电路10才可以输出驱动信号outN，而当第N+1个移位寄存电路10输出驱动信号outN时第N个移位寄存电路10会停止输出驱动信号outN。如此，栅极驱动器20中的多个移位寄存电路10可以根据多个时钟信号依次输出驱动信号outN。当栅极驱动器20与显示面板的多条栅极线连接时，即可向显示面板的多条栅极线依次输出驱动信号outN。该显示装置中，栅极驱动器20中的每一移位寄存电路10都是由8个晶体管和2个电容构成的8T2C电路，所使用的晶体管器件较少，可以减小显示装置的边框，增大显示装置的屏占比。

在本申请实施例中，第一电容C1的电容值大于第二电容C2的电容值，如第一电容C1的电容值可以是第二电容C2的电容值的4倍到5倍。如此，既可以保证第一节点A的充电量，又可以避免第一电容C1和第二电容C2的占用面积过大。各晶体管可以是N型薄膜晶体管，N型薄膜晶体管具有导通电阻小、导通速度快等优点，从而使移位寄存电路10导通速度更快、电能消耗更少。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种栅极驱动器，包括M个级联的移位寄存电路，所述M为大于或等于3的整数，其特征在于，所述M个级联的移位寄存电路中的第N个移位寄存电路包括：上拉控制模块、输出模块、第一电容和第一下拉模块，所述N为大于或等于2且小于或等于M-1的整数；

所述上拉控制模块的输出端、所述输出模块的控制端、所述第一电容的第一极板和所述第一下拉模块的第一输出端连接至第一节点；

所述输出模块的输出端、所述第一电容的第二极板和所述第一下拉模块的第二输出端连接至第二节点；所述输出模块的输出端用于输出驱动信号；

所述上拉控制模块的输入端和控制端用于输入第N-1个移位寄存电路输出的驱动信号，所述第一下拉模块的控制端用于输入第N+1个移位寄存电路输出的驱动信号，所述第一下拉模块的输入端用于输入低电平信号；

在所述输出模块的输入端输入第N个时钟信号，且所述上拉控制模块的输入端和控制端输入所述第N-1个移位寄存电路输出的驱动信号的情况下，所述输出模块的输出端输出驱动信号；在所述第一下拉模块的控制端输入所述第N+1个移位寄存电路输出的驱动信号，且所述第一下拉模块的输入端输入低电平信号的情况下，所述输出模块的输出端停止输出驱动信号。

2.如权利要求1所述的栅极驱动器，其特征在于，所述第一下拉模块包括：第一下拉单元和第二下拉单元；

所述第一下拉单元的输出端连接至所述第一节点，所述第二下拉单元的输出端连接至所述第二节点，所述第一下拉单元的输入端和所述第二下拉单元的输入端均用于输入所述低电平信号，所述第一下拉单元的控制端和所述第二下拉单元的控制端均用于输入所述第N+1个移位寄存电路输出的驱动信号。

3.如权利要求1所述的栅极驱动器，其特征在于，所述输出模块包括：第一晶体管和第二晶体管；

所述第一晶体管的第一极和所述第二晶体管的第一极均用于输入所述第N个时钟信号，所述第一晶体管的控制极和所述第二晶体管的控制极均连接至所述第一节点，所述第一晶体管的第二极和所述第二晶体管的第二极均用于输出所述驱动信号，所述第一晶体管的第二极连接至所述第二节点。

4.如权利要求3所述的栅极驱动器，其特征在于，所述第N个移位寄存电路还包括：第二下拉模块；

所述第二下拉模块的第一控制端连接至所述第一节点，所述第二下拉模块的第二控制端用于输入第N+1个时钟信号，所述第二下拉模块的输入端用于输入低电平信号，所述第二下拉模块的第一输出端与所述第二晶体管的第二极连接，所述第二下拉模块的第二输出端连接至所述第二节点。

5.如权利要求4所述的栅极驱动器，其特征在于，所述第二下拉模块包括：下拉控制单元、第三下拉单元和第四下拉单元；

所述下拉控制单元的第一控制端连接至所述第一节点，所述下拉控制单元的第二控制端用于输入所述第N+1个时钟信号；

所述下拉控制单元的输入端、所述第三下拉单元的输入端和所述第四下拉单元的输入端用于输入所述低电平信号；

所述下拉控制单元的输出端、所述第三下拉单元的控制端、所述第四下拉单元的控制端连接至第三节点；

所述第三下拉单元的输出端与所述第二晶体管的第二极连接，所述第四下拉单元的输出端连接至所述第二节点。

6.如权利要求5所述的栅极驱动器，其特征在于，所述下拉控制单元包括：第三晶体管和第二电容；

所述第三晶体管的控制极连接至所述第一节点，所述第三晶体管的第一极用于输入所述低电平信号；

所述第三晶体管的第二极和所述第二电容的第一极板连接至所述第三节点，所述第二电容的第二极板用于输入所述第N+1个时钟信号。

7.如权利要求6所述的栅极驱动器，其特征在于，所述第一电容的电容值大于所述第二电容的电容值。

8.如权利要求1所述的栅极驱动器，其特征在于，所述上拉控制模块包括：第四晶体管；

所述第四晶体管的第一极和控制极均用于输入所述第N-1个移位寄存电路输出的驱动信号，所述第四晶体管的第二极连接至所述第一节点。

9.如权利要求1至8任意一项所述的栅极驱动器，其特征在于，所述上拉控制模块、所述输出模块和所述下拉模块均由N型场效应管构成。

10.一种显示装置，其特征在于，包括：时序控制器、显示面板和如权利要求1至9任意一项所述的栅极驱动器；

所述时序控制器与所述栅极驱动器中的M个移位寄存电路连接，以向所述M个移位寄存电路输出M+1个时钟信号，所述M个移位寄存电路的前M-1个移位寄存电路中的输出模块的输出端均与所述显示面板连接，以向所述显示面板输出M-1个驱动信号。

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