CN114898720A - 栅极驱动电路、显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种栅极驱动电路、显示面板及显示装置，该栅极驱动电路用于显示面板，显示面板包括多个呈阵列排布的像素单元及多条用于驱动像素单元的行扫描线；栅极驱动电路包括多组依次级联的驱动单元，其中，每一组驱动单元包括栅极驱动模块和输出电路；栅极驱动模块用于产生并输出栅极驱动信号；输出电路包括受控端、多个输入端和多个输出端；受控端与栅极驱动模块连接，每一输入端接入一级时序信号，每一输出端用于连接一级行扫描线；输出电路用于根据栅极驱动信号和时序信号产生多级栅极驱动子信号，并一一对应输出至各级行扫描线。本发明可以缩窄GDL电路的宽度并提高刷新率，使GDL电路满足高频超窄边框的需求。

Description

栅极驱动电路、显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种栅极驱动电路、显示面板及显示装置。

背景技术

液晶显示器具有机身薄、省电、无辐射等众多优点，得到了广泛的应用，例如在液晶电视、移动电话、个人数字助理、数字相机、计算机屏幕或笔记本电脑屏幕等产品中，平板显示都具有不可替代的地位。

GDL(Gate Driver less，较少的闸极驱动器)技术，是运用液晶显示面板的原有阵列制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接集成电路板来完成水平扫描线的驱动。通过采用GDL技术将栅极驱动器制作在薄膜晶体管阵列基板上，可以节省空间，从而可以使液晶显示面板更适合制作为窄边框或无边框的显示产品。

随着显示面板的发展，高频和超窄边框(0.9mm-1.5mm)成为未来发展趋势，但现有GDL电路应用在高频超窄显示器时，用于输出的晶体管的宽度需要设计非常大，使得使用这种电路结构的显示面板边框仍然较宽，难以满足消费者对超窄边框的需求。

发明内容

本发明的主要目的在于提供一种栅极驱动电路、显示面板及显示装置，旨在解决GDL电路应用在于显示产品时，无法满足超窄边框需求的问题。

为了实现上述目的，本发明提供一种栅极驱动电路，用于显示面板，所述显示面板包括多个呈阵列排布的像素单元及多条用于驱动所述像素单元的行扫描线；所述栅极驱动电路包括多组依次级联的驱动单元，其中，每一组所述驱动单元包括：

栅极驱动模块，用于产生并输出栅极驱动信号；

输出电路，所述输出电路包括受控端、多个输入端和多个输出端；所述受控端与所述栅极驱动模块连接，每一所述输入端接入一级时序信号，每一所述输出端用于连接一级行扫描线；所述输出电路用于接收并根据所述栅极驱动信号和所述时序信号产生多级栅极驱动子信号，并一一对应输出至各级所述行扫描线。

可选地，所述输出电路包括多个第一开关管，每一所述第一开关管的受控端均与所述栅极驱动模块的输出端连接，每一所述第一开关管的输入端接入一级时序信号，每一所述第一开关管的输出端连接一级行扫描线。

可选地，所述输出电路还包括多个下拉开关管，所述下拉开关管的数量与所述第一开关管的数量对应；每一所述下拉开关管的输入端与一所述第一开关管的输出端连接，所述下拉开关管的受控端用于接入下一级时序信号；每一所述下拉开关管的输出端接入下拉信号。

可选地，所述输出电路输出的多级所述栅极驱动子信号的总时长与所述栅极驱动模块输出的栅极驱动信号的时长相等。

可选地，每一组所述驱动单元还包括：

第一下拉电路，与所述栅极驱动模块的输出端连接，所述第一下拉电路的受控端与下两组所述驱动单元的栅极驱动模块的输出端连接；所述第一下拉电路用于根据下两组栅极驱动信号将当前组栅极驱动信号拉低为低电平。

可选地，所述栅极驱动模块包括：

上拉控制电路，所述上拉控制电路的受控端接入预充电信号，所述上拉控制电路的输出端与上拉节点连接；用于根据所述预充电信号对所述上拉节点进行充电；

输出控制电路，所述输出控制电路的受控端与所述上拉节点连接，所述输出控制电路的输出端为所述栅极驱动模块的输出端，所述输出控制电路的输入端接入一组时钟信号；所述输出控制电路用于根据所述时钟信号和所述上拉节点的电平输出栅极驱动信号；

第二下拉电路，与所述输出控制电路的输出端连接，所述第二下拉电路的第一受控端用于接入下拉维持信号；所述第二下拉电路用于根据所述下拉维持信号将所述栅极驱动信号下拉为低电平。

可选地，所述第二下拉电路包括下拉控制单元和下拉单元；所述下拉控制单元的第一受控端用于接入下拉维持信号；所述下拉控制单元的第二受控端与所述上拉节点连接，所述下拉控制单元的输出端连接下拉节点；所述下拉单元的受控端与所述下拉节点连接，所述下拉单元还与所述输出控制电路的输出端连接；

所述下拉控制单元，用于根据所述下拉维持信号将所述下拉节点上拉为高电平，根据所述上拉节点的高电平将所述下拉节点下拉为低电平；

所述下拉单元，用于在所述下拉节点为高电平时，将所述栅极驱动信号拉低为低电平；在所述下拉节点为低电平时停止下拉。

可选地，每一组所述驱动单元还包括第三下拉电路，所述第三下拉电路与所述上拉节点连接，所述第三下拉电路的受控端接入下拉控制信号；所述第三下拉电路用于根据所述下拉控制信号将所述上拉节点下拉为低电平。

此外，为实现上述目的，本发明还提供一种显示面板，包括显示区域和非显示区域，所述显示区域设置有多个呈阵列排布的像素单元及多条用于驱动所述像素单元的行扫描线；所述非显示区域上设置有如上述的栅极驱动电路，所述栅极驱动电路用于依次输出栅极驱动子信号至对应的行扫描线。

此外，为实现上述目的，本发明还提供一种显示装置，包括显示面板和背光模组，所述显示面板设置于所述背光模组的出光侧，所述显示面板包括如上述的栅极驱动电路。

本发明通过设置栅极驱动模块和输出电路，栅极驱动模块用于产生并输出栅极驱动信号，输出电路根据栅极驱动信号和时序信号依次输出多级栅极驱动子信号，并依次输入至多级行扫描线，驱动多行像素单元。从而在不改变栅极驱动模块架构的基础上，可以实现由一个栅极驱动模块控制输出多级栅极驱动子信号。与现有技术中一个栅极驱动模块输出一级栅极驱动信号至一级行扫描线的方案相比，驱动相同级数的行扫描信号所需要的栅极驱动模块的数量大幅减少，从而大幅缩窄了GDL电路所占的边框宽度，降低了成本；而且在栅极驱动信号的输出时长内，可以输出多级栅极驱动子信号，从而刷新频率提高多倍，由此满足高频超窄边框显示面板的需求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本发明栅极驱动电路一实施例的功能模块示意图；

图2为本发明栅极驱动电路一实施例的时钟信号波形示意图；

图3为本发明栅极驱动电路一实施例的电路结构示意图；

图4为本发明栅极驱动电路另一实施例的电路结构示意图；

图5为本发明栅极驱动电路一实施例的栅极驱动信号的下拉波形对比示意图；

图6～10为本发明栅极驱动电路一实施例的时序波形示意图；

图11为本发明显示面板一实施例的结构示意图；

图12为本发明显示装置一实施例的结构示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

附图标号说明：

标号	名称	标号	名称
				100	栅极驱动模块	T10	下拉开关管
200	输出电路	T1～T9	第一开关管～第九开关管
				300	第一下拉电路	C1	第一电容
10	上拉控制电路	C2	第二电容
				20	输出控制电路	1	显示区域
30	第二下拉电路	2	非显示区域
				40	第三下拉电路	3	显示面板
31	下拉控制单元	4	背光模组
				32	下拉单元

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提供一种栅极驱动电路，用于显示面板，所述显示面板包括多个呈阵列排布的像素单元及多条用于驱动所述像素单元的行扫描线；在一实施例中，该栅极驱动电路包括多组依次级联的驱动单元，参照图1，每一组所述驱动单元包括：

栅极驱动模块100，用于产生并输出栅极驱动信号Gout(n)；

输出电路200，所述输出电路200包括受控端、多个输入端和多个输出端；所述受控端与所述栅极驱动模块100的输出端连接，每一所述输入端接入一级时序信号，每一所述输出端用于连接一级行扫描线；所述输出电路200用于根据所述栅极驱动信号Gout(n)和所述时序信号产生多级栅极驱动子信号Gate，并一一对应输出至各级所述行扫描线。

可以理解的，上述栅极驱动电路可以用于显示面板，栅极驱动电路包括多组依次级联的驱动单元，每一组级联的驱动单元依次输出多级栅极驱动子信号至多条行扫描线，从而栅极驱动电路可以逐次完成对显示面板各行像素单元的驱动。

所述栅极驱动模块100具有输出端，所述栅极驱动模块100的输出端用于输出栅极驱动信号Gout(n)；输出电路200的受控端与所述栅极驱动模块100的输出端连接，用于接收该栅极驱动信号Gout(n)。所述输出电路200的输入端和输出端对应设置，输出电路200根据输入端输入的各级时序信号控制对应的输出端输出栅极驱动子信号。本实施例以输出电路200的输入端和输出端数量分别为3个为例进行说明，输出电路200分别对应输入三个时序信号CKX1、CKX2和CKX3，时序可以参照图2设置，CK(n)为用于驱动栅极驱动模块100的时钟信号，当CK(n)为高电平时，栅极驱动模块100输出的栅极驱动信号Gout(n)为高电平，输出电路200开启，依次根据CKX1、CKX2和CKX3的高电平输出三级栅极驱动子信号Gate1、Gate2和Gate3至三级行扫描线，从而通过三级行扫描线驱动三行像素单元工作。在实际电路中，依次级联的驱动单元会逐次输出各级栅极驱动子信号，控制显示面板发光。

从而在不改变栅极驱动模块100架构的基础上，可以实现由一个栅极驱动模块100控制输出电路200输出多级栅极驱动子信号。与现有技术中一个栅极驱动模块输出一级栅极驱动信号至一级行扫描线以驱动一行像素单元的方案相比，驱动相同行数的像素单元所需要的栅极驱动模块的数量大幅减少，从而大量减少TFT(Thin Film Transistor，薄膜场效应晶体管)的使用数量，进而缩窄了GDL电路的面积和成本；而且在一组栅极驱动信号Gout(n)的输出时长内，可以输出多级栅极驱动子信号，刷新多行像素单元，与现有技术中，一组栅极驱动信号Gout(n)的输出时长只能刷新一行像素单元的相比，刷新频率可以提高多倍。

需要说明的是，所述输出电路200的输入端和输出端的数量需要根据实际电路进行设计，若设置的数量较少，则输出能力可以保证，同时输出电路200对应的时序信号的设计也比较自由，不会太影响空间；若数量多则可以使整个电路节省最多的TFT，减小面积和成本，但输出能力可能受到影响，并且对应的时序信号也比较多，设计难度较大。优选的，输出电路200的输入端和输出端的数量设定为2～4个，即输出2～4级栅极驱动子信号。

还需要说明的是，本实施例中，还可以通过调整用于驱动栅极驱动模块100的时钟信号的电压，使栅极驱动模块100输出的栅极驱动信号Gout(n)的电压在36～38V左右，对驱动电路20内的TFT的恶化影响较小，可以有效保证显示效果，延长TFT的寿命。

参见图3，在一实施例中，所述输出电路200包括多个第一开关管T1，每一所述第一开关管T1的受控端均与所述栅极驱动模块100的输出端连接，每一所述第一开关管T1的输入端接入一级时序信号，每一所述第一开关管T1的输出端连接一级行扫描线。

图3中仅以所述输出电路200的输入端和输出端的数量为3为例，对应的，输出电路200包括三个第一开关管T1，在栅极驱动模块输出栅极驱动信号Gout(n)时，三个第一开关管T1依次根据时序信号CKX1、CKX2、CKX3输出三级栅极驱动子信号Gate1、Gate2和Gate3至三级行扫描线。从而驱动三级像素单元仅需要一组栅极驱动模块100和三个第一开关管T1，与现有技术相比，增加三个开关管，但是节省了两组栅极驱动模块100，可以减少了大量TFT的使用数量，大幅缩减GDL电路面积。

参见图4，在一实施例中，所述输出电路200还包括多个下拉开关管T10，所述下拉开关管T10的数量与所述第一开关管T1的数量对应；每一所述下拉开关管T10的输入端与一所述第一开关管T1的输出端连接，每一所述下拉开关管T10的受控端用于接入下一级时序信号；每一所述下拉开关管T10的输出端接入下拉信号。

本实施例中，所述下拉信号可以为低电平信号VSS，下拉开关管T10用于将各栅极驱动子信号拉低为低电平，图4也以所述输出电路200的输入端和输出端的数量为3为例。用于拉低第一级栅极驱动子信号Gate1的下拉开关管T10受控于下一级时序信号CKX2，用于拉低第二级栅极驱动子信号Gate2的下拉开关管T10受控于时序信号CKX3，用于拉低第三级栅极驱动子信号Gate3的下拉开关管T10受控于时序信号CKX4，CKX4即为与其级联的下一级驱动单元中的第一级时序信号。从而用下一级时序信号作为本级下拉开关管T10的栅极开启控制，完成逐级对栅极驱动子信号的下拉，减小时序信号CKX对输出的影响，提高输出的稳定性。

还需要说明的是，通过设置各个下拉开关管T10，且用时序信号CKX控制下拉，可以减少各栅极驱动子信号Gate的下降时间，提升电路的稳定性能。例如，未设置各下拉开关管T10的情况下，栅极驱动电路在低温情况下，最低只能在-15摄氏度左右工作，基于实验和仿真结果可知，本实施例中栅极驱动电路可以在-20摄氏度甚至更低温的情况下工作，电路的稳定性能大幅提升。

在一实施例中，所述输出电路200输出的多级所述栅极驱动子信号的总时长与所述栅极驱动模块100输出的栅极驱动信号的时长相等。从而在一组栅极驱动子信号的输出时长内，可以输出多级栅极驱动子信号，实现将刷新频率提高多倍。

具体实现时，可以设置输出电路200输出各级所述栅极驱动子信号的时长均相等，以使各级栅线的开启时间一致。再次参见图2，仍以输出电路200输出三级栅极驱动子信号为例，栅极驱动信号的输出时长为A，每一级栅极驱动子信号的输出时长为1/3A。在电路实现时，将用于驱动栅极驱动模块200的时钟信号CK(n)的时长设定为A，用于控制栅极驱动子信号输出的各级时序信号CKX1、CKX2、CKX3的时长均设定为A/3，则在一个CK(n)的时长A内可以输出三级栅极驱动子信号，从而实现将刷新频率提高3倍，若原来的刷新率为60HZ，则可以实现180HZ高刷新率。

在一实施例中，每一组所述驱动单元还包括第一下拉电路300，与所述栅极驱动模块100的输出端连接，所述第一下拉电路300的受控端与下两组所述驱动单元的栅极驱动模块的驱动端连接；所述第一下拉电路300用于根据下两组栅极驱动信号Gout(n+2)将所述第N组栅极驱动信号Gout(n)拉低为低电平。

第一下拉电路300的结构可以根据实际需要进行设置，例如第一下拉电路300包括第二开关管T2，所述第二开关管T2的受控端为所述第二下拉电路50的受控端，第二开关管T2的输入端为第二下拉电路50的输入端，第二开关管T2的输出端为第二下拉电路50的输出端。

第一下拉电路300受控于第N+2组驱动单元输出的第N+2组栅极驱动信号Gout(n+2)，可以使Gout(n)下降时间更短，参照图5，为使用级传信号carry和栅极驱动信号Gout下拉的对比示意图，Gout下拉时的下降时间明显更小，而下降时间大会带来错充风险，从而提高了电路的输出稳定。

在一实施例中，所述栅极驱动模块100包括：

上拉控制电路10，所述上拉控制电路10的受控端接入预充电信号，所述上拉控制电路10的输出端与上拉节点Q连接；所述上拉控制电路10用于根据所述预充电信号对所述上拉节点Q进行充电；

输出控制电路20，所述输出控制电路20的受控端与所述上拉节点Q连接，所述输出控制电路20的输出端为所述栅极驱动模块100的输出端，所述输出控制电路20的输入端接入一组时钟信号CK(n)；所述输出控制电路20用于根据所述时钟信号CK(n)和所述上拉节点Q的电平输出栅极驱动信号；

第二下拉电路30，与所述输出控制电路20的输出端连接，所述第二下拉电路30的第一受控端用于接入下拉维持信号；所述第二下拉电路30用于根据所述下拉维持信号将所述栅极驱动信号下拉为低电平。

正常驱动情况下，上拉节点Q点电压为50V-60V，在一种实现方式中，采用上拉节点Q对输出电路200进行驱动，这种方式的驱动能力较强，但是长期工作在较高的驱动电压下，会使得TFT的性能下降，恶化现象严重，影响TFT和显示面板的使用寿命，甚至影响显示效果。

所述显示面板还包括控制器(未示出)；所述输出控制电路20还用于根据所述时钟信号CK(n)和所述上拉节点Q的电平输出级传信号Carry(n)；当该GDL电路为二级驱动架构时，第一组和第二组驱动单元中的上拉控制电路10的预充电信号分别为由所述控制器输出的第一预充电信号和第二预充电信号；第三组及其下组驱动单元中的上拉控制电路10的预充电信号可以为其前两组驱动单元中输出控制电路20输出的级传信号Carry(n-2)。即，第一组驱动单元输出的第一组级传信号Carry(1)可以作为第3组驱动单元的预充电信号信号，第二组驱动单元输出的第二组级传信号Carry(2)可以作为第4组驱动单元的预充电信号，以此类推，第N组驱动单元的预充电信号即为第N-2组驱动单元输出的级传信号Carry(n-2)。从而当第N组驱动单元输出了栅极驱动信号Gout(n)后，通过级传信号即可使下两组的驱动单元预充电，以增大其输出能力。

具体的，上拉控制电路10、输出控制电路20和第二下拉电路30的电路结构可以结合实际电路进行设计，例如，上拉控制电路10可以包括第三开关管T3，所述第三开关管T3的受控端为所述上拉控制电路10的受控端，输入端与受控端连接，输出端为所述上拉控制电路10的输出端。

各级上拉控制电路10响应于起始脉冲信号STV或前两组驱动单元输出的级传信号Carry而对上拉节点Q进行充电。当上拉节点Q的电压提升至等于或大于输出控制电路20的开关管的的阈值电压的电压时开启，驱动控制电路200输出栅级驱动信号。

所述输出控制电路20可以包括第四开关管T4、第五开关管T5和第一电容C1；所述第四开关管T4和第五开关管T5的受控端为所述输出控制电路20的受控端，所述第四开关管T4和第五开关管T5的输入端为所述输出控制电路20的输入端，所述第一电容C1的第一端与所述第五开关管T5的受控端连接，所述第一电容C1的第二端与所述第五开关管T5的输出端连接，所述第四开关管T4和第五开关管T5的输出端为所述输出控制电路20的输出端，分别输出所述级传信号Carry(n)和栅极驱动信号Gout(n)。

第四开关管T4用于根据CK(n)和上拉节点Q的高电平输出级传信号Carry(n)；第五开关管T5用于根据CK(n)和上拉节点Q的高电平输出栅极驱动信号Gout(n)。

现有GDL电路应用在高频超窄显示器时，第五开关管T5用于直接驱动负载，负载特别大，需要输出能力比较强，因此其宽度需要设计非常大(例如50寸144HZ，需要设计15000um-16000um)，超窄边框设计非常有难度。本实施例中，由于第五开关管T5不直接驱动负载，其宽度可以减少80～90％。虽然每个第一开关管T1的宽度有可能会有增加，但是，由于多个第一开关管T1共用一组上拉控制电路10、输出控制电路20和第二下拉电路30，可以节省大量TFT，因此，栅极驱动电路整体面积大幅缩小。

在一实施例中，所述第二下拉电路30包括下拉控制单元31和下拉单元32；所述下拉控制单元31的第一受控端用于接入下拉维持信号；所述下拉控制单元32的第二受控端与所述上拉节点Q连接，所述下拉控制单元32的输出端连接下拉节点QB；所述下拉单元32的受控端与所述下拉节点QB连接，所述下拉单元32还与所述输出控制电路20的输出端连接；

所述下拉控制单元31，用于根据所述下拉维持信号将所述下拉节点QB上拉为高电平，根据所述上拉节点Q的高电平将所述下拉节点QB下拉为低电平；

所述下拉单元32，用于在所述下拉节点QB为高电平时，将所述栅极驱动信号Gout(n)拉低为低电平；在所述下拉节点QB为低电平时停止下拉。

本实施例中，所述下拉维持信号可以结合实际电路进行设置，例如为下一组时钟信号CK(n+1)；从而当CK(n+1)到来时，下拉节点QB为高电平，下拉单元42将栅极驱动信号Gout(n)和级传信号Carry(n)拉低为低电平，从而提高输出的稳定性。

在一实施例中，所述下拉控制单元31包括第六开关管T6和第二电容C2；所述第二电容C2的第一端为所述下拉控制单元31的第一受控端，所述第六开关管T6的受控端为所下拉控制单元31的第二受控端，所述第二电容C2的第二端与所述第六开关管T6的输入端连接，所述第二电容C2的第二端与所述第六开关管T6的输入端连接的公共端为所述下拉控制单元31的输出端；所述第六开关管T6的输出端连接低电平。

所述下拉单元32还用于在所述下拉节点QB为高电平时，将所述级传信号Carry(n)拉低为低电平；在所述下拉节点QB为低电平时停止下拉。所述下拉单元42可以包括第七开关管T7和第八开关管T8，所述第七开关管T7和第八开关管T8的受控端分别与所述下拉节点QB连接，所述第七开关管T7和所述第八开关管T8的输入端分别与所述输出控制电路20连接，所述第七开关管T7和所述第八开关管T8的输出端分别连接低电平。

具体的，第七开关管T7的输入端与第四开关管T4的输出端连接、第八开关管T8的输入端与第五开关管T5的输出端连接。

当CK(n+1)为高电平时，通过第二电容C2将下拉节点QB拉为高电平，第七开关管T7和第八开关管T8分别开启，将第四开关管T4和第五开关管T5的输出端电平拉低；在上拉节点Q为高电平时，通过第六开关管T6将下拉节点QB拉低，第七开关管T7和第八开关管T8分别关闭，从而停止下拉。

通过设置第六开关管T6和第二电容C2提高下拉单元32控制的可靠性，下拉控制单元31和下拉单元32的电路结构简单，占用面积小，缩小产品边框。

在一实施例中，每一组所述驱动单元还包括第三下拉电路40，所述第三下拉电路40与所述上拉节点Q连接，所述第三下拉电路40的受控端接入下拉控制信号；所述第三下拉电路40用于根据所述下拉控制信号将所述上拉节点Q下拉为低电平。

所述下拉控制信号可以为下两组的级传信号Carry(n+2)。

具体的，第三下拉电路40包括第九开关管T9，所述第九开关管T9的受控端为所述第三下拉电路40的受控端，第九开关管T9的输入端为的第三下拉电路40的输入端，第九开关管T9的输出端为的第三下拉电路40的输出端。当接收到Carry(n+2)时，第九开关管T9开启，将上拉节点Q拉低为低电平。

需要说明的是，上述开关管均可以通过等效电路或独立电子元件进行替换，在此不进行赘述。进一步地，上述开关管的类型也可以根据实际需要进行设置，例如为薄膜晶体管，可以理解的，薄膜晶体管的栅极为开关管的受控端，源极为开关管的输出端，漏极为开关管的输入端。

基于上述硬件结构，参照图6～10，所述栅极驱动电路的工作过程可以为：

其中，输出电路200输出的栅极驱动子信号的数量为3，CKn的高电平时间长度设置为A，CKX1，CKX2，CKX3的高电平时间长度均设置为1/3A。那么输出的三级栅极驱动信号Gate1、Gate2、Gate3的高电平扫描时间均为1/3A。

参照图7，第一级栅极驱动信号Gate1高电平输出。CKX1的高电平时间设置1/3A，此时间内，CK(n)输入高电平，上拉节点Q为高电平，第五开关管T5导通，Gout(n)输出高电平，三个第一开关管T1均导通，分别写入CKX1、CKX2、CKX3信号的电压，输出Gate1、Gate2、Gate3输出信号；此时CKX1为高电压，CKX2和CKX3为低电压；即Gate1输出高电平，Gate2和Gate3输出低电平。

参照图8，第二级栅极驱动信号Gate2高电平输出。CKX2的高电平时间设置1/3A，此时间内，CKn仍输入高电平，Q点也为高电平，第五开关管T5导通，Gout(n)输出高电平，三个第一开关管T1均导通，分别写入CKX1、CKX2、CKX3信号的电压；此时CKX2为高电压，CKX1和CKX3为低电压；即Gate2输出高电平，Gate1和Gate3输出低电平。

参照图9，第三级栅极驱动信号Gate3高电平输出。CKX3的高电平时间设置1/3A，此时间内，CKn也输入高电平，Q点也为高电平，第五开关管T5导通，Gout(n)输出高电平，三个第一开关管T1均导通，分别写入CKX1、CKX2、CKX3信号的电压；此时CKX3为高电压，CKX1和CKX2为低电压；即Gate3输出高电平，Gate1和Gate2输出低电平。

综上所述，基于上述电路架构，本方案架构输出三级栅极驱动子信号只需要11个TFT，使得GDL电路占用的区域面积非常小，从而满足高频超窄边框的需求。

本发明还提供一种显示面板，参照图11，在一实施例中，该显示面板包括显示区域1和非显示区域2，所述显示区域1设置有多个呈阵列排布的像素单元及多条用于驱动所述像素单元的行扫描线；所述非显示区域2上设置有栅极驱动电路，所述栅极驱动电路用于依次输出栅极驱动子信号至对应的行扫描线；所述栅极驱动电路的结构可参照上述实施例，在此不再赘述。理所应当地，由于本实施例的显示装置采用了上述栅极驱动电路的技术方案，因此该显示装置具有上述栅极驱动电路所有的有益效果。

本发明还提供一种显示装置，参照图12，在一实施例中，该显示装置包括包括显示面板3和背光模组4，所述显示面板3设置于所述背光模组4的出光侧，该包括显示面板3上设置有栅极驱动电路；所述栅极驱动电路的结构可参照上述实施例，在此不再赘述。理所应当地，由于本实施例的显示装置采用了上述栅极驱动电路的技术方案，因此该显示装置具有上述栅极驱动电路所有的有益效果。

以上仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种栅极驱动电路，用于显示面板，所述显示面板包括多个呈阵列排布的像素单元及多条用于驱动所述像素单元的行扫描线；其特征在于，所述栅极驱动电路包括多组依次级联的驱动单元，其中，每一组所述驱动单元包括：

栅极驱动模块，用于产生并输出栅极驱动信号；

输出电路，所述输出电路包括受控端、多个输入端和多个输出端；所述受控端与所述栅极驱动模块连接，每一所述输入端接入一级时序信号，每一所述输出端用于连接一级行扫描线；所述输出电路用于接收并根据所述栅极驱动信号和所述时序信号产生多级栅极驱动子信号，并一一对应输出至各级所述行扫描线。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述输出电路包括多个第一开关管，每一所述第一开关管的受控端均与所述栅极驱动模块的输出端连接，每一所述第一开关管的输入端接入一级时序信号，每一所述第一开关管的输出端连接一级行扫描线。

3.如权利要求2所述的栅极驱动电路，其特征在于，所述输出电路还包括多个下拉开关管，所述下拉开关管的数量与所述第一开关管的数量对应；每一所述下拉开关管的输入端与一所述第一开关管的输出端连接，所述下拉开关管的受控端用于接入下一级时序信号；每一所述下拉开关管的输出端接入下拉信号。

4.如权利要求1所述的栅极驱动电路，其特征在于，所述输出电路输出的多级所述栅极驱动子信号的总时长与所述栅极驱动模块输出的栅极驱动信号的时长相等。

5.如权利要求1所述的栅极驱动电路，其特征在于，每一组所述驱动单元还包括：

第一下拉电路，与所述栅极驱动模块的输出端连接，所述第一下拉电路的受控端与下两组所述驱动单元的栅极驱动模块的输出端连接；所述第一下拉电路用于根据下两组栅极驱动信号将当前组栅极驱动信号拉低为低电平。

6.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动模块包括：

上拉控制电路，所述上拉控制电路的受控端接入预充电信号，所述上拉控制电路的输出端与上拉节点连接；用于根据所述预充电信号对所述上拉节点进行充电；

输出控制电路，所述输出控制电路的受控端与所述上拉节点连接，所述输出控制电路的输出端为所述栅极驱动模块的输出端，所述输出控制电路的输入端接入一组时钟信号；所述输出控制电路用于根据所述时钟信号和所述上拉节点的电平输出栅极驱动信号；

第二下拉电路，与所述输出控制电路的输出端连接，所述第二下拉电路的第一受控端用于接入下拉维持信号；所述第二下拉电路用于根据所述下拉维持信号将所述栅极驱动信号下拉为低电平。

7.如权利要求6所述的栅极驱动电路，其特征在于，所述第二下拉电路包括下拉控制单元和下拉单元；所述下拉控制单元的第一受控端用于接入下拉维持信号；所述下拉控制单元的第二受控端与所述上拉节点连接，所述下拉控制单元的输出端连接下拉节点；所述下拉单元的受控端与所述下拉节点连接，所述下拉单元还与所述输出控制电路的输出端连接；

所述下拉控制单元，用于根据所述下拉维持信号将所述下拉节点上拉为高电平，根据所述上拉节点的高电平将所述下拉节点下拉为低电平；

所述下拉单元，用于在所述下拉节点为高电平时，将所述栅极驱动信号拉低为低电平；在所述下拉节点为低电平时停止下拉。

8.如权利要求6所述的栅极驱动电路，其特征在于，每一组所述驱动单元还包括第三下拉电路，所述第三下拉电路与所述上拉节点连接，所述第三下拉电路的受控端接入下拉控制信号；所述第三下拉电路用于根据所述下拉控制信号将所述上拉节点下拉为低电平。

9.一种显示面板，包括显示区域和非显示区域，其特征在于，所述显示区域设置有多个呈阵列排布的像素单元及多条用于驱动所述像素单元的行扫描线；所述非显示区域上设置有如权利要求1至8中任一项所述的栅极驱动电路，所述栅极驱动电路用于依次输出栅极驱动子信号至对应的行扫描线。

10.一种显示装置，包括显示面板和背光模组，所述显示面板设置于所述背光模组的出光侧，其特征在于，所述显示面板包括如权利要求1至8中任一项所述的栅极驱动电路。

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