CN211181598U - 栅极驱动电路及显示装置 - Google Patents

Abstract

本实用新型公开了一种栅极驱动电路及显示装置，该栅极驱动电路包括多个栅极驱动单元，每个栅极驱动单元均包括上拉模块、下拉模块、输出模块、下拉维持模块以及自举电容，其中，下拉维持模块包括第六开关管和第二电容，下拉维持模块接收第二时钟信号，该第二时钟信号通过第六开关管和第二电容向第二节点充电，第二节点用于控制第一节点的电位信号和本级栅极驱动信号的低电位维持。本实用新型公开的栅极驱动电路可以更好的维持栅极驱动电路输出的稳定，增强电路的信赖性和稳定性。

Description

栅极驱动电路及显示装置

技术领域

本实用新型涉及显示技术领域，具体涉及一种栅极驱动电路及显示装置。

背景技术

目前主动式平板显示面板水平扫描线的驱动主要由面板外接的IC来完成，外接IC可以控制面板各级像素(pixel)相连的水平扫描线的逐级充电和放电。而GOA(Gate Driveron Array，阵列基板行驱动)技术，可以运用显示面板的原有制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之代替外接IC来完成水平扫描线的驱动。GOA技术能简化显示面板的制作工序，省去水平扫描线方向的IC绑定(bonding)工艺，有机会提升产能并降低成本，并且可以提升平板显示面板的集成度使之更适合制作窄边框或无边框的显示产品。

现有的GOA电路，通常包括级联的多个GOA驱动单元每一级GOA驱动单元对应驱动一级水平扫描线。GOA驱动单元的主要结构包括上拉电路(Pull-up Part)，上拉控制电路(Pull-up control Part)，下传电路(Transfer Part)，下拉电路(Key Pull-down Part)，下拉维持电路(Pull-down Holding Part)，以及负责电位抬升的自举(Boast)电容。上拉电路主要负责将时钟信号(Clock)输出为栅极(Gate)信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级GOA电路传递过来的下传信号或者Gate信号；下拉电路负责在第一时间将Gate拉低为低电位，即关闭Gate信号；下拉维持电路则负责将Gate输出信号和上拉电路的Gate信号(通常称为Q点)维持在关闭状态(即负电位)，通常有两个下拉维持模块交替作用；自举电容则负责Q点的二次电位抬升，这样有利于上拉电路的G(n)输出。

对于目前的显示器而言，栅极驱动电路输出级的噪音大小决定着栅极驱动电路的传递性、稳定性和功耗等，而下拉维持电路是解决噪音大小的关键因素。

现有技术中的一种栅极驱动单元的电路示意图如图1所示，栅极驱动单元包括多个开关管M1’～M11’和第一电容C1’，在此栅极驱动单元接收多个输入信号(包括：正极性电压VDD’、第一时钟信号CLK’、第二时钟信号CLKB’、第一直流信号R’、负极性电压VSS’、控制信号CLR’以及第二直流信号S’)，以生成输出信号G(n)’和同步输出信号Z(n)’。其中，Q’点电压和输出信号G(n)’受第一直流信号R’控制，且当第一直流信号R’为高电平时Q’点电压和输出信号G(n)’被下拉维持在低电平。

现有技术中的另一种栅极驱动单元的电路示意图如图2所示，栅极驱动单元包括多个开关管T1’～T7’、第一电容C1”和第二电容C2’，此栅极驱动单元接收多个输入信号(包括：多个时钟信号CLK1’～CLK4’、前四级栅极驱动信号G(n-4)’、后四级栅极驱动信号G(n+4)’以及低电平信号V_L’)，以生成输出信号G(n)”。其中，Q”点电压和输出信号G(n)”受D’点电位控制，且当D’点的电位为高电平时Q”点电压和输出信号G(n)’被下拉维持在低电平，而D’点电位由时钟信号CLK2’和第二电容C2’的耦合作用决定。其中，C_GD’表示开关管T2’栅漏极的寄生电容。

在图1中，直流信号虽然可以使输出级更稳定，但是直流信号的电压较高，对稳定电路的开关管来说会导致其导通电压漂移更严重，从而降低了栅极驱动电路中下拉维持单元的使用寿命。在图2中，通过时钟信号与电容的耦合作用来维持输出级的稳定，会使得D’点的电压不够高，从而导致下拉维持单元的稳定作用相较直流较弱。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

实用新型内容

为了解决上述技术问题，本实用新型提供了一种栅极驱动电路及显示装置，可以更好的维持栅极驱动电路输出的稳定，增强电路的信赖性和稳定性。

根据本实用新型提供的一种栅极驱动电路，包括多个栅极驱动单元，每个所述栅极驱动单元均耦接显示面板的一条扫描线，其特征在于，每个所述栅极驱动单元均包括：上拉模块、下拉模块、输出模块、下拉维持模块以及自举电容，所述下拉维持模块、所述输出模块及所述自举电容分别与第一节点和本级栅极驱动信号输出端连接，所述上拉模块和所述下拉模块分别与所述第一节点连接，其中，所述下拉维持模块包括第六开关管和第二电容，所述第六开关管的控制端接收后四级栅极驱动信号，第一通路端接收第二时钟信号，第二通路端连接第二节点，所述第二电容连接于所述第六开关管的第一通路端和第二通路端之间，所述第二时钟信号通过所述第六开关管和所述第二电容向所述第二节点充电，所述第二节点用于控制所述第一节点的电位信号和所述本级栅极驱动信号的低电位维持。

优选地，所述上拉模块包括：第一开关管，所述第一开关管的控制端接收前两级栅极驱动信号，第一通路端接收第一时钟信号，第二通路端与所述第一节点连接。

优选地，所述第一开关管为NMOS晶体管。

优选地，所述下拉模块包括：第三开关管，所述第三开关管的控制端接收后两级栅极驱动信号，第一通路端接收第三时钟信号，第二通路端与所述第一节点连接。

优选地，所述第三开关管为NMOS晶体管。

优选地，所述输出模块包括：第二开关管，所述第二开关管的控制端与所述第一节点连接，第一通路端用于接收第二时钟信号，第二通路端与所述本级栅极驱动信号输出端连接以输出本级栅极驱动信号。

优选地，所述第二开关管为NMOS晶体管。

优选地，所述下拉维持模块还包括：第四开关管，所述第四开关管的控制端与所述第二节点连接，第一通路端与所述本级栅极驱动信号输出端连接，第二通路端接收低电平信号；第五开关管，所述第五开关管的控制端与所述第二节点连接，第一通路端与所述第一节点连接，第二通路端接收所述低电平信号；以及第七开关管，所述第七开关管的控制端接收所述本级栅极驱动信号，第一通路端与所述第二节点连接，第二通路端接收所述低电平信号。

优选地，所述第四开关管、所述第五开关管、第六开关管和所述第七开关管为NMOS晶体管。

根据本实用新型提供的一种显示装置，包括：显示面板，包括多条数据线、多条扫描线以及多个像素；源极驱动电路，耦接至所述多条数据线，用以提供多个灰阶数据；如上述的栅极驱动电路，耦接至所述多条扫描线，用以提供多个栅极驱动信号；以及时序控制电路，分别与所述源极驱动电路和所述栅极驱动电路连接，用以向所述源极驱动电路提供多个开关信号，以及向所述栅极驱动电路提供启动信号和多个时钟信号。

本实用新型的有益效果是：本实用新型使用时钟信号作为栅极驱动单元中下拉维持模块的信号源，可以使得QB点电压相对使用直流信号作为信号源来说相对较低，增强了电路的信赖新和稳定性。

该时钟信号同时通过开关管和电容对QB点进行充电，由于电容的耦合作用，使得栅极驱动电路中QB点的电压起始点较高，进一步增强了电路的稳定性。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1示出现有技术中一种栅极驱动单元的电路示意图；

图2示出现有技术中另一种栅极驱动单元的电路示意图；

图3示出本实用新型实施例提供的一种显示装置的结构示意图；

图4示出本实用新型实施例提供的栅极驱动单元的电路示意图；

图5示出本实用新型实施例提供的栅极驱动电路的工作时序图；

图6示出本实用新型实施例提供的栅极驱动电路的模拟结果示意图；

图7示出本实用新型实施例提供的栅极驱动电路在一个周期中的模拟结果示意图；

图8示出图7中栅极驱动电路的模拟结果的局部放大图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。

应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

下面，参照附图对本实用新型进行详细说明。

图3示出本实用新型实施例提供的一种显示装置的结构示意图。

如图3所示，显示装置100包括显示面板1、时序控制电路2、源极驱动电路3以及栅极驱动电路4。

显示面板1包括多条数据线S1至Sn、多条扫描线G1至Gm、和多个像素，该多个像素被置于相应的数据线与扫描线相交的位置处。任一像素均包括TFT(薄膜晶体管)、像素电极，以及与像素电极相对放置的具有公共电压Vcom的公共电极。其中，m、n均为自然数。

进一步地，显示面板1包括但不限于：阴极射线管显示面板、数字光处理显示面板、液晶显示面板、发光二极管显示面板、有机发光二极管显示面板、量子点显示面板、Mirco-LED显示面板、Mini-LED显示面板、场发射显示面板、电浆显示面板、电泳显示面板或电润湿显示面板中的任一种。

时序控制电路2分别与源极驱动电路3和栅极驱动电路4连接，用以向源极驱动电路3提供多个开关信号SWn，以及向栅极驱动电路4提供启动信号STV和多个时钟信号CLKm。

源极驱动电路3耦接至多条数据线S1至Sn连接，用以提供多个灰阶数据。

栅极驱动电路4包括多个栅极驱动单元，每个栅极驱动单元均耦接显示面板1的一条扫描线，用以提供栅极驱动信号，依次驱动显示面板1上的多条扫描线G1至Gm。

进一步地，当在扫描线G1至Gm被激活的状态下驱动多条数据线S1至Sn时，经由多条数据线S1至Sn将像素数据对应的灰阶电压写入与该所激活的多条扫描线G1至Gm相连的像素中，并且由此驱动像素，对像素充电。

参考图4，图4示出本实用新型实施例提供的栅极驱动单元的电路示意图，图5示出本实用新型实施例提供的栅极驱动电路的工作时序图。

本实施例中，栅极驱动电路4包括多个栅极驱动单元41，如图4所示，每个栅极驱动单元41均包括：上拉模块411、下拉模块412、输出模块413、下拉维持模块414以及自举电容C1。

上拉模块411的输入端用于接收上拉信号和第一时钟信号CLK1，输出端与第一节点Q连接，用于根据前两级栅极驱动信号G(n-2)对第一节点Q进行预充电以产生本级控制信号。

本实施例中，上拉模块411包括第一开关管M1，第一开关管M1的控制端接收前两级栅极驱动信号G(n-2)，第一通路端接收第一时钟信号CLK1，第二通路端与本级控制信号输出端即第一节点Q连接。

下拉模块412与第一节点Q连接，同时接收后两级栅极驱动信号G(n+2)和第三时钟信号CLK3，用于根据下拉信号将第三时钟信号CLK3的电位提供至第一节点Q以拉低第一节点Q的电位。

本实施例中，下拉模块412包括第三开关管M3，第三开关管M3的控制端接收后两级栅极驱动信号G(n+2)，第一通路端接收第三时钟信号CLK3，第二通路端与本级控制信号输出端即第一节点Q连接。

输出模块413与上拉模块411连接于第一节点Q，根据第二时钟信号CLK2产生本级栅极驱动信号G(n)。

本实施例中，输出模块413包括第二开关管M2，第二开关管M2的控制端与第一节点Q连接，第一通路端用于接收第二时钟信号CLK2，第二通路端与本级栅极驱动信号输出端连接以输出本级栅极驱动信号G(n)。

第一电容C1连接于第一节点Q与本级栅极驱动信号输出端之间。优选地，第一电容C1为自举电容。

下拉维持模块414分别与第一节点Q和本级栅极驱动信号输出端连接，用于接收第二时钟信号CLK2、后四级栅极驱动信号G(n+4)和低电平信号VGL，用以根据第二时钟信号CLK2以将第一节点Q的电位信号和本级栅极驱动信号G(n)维持在低电平状态。

本实施例中，下拉维持模块414包括第四开关管M4、第五开关管M5、第六开关管M6、第七开关管M7和第二电容C2。其中，第六开关管M6的控制端接收后四级栅极驱动信号G(n+4)，第一通路端接收第二时钟信号CLK2，第二通路端与第二节点QB连接。第二电容C2连接于第六开关管M6的第一通路端和第二通路端之间。进一步地，第二时钟信号CLK2通过第六开关管M6和第二电容C2向第二节点QB充电，第二节点QB用于控制第一节点Q的电位信号和本级栅极驱动信号G(n)的低电位维持，即在当第二节点QB的电位为高电平时，第一节点Q的电位信号和本级栅极驱动信号G(n)处于低电压维持状态。

第四开关管M4的控制端与第二节点QB连接，第一通路端与本级栅极驱动信号输出端连接，第二通路端接收低电平信号VGL。第五开关管M5的控制端与第二节点QB连接，第一通路端与第一节点Q连接，第二通路端接收低电平信号VGL。第七开关管M7的控制端接收本级栅极驱动信号G(n)，第一通路端与第二节点QB连接，第二通路端接收低电平信号VGL。

结合图5，本实施例中，栅极驱动单元41的一个工作周期包括四个时间段：用于对第一节点Q进行预充电的第一时间段①，用于输出本级栅极驱动信号Gn的第二时间段②，用于对第一节点Q的电位进行下拉的第三时间段③，以及对第二节点QB进行上拉以对电路中第一节点Q的电位和本级栅极驱动信号G(n)进行低电压维持的第四时间段④。

其中，在第一时间段①中，前两级栅极驱动信号G(n-2)充当起始信号，且为高电平，控制第一开关管M1导通，此时第一时钟信号CLK1为高电平。第一时钟信号CLK1经由第一开关管M1向第一节点Q充电，使得第一节点Q上电位被充电至高电平。进而第一节点Q控制第二开关管M2导通，此时低电平的第二时钟信号CLK2经由第二开关管M2输出低电平的本级栅极驱动信号G(n)。

在第二时间段②中，前两级栅极驱动信号G(n-2)由高电平变为低电平，第一开关管M1关断，此时第一节点Q为高电平且悬空，第二开关管M2持续导通。第二时钟信号CLK2由低电平变为高电平，经由第二开关管M2对本级栅极驱动信号G(n)输出端进行充电。同时第二开关管M2导通和第一电容C1发生自举效应，第一节点Q的电位随着本级栅极驱动信号G(n)的升高而不断上升，直至本级栅极驱动信号G(n)被拉高至对应高电平。

第二时钟信号CLK2由低电平变为高电平，高电平的第二时钟信号CLK2经由第二电容C2对第二节点QB进行充电，第二节点QB上电位被拉高。但是由于此时间段内本级栅极驱动信号G(n)为高电平，控制第七开关管M7导通，使得第二节点QB的电位被拉低至低电平信号VGL，故第四开关管M4和第五开关管M5关断。

在第三时间段③中，后两级栅极驱动信号G(n+2)由低电平变为高电平，同时第三时钟信号CLK3由高电平变为低电平，控制第三开关管M3导通，使得第一节点Q的电位被拉低。第二开关管M2关断，本级栅极驱动信号G(n)输出低电平，第七开关管M7关断。但此时第二时钟信号CLK2和后四级本级栅极驱动信号G(n+4)均为低电平，第二节点QB仍为低电平。

在第四时间段④中，第二时钟信号CLK2的高低电平变化会耦合本级栅极驱动信号G(n)和第一节点Q。此时第二时钟信号CLK2和后四级本级栅极驱动信号G(n+4)均由低电平变为高电平，第六开关M6导通，此时高电平的第二时钟信号CLK2一方面通过第六开关管M6对第二节点QB充电，另一方面通过第二电容C2对第二节点QB充电，第二节点QB上电位变为高电平，控制第四开关管M4和第五开关管M5导通，进而使得本级栅极驱动信号G(n)和第一节点Q的电位被下拉至低电平VGL。

进一步地，后续每当第二时钟信号CLK2有低电平变为高电平时，由于第二电容C2的耦合作用，第二节点QB的电位都会被耦合到一个相对较高的电位，从而实现了良好的稳定性。

优选地，本实施例中，上述第一开关M1至第七开关M7均为NMOS晶体管。

本实施例中，下拉维持模块414由于采用第二时钟信号CLK2作为低电压维持信号源，通过第一开关管M6和第二电容C2的共同作用，可以使得在进行本级栅极驱动信号G(n)和第一节点Q电位的低电压维持时，第二节点QB的电压更合适如高于第二时钟信号CLK2的高电平电压而低于直流信号源，进一步的提高了电路的稳定性和信赖性。

图6示出本实用新型实施例提供的栅极驱动电路的模拟结果示意图，图7示出本实用新型实施例提供的栅极驱动电路在一个周期中的模拟结果示意图，图8示出图7中栅极驱动电路的模拟结果的局部放大图。

如图6所示，其中tran8代表本实用新型的模拟结果，tran12代表现有技术的模拟结果。如图7和图8所示，tran34代表本实用新型的模拟结果，tran35代表现有技术的模拟结果。

由图6、图7和图8可知，在电路负载相同的情况下，本实用新型中栅极驱动电路输出的栅极驱动信号G(n)和第一节点Q的稳定情况明显优于现有技术。

进一步地，如图4所示，本实施例中，电路负载415以串联于输出模块413的输出端与接地端之间的电阻R_gate与电容C_gate表示。

综上，本实用新型使用时钟信号作为栅极驱动单元中下拉维持模块的信号源，可以使得QB点电压相对使用直流信号作为信号源来说相对较低，增强了电路的信赖性和稳定性。

该时钟信号同时通过开关管和电容对QB点进行充电，由于电容的耦合作用，使得栅极驱动电路中QB点的电压起始点较高，进一步增强了电路的稳定性。

应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型的保护范围之中。

Claims (10)

1.一种栅极驱动电路，包括多个栅极驱动单元，每个所述栅极驱动单元均耦接显示面板的一条扫描线，

其特征在于，每个所述栅极驱动单元均包括：上拉模块、下拉模块、输出模块、下拉维持模块以及自举电容，

所述下拉维持模块、所述输出模块及所述自举电容分别与第一节点和本级栅极驱动信号输出端连接，所述上拉模块和所述下拉模块分别与所述第一节点连接，

其中，所述下拉维持模块包括第六开关管和第二电容，所述第六开关管的控制端接收后四级栅极驱动信号，第一通路端接收第二时钟信号，第二通路端连接第二节点，所述第二电容连接于所述第六开关管的第一通路端和第二通路端之间，

所述第二时钟信号通过所述第六开关管和所述第二电容向所述第二节点充电，

所述第二节点控制所述第一节点的电位信号和所述本级栅极驱动信号的低电位维持。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述上拉模块包括：

第一开关管，所述第一开关管的控制端接收前两级栅极驱动信号，第一通路端接收第一时钟信号，第二通路端与所述第一节点连接。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述第一开关管为NMOS晶体管。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉模块包括：

第三开关管，所述第三开关管的控制端接收后两级栅极驱动信号，第一通路端接收第三时钟信号，第二通路端与所述第一节点连接。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第三开关管为NMOS晶体管。

6.根据权利要求1所述的栅极驱动电路，其特征在于，所述输出模块包括：

第二开关管，所述第二开关管的控制端与所述第一节点连接，第一通路端用于接收第二时钟信号，第二通路端与所述本级栅极驱动信号输出端连接以输出本级栅极驱动信号。

7.根据权利要求6所述的栅极驱动电路，其特征在于，所述第二开关管为NMOS晶体管。

8.根据权利要求1所述的栅极驱动电路，其特征在于，所述下拉维持模块还包括：

第四开关管，所述第四开关管的控制端与所述第二节点连接，第一通路端与所述本级栅极驱动信号输出端连接，第二通路端接收低电平信号；

第五开关管，所述第五开关管的控制端与所述第二节点连接，第一通路端与所述第一节点连接，第二通路端接收所述低电平信号；

第七开关管，所述第七开关管的控制端接收所述本级栅极驱动信号，第一通路端与所述第二节点连接，第二通路端接收所述低电平信号。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第四开关管、所述第五开关管、第六开关管和所述第七开关管为NMOS晶体管。

10.一种显示装置，其特征在于，包括：

显示面板，包括多条数据线、多条扫描线以及多个像素；

源极驱动电路，耦接至所述多条数据线，用以提供多个灰阶数据；

如权利要求1至9中任一项所述的栅极驱动电路，耦接至所述多条扫描线，用以提供多个栅极驱动信号；以及

时序控制电路，分别与所述源极驱动电路和所述栅极驱动电路连接，用以向所述源极驱动电路提供多个开关信号，以及向所述栅极驱动电路提供启动信号和多个时钟信号。

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