CN111681626A - 一种集成栅极驱动电路和显示装置 - Google Patents

Abstract

本发明提供集成栅极驱动电路和显示装置。集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。负责输出第n级水平扫描信号的第n级行驱动单元包括正向扫描和反向扫描控制模块、节点信号控制模块、输出控制模块、第一稳压模块、上拉模块、第一下拉模块、第二下拉模块、第三下拉模块以及第四下拉模块。其中上拉单元可相对现有集成栅极驱动电路减少一个薄膜晶体管单元NT17，并能实现正向扫描和反向扫描，而且当异常掉电时可保证功能正常，实现了集成栅极驱动电路的窄边框。

Description

一种集成栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，特别是涉及一种集成栅极驱动电路和显示装置。

背景技术

集成栅极驱动电路，简称GOA(Gate Driver On Array)，也就是利用现有薄膜晶体管液晶显示器阵列基板(Array)制程将行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。

图1为集成栅极驱动电路的结构示意图，包括17个薄膜晶体管单元(TFT)NT1-NT17。在现有集成栅极驱动电路中，一般存在2个关键节点，Q点、P点。其中Q点的主要作用是在像素充电阶段维持一个更高电位将时钟信号CK对应的高低电位输出到栅极扫描点(GN点)；P点的主要作用是在像素保持(PixelHolding)阶段维持一个高电位，保证Q点及栅极扫描点输出一个低点位。Q、P两点一直处于一个相互牵制的过程中，Q点高，P点基本上就是低；P点高，Q点基本上就是一个低点位，详见图1所示的集成栅极驱动电路结构。对应的正向扫描的时序见详见图2，对应的反向扫描的时序见详见图3。

目前这种集成栅极驱动电路中，需要17个薄膜晶体管单元(TFT)构成该集成栅极驱动电路，这无疑会增加边框的宽度。

发明内容

本发明的目的在于，提供一种供集成栅极驱动电路和显示装置，能够减少所需的薄膜晶体管(TFT)的数量，解决边框宽度大的技术问题，实现集成栅极驱动电路的窄边框。

为实现上述目的，本发明提供一种集成栅极驱动电路。所述集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。设n为自然数。负责输出第n级水平扫描信号的第n级行驱动单元包括正向扫描和反向扫描控制模块、节点信号控制模块、输出控制模块、第一稳压模块、上拉模块、第一下拉模块、第二下拉模块、第三下拉模块以及第四下拉模块。所述正向扫描和反向扫描控制模块，用于根据正向扫描控制信号或反向扫描控制信号控制集成栅极驱动电路进行正向扫描或反向扫描；所述正向扫描和反向扫描控制模块的输出信号的电平大于预设值；所述节点信号控制模块，用于根据第n+1级时钟信号和第n-1级时钟信号控制所述集成栅极驱动电路在非工作阶段输出低电位的栅极驱动信号；所述输出控制模块，用于根据本级时钟信号控制本级栅极驱动信号的输出；所述第一稳压模块，用于维持第一节点的电平；所述上拉模块，用于在黑屏触控工作期间或者异常断电工作状态时根据第一全局信号控制本级行驱动单元输出高电平的栅极驱动信号；所述第一下拉模块，用于下拉所述第一节点的电平；所述第二下拉模块，用于下拉第二节点的电平；所述第三下拉模块，用于下拉本级栅极驱动信号的电平；所述第四下拉模块，用于在显示触控工作期间根据第二全局信号控制本级行驱动单元下拉输出低电位的栅极驱动信号。

进一步地，所述正向扫描控制模块包括第一薄膜晶体管、第二薄膜晶体管、第十五薄膜晶体管以及第十六薄膜晶体管；所述第十五薄膜晶体管的源极接入所述正向扫描控制信号，栅极连接第n-2级时钟信号；漏极与所述第一薄膜晶体管的源极连接；所述第一薄膜晶体管的源极与所述第十五薄膜晶体管的漏极连接接入所述正向扫描控制信号，栅极连接第n-2级行驱动单元的栅极驱动信号；漏极分别与所述第一稳压模块、所述第二下拉模块以及所述第一节点连接；所述第十六薄膜晶体管的源极接入所述反向扫描控制信号，栅极接入第n+2级时钟信号，漏极与所述第二薄膜晶体管的源极连接；所述第二薄膜晶体管的源极与所述第十六薄膜晶体管漏极的连接接入所述反向扫描控制信号，栅极接入第n+2级行驱动单元的栅极驱动信号，漏极与所述第二下拉模块以及所述第一节点连接。

进一步地，所述节点信号控制模块包括第三薄膜晶体管、第四薄膜晶体管以及第八薄膜晶体管；所述第三薄膜晶体管的栅极与所述第十五薄膜晶体管的源极连接，源极接入第n+1级时钟信号，漏极与第四薄膜晶体管的漏极以及第八薄膜晶体管的栅极连接；所述第四薄膜晶体管的栅极与所述第十六薄膜晶体管的源极连接，源极接入第n-1级时钟信号；所述第八薄膜晶体管的源极接入恒压高电位信号，漏极与所述第二节点连接。

进一步地所述第二下拉模块包括第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一节点连接，源极接入所述恒压低电位信号，漏极与所述第二节点连接。

进一步地，所述第一下拉模块包括第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述第二节点连接，漏极与所述第一节点连接，源极接入恒压低电位信号。

进一步地，所述第一稳压模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极接入恒压高电位信号，源极与所述第一节点连接。

进一步地，所述输出控制模块包括第九薄膜晶体管，所述第九薄膜晶体管的栅极与所述第七薄膜晶体管的漏极连接，源极接入本级时钟信号，漏极用于输出所述栅极驱动信号。

进一步地，所述第三下拉模块包括第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述第二节点连接，源极接入恒压低电位信号，漏极与所述第九薄膜晶体管的漏极连接。

进一步地，所述上拉模块包括第十一薄膜晶体管、第十二薄膜晶体管以及第十四薄膜晶体管；第十一薄膜晶体管的栅极和源极连接并接入第一全局信号，漏极与所述第九薄膜晶体管的漏极连接；第十二薄膜晶体管的栅极与所述第十一薄膜晶体管的栅极连接，源极接入恒压低电位信号，漏极与所述第二节点连接；第十四薄膜晶体管的栅极与所述第十一薄膜晶体管的栅极连接，源极接入恒压低电位信号，漏极与所述节点信号控制模块的第八薄膜晶体管的栅极连接。

本发明还提供一显示装置，包括上文所述的集成栅极驱动电路。

本发明的技术效果在于提供一种集成栅极驱动电路和显示装置，其中集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。负责输出第n级水平扫描信号的第n级行驱动单元包括的上拉单元可相对现有集成栅极驱动电路减少一个薄膜晶体管单元NT17，并能实现正向扫描和反向扫描，而且当异常掉电(APO)时可保证功能正常，实现了集成栅极驱动电路的窄边框。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的一种集成栅极驱动电路的结构示意图；

图2为图1对应的正向扫描的时序图；

图3为图1对应的反向扫描的时序图；

图4为本发明实施例的集成栅极驱动电路的结构示意图；

图5为本发明实施例的集成栅极驱动电路的第n级行驱动单元的正向扫描时的波形示意图；

图6为本发明实施例的集成栅极驱动电路的第n级行驱动单元的反向扫描时的波形示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

请参照图4所示，本发明的一实施例的集成栅极驱动电路100包括十六个薄膜晶体管(TFT)NT1-NT16和两个电容C1、C2，电路之间的连接关系如图4所示。VGH和VGL是直流电源(direct current(DC)power supply)。集成栅极驱动电路中节点Q、P、Gn是电路中重要的节点，其中Gn点为栅极扫描点。CK N-2、CK N，CK N+2为一组交流讯号，U2D为正向扫描控制信号，D2U为反向扫描控制信号，GAS1为第一全局信号，GAS2为第二全局信号，Gate N为第N级栅极驱动信号。

具体地，如图4所示,所述集成栅极驱动电路100包括级联的多个集成栅极驱动电路单元。设n为自然数。负责输出第n级水平扫描信号的第n级行驱动单元包括正向扫描和反向扫描控制模块10、节点信号控制模块20、输出控制模块30、第一稳压模块40、上拉模块50、第一下拉模块60、第二下拉模块70、第三下拉模块80以及第四下拉模块90。

如图4所示,其中，所述正向扫描和反向扫描控制模块10，用于根据正向扫描控制信号或反向扫描控制信号控制集成栅极驱动电路100进行正向扫描或反向扫描；所述正向扫描和反向扫描控制模块10的输出信号的电平大于预设值；所述节点信号控制模块20，用于根据第n+1级时钟信号CK N+1和第n-1级时钟信号CK N-1控制所述集成栅极驱动电路100在非工作阶段输出低电位的栅极驱动信号Gate N；所述输出控制模块30，用于根据本级时钟信号CK控制本级栅极驱动信号Gate N的输出；所述第一稳压模块40，用于维持第一节点Q的电平；所述上拉模块50，用于在黑屏触控工作期间或者异常断电工作状态时根据第一全局信号GAS1控制本级行驱动单元输出高电平的栅极驱动信号GateN；所述第一下拉模块60，用于下拉所述第一节点Q的电平；所述第二下拉模块70，用于下拉第二节点P的电平；所述第三下拉模块80，用于下拉本级栅极驱动信号Gate N的电平；所述第四下拉模块90，用于在显示触控工作期间根据第二全局信号GAS2控制本级行驱动单元下拉输出低电位的栅极驱动信号Gate N。

本实施例中，所述正向扫描和反向扫描控制模块10包括第一薄膜晶体管NT1、第二薄膜晶体管NT2、第十五薄膜晶体管NT15以及第十六薄膜晶体管NT16；所述第十五薄膜晶体管NT15的源极接入所述正向扫描控制信号，栅极连接第n-2级时钟信号CK N-2；漏极与所述第一薄膜晶体管NT1的源极连接；所述第一薄膜晶体管NT1的源极与所述第十五薄膜晶体管NT15的漏极连接接入所述正向扫描控制信号，栅极连接第n-2级行驱动单元的栅极驱动信号Gate N-2；漏极分别与所述第一稳压模块40、所述第二下拉模块70以及所述第一节点Q连接；所述第十六薄膜晶体管NT16的源极接入所述反向扫描控制信号，栅极接入第n+2级时钟信号CK N+2，漏极与所述第二薄膜晶体管NT2的源极连接；所述第二薄膜晶体管NT2的源极与所述第十六薄膜晶体管NT16漏极的连接接入所述反向扫描控制信号，栅极接入第n+2级行驱动单元的栅极驱动信号Gate N+2，漏极与所述第二下拉模块70以及所述第一节点Q连接。

本实施例中，所述节点信号控制模块20包括第三薄膜晶体管NT3、第四薄膜晶体管NT4以及第八薄膜晶体管NT8；所述第三薄膜晶体管NT3的栅极与所述第十五薄膜晶体管NT15的源极连接，源极接入第n+1级时钟信号CK N+1，漏极与第四薄膜晶体管NT4的漏极以及第八薄膜晶体管NT8的栅极连接；所述第四薄膜晶体管NT4的栅极与所述第十六薄膜晶体管NT16的源极连接，源极接入第n-1级时钟信号CK N-1；所述第八薄膜晶体管NT8的源极接入恒压高电位信号VGH，漏极与所述第二节点P连接。

本实施例中所述第二下拉模块80包括第六薄膜晶体管NT6，所述第六薄膜晶体管NT6的栅极与所述第二薄膜晶体管NT2的漏极以及所述第一节点Q连接，源极接入所述恒压低电位信号VGL，漏极与所述第二节点P连接。

本实施例中，所述第一下拉模块70包括第五薄膜晶体管NT5，所述第五薄膜晶体管NT5的栅极与所述第二节点P连接，漏极与所述第一节点Q连接，源极接入恒压低电位信号VGL。

本实施例中，所述第一稳压模块40包括第七薄膜晶体管NT7，所述第七薄膜晶体管NT7的栅极接入恒压高电位信号VGH，源极与所述第一节点Q连接。

本实施例中，所述输出控制模块30包括第九薄膜晶体管NT9，所述第九薄膜晶体管NT9的栅极与所述第七薄膜晶体管NT7的漏极连接，源极接入本级时钟信号CK，漏极用于输出所述栅极驱动信号Gate N。

本实施例中，所述第三下拉模块90包括第十薄膜晶体管NT10，所述第十薄膜晶体管NT10的栅极与所述第二节点P连接，源极接入恒压低电位信号VGL，漏极与所述第九薄膜晶体管NT9的漏极连接。

本实施例中，所述上拉模块50包括第十一薄膜晶体管NT11、第十二薄膜晶体管NT12以及第十四薄膜晶体管NT14；第十一薄膜晶体管NT11的栅极和源极连接并接入第一全局信号GAS1，漏极与所述第九薄膜晶体管NT9的漏极以及GN点连接；第十二薄膜晶体管NT12的栅极与所述第十一薄膜晶体管NT11的栅极连接，源极接入恒压低电位信号VGL，漏极与所述第二节点P连接；第十四薄膜晶体管NT14的栅极与所述第十一薄膜晶体管NT11的栅极连接，源极接入恒压低电位信号VGL，漏极与所述节点信号控制模块20的第八薄膜晶体管NT8的栅极连接。

本实施例中，集成栅极驱动电路100还包括第一电容C1和第二电容C2。所述第一电容C1的一端与所述第一节点Q连接，所述第一电容C1的另一端接入恒压低电位信号VGL。所述第二电容C2的一端与第二节点P连接，另一端接入恒压低电位信号VGL。

请参照图5所示，为集成栅极驱动电路100的第n级行驱动单元的正向扫描时的波形示意图。并且下面以单级集成栅极驱动电路为例，说明电路正向扫描时的工作过程，其中U2D为高电平，D2U为低电平，GAS1、GAS2为低电平。

阶段1，预充电：CKN-2Gn-2与U2D同时为高电平，NT1、NT15导通，Q点被预充电。当Q点为高时，NT7处于导通状态，Q点被预充电。当P点为高时，NT6处于导通状态，P点被拉低；

阶段2，Gn输出高电平：在阶段1中，Q点被预充电，C1对电荷具有一定的保持作用，NT9处于导通状态，CKN的高电平输出到Gn点；

阶段3，Gn输出低电平：C1对Q点的高电平具有保持作用，而此时CKN的低电平将Gn点拉低；

阶段4，Q点拉低到VGL：当CK N+2、Gn+2为高，此时D2U为低电平，NT2NT16处于导通的状态，那么Q点被拉低到VGL；

阶段5，Q点及Gn点低电平维持阶段：当Q点变为低电平后，NT9处于截止状态，当CKN+2跳变为高电平时NT3导通，那么NT5、NT8和NT10均处于导通的状态，P点被充电，可以保证Q点及Gn点低电平的稳定，同时C2对P点的高电平具有一定的保持作用。

其他阶段：所有扫描线打开(All Gate On)：GAS1为高，所有GN输出均处于所有扫描线打开状态。所有扫描线关闭(All Gate Off)：GAS2为高，所有GN输出均处于所有扫描线关闭状态。

请参照图6所示，为集成栅极驱动电路100的第n级行驱动单元的反向扫描时的波形示意图。并且下面以单级集成栅极驱动电路为例，说明电路反向扫描时的工作过程，其中D2U为高电平，U2D为低电平，GAS1、GAS2为低电平。

阶段1，预充电：CK N+2、Gn+2与D2U同时为高电平，NT2、NT16导通，Q点被预充电。当Q点为高时，NT7处于导通状态，Q点被预充电。当P点为高时，NT6处于导通状态，P点被拉低；

阶段2，Gn输出高电平：在阶段1中，Q点被预充电，C1对电荷具有一定的保持作用，NT9处于导通状态，CKN的高电平输出到Gn端；

阶段3，Gn输出低电平：C1对Q点的高电平具有保持作用，而此时CKN的低电平将Gn点拉低；

阶段4，Q点拉低到VGL：当CK N-2、Gn-2为高，此时U2D为低电平，NT1NT15处于导通的状态，那么Q点被拉低到VGL；

阶段5，Q点及Gn点低电平维持阶段：当Q点变为低电平后，NT9处于截止状态，当CKN-2跳变为高电平时NT4导通，那么NT5、NT8和NT10均处于导通的状态，P点被充电，可以保证Q点及Gn点低电平的稳定，同时C2对P点的高电平具有一定的保持作用。

其他阶段：所有扫描线打开(All Gate On)：GAS1为高，所有GN输出均处于所有扫描线打开状态。所有扫描线关闭(All Gate Off)：GAS2为高，所有GN输出均处于所有扫描线关闭状态。

本发明所述集成栅极驱动电路100在现有的集成栅极驱动电路基础上减少N17这个薄膜晶体管单元，当异常掉电(APO)时Gas1给高，Gas2/U2D/D2U均为低，CKN为高，保证了功能正常，实现了集成栅极驱动电路的窄边框。

本发明还提供一显示装置，包括上文所述的集成栅极驱动电路100。

本发明的技术效果在于提供一种集成栅极驱动电路和显示装置，其中集成栅极驱动电路包括级联的多个集成栅极驱动电路单元。负责输出第n级水平扫描信号的第n级行驱动单元包括的上拉单元可相对现有集成栅极驱动电路减少一个薄膜晶体管单元NT17，并能实现正向扫描和反向扫描，而且当异常掉电(APO)时可保证功能正常，实现了集成栅极驱动电路的窄边框。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种集成栅极驱动电路，其特征在于，包括多个级联的行驱动单元，设n为自然数，负责输出第n级水平扫描信号的第n级行驱动单元包括：

正向扫描和反向扫描控制模块、节点信号控制模块、输出控制模块、第一稳压模块、上拉模块、第一下拉模块、第二下拉模块、第三下拉模块以及第四下拉模块；

所述正向扫描和反向扫描控制模块，用于根据正向扫描控制信号或反向扫描控制信号控制集成栅极驱动电路进行正向扫描或反向扫描；所述正向扫描和反向扫描控制模块的输出信号的电平大于预设值；

所述节点信号控制模块，用于根据第n+1级时钟信号和第n-1级时钟信号控制所述集成栅极驱动电路在非工作阶段输出低电位的栅极驱动信号；

所述输出控制模块，用于根据本级时钟信号控制本级栅极驱动信号的输出；

所述第一稳压模块，用于维持第一节点的电平；

所述上拉模块，用于在黑屏触控工作期间或者异常断电工作状态时根据第一全局信号控制本级行驱动单元输出高电平的栅极驱动信号；

所述第一下拉模块，用于下拉所述第一节点的电平；

所述第二下拉模块，用于下拉第二节点的电平；

所述第三下拉模块，用于下拉本级栅极驱动信号的电平；

所述第四下拉模块，用于在显示触控工作期间根据第二全局信号控制本级行驱动单元下拉输出低电位的栅极驱动信号。

2.如权利要求1所述的集成栅极驱动电路，其特征在于，

所述正向扫描控制模块包括第一薄膜晶体管、第二薄膜晶体管、第十五薄膜晶体管以及第十六薄膜晶体管；

所述第十五薄膜晶体管的源极接入所述正向扫描控制信号，栅极连接第n-2级时钟信号；漏极与所述第一薄膜晶体管的源极连接；

所述第一薄膜晶体管的源极与所述第十五薄膜晶体管的漏极连接接入所述正向扫描控制信号，栅极连接第n-2级行驱动单元的栅极驱动信号；漏极分别与所述第一稳压模块、所述第二下拉模块以及所述第一节点连接；

所述第十六薄膜晶体管的源极接入所述反向扫描控制信号，栅极接入第n+2级时钟信号，漏极与所述第二薄膜晶体管的源极连接；

所述第二薄膜晶体管的源极与所述第十六薄膜晶体管漏极的连接接入所述反向扫描控制信号，栅极接入第n+2级行驱动单元的栅极驱动信号，漏极与所述第二下拉模块以及所述第一节点连接。

3.如权利要求2所述的集成栅极驱动电路，其特征在于，所述节点信号控制模块包括第三薄膜晶体管、第四薄膜晶体管以及第八薄膜晶体管；

所述第三薄膜晶体管的栅极与所述第十五薄膜晶体管的源极连接，源极接入第n+1级时钟信号，漏极与第四薄膜晶体管的漏极以及第八薄膜晶体管的栅极连接；

所述第四薄膜晶体管的栅极与所述第十六薄膜晶体管的源极连接，源极接入第n-1级时钟信号；

所述第八薄膜晶体管的源极接入恒压高电位信号，漏极与所述第二节点连接。

4.如权利要求1所述的集成栅极驱动电路，其特征在于，

所述第二下拉模块包括第六薄膜晶体管，所述第六薄膜晶体管的栅极与所述第一节点连接，源极接入所述恒压低电位信号，漏极与所述第二节点连接。

5.如权利要求1所述的集成栅极驱动电路，其特征在于，

所述第一下拉模块包括第五薄膜晶体管，所述第五薄膜晶体管的栅极与所述第二节点连接，漏极与所述第一节点连接，源极接入恒压低电位信号。

6.根据权利要求1所述的集成栅极驱动电路，其特征在于，

所述第一稳压模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极接入恒压高电位信号，源极与所述第一节点连接。

7.根据权利要求6所述的集成栅极驱动电路，其特征在于，所述输出控制模块包括第九薄膜晶体管，所述第九薄膜晶体管的栅极与所述第七薄膜晶体管的漏极连接，源极接入本级时钟信号，漏极用于输出所述栅极驱动信号。

8.根据权利要求7所述的集成栅极驱动电路，其特征在于，

所述第三下拉模块包括第十薄膜晶体管，所述第十薄膜晶体管的栅极与所述第二节点连接，源极接入恒压低电位信号，漏极与所述第九薄膜晶体管的漏极连接。

9.根据权利要求7所述的集成栅极驱动电路，其特征在于，

所述上拉模块包括第十一薄膜晶体管、第十二薄膜晶体管以及第十四薄膜晶体管；

所述第十一薄膜晶体管的栅极和源极连接并接入第一全局信号，漏极与所述第九薄膜晶体管的漏极连接；

所述第十二薄膜晶体管的栅极与所述第十一薄膜晶体管的栅极连接，源极接入恒压低电位信号，漏极与所述第二节点连接；

所述第十四薄膜晶体管的栅极与所述第十一薄膜晶体管的栅极连接，源极接入恒压低电位信号，漏极与所述节点信号控制模块的第八薄膜晶体管的栅极连接。

10.一种显示装置，其特征在于，所述显示装置包括如权利要求1-9任一项所述的集成栅极驱动电路。

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