CN100505095C - 用于低功率系统的半导体存储器装置、设备及方法 - Google Patents

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Abstract

一种包含于半导体存储器装置中之设备，用以对位线和位线杠预充电，并感测及放大递送至该位线和位线杠之一的数据，所述设备包括：预充电装置，用以将所述位线和位线杠预充电为地；感测放大装置，用以通过使用一低电压和一高电压来感测并放大所述数据，所述低电压具有低于地之电压电平，并且所述高电压具有高于供应电压之电压电平；以及辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平。

Description

用于低功率系统的半导体存储器装置、设备及方法
技术领域
本发明涉及一种半导体存储器装置；且更具体而言涉及一种用于在低供应电压之下减少功耗之半导体存储器装置。
背景技术
一般而言，半导体存储器装置被操作于从外部电路输入之供应电压或包含于半导体存储器装置中之电压产生器所产生之低内部电压下。特别地，本领域的技术人员专注于如何在半导体存储器装置之操作速度不降低的条件下，使供应给半导体存储器装置之供应电压变低。
第1图是示出常规半导体存储器装置之核心区域的方块图。
如所示，该常规半导体存储器装置包含行地址解码器20、列地址解码器30、单元(cell)区域100以及数据输入/输出块40。
单元区域100包含多个单元阵列，例如110、120、130及140，以及多个感测放大块，例如150及160。行地址解码器20接收行地址并解码该行地址以存取存储于单元区域100中之数据；且列地址解码器30接收列地址并解码该列地址以存取存储于单元区域100中之数据。数据输入/输出块40用于输出存储于单元区域100中之数据或将通过数据垫/插脚而输入之数据递送至单元区域100中。
亦即，在读取操作期间，响应于行地址及列地址所存取的数据被输出至数据输入/输出块40。否则，在写入操作下，从外部电路输入的数据经由数据输入/输出块40存储在对应于行地址与列地址之单位单元中。
详言之，包含在单元区域100中的每个单元阵列，例如110，包括多个单位单元，每个都用以存储数据；且每个感测放大块，例如150，用以感测并放大从每个单元阵列输出之数据。
第2图是描述第1图中所示的单元区域100之详细结构的方块图。
如所示，第一单元阵列110包含多个位线对，例如BL及/BL，多个单元，例如CELL1、CELL2及CELL3，以及多个字线，例如WL0至WL5。此处，每个单元由一个电容器与一个晶体管构成。例如，第一单元CELL1包含耦合至板线(plate line)PL的第一电容器C0以及具有耦合至第一字线WL0的栅的第一MOS晶体管M0。第一MOS晶体管M0耦合于第一电容器C0与位线BL之间，用于响应于字线WL0将第一电容器C0连接或断开于位线BL。
此外，分别耦合至第一字线WL0及第二字线WL1且彼此相邻的第一单元CELL1及第二单元CELL2共同连接于位线BL；而位线BL耦合于包括在感测放大块150中之感测放大器152a。
为读取存储于第一单元CELL1中之数据，第一字线WL0被选择并激励；结果，第一MOS晶体管M0然后被导通。存储于第一电容器C0中之数据被递送到位线BL中。
接着，感测放大器152a通过使用位线BL与位线杠(bit line bar)/BL之间的电位差来感测及放大所述数据，所述位线BL接收经由第一MOS晶体管M0递送之数据，而所述位线杠/BL不接收从包括在第一单元阵列110中的任何单元所输出之数据。
在上述由感测放大器152a执行之感测及放大操作之后，经放大之数据经由本地数据总线对LDB与LDBB输出至外部电路。此处，在所述感测及放大操作下，感测放大器152a确定位线BL及位线杠/BL之逻辑电平。此外，位线BL及位线杠/BL之每个逻辑电平被传送至本地数据总线LDB及本地数据总线杠LDBB的每个。
亦即，若第一单元CELL1存储处于逻辑高电平＂1＂的数据，即第一电容器C0充电，则在感测及放大操作之后位线BL具有供应电压VDD的电压电平，且位线杠/BL具有地GND的电压电平。否则，即若第一单元CELL1存储处于逻辑低电平＂0＂的数据，则在感测及放大操作之后位线BL具有地GND的电压电平，且位线杠/BL具有供应电压VDD的电压电平。
由于存储在每个单元之每个电容器中之电荷量是小的，在电荷被递送至位线BL中之后，应在每个原先单元之电容器中恢复电荷。在使用感测放大器之锁存数据完成该恢复之后，对应于原先单元之字线被去激励(inactivate)。
在此描述当存储在第三单元CELL3中之数据被读取的情形。若第三单元CELL3存储处于逻辑高电平＂1＂的数据，亦即第三电容器C2被充电，则在感测及放大操作之后，位线杠/BL具有供应电压VDD的电压电平，且位线BL具有地GND的电压电平。否则，亦即若第三单元CELL3存储处于逻辑低电平＂0＂的数据，则在感测及放大操作之后，位线杠/BL具有地GND的电压电平，且位线BL具有供应电压VDD的电压电平。
此外，在写入操作中，亦即当一输入数据存储于单元区域中时，对应于所输入之行及列地址之字线被激励，然后，存储在耦合于该字线的单元中之数据被感测和放大。之后，在感测放大器152a中，经放大之数据被替换为输入数据。亦即，输入数据被锁存于感测放大器152a中。接下来，输入数据被存储于对应于所激励之字线之单元中。若完成了存储输入数据于单元中，则对应于所输入的行与列地址之字线被去激励。
第3图是描述第1图中所示的单元区域100内之每个单元阵列及每个感测放大块之间的连接的方块图。特别地，该常规半导体存储器装置具有共享位线感测放大器结构。在此，所述共享位线感测放大器结构指的是两个相邻单元阵列耦合至一个感测放大块。
如所示，有多个单元阵列110、130和180及多个感测放大块150和170。第一感测放大块150耦合至第一单元阵列110及第二单元阵列130；而第二感测放大块170耦合于第二单元阵列130及第三单元阵列180。
若一个单元阵列耦合于一个感测放大块，则该感测放大块包含多个感测放大器，每个对应于包括在该单元阵列中之每个位线对。亦即，包含在感测放大块中之感测放大器数目与包含在单元阵列中之位线数目相同。然而，参照第3图，由于在共享位线感测放大器结构下，两个单元阵列保持公用的一个感测放大块，故感测放大块具有每个对应于每两个位线对的感测放大器的数目。就是说，包含在感测放大块中之感测放大器的数目可以减半。
在用于实施较高度集成电路的共享位线感测放大器结构下，感测放大块，例如150，进一步包含第一连接块151以及第二连接块153。由于感测放大块被共同耦合于两个相邻单元阵列110及130，故应有用于将第一感测放大块150连接或断开于两个相邻单元阵列110与130之一的控制。第一及第二连接块151及153每个具有多个开关单位，例如晶体管。第一连接块151中之多个晶体管，例如MN1至MN4，根据第一连接控制信号BISH1而导通或关断；且第二连接块153中的多个晶体管，例如MN5至MN8，根据第二连接控制信号BISL1而导通或关断。
例如，若第一连接控制信号BISH1被激励，则包含在第一连接块151中之全部晶体管导通，即第一单元阵列110耦合至第一感测放大块150之感测放大器块152。否则，若第二连接控制信号BISL1被激励，则包含在第二连接块153中之全部晶体管导通，即第二单元阵列130耦合至第一感测放大块150之感测放大器块152。
同样，另一个感测放大块170包含多个感测放大器及两个连接块，其响应于其它连接控制信号BISH2及BISL2而受控以便于将感测放大块170之感测放大器块连接或断开于两个相邻单元阵列130及180之一。
而且，除了连接块及感测放大器以外，每个感测放大块，例如150，进一步包含预充电块及数据输出块。
第4图是描述第2图中所示的感测放大块150之方块图。
如所示，感测放大块150包含感测放大器152a、预充电块155a、第一及第二均衡块154a及157a、以及数据输出块156a。
感测放大器152a接收电源信号SAP及SAN以便于放大位线BL与位线杠/BL之间的电位差。当感测放大器152a未被激励时，在由预充电信号BLEQ使能时，预充电块155a用于将位线对BL及/BL预充电一位线预充电电压VBLP。响应于预充电信号BLEQ，第一均衡块154a使位线BL之电压电平与位线杠/BL之电压电平相同。类似于第一均衡块154a，第二均衡块157a亦被用于使位线BL之电压电平与位线杠/BL之电压电平相同。最后，基于从列地址产生之列控制信号YI，数据输出块156a输出由感测放大器152a放大之数据至本地数据总线对LDB及LDBB。
在此，感测放大块150进一步包含两个连接块151a及153a，每个分别依据连接控制信号BISH及BISL将感测放大器152a而连接或断开于相邻单元阵列之一。
第5图是示出所述常规半导体存储器装置之操作的波形。以下参照第1图至第5图详述该常规半导体存储器装置之操作。
如所示，读取操作可分为四个步骤：预充电步骤、读取步骤、感测步骤及恢复步骤。同样，写入操作很类似于读取操作。然而，写入操作包含写入步骤而非读取操作中之读取步骤，并且更详细地，并非所感测及放大之数据不输出，而是来自外部电路之输入数据在感测步骤期间被锁存于感测放大器中。
以下假设一单元之电容器被充电，即存储逻辑高数据＂1＂。此处，符号′SN′指的是在所述单元之电容器中充电的电位电平。另外，感测放大块中之两个连接块之一被激励而另一个被去激励。结果，感测放大块耦合至两个相邻单元阵列之一。
在预充电步骤中，位线BL及位线杠/BL由位线预充电电压VBLP加以预充电。这时所有字线被去激励。一般而言，位线预充电电压VBLP是1/2核心电压，即1/2Vcore＝VBLP。
当预充电信号BLEQ被激励为逻辑高电平时，第一及第二均衡块154a及157a亦被使能。因此，位线BL及位线杠/BL被预充电为1/2核心电压。此处，第一及第二连接块151a及153a亦被激励，即包括在第一及第二连接块151a及153a中之全部晶体管导通。
在读取步骤中，读取命令被输入并加以实施。此处，若第一连接块151a耦合于第一单元阵列110且第二连接块153a耦合于第二单元阵列130，则当第一连接块151a被激励而第二连接块153a被去激励时，感测放大器152a耦合于第一单元阵列110。否则，当第二连接块153a被激励而第一连接块151a被去激励时，感测放大器152a耦合至第二单元阵列130并断开于第一单元阵列110。
此外，对应于所输入地址之字线由供应电压VDD或高电压VPP拉激励，直到恢复步骤为止。
此处，为激励字线，通常使用高电压VPP，这是因为要求供应电压VDD变低且半导体存储器装置之操作速度变快。
若字线被激励，则对应于该字线之单元之MOS晶体管导通；且存储于所述单元中之电容器内之数据被递送至位线BL中。
因此，由1/2核心电压预充电之位线BL被提升一预定电压电平ΔV。此处，虽然电容器被充电为核心电压Vcore，但位线BL之电压电平无法增加至核心电压Vcore，这是因为电容器之电容Cc小于位线BL之寄生电容(worm capacitance)Cb。
参照第5图，在读取步骤中，应理解位线BL之电压电平被增加预定电压电平ΔV，且符号′SN′亦减小至该电压电平。
此时，亦即当数据被递送至位线BL中时，没有数据被递送至位线杠/BL，并且位线杠/BL然后保持1/2核心电压电平。
接着在感测步骤中，第一电源信号SAP被供以核心电压Vcore且第二电源信号SAN被供以地GND。然后通过使用第一及第二电源信号SAP及SAN，感测放大器可以放大位线BL与位线杠/BL之间的电压差，即电位差。此时，位线BL及位线杠/BL之间的相对高侧被放大至核心电压Vcore；而位线BL及位线杠/BL之间的另一侧，即相对低侧，被放大至地GND。
此处，位线BL之电压电平高于位线杠/BL之电压电平。亦即在位线BL及位线杠/BL被放大之后，位线BL被供以核心电压Vcore且位线杠/BL被供以地GND。
最后，在恢复步骤中，用于将位线BL提升预定电压电平ΔV的在读取步骤中从电容器输出之数据被恢复于原先的电容器中。亦即，该电容器被再充电。在恢复步骤之后，对应于电容器之字线被去激励。
接着，所述常规半导体存储器装置再次执行预充电步骤。亦即，第一及第二电源信号SAP及SAN分别被供以1/2核心电压Vcore。此外，预充电信号BLEQ被激励并且输入至第一及第二均衡块154a及157a以及预充电块155a。此时，感测放大器152a通过第一及第二连接块151a及153a耦合至两个相邻单元阵列，例如110与130。
随着半导体存储器装置之设计技术的快速发展，用于操作半导体存储器装置的供应电压之电压电平变低。然而，虽然供应电压之电压电平变低，但要求半导体存储器装置之操作速度变快。
为了实现有关半导体存储器装置操作速度之要求，半导体存储器装置包含一内部电压产生器，用以产生具有比供应电压VDD低之电压电平的核心电压Vcore，以及具有比核心电压Vcore高之电压电平的高电压VPP。
至目前为止，可通过借助使用克服供应电压VDD之电压电平减小的上述方式而无需任何其他特定方法来实施制造半导体存储器装置的纳米级(nano-scale)技术而实现所要求之操作速度。
例如，尽管供应电压之电压电平从大约3.3V降低为大约2.5V或2.5V以下，如果基于从大约500nm至大约100nm来实施纳米级技术，则实现所要求之操作速度。这意味着半导体存储器装置更为集成化。亦即随着纳米级技术之升级，即发展，包含在半导体存储器装置内之所制造的晶体管之功耗被减小，且若供应电压之电压电平未减小，则所制造之晶体管的操作速度亦变快。
然而，对于基于100纳米以下之纳米技术，发展纳米技术是很困难的。亦即，存在对半导体存储器装置越来越集成化的限制。
此外，供应电压之所要求的电压电平变低，例如从大约2.0V至大约1.5V或甚至大约1.0V。因此，仅通过发展纳米技术无法达到有关供应电压之要求。
若输入于半导体存储器装置之供应电压的电压电平低于预定电压电平，则包含在半导体存储器装置内之每个晶体管之操作裕度将不足；且结果，所要求之操作速度无法满足且半导体存储器装置之操作可靠性无法保证。
另外，感测放大器需要较多时间来稳定放大位线BL与位线杠/BL之间的电压差，这是因为晶体管之预定导通电压，即阈电压保持在低供应电压以下。
再者，若在位线对BL及/BL处产生噪声，则位线BL及位线杠/BL之每个电压电平在1/2核心电压Vcore上波动，亦即增加或减小一预定电平。就是说，当供应电压之电压电平变低时，小噪声可严重影响半导体存储器装置之操作可靠性。
因此，存在对将供应电压之电压电平减小在预定电平以下的限制。
此外，随着半导体存储器装置更加集成化，晶体管之尺寸变小，且晶体管之栅与位线之间的距离变得愈来愈近。结果，产生了泄放电流(bleed current)。在此，泄放电流指的是晶体管之栅与位线之间的一种泄漏电流，这是由于晶体管之栅与位线之间的物理距离在一预定值以下。
第6图是描述半导体存储器装置之单位单元以便示出泄放电流之原因的横截面图。
如所示，所述单位单元包含基板10、装置隔离层11、源与漏区12a与12b、栅电极13、位线17、电容器14至16以及绝缘层18与19。在此，符号′A′指的是晶体管之栅电极13与位线17之间的距离。
由于制造半导体存储器装置之纳米技术的快速发展，晶体管之栅电极13与位线17之间的距离，亦即′A′变短。
在预充电步骤中，位线BL被供以1/2核心电压，且栅电极13，即字线，被供以地。
若单位单元中之栅电极13及位线17因为在制造过程中发生错误而造成电子性短路，则在预充电步骤期间电流连续流动，并且功耗增加。在此情况下，半导体存储器装置包括多个附加的单位单元以取代位线与栅电极发生电子性短路之单位单元。此时，以字线基础用附加单元代替错误单元。
否则，若在制造过程中无错误发生，亦即在半导体存储器装置的任何单元中，位线17与栅电极13未发生电子性短路，则没有泄放电流。然而，若晶体管之栅电极13与位线17之间的距离，即′A′太短而在制造过程中无任何错误，则泄放电流产生并流动。
最近，有关如何在低功率条件下操作半导体存储器装置是很重要的。如果上述泄放电流产生，则不应理解具有该泄放电流之半导体存储器装置适用于系统，虽然该半导体存储器装置可正常操作。
为了减小泄放电流的量，建议在晶体管之栅电极与位线之间添加电阻器。然而，虽然电阻器可以减小小量泄放电流，但这对于减小及防止泄放电流之流动不是有效且基本的。
发明内容
因此，本发明之目的是提供一种半导体装置，用以在低功耗条件下以快速度操作，并且防止泄放电流产生以由此减小功耗。
根据本发明的一方面，提供了一种包含于半导体存储器装置中之设备，用以对位线和位线杠预充电，并感测及放大递送至该位线和位线杠之一的数据，该设备包括：预充电装置，用以对所述位线和位线杠预充电为地；感测放大装置，用以通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地之电压电平，并且所述高电压具有高于供应电压之电压电平；以及辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平。
根据本发明的另一个方面，提供了一种方法，用以在半导体存储器装置中对位线和位线杠预充电，并感测及放大递送至该位线和位线杠之一的数据，该方法包括下列步骤：a)将所述位线和位线杠预充电为地；b)通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地之电压电平，并且所述高电压具有高于供应电压之电压电平；以及c)当感测及放大所述数据时，将所述位线和位线杠之间之较低电压电平侧维持为地。
根据本发明的另一个方面，提供了一种半导体存储器装置，包括：第一单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；预充电装置，用以将所述位线和位线杠预充电为地；感测放大装置，用以通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地的电压电平，并且所述高电压具有高于核心电压的电压电平；以及辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平。
根据本发明的另一个方面，提供了一种半导体存储器装置，其包括：第一单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而输出该数据至位线和位线杠之一；第一预充电块，其耦合至所述第一单元阵列，用以通过使用所述地来对所述第一单元阵列的位线或位线杠预充电；第二单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而输出该数据至位线和位线杠之一；第二预充电块，其耦合至所述第二单元阵列，用以通过使用所述地来对第一单元阵列的位线或位线杠预充电；感测放大块，用以通过使用一高电压和一低电压来感测及放大输出自第一和第二单元阵列之一的数据；辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平；第一连接控制块，其位于所述感测放大块和第一预充电块之间，用以将所述感测放大块连接或断开于所述第一预充电块；以及第二连接控制块，其位于所述感测放大块和第一预充电块之间，用以将所述感测放大块连接或断开于所述第二预充电块。
根据本发明的一个实施例，提供了一种包含于半导体存储器装置中之设备，用以对位线和位线杠预充电，并感测及放大递送至该位线和位线杠之一的数据。所述设备包含：预充电装置，用以将所述位线和位线杠预充电为地；感测放大装置，用以通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地的电压电平，并且所述高电压具有高于供应电压的电压电平；以及辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平，其中，在所述数据由所述感测放大装置感测及放大期间，所述辅助感测放大装置对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
根据本发明的另一实施例，提供了一种用以在半导体存储器装置中对位线和位线杠预充电，并感测及放大递送至该位线和位线杠之一的数据的方法。所述方法包含下列步骤：a)将所述位线和位线杠预充电为地；b)通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地之电压电平，并且所述高电压具有高于供应电压之电压电平；以及c)在所述数据被感测及放大期间，对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
根据本发明的另一实施例，提供了一种半导体存储器装置。所述半导体存储器装置包含：第一单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；预充电装置，用以将所述位线和位线杠预充电为地；感测放大装置，用以通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地之电压电平，并且所述高电压具有高于核心电压之电压电平；以及辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平，其中，在所述数据由所述感测放大装置感测及放大期间，所述辅助感测放大装置对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
根据本发明的另一实施例，提供了一种用以操作半导体存储器装置之方法。所述方法包含下列步骤：a)存储数据于第一单元阵列中，并响应于所输入之地址和命令而输出该数据至位线和位线杠之一；b)将所述位线和位线杠预充电为地；c)通过使用一核心电压和一高电压来感测及放大所述数据，所述核心电压用以操作所述半导体存储器装置，所述高电压具有高于所述核心电压之电压电平；以及d)在所述数据被感测及放大期间，对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
根据本发明的另一实施例，提供了一种半导体存储器装置。所述半导体存储器装置包含：第一单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；第一预充电块，其耦合至所述第一单元阵列，用以通过使用地来对该第一单元阵列之位线或位线杠预充电；第二单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；第二预充电块，其耦合至所述第二单元阵列，用以通过使用地来对所述第二单元阵列之位线或位线杠预充电；感测放大块，用以通过使用一低电压和一高电压来感测及放大输出自所述第一和该二单元阵列之一的数据，所述低电压具有低于地的电压电平，并且所述高电压具有高于供应电压的电压电平；辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平；第一连接控制块，其位于所述感测放大块和第一预充电块之间，用以将所述感测放大块连接或断开于所述第一预充电块；以及第二连接控制块，其位于所述感测放大块和第二预充电块之间，用以将所述感测放大块连接或断开于所述第二预充电块，其中，在所述数据由所述感测放大装置感测及放大期间，所述辅助感测放大装置对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
附图说明
根据结合附图进行的下面优选实施例之描述，本发明之上述及其它目的以及特征将变得显而易见，在附图中：
第1图为一方块图，示出一常规半导体存储器装置的核心区域；
第2图为一方块图，描述第1图所示之单元区的详细结构；
第3图为一方块图，描述包含于第1图所示之单元区域中之每个单元阵列与每个感测放大块之间的连接关系；
第4图为一方块图，描述第2图所示之感测放大块150；
第5图为一波形，示出所述常规半导体存储器装置之操作；
第6图为一横截面图，描述所述半导体存储器装置之单位单元，以示出泄放电流的原因；
第7图为一方块图，示出根据本发明之实施例之半导体存储器装置的核心区域；
第8图为描述第7图所示之感测放大块的第一方块图；
第9到11图为波形图，示出第7图所示之半导体存储器装置的操作；
第12图为描述第7图所示之感测放大块的第二方块图；
第13图为一方块图，示出根据本发明之另一个实施例之半导体存储器装置的核心区域；
第14图为详细描述第13图所示之半导体存储器装置核心区域的第一方块图；
第15图为一波形，示出第14图所示之半导体存储器装置之操作；并且
第16图为详细描述第13图所示之半导体存储器装置核心区域的第二方块图。
具体实施方式
以下将参照附图来详述根据本发明在低功率条件下操作的半导体存储器装置。
第7图为一方块图，示出根据本发明之实施例之半导体存储器装置的核心区域。
如所示，该半导体存储器装置包括第一基准单元块400a、第二基准单元块400b、第一单元阵列300a、第二单元阵列300b以及感测放大块200。
在此，每个单元阵列，例如400a，包括多个单位单元，每个用以响应于所输入之地址和命令存而储数据，并输出该数据至位线和位线杠之一；而感测放大块200用以感测及放大从每个单元阵列所输出的数据。第一单元阵列300a经由多个位线，例如BLn和BLn+1，耦合至感测放大块200。第二单元阵列300b经由多个位线杠，例如/BLn和/BLn+1，耦合至感测放大块200。
详细来说，包含于第一和第二单元阵列300a和300b中的每个单位单元由一个电容器，例如Cap，以及一个晶体管，例如TC构成。
第一和第二基准单元块400a和400b用以经由所述多个位线，例如BLn和BLn+1，以及所述多个位线杠，例如/BLn和/BLn+1来供应基准信号至感测放大块200。
第8图为描述第7图所示之感测放大块200的第一方块图。
如所示，感测放大块200包括预充电块220a和220b、连接控制块230a和230b、感测放大器210、数据输出块240以及辅助感测放大器260a。在第7图所示之半导体存储器装置中，两个相邻单元阵列，即300a和300b耦合至一个感测放大块200。
如所示，包含于第一单元阵列300a中的单位单元经由位线BL耦合至感测放大器210，而包含于第二单元阵列300b中的单位单元经由位线杠/BL耦合至感测放大器210。在此，存在位于第一单元阵列300a和感测放大器210之间的第一预充电块220a以及第一连接控制块230a。同样，存在位于第二单元阵列300b和感测放大器210之间的第二预充电块220b以及第二连接控制块230b。
感测放大器210接收第一功率供应信号SAP和第二功率供应信号SAN，以放大位线BL和位线杠/BL之间的电位差，即电压差。当感测放大器210被激励时，高电压VPP作为第一功率供应信号SAP被输入，而低电压VBB作为第二功率供应信号SAN被输入。若感测放大器210被去激励，则地GND作为第一和第二功率供应信号SAP和SAN被输入。
在此，高电压VPP具有高于自外部电路所输入之供应电压VDD的电压电平；而低电压VBB具有低于地GND的电压电平。
在感测放大器210不被激励时，在由预充电信号BLEQ使能时，第一和第二预充电块220a和220b用于分别将位线BL和位线杠/BL预充电为地GND。最后，数据输出块240根据所输入之列地址而输出由感测放大器210放大之数据至本地数据线对，即LDB和LDBB。
换句话说，预充电块220用以将位线BL和位线杠/BL预充电为地GND；而感测放大块210通过使用高电压VPP和低电压VBB来感测及放大数据。也就是说，高电压VPP和低电压VBB分别作为第一功率供应信号SAP和第二功率供应信号SAN被输入。
此外，感测放大块210包括第一和第二连接块230a和230b，每个用以将加载于所述位线或位线杠中的数据递送至所述感测放大块中，并防止低电压VBB被递送至分别耦合至所述单元阵列的位线和位线杠中。
举例来说，若响应于所输入之命令，存储于第一单元阵列300a中的数据经由位线BL输出，则第一连接控制块230a被激励。结果，所述数据可被递送至感测放大器210中。接着，为防止所述低电压被供应至连接至第一单元阵列300a的位线BL，在所述感测放大器感测及放大位线BL和位线杠/BL之间的电压差时，第一连接控制块230a被去激励。同样，若响应于所输入之命令，存储于第二单元阵列300b中的数据经由位线杠/BL输出，则第二连接控制块230b被激励。结果，所述数据可被递送至感测放大器210中。之后，为防止所述低电压被供应至连接至第二单元阵列300a的位线杠/BL，在所述感测放大器感测及放大位线BL和位线杠/BL之间的电压差时，第二连接控制块230b被去激励。
换句话说，当感测放大器210执行感测放大操作时，耦合感测放大器之位线SA_BL和耦合感测放大器之位线杠SA_/BL之一被降低至所述低电压电平。在此，耦合感测放大器之位线SA_BL为连接在第一连接控制块230a和感测放大器210之间的位线，而耦合感测放大器之位线杠SA_/BL为连接在第二连接控制块230b和感测放大器210之间的位线杠。在假设耦合感测放大器之位线杠SA_/BL被降低至所述低电压电平的情况下，位线杠/BL不应被降低至该低电压电平。为此，第二连接控制块203b防止低电压VBB被供应至位线杠/BL，以由此将位线杠/BL停留在地电压电平。
此外，辅助感测放大器260a耦合至位线BL和位线杠/BL，以在感测放大器210执行感测放大操作时将位线BL和位线杠/BL之一稳定地停留在地电压电平。换言之，由于第一和第二连接控制块230a和230b无法稳定地将位线BL和位线杠/BL维持为地电压电平，故提供辅助感测放大器260a。
再者，在根据本发明之半导体存储器装置中，当第二单元阵列300b经由位线杠/BL将数据输出至感测放大器210时，第一基准单元块400a供应基准信号至位线BL。同样，当第一单元阵列300a经由位线BL将数据输出至感测放大器210时，第二基准单元块400b供应所述基准信号至位线杠/BL。
第一和第二预充电块220a和220b的每个包括晶体管，用以响应于预充电信号BLEQ而供应地GND至位线BL和位线杠/BL来作为预充电电压。当执行预充电操作时，即预充电信号BLEQ被激励时，第一和第二连接控制块230a和230b亦响应于控制信号BI而被激励。
感测放大块210包括第一和第二PMOS晶体管TS1和TS2以及第一和第二NMOS晶体管TS3和TS4。
第一PMOS晶体管TS1具有栅、漏和源，所述栅耦合至位线杠/BL，所述源用以接收第一功率供应信号SAP，且所述漏耦合至位线BL。而第二PMOS晶体管TS2具有栅、漏和源，所述栅耦合至位线/BL，所述源用以接收第一功率供应信号SAP，且所述漏耦合至位线杠/BL。
第一NMOS晶体管TS3具有栅、漏以及源，所述栅耦合至位线杠/BL，所述源用以接收第二功率供应信号SAN，且所述漏耦合至位线BL；而第二NMOS晶体管TS4具有栅、漏以及源，所述栅耦合至位线BL，所述源用以接收第二功率供应信号SAN，且所述漏耦合至位线杠/BL。
在由感测放大器210放大之后，所述数据经由数据输出块240传送至本地数据线LDB和本地数据线杠LDBB。
数据输出块240用以将由感测放大块210放大的数据递送至本地数据线LDB和本地数据线杠LDBB中，或经由本地数据线LDB和本地数据线杠LDBB将所输入之数据递送至感测放大块210中。
详细来说，数据输出块240包括第一和第二MOS晶体管TO1和TO2。第一MOS晶体管TO1耦合在位线BL和本地数据线LDB之间，用以响应于根据所输入之列地址的列控制信号YI将感测放大器210所放大之数据递送至本地数据线LDB中，或经由本地数据线LDB将所输入之数据递送至感测放大块210中。此外，第二MOS晶体管TO2耦合在位线杠/BL和本地数据线杠LDBB之间，用以响应于列控制信号YI将由感测放大器210放大之数据递送至本地数据线杠LDBB中，或经由本地数据线杠LDBB将所输入之数据递送至感测放大块210中。
辅助感测放大器260a包括：第三MOS晶体管TB1，其一端连接至位线BL，而其另一端连接至地GND；以及第二MOS晶体管TB2，其一端连接至位线杠/BL，而其另一端连接至地GND。在此，第三MOS晶体管TB1的栅耦合至第四MOS晶体管TB2的一端，而第四MOS晶体管TB2的栅耦合至第三MOS晶体管TB1的一端。
第9至11图为波形图，示出第7图所示之半导体存储器装置的操作。
参照第7至11图，以下将描述根据本发明之半导体存储器装置的操作。
如上所述，读取操作可被分为四个步骤：预充电步骤t0、读取步骤t1、感测步骤t2和t3、以及恢复步骤t4。同样，写入操作与读取操作很相似。然而，写入操作包括写入步骤而非读取操作中的读取步骤，且更详细来说，在感测步骤期间，不是不输出经感测及放大之数据，而是将来自外部电路的所输入之数据锁存于感测放大器中。另外，所述感测步骤包括第一感测步骤t2和第二感测步骤t3。数据输出块240在第二感测步骤t3期间被激励，这是因为在第一感测步骤t2期间，经放大之数据不稳定。
在下文中，假设耦合至位线BL之第一单元阵列300a中所包含之单元的电容器被充电，亦即存储高逻辑数据＂1＂。
特别地，根据本发明之半导体存储器装置中的位线BL和位线杠/BL被预充电为地GND。此外，参照第7图，该半导体存储器装置具有一开式(open)位线结构。
在预充电步骤t0，位线BL和位线杠/BL被预充电为地GND，而非通常为1/2核心电压的位线预充电电压VBLP，即1/2Vcore＝VBLP。此时，所有字线被去激励。换句话说，若在预充电步骤t0期间，激励为逻辑高电平的预充电信号BLEQ被保持，则位线BL和位线杠/BL被预充电为地GND。
在读取步骤t1，读取命令被输入并执行，然后对应于所输入之地址的字线WL由供应电压VDD或高电压VPP激励，直到恢复步骤为止。
在此，为了激励字线，通常使用高电压VPP，这是因为要求供应电压VDD变低而半导体存储器装置的操作速度变快。
若字线WL被激励，则对应于该字线之单元的MOS晶体管被导通；并且存储在包含于第一单元阵列300a中之单元之电容器中的数据被递送至位线BL中。此时，输入至预充电块220的预充电信号BLEQ被去激励。
同时，当第一单元阵列300a输出所存储之数据至位线BL时，响应于第二基准控制信号REF_SEL2，耦合至位线杠/BL的第二基准单元块400b输出基准信号至位线杠/BL，该基准信号具有存储于所述单元之电容器中之数据的1/2电压电平。
否则，当第二单元阵列300b输出所存储之数据至位线杠/BL时，响应于第一基准控制信号REF_SEL1，耦合至位线BL的第一基准单元块400a输出基准信号至位线BL中，该基准信号具有存储在包含于第二单元阵列300b中之单元的电容器中之数据的1/2电压电平。
参照第9图，在读取步骤中，应理解位线BL和位线杠/BL之每个电压电平被增加每个预定电压电平，例如大约两倍的电压电平。
接着，在感测步骤的感测步骤t2和t3中，第一功率供应信号SAP被供以高电压VPP，而第二功率供应信号SAN被供以低电压VBB。
在第一感测步骤t2中，感测放大器210可通过使用第一和第二功率供应信号SAP和SAN来放大位线BL和位线杠/BL之间的电压差，即电位差。此时，位线BL和位线杠/BL之间之相对高侧被放大至高电压VPP；而位线BL和位线杠/BL之间之另一侧，即相对低侧被放大至地GND。之后，经放大之电压差被锁存于感测放大器210中。特别地，该感测放大器放大电压差可以比常规感测放大器快，这是因为使用高电压VPP及低电压VBB而非供应电压VDD及地GND。
此处，位线BL之电压电平高于位线杠/BL之电压电平。亦即，在位线BL及位线杠/BL经过放大后，位线BL保持高电压VPP之电压电平。然而，即使位线杠/BL可暂时放大至低电压VBB，位线杠/BL仍保持地GND之电压电平，这是因为第二连接块230b被去激励，即关断。就是说，由于位线杠/BL预充电为具有比低电压VBB高之电压电平的地GND，感测放大器210中之位线杠/BL不被放大至低电压VBB。结果，第一单元阵列300a中之位线BL之电压电平可保持为地GND。
在此，所述第一和该第二连接控制块用以防止低电压VBB被递送至第二单元阵列300b中的位线杠/BL中。
此外，由于第二单元阵列300b中的位线BL所产生之寄生电容相对较大，流经包括在第二连接块230b中之晶体管之电流量是小的。因此，在感测步骤t2及t3以及恢复步骤t4期间，第二单元阵列300b中之位线杠/BL之电压电平保持为地GND。
同样，在位线BL放大至低电压VBB的情况中，第一连接块230a被去激励，以防止低电压VBB递送到第一单元阵列300a中之位线BL中。
若低电压VBB递送至第一或第二单元阵列300a或300b中之位线BL或位线杠/BL中，则从第一或第二单元阵列300a或300b感测的数据被破坏，亦即加载于位线BL或位线杠/BL中的电荷被放电。因此，防止的是低电压VBB经由第一或第二连接块230a或230b传送至第一或第二单元阵列300a或300b。
亦即，低电压VBB被用以增加感测放大器210之操作速度但被禁止传送至第一及第二单元阵列300a及300b。
在此，如上所述，提供辅助感测放大器260a以稳定地将位线BL或位线杠/BL维持为地电压电平。
换言之，在感测步骤期间，辅助感测放大器260a检测位线BL和位线杠/BL之间的电压差，然后控制位线BL和位线杠/BL中具有低于另一个之电压电平的一个，以停留在地电压电平。
在耦合感测放大器之位线杠SA_/BL被放大至低电压VBB的情况中，第二单元阵列300b中的位线杠/BL变成地电压电平。此时，为了稳定地将位线杠/BL维持为地电压电平，若位线杠/BL的电压电平低于地GND，则辅助感测放大器260a增加位线杠/BL的电压电平，或者若位线杠/BL的电压电平高于地GND，则辅助感测放大器260a降低位线杠/BL的电压电平。
如上所述，第三和第四MOS晶体管TB1和TB2之每一端耦合至地GND，以供应地GND至位线BL和位线杠/BL之一。
第10图为一波形图，示出当所述半导体存储器装置执行读取操作时，辅助感测放大器260a之上述操作。如所示，位线杠/BL由辅助感测放大器260a迅速改变为地GND，并稳定地维持为地GND。
第11图为另一个波形图，示出当所述半导体存储器装置执行写入操作时，辅助感测放大器260a之上述操作。如所示，位线BL由辅助感测放大器260a迅速改变为地GND，并稳定地维持为地GND。
具体而言，在第11图中示出根据输入以被写入之数据的逻辑电平，耦合感测放大器之位线SA_BL被放大至高电压电平，而耦合感测放大器之位线杠SA_/BL被放大至低电压电平，然后位线BL被放大至低电压电平，而位线杠/BL被放大至高电压电平。此时，如所示，位线BL由辅助感测放大器260a改变至地GND，并稳定地维持为地GND。
在第一感测步骤t2之后的第二感测步骤t3期间，感测放大器210连续接收第一及第二电源信号SAP及SAN，而后，位线BL之电压电平被稳定为高电压VPP。另外，根据所输入列地址之I/O控制信号Yi被激励为逻辑高电平。响应于所激励之I/O控制信号Yi，数据输出块240将加载于位线BL及位线杠/BL之每个电压电平，即数据递送至本地数据线LDB以及本地数据线杠LDBB中。
此处，当任何数据不被递送时，本地数据线LDB及本地数据线杠LDBB以1/2核心电压Vcore来预充电。然后，当数据递送至本地数据线LDB及本地数据线杠LDBB中时，本地数据线杠LDBB之电压电平暂时减小至地GND，这是因为位线杠之电压电平是地GND。
最后，在恢复步骤t4，用以将位线BL提升预定电压电平的在读取步骤期间从电容器输出之数据被恢复于原先的电容器中。亦即，所述电容器被再充电。在恢复步骤t4之后，对应于所述电容器之字线WL被去激励。
在恢复步骤之后，地GND被供应给感测放大器210作为第一及第二电源信号SAP及SAN。
在常规半导体存储器装置中，因为当任何数据经由本地数据线LDB及本地数据线杠LDBB传送时，本地数据线LDB及本地数据线杠LDBB被预充电为供应电压VDD或1/2供应电压1/2VDD，故由感测放大器210放大至地GND之位线杠/BL之电压电平由数据输出块240增加至一预定电平。
因此，为了将位线杠/BL之预定电平恢复至地GND，常规半导体存储器装置具有足够的时间用于恢复步骤。否则，在恢复步骤，错误数据可被恢复于第一或第二单元阵列300a或300b之原先单元中。举例而言，当原先数据为＂0＂时，恢复数据可变为＂1＂。因此，在常规半导体存储器装置中，花费足够的时间，即相对长之时间来执行恢复步骤t4。
然而，在本发明中，感测放大器210中之位线杠/BL被放大至低电压VBB，其具有比地GND低之电压电平。因此，由于该低电压VBB，若供应电压VDD或半供应电压，即1/2VDD，被供应给感测放大器210中之位线杠/BL，则位线杠/BL之电压电平几乎不增加。
因此，在根据本发明之半导体存储器装置中，恢复步骤t4之时段可予以减小。
接着，半导体存储器装置再次执行预充电步骤t5。另外，预充电信号BLEQ被激励并输入至预充电块220。此时，感测放大器210耦合至两个相邻单元阵列，即300a及300b。结果，位线BL和位线杠/BL被预充电为地GND。
以下假设耦合于位线BL之第一单元阵列300a中所包括之单元之电容器被充电，亦即存储逻辑低数据＂0＂。
同样，在预充电步骤t0，位线BL与位线杠/BL被预充电为地GND。在读取步骤t1，读取命令被输入并加以执行，然后对应于所输入地址之字线WL由供应电压VDD或高电压VPP激励，直到恢复步骤为止。
若字线WL被激励，则对应于该字线之单元之MOS晶体管导通；且包括在第一单元阵列300a中的单元之电容器中所存储之数据被递送至位线BL中。此时，输入到预充电块220之预充电信号BLEQ被去激励。然而，由于所述数据是逻辑低电平＂0＂，故位线BL之电压电平不改变，亦即维持为地GND。
同时，当第一单元阵列300a输出所存储之数据至位线BL时，响应于第二基准控制信号REF_SEL2，耦合于位线杠/BL之第二基准单元块400b输出基准信号至位线杠/BL，该基准信号具有存储于所述单元之电容器中之数据的1/2电压电平。
接下来，在所述感测步骤之第一感测步骤t2，第一电源信号SAP被供以高电压VPP，且第二电源信号SAN被供以低电压VBB。然后，感测放大器210可通过使用第一及第二电源信号SAP及SAN，即高电压VPP及低电压VBB，来放大位线BL与位线杠/BL之间的电压差，即电位差。此时，位线BL与位线杠/BL之间之相对高侧被放大至高电压VPP；而位线BL与位线杠/BL之间的另一侧，即相对低侧，被放大至地GND。
此处，第一及第二连接块用以防止低电压VBB递送至第一单元阵列300a中之位线BL中。结果，位线BL可保持电压电平为地GND，这是因为第一连接控制块230a被去激励，即关断。
由于用以感测及放大逻辑低数据，即＂0＂之其它步骤与逻辑高数据，即＂1＂的相同，对这些步骤的描述将予以省略。
继续描述根据本发明之半导体存储器装置之写入操作。写入操作接收来自外部电路之写入命令、地址及数据。接着，所述数据被输入到本地数据线LDB及本地数据线杠LDBB。在感测步骤中，感测放大器210之经感测及放大的数据不被输出，而是来自外部电路的所输入数据被锁存于感测放大器210中。此处，感测步骤亦包含使用高电压VPP及低电压VBB以增加感测放大器210之操作速度之第一及第二感测步骤t2及t3。接着，在第二感测步骤t3，响应于列控制信号YI，所输入的数据经由数据输出块240传送并且锁存于感测放大器210中。
接下来在恢复步骤t4，在感测步骤期间被锁存于感测放大器210中之数据被存储在对应于所输入地址的电容器中。
如上所述，在读取操作及写入操作中，位线BL及位线杠/BL被预充电为地GND，且感测放大器210使用高电压VPP及低电压VBB来感测并放大存储于单元中之数据，或锁存本地数据线及本地数据线对之所输入的数据。
结果，即由于感测放大器210被供以高电压VPP，根据本发明之半导体存储器装置之操作速度被增加，即被改善。另外，提升位线BL或位线杠/BL之电压电平至预定电压电平可能是困难的，这是因为位线BL及位线杠/BL被预充电为地GND；然而，感测放大器210可通过使用高电压VPP及低电压VBB来有效地放大电压电平。
根据如上述之地电平预充电操作，可预期有关依照本发明之半导体存储器装置之优点。
首先，所述感测放大器的操作裕度被大大改善。
若位线和位线杠被预充电为1/2核心电压，则所述感测放大器放大该位线和位线杠之每个电压电平至地或核心电压。举例来说，若核心电压约为1.5V，则该感测放大器将约0.75V，亦即1/2核心电压，放大至约0V或约1.5V。此处，核心电压的电压电平与从外部电路输入至半导体存储器装置的供应电压的电压电平成比例。
若核心电压约为5V，将约2.5V增加至约5V或降低至0V并不是困难的操作。然而，若核心电压约为1.5V或低于1.5V，则响应于噪声或干扰，难以稳定地操作感测放大器。换句话说，当位线和位线杠被预充电为约0.75V时，若在数据被加载至该位线和位线杠之一后，在半导体存储器装置中出现噪声，则感测放大器无法感测该位线和位线杠之间的电压差。因此，在由感测放大器放大后，所述位线和位线杠之每个电压电平可被翻转。
然而，在本发明中，位线和位线杠被预充电为地。因此，虽然核心电压约为1.5V，感测放大器仍可通过使用电压差来将该位线和位线杠之每个电压电平放大至核心电压Vcore或地，这是因为减小了噪声的缺点。换言之，在根据本发明之半导体存储器装置中，在低核心电压的情况下，亦即当输入至半导体存储器装置的供应电压低时，感测放大器可稳定地感测及放大数据。
再者，在根据本发明之半导体存储器装置中，防止了产生于字线，亦即每个单元中的晶体管的栅，与位线之间的泄放电流。当位线与位线杠预充电为地且字线被去激励时，任何电流无法流动，这是因为在位线和位线杠之一与被去激励之字线之间没有电压差。因此，半导体存储器装置之功耗可以减小。
第三，在根据本发明之半导体存储器装置中，操作速度得以改善，这是因为虽然供应电压之电压电平变低，但感测放大器通过使用高电压VPP及低电压VBB来操作。
第四，根据本发明之半导体存储器装置可减小恢复步骤t4之时段。在常规半导体存储器装置中，由于当任何数据经由本地数据线LDB与本地数据线杠LDBB传送时，本地数据线LDB及本地数据线杠LDBB被预充电为供应电压VDD或1/2供应电压1/2VDD，故由感测放大器210放大至地GND的位线杠/BL之电压电平由供应电压VDD或1/2供应电压1/2VDD增加至预定电平。然而，在本发明中，感测放大器210中之位线杠/BL被放大至低电压VBB，其具有比地GND低的电压电平。因此，由于该低电压VBB，若供应电压VDD或半供应电压，即1/2VDD，被供应给感测放大器210中之位线杠/BL，则该位线杠/BL之电压电平几乎不增加。
最后，根据本发明，由于如上所述，辅助感测放大器260a将位线BL或位线杠/BL维持为地GND，故未选择之单元的数据可受到保护。
第12图为描述第7图所示之感测放大块200的第二方块图。
与第8图所示之放大块200相比，辅助感测放大器260b被不同地配置。亦即，辅助感测放大器260b包括：第五MOS晶体管TB3，其一端连接至地，而其另一端连接至位线BL；以及第六MOS晶体管TB4，其一端连接至地GND，而其另一端连接至位线杠/BL。此处，第五MOS晶体管TB3的栅连接至耦合感测放大器之位线杠SA_/BL，而第六MOS晶体管TB4的栅连接至耦合感测放大器之位线SA_BL。辅助感测放大器260b之操作与第8图所示之辅助感测放大器260a的操作相同。
第13图为一方块图，示出根据本发明另一个实施例之半导体存储器装置的核心区域。
如所示，该半导体存储器装置包括第一基准单元块400c、第二基准单元块400d、第一单元阵列300c、第二单元阵列300d以及一感测放大块200’。
在此，每个单元阵列，例如400c，包括多个单位单元，每个用以存储数据并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；并且感测放大块200’用以感测及放大输出自每个单元阵列的数据。第一单元阵列300c经由多个位线对，例如BLn和/BLn，耦合至感测放大块200’。第二单元阵列300d经由多个位线对耦合至感测放大块200’。
第一和第二基准单元块400c和400d用以经由所述多个位线对，例如BLn和/BL来供应基准信号至感测放大块200’。
与第7图中所示之半导体存储器装置相比，第13图中所示之半导体存储器装置的每个单元阵列经由所述多个位线对耦合至感测放大块200’。此外，两个相邻单位单元之间的位置及连接不同。换言之，参照第7图，两个相邻之单位单元共同耦合至一个字线。然而，如第10图所示，两个相邻之单位单元共同耦合至一个板线PL，而非一个字线。
第14图为详细描述第13图所示之半导体存储器装置核心区域的第一方块图。
如所示，感测放大块200’包括预充电块220’、感测放大器210’、数据输出块240’以及辅助感测放大块260’。在第13图中所示之半导体存储器装置中，两个相邻之单元阵列，即300c和300d，耦合至一个感测放大块200’。
此外，感测放大块200’包括第一连接控制块250a’和第二连接控制块250b’，用以经由位线BL和位线杠/BL将两个相邻之单元阵列，即300c和300d之一和两个基准单元阵列，即400c和400d之一连接或断开于感测放大器210’。此处，第一和第二功率供应器510和520与第8图所示相同。
同时，辅助感测放大块260’包括第一辅助感测放大器260c’和第二辅助感测放大器260d’，用以在执行感测放大操作时，将位线BL和位线杠/BL之间之较低电压电平侧维持为地GND。
第一辅助感测放大器260c’包括：第三NMOS晶体管TB5，其一端耦合至地GND，而其另一端耦合至位线BL；以及第四NMOS晶体管TB6，其一端耦合至地GND，而其另一端耦合至位线杠/BL。此处，第三NMOS晶体管TB5的栅耦合至位线杠/BL，而第四NMOS晶体管TB6的栅耦合至位线BL。
如所示，若包含在第一单元阵列300c中的单位单元经由位线BL耦合至感测放大器210’，亦即存储于第一单元阵列300c中的数据被输出至感测放大器210’，则第一基准单元块400c经由位线杠/BL输出基准信号至感测放大器210’。否则，若包含在第二单元阵列300d中的单位单元经由位线杠/BL耦合至感测放大器210’，则第二基准单元块400d经由位线BL输出基准信号至感测放大器210’。
换句话说，在根据本发明之半导体存储器装置中，当第一单元阵列300c经由位线BL和位线杠/BL之一输出数据至感测放大器210’时，第一基准单元块400c供应基准信号至位线BL和位线杠/BL的另一个。此时，在读取步骤t1期间，响应于第一连接控制信号BISH，第一连接控制块250a’被激励，即所有晶体管，例如TBH1被导通。另外，在读取步骤t1之后的感测步骤t2和t3期间，第一连接控制块250a’被去激励，以防止数据被破坏。此外，第一辅助感测放大器260c’稳定地将位线BL和位线杠/BL之一维持为地GND。
同样，当第二单元阵列300d经由位线BL和位线杠/BL输出数据至感测放大器210时，第二基准单元块400d供应基准信号至位线BL和位线杠/BL的另一个。此时，在读取步骤t1期间，响应于第二连接控制信号BISL，第二连接控制块250b’被激励，亦即所有晶体管，例如TBL1被导通。
感测放大器210’接收高电压VPP来作为第一功率供应信号SAP并接收地GND来作为第二功率供应信号SAN，用于放大位线BL与位线杠/BL之间的电位差。当感测放大器210’不被激励时，在由预充电信号BLEQ使能时，预充电块220’用于将位线BL和位线杠/BL预充电为地GND。
最后，数据输出块240’根据所输入之列地址来将感测放大器210’所放大之数据输出至本地数据线对，亦即LDB和LDBB。
在此，预充电块220’用以将位线BL和位线杠/BL预充电为地GND；而感测放大块210’通过使用高电压VPP和低电压VBB来感测及放大数据，所述高电压VPP具有高于功率供应电压VDD的电压电平，并且所述低电压VBB具有低于地GND的电压电平。换言之，高电压VPP和低电压VBB分别作为第一和第二功率供应信号SAP和SAN被输入。
预充电块220’包括第一和第二晶体管TP1’和TP2’。第一晶体管TP1’接收预充电信号BLEQ，并响应于该预充电信号BLEQ而将地GND供应至位线BL以作为预充电电压。此外，第二晶体管TP2’用以接收预充电信号BLEQ，并响应于该预充电信号BLEQ而将地GND供应至位线杠/BL以作为预充电电压。
感测放大块210’包括第一和第二PMOS晶体管TS1’和TS2’以及第一和第二NMOS晶体管TS3’和TS4’。
第一PMOS晶体管TS1’具有栅、漏和源，所述栅耦合至位线杠/BL，所述源用以接收核心电压Vcore和高电压VPP之一作为功率供应信号SAP，而所述漏耦合至位线BL。并且第二PMOS晶体管TS2’具有栅、漏和源，所述栅耦合至位线/BL，所述源用以接收核心电压Vcore和高电压VPP之一作为功率供应信号SAP，而所述漏耦合至位线杠/BL。
第一NMOS晶体管TS3’具有栅、漏和源，所述栅耦合至位线杠/BL，所述源用以接收地GND，而所述漏耦合至位线BL；并且第二NMOS晶体管TS4’具有栅、漏和源，所述栅耦合至位线BL，所述源用以接收地GND，而所述漏耦合至位线杠/BL。
数据在由感测放大器210’放大后经由数据输出块240’传送至本地数据线LDB和本地数据线杠LDBB。
数据输出块240’用以将感测放大块210’所放大的数据递送至本地数据线LDB和本地数据线杠LDBB中，或经由本地数据线LDB和本地数据线杠LDBB将所输入之数据递送至感测放大块210’中。
详细来说，数据输出块240’包括第一和第二MOS晶体管TO1’和TO2’。第一MOS晶体管TO1’耦合在位线BL和数据线LDB之间，用以将加载于位线BL中并由感测放大器210’放大之数据递送至本地数据线LDB中。此外，第二MOS晶体管TO2’耦合在位线杠/BL和本地数据线杠LDBB之间，用以将加载于位线杠/BL中并由感测放大器210’放大之数据递送至本地数据线杠LDBB中。
第15图为一波形图，示出第14图所示之半导体存储器装置之操作。
如所示，该半导体存储器装置之操作很类似于上述第9图所示之操作。然而，由于该半导体存储器装置具有一折迭结构(folded structure)，故存在第一和第二连接控制信号BISH和BISL，以将第一和第二单元阵列，即300c和300d之一连接或断开于感测放大器210’。
参照第15图，在读取步骤t1、感测步骤t2和t3以及恢复步骤t4期间，第一连接信号BISH被激励，而第二连接信号BISL被去激励。换句话说，这意味着第一单元阵列300c和第一基准单元块400c耦合至感测放大器210’，而第二单元阵列300d和第二基准单元块400d未耦合至感测放大器210’。
否则，若第一连接信号BISH被去激励，而第二连接信号BISL被激励，则第二单元阵列300d和第二基准单元块400d耦合至感测放大器210’。
同时，辅助感测放大块260’用以稳定地将位线BL和位线杠/BL之一维持为地GND。
第16图为详细描述第13图所示之半导体存储器装置核心区域的第二方块图。
与第14图中所示之核心区域相比，包含第一辅助感测放大器260e和第二辅助感测放大器的辅助感测放大块260’被不同地连接于该核心区域中。
换言之，第一辅助感测放大器260e’包括：第五NMOS晶体管TB9，其一端耦合至地GND，而其另一端耦合至位线BL；以及第六NMOS晶体管TB10，其一端耦合至地GND，而其另一端耦合至位线杠/BL。在此，第五NMOS晶体管TB9的栅耦合至耦合感测放大器之位线杠SA_/BL，而第六NMOS晶体管TB10的栅耦合至耦合感测放大器之位线SA_BL。
同样，第二辅助感测放大器260f’包括：第七NMOS晶体管TB11，其一端耦合至地GND，而其另一端耦合至位线BL；以及第八NMOS晶体管TB12，其一端耦合至地GND，而其另一端耦合至位线杠/BL。在此，第七NMOS晶体管TB11的栅耦合至耦合感测放大器之位线杠SA_/BL，而第八NMOS晶体管TB12的栅耦合至耦合感测放大器之位线SA_BL。
第一和第二辅助感测放大器260e’和260f’之操作与第14图所示之第一和第二辅助感测放大器260c’和260d’的操作相同。
在本发明中，半导体存储器装置在低功率条件下，例如1.5V以下，以快速度被操作并防止了泄放电流产生以由此减小功耗。
另外，与位线及位线杠被预充电为1/2核心电压的情形相比，感测放大器的操作裕度可被大大改善，即稳定地操作于噪声下。
在根据本发明之半导体存储器装置中，泄放电流被消除，这是因为位线和位线杠之一与被去激励的字线之间没有电压差。因此，半导体存储器装置可减少功耗及电流消耗。
此外，感测放大器之操作速度变快，这是因为虽然供应电压之电压电平变低，但感测放大器通过使用具有比核心电压Vcore高的电压电平的高电压VPP来操作。
另外，根据本发明之半导体存储器装置可减小恢复步骤之时段。结果，在根据本发明之半导体存储器装置中，响应于所输入的命令，例如读取或写入命令的操作周期可变短。在常规半导体存储器装置中，由于当任何数据经由本地数据线LDB及本地数据线杠LDBB传送时，本地数据线LDB与本地数据线杠LDBB被预充电为供应电压VDD或1/2供应电压1/2VDD，故由感测放大器210放大至地GND的位线杠/BL之电压电平由供应电压VDD或1/2供应电压1/2VDD增加至预定电平。然而，在本发明中，感测放大器210中之位线杠/BL被放大至低电压VBB，其具有比地GND低的电压电平。因此，由于该低电压VBB，若供应电压VDD或半供应电压，即1/2VDD，被供应给感测放大器210中之位线杠/BL，则该位线杠/BL之电压电平几乎不增加。
本申请包含有关2004年10月30日向韩国专利局所提交之韩国专利申请第2004-87651号的主题，其全部内容在此引入作为参考。
虽然已针对特定实施例描述了本发明，但是对本领域的技术人员将显而易见的是，可在被限定于以下权利要求的本发明之精神及范围内进行各种改变及修改。
【主要符号说明】
10            基板
11            装置隔离层
12a           源区
12b           漏区
13            栅电极
14-16         电容器
17            位线
18，19        绝缘层
20            行地址译码器
30            列地址译码器
40            数据输入/输出块
100           单元区域
110           第一单元阵列
130           第二单元阵列
150           第一感测放大块
170           第二感测放大块
180           第三单元阵列
151           第一连接块
152           感测放大器块
153           第二连接块
200a          第一感测放大块
200b          第二感测放大块
210           感测放大器
220           预充电块
230           子感测放大器
240           数据输出块
250a        第一连接块
250b        第二连接块
300a        第一单元阵列
300b        第二单元阵列
400a        第一基准单元块
400b        第二基准单元块
400c        第三基准单元块
400d        第四基准单元块
510         第一功率供应器
520         第二功率供应器
BL          位线
/BL         位线杠
BLn         第一位线
BLn+1       第二位线
/BLn        第一位线杠
/BLn+1      第二位线杠
Cap         电容器
LDB         本地数据线
LDBB        本地数据线杠
M0          第一MOS晶体管
PL          板线
SA_BL       感测放大位线
SA_/BL      感测放大位线杠
TC1         晶体管
TO1         第一MOS晶体管
TO2         第二MOS晶体管
TS1         第一PMOS晶体管
TS2             第二PMOS晶体管
TS3，TSB1       第一NMOS晶体管
TS4，TSB2       第二NMOS晶体管
WLn，WL0        字线。

Claims (52)

1.一种包含于半导体存储器装置中之设备，用以对位线和位线杠预充电，并感测及放大递送至该位线和位线杠之一的数据，包含：
预充电装置，用以将所述位线和位线杠预充电为地；
感测放大装置，用以通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地的电压电平，并且所述高电压具有高于供应电压的电压电平；以及
辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平，
其中，在所述数据由所述感测放大装置感测及放大期间，所述辅助感测放大装置对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
2.如权利要求第1项之设备，其中所述辅助感测放大装置包括：
第一开关，其耦合至地和所述位线，用以将地连接至该位线；以及
第二开关，其耦合至地和所述位线杠，用以将地连接至该位线杠。
3.如权利要求第2项之设备，其中所述第一开关为第一MOS晶体管，其一端耦合至地，而所述第二开关为第二MOS晶体管，其一端耦合至地，其中所述第一MOS晶体管之栅和所述第二MOS晶体管之另一端共同耦合至所述位线杠，而所述第二MOS晶体管之栅和所述第一MOS晶体管之另一端共同耦合至所述位线。
4.如权利要求第3项之设备，其中所述供应电压和地于所述半导体存储器装置之外输入。
5.如权利要求第4项之设备，进一步包含内部电压产生器，用以接收所述供应电压和地，以由此产生所述低电压和高电压。
6.如权利要求第5项之设备，进一步包含：
第一电压供应块，用以当所述感测放大装置被激励时，供应所述低电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置；以及
第二电压供应块，当所述感测放大装置被激励时，供应所述高电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置。
7.如权利要求第1项之设备，进一步包含：
至少一个第一单元阵列，用以响应于所输入之地址和命令来将所存储之数据输出至所述位线和位线杠之一；以及
至少一个基准单元阵列，用以将基准信号输出至所述位线和位线杠的另一个。
8.如权利要求第7项之设备，其中所述第一单元阵列和所述基准单元阵列中的一个单元阵列经由多个位线耦合至所述感测放大装置，而另一个单元阵列经由多个位线杠耦合至所述感测放大装置。
9.如权利要求第7项之设备，其中所述第一单元阵列和所述基准单元阵列中的一个单元阵列经由多个位线和多个位线杠耦合至所述感测放大装置，而另一个单元阵列不被耦合至所述感测放大装置。
10.如权利要求第7项之设备，进一步包含位于所述预充电装置和所述感测放大装置之间的第一连接块，用以将加载于所述位线或位线杠中的数据递送至所述感测放大装置中，并防止所述低电压被递送至分别耦合于所述单元阵列的位线和位线杠中。
11.如权利要求第10项之设备，其中所述预充电装置包括：
第一MOS晶体管，用以接收预充电信号，并响应于该预充电信号而将所述地供应至所述位线以作为预充电电压；以及
第二MOS晶体管，用以接收所述预充电信号，并响应于该预充电信号而将所述地供应至所述位线杠以作为预充电电压。
12.如权利要求第11项之设备，其中所述第一连接块包括：
第一晶体管，用以响应于位线控制信号而将加载于所述位线中的数据递送至所述感测放大装置中，并防止所述低电压被递送至该位线中；以及
第二晶体管，用以响应于所述位线控制信号而将加载于所述位线杠中的数据递送至所述感测放大装置中，并防止所述低电压被递送至该位线杠中。
13.如权利要求第12项之设备，其中所述感测放大装置包括：
第一PMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线杠，所述源用于接收所述高电压，且所述漏耦合至所述位线；
第二PMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线，所述源用于接收所述高电压，且所述漏耦合至所述位线杠；
第一NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线杠，所述源用于接收地，且所述漏耦合至所述位线；以及
第二NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线，所述源用于接收地，且所述漏耦合至所述位线杠。
14.如权利要求第1项之设备，进一步包含数据输出装置，用以将由感测放大装置放大之数据递送至数据线和数据线杠中，或经由该数据线和数据线杠将所输入之数据递送至该感测放大装置中。
15.如权利要求第14项之设备，其中所述数据输出装置包括：
第一MOS晶体管，其耦合在所述位线和数据线之间，用以将加载于该位线中的数据递送至该数据线中；以及
第二MOS晶体管，其耦合在所述位线杠和数据线杠之间，用以将加载于该位线杠中的数据递送至该数据线杠中。
16.一种用以在半导体存储器装置中对位线和位线杠预充电，并感测及放大递送至该位线和位线杠之一的数据的方法，包含下列步骤：
a)将所述位线和位线杠预充电为地；
b)通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地之电压电平，并且所述高电压具有高于供应电压之电压电平；以及
c)在所述数据被感测及放大期间，对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
17.如权利要求第16项之方法，进一步包含步骤d)：在所述步骤a)之前，接收所述供应电压与地，以由此产生所述低电压和高电压。
18.如权利要求第17项之方法，进一步包含下列步骤：
e)在所述步骤a)之后，响应于所输入之地址和命令来输出所存储之数据至所述位线和位线杠之一；以及
f)在所述步骤a)之后，输出基准信号至所述位线和位线杠的另一个。
19.如权利要求第18项之方法，其中步骤b)包括下列步骤：
b1)当感测放大装置被激励时，供应所述低电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置；以及
b2)当所述感测放大装置被激励时，供应所述高电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置。
20.如权利要求第19项之方法，其中所述b)还包括步骤b3)：将由所述感测放大装置放大之数据递送至数据线和数据线杠中，或经由该数据线和数据线杠将所输入之数据递送至所述感测放大装置中。
21.一种半导体存储器装置，包含：
第一单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；
预充电装置，用以将所述位线和位线杠预充电为地；
感测放大装置，用以通过使用一低电压和一高电压来感测及放大所述数据，所述低电压具有低于地之电压电平，并且所述高电压具有高于核心电压之电压电平；以及
辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平，
其中，在所述数据由所述感测放大装置感测及放大期间，所述辅助感测放大装置对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
22.如权利要求第21项之半导体存储器装置，其中所述辅助感测放大装置包括：
第一开关，其耦合至地和所述位线，用以将地连接至该位线；以及
第二开关，其耦合至地和所述位线杠，用以将地连接至该位线杠。
23.如权利要求第22项之半导体存储器装置，其中所述第一开关为第一MOS晶体管，其一端耦合至地，而所述第二开关为第二MOS晶体管，其一端耦合至地，其中所述第一MOS晶体管之栅和所述第二MOS晶体管之另一端共同耦合至所述位线杠，而所述第二MOS晶体管之栅和所述第一MOS晶体管之另一端共同耦合至所述位线。
24.如权利要求第23项之半导体存储器装置，其中所述供应电压和地于该半导体存储器装置之外输入。
25.如权利要求第24项之半导体存储器装置，进一步包含内部电压产生器，用以接收供应电压和地，以由此产生所述低电压和高电压。
26.如权利要求第25项之半导体存储器装置，进一步包含：
第一电压供应块，用以当所述感测放大装置被激励时，供应所述低电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置；以及
第二电压供应块，用以当所述感测放大装置被激励时，供应所述高电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置。
27.如权利要求第21项之半导体存储器装置，进一步包含基准单元阵列，用以输出基准信号至所述位线和位线杠的另一个。
28.如权利要求第27项之半导体存储器装置，其中所述第一单元阵列和所述基准单元阵列中的一个单元阵列经由多个位线耦合至所述感测放大装置，而另一个单元阵列经由多个位线杠耦合至该感测放大装置。
29.如权利要求第27项之半导体存储器装置，其中所述第一单元阵列和所述基准单元阵列中的一个单元阵列经由多个位线和多个位线杠耦合至所述感测放大装置，而另一个单元阵列不耦合至该感测放大装置。
30.如权利要求第27项之半导体存储器装置，进一步包含位于所述预充电装置和感测放大装置之间的连接控制块，用以将加载于所述位线或位线杠中的数据递送至所述感测放大装置中，并防止所述低电压被递送至分别耦合至所述单元阵列的位线和位线杠中。
31.如权利要求第30项之半导体存储器装置，其中所述预充电装置包括：
第一MOS晶体管，用以接收预充电信号，并响应于该预充电信号而将所述地供应至所述位线，以作为预充电电压；以及
第二MOS晶体管，用以接收所述预充电信号，并响应于该预充电信号而将所述地供应至该位线杠，以作为预充电电压。
32.如权利要求第31项之半导体存储器装置，其中所述连接控制块包括：
第一晶体管，用以响应于位线控制信号而将加载于所述位线中的数据递送至所述感测放大装置中，并防止所述低电压被递送至该位线中；以及
第二晶体管，用以响应于所述位线控制信号而将加载于所述位线杠中的数据递送至所述感测放大装置中，并防止所述低电压被递送至该位线杠中。
33.如权利要求第32项之半导体存储器装置，其中所述感测放大装置包括：
第一PMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线杠，所述源用于接收所述高电压，且所述漏耦合至所述位线；
第二PMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线，所述源用于接收所述高电压，且所述漏耦合至所述位线杠；
第一NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线杠，所述源用于接收地，且所述漏耦合至所述位线；以及
第二NMOS晶体管，其具有栅、漏与源，所述栅耦合至所述位线，所述源用于接收地，且所述漏耦合至所述位线杠。
34.如权利要求第21项之半导体存储器装置，进一步包含数据输出装置，用以将由所述感测放大装置放大之数据递送至数据线和数据线杠中，或经由该数据线和数据线杠将所输入之数据递送至该感测放大装置中。
35.如权利要求第34项之半导体存储器装置，其中所述数据输出装置包括：
第一MOS晶体管，其耦合在所述位线和所述数据线之间，用以将加载于该位线中的数据递送至该数据线中；以及
第二MOS晶体管，其耦合在所述位线杠和所述数据线杠之间，用以将加载于该位线杠中的数据递送至该数据线杠。
36.如权利要求第21项之半导体存储器装置，进一步包含：
第二单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；
第一阵列选择块，连接在所述第一阵列单元与所述感测放大装置之间，用以响应于第一连接信号而将所述第一单元阵列连接或断开于所述感测放大装置；以及
第二阵列选择块，连接在所述第二阵列单元与所述感测放大装置之间，用以响应于第二连接信号而将该第二单元阵列连接或断开于所述感测放大装置。
37.如权利要求第36项之半导体存储器装置，其中在预充电操作期间，基于所输入之地址和命令的第一和第二连接信号被激励。
38.一种用以操作半导体存储器装置之方法，包含下列步骤：
a)存储数据于第一单元阵列中，并响应于所输入之地址和命令而输出该数据至位线和位线杠之一；
b)将所述位线和位线杠预充电为地；
c)通过使用一核心电压和一高电压来感测及放大所述数据，所述核心电压用以操作所述半导体存储器装置，所述高电压具有高于所述核心电压之电压电平；以及
d)在所述数据被感测及放大期间，对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
39.如权利要求第38项之方法，进一步包含步骤e)：在所述步骤c)之前，接收输入至所述半导体存储器装置的供应电压，以由此产生所述核心电压和高电压。
40.如权利要求第38项之方法，进一步包含步骤f)：在所述步骤a)之后，将从基准单元所输出之基准信号输出至所述位线和位线杠的另一个。
41.如权利要求第40项之方法，进一步包含步骤g)：在所述步骤b)之后，将分别加载于所述位线和位线杠中之数据或基准信号递送至感测放大装置中，并防止所述低电压被递送至分别耦合至所述单元阵列的位线和位线杠中。
42.如权利要求第41项之方法，其中步骤c)包括下列步骤：
c1)当所述感测放大装置被激励时，供应所述低电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置；以及
c2)当所述感测放大装置被激励时，供应所述高电压至所述感测放大装置，且当所述感测放大装置被去激励时，供应地至所述感测放大装置。
43.如权利要求第42项之方法，其中步骤d)包括下列步骤：
d1)当所述位线和位线杠之间之较低电压侧的电压电平低于地时，将该较低电压侧的电压电平增加至地；以及
d2)当所述位线和位线杠之间之较低电压侧的电压电平高于地时，将该较低电压侧的电压电平降低至地。
44.如权利要求第38项之方法，其中所述c)包括步骤c3)：将由所述感测放大装置放大之数据递送至数据线和数据线杠中，或经由该数据线和数据线杠将所输入之数据递送至该感测放大装置中。
45.如权利要求第38项之方法，进一步包含下列步骤：
i)在所述步骤a)之后，响应于第一连接信号，将所述第一单元阵列连接或断开于所述感测放大装置；以及
j)在所述步骤a)之后，响应于第二连接信号，将第二单元阵列连接或断开于所述感测放大装置。
46.如权利要求第38项之方法，进一步包含步骤k)：在所述步骤d)之后，将数据恢复于所述第一单元阵列中，并响应于所输入之地址和命令，将该数据输出至位线和位线杠之一，或经由数据线和数据线杠将所输入之数据存储于单元阵列中。
47.如权利要求第46项之方法，其中在预充电操作期间，基于所输入之地址和命令的第一和第二连接信号被激励。
48.一种半导体存储器装置，包含：
第一单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；
第一预充电块，其耦合至所述第一单元阵列，用以通过使用地来对该第一单元阵列之位线或位线杠预充电；
第二单元阵列，其具有多个单位单元，每个用以存储数据，并响应于所输入之地址和命令而将该数据输出至位线和位线杠之一；
第二预充电块，其耦合至所述第二单元阵列，用以通过使用地来对所述第二单元阵列之位线或位线杠预充电；
感测放大块，用以通过使用一低电压和一高电压来感测及放大输出自所述第一和该二单元阵列之一的数据，所述低电压具有低于地的电压电平，并且所述高电压具有高于供应电压的电压电平；
辅助感测放大装置，其耦合至所述位线和位线杠，用以控制该位线和位线杠的每个电压电平；
第一连接控制块，其位于所述感测放大块和第一预充电块之间，用以将所述感测放大块连接或断开于所述第一预充电块；以及
第二连接控制块，其位于所述感测放大块和第二预充电块之间，用以将所述感测放大块连接或断开于所述第二预充电块，
其中，在所述数据由所述感测放大装置感测及放大期间，所述辅助感测放大装置对所述位线和位线杠之间之较低电压侧的电压电平进行调节，以便使该较低电压侧的电压电平维持为地。
49.如权利要求第48项之设备，其中所述辅助感测放大装置包括：
第一开关，其耦合至地和所述位线，用以将地连接至该位线；以及
第二开关，其耦合至地和所述位线杠，用以将地连接至该位线杠。
50.如权利要求第49项之设备，其中所述第一开关为第一MOS晶体管，其一端耦合至地，而所述第二开关为第二MOS晶体管，其一端耦合至地，其中所述第一MOS晶体管之栅和所述第二MOS晶体管之另一端共同耦合至所述位线杠，而所述第二MOS晶体管之栅和所述第一MOS晶体管之另一端共同耦合至所述位线。
51.如权利要求第48项之半导体存储器装置，进一步包含：
第一基准单元块，用以在所述第一单元阵列输出数据时，通过所述位线和所述位线杠中的一个来输出第一基准信号至所述感测放大块；以及
第二基准单元块，用以在所述第二单元阵列输出数据时，通过所述位线和所述位线杠中的另一个来输出第二基准信号至所述感测放大块。
52.如权利要求第48项之半导体存储器装置，进一步包含：
第一基准单元块，用以在所述第二单元阵列输出数据时，通过所述位线和所述位线杠中的一个来输出第一基准信号至所述感测放大块；以及
第二基准单元块，用以在所述第一单元阵列输出数据时，通过所述位线和所述位线杠中的另一个来输出第二基准信号至所述感测放大块。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469567A (zh) * 2015-08-18 2017-03-01 三星电子株式会社 半导体存储器装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4469319B2 (ja) * 2005-06-17 2010-05-26 シャープ株式会社 半導体記憶装置
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
US7903477B2 (en) * 2008-02-29 2011-03-08 Mosaid Technologies Incorporated Pre-charge voltage generation and power saving modes
US8509002B2 (en) * 2009-05-29 2013-08-13 Samsung Electronics Co., Ltd. Semiconductor memory device and method of driving the same
KR101783873B1 (ko) 2010-10-12 2017-10-11 삼성전자주식회사 데이터 감지를 위한 반도체 메모리 장치
KR20130057855A (ko) * 2011-11-24 2013-06-03 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102368878B1 (ko) * 2015-07-31 2022-03-02 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 비트 라인 센스 앰프 동작 방법
US9928899B2 (en) 2015-12-29 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Flying and twisted bit line architecture for dual-port static random-access memory (DP SRAM)
KR102471524B1 (ko) * 2016-05-18 2022-11-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
US9899073B2 (en) 2016-06-27 2018-02-20 Micron Technology, Inc. Multi-level storage in ferroelectric memory
US10236036B2 (en) * 2017-05-09 2019-03-19 Micron Technology, Inc. Sense amplifier signal boost

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5235550A (en) 1991-05-16 1993-08-10 Micron Technology, Inc. Method for maintaining optimum biasing voltage and standby current levels in a DRAM array having repaired row-to-column shorts
KR0133973B1 (ko) * 1993-02-25 1998-04-20 기다오까 다까시 반도체 기억장치
JPH0757465A (ja) * 1993-08-06 1995-03-03 Mitsubishi Electric Corp 半導体回路装置
KR0182966B1 (ko) * 1995-08-23 1999-04-15 김광호 반도체 메모리장치의 입출력라인 전압 제어회로 및 방법
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
JP3228154B2 (ja) * 1996-10-18 2001-11-12 日本電気株式会社 半導体記憶装置
JP3742191B2 (ja) * 1997-06-06 2006-02-01 株式会社東芝 半導体集積回路装置
JP3244039B2 (ja) 1997-11-19 2002-01-07 日本電気株式会社 多値のダイナミック型半導体記憶装置
US6078538A (en) 1998-08-20 2000-06-20 Micron Technology, Inc. Method and apparatus for reducing bleed currents within a DRAM array having row-to-column shorts
KR20000020192A (ko) * 1998-09-18 2000-04-15 윤종용 셀 어레이에 외부전원전압을 사용하는 메모리장치 및 그 구동방법
KR100516695B1 (ko) 1999-12-30 2005-09-22 주식회사 하이닉스반도체 반도체 메모리 소자의 로오 액티브 방법
JP2001307479A (ja) 2000-04-24 2001-11-02 Toshiba Corp 半導体集積回路装置
JP2002015565A (ja) * 2000-06-29 2002-01-18 Mitsubishi Electric Corp 半導体記憶装置
US6678199B1 (en) 2002-06-19 2004-01-13 Micron Technology, Inc. Memory device with sense amp equilibration circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106469567A (zh) * 2015-08-18 2017-03-01 三星电子株式会社 半导体存储器装置
CN106469567B (zh) * 2015-08-18 2021-11-30 三星电子株式会社 半导体存储器装置

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