CN100583290C - 掉电模式期间保持数据的存储设备及其操作方法 - Google Patents

掉电模式期间保持数据的存储设备及其操作方法 Download PDF

Info

Publication number
CN100583290C
CN100583290C CN200610105478A CN200610105478A CN100583290C CN 100583290 C CN100583290 C CN 100583290C CN 200610105478 A CN200610105478 A CN 200610105478A CN 200610105478 A CN200610105478 A CN 200610105478A CN 100583290 C CN100583290 C CN 100583290C
Authority
CN
China
Prior art keywords
memory device
voltage
bit line
sense amplifier
down mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200610105478A
Other languages
English (en)
Other versions
CN1881468A (zh
Inventor
元明圭
郑扶日
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1881468A publication Critical patent/CN1881468A/zh
Application granted granted Critical
Publication of CN100583290C publication Critical patent/CN100583290C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

一种存储设备，包括：位线读出放大器；命令译码器，被配置为生成指示存储设备的操作模式的内部控制信号；以及位线读出放大器控制器，被配置为响应于内部控制信号而有选择地施加外部电压到位线读出放大器作为电源电压。

Description

掉电模式期间保持数据的存储设备及其操作方法
技术领域
本公开涉及一种半导体存储设备及其操作方法，尤其涉及一种在内部电压发生器无法工作时用来保持数据的存储设备及其操作方法。
背景技术
对于诸如个人数字助理(PDA)和笔记本电脑的移动设备中的低能量存储器的需要正在增长。这些设备被更广泛地使用。为了满足这些需求，提出一种基于保持在存储单元中的时间数据的长度是如何根据温度变化的、通过调整刷新周期从而减少功耗的方法，以及一种具有仅刷新DRAM的所希望部分的局部刷新功能的低能量动态随机存取存储器(DRAM)。
操作其中存储设备处于有效/备用状态下的掉电模式来降低功耗已经在Joint Electronic Device Engineering Council(JEDEC)中公开了。并且，JEDEC中还规定了，当存储设备不被使用时，通过不操作存储设备中的内部电压发生器而将功耗最小化的深度掉电模式(下文中称为“DPD模式”)的标准。
图1是在JEDEC中规定的DPD模式的时序图。参照图1，当时钟使能信号CKE、写入使能信号/WE和选择信号/CS处于逻辑低电平，同时行地址选通信号/RAS和列地址选通信号/CAS处于逻辑高电平时，存储设备与时钟信号CLK同步进入DPD模式；并且当时钟使能信号CKE处于逻辑高电平时退出DPD模式。
在退出DPD模式后，存储设备通常在一个预定时期后操作，例如，200us的加电序列。在DPD模式期间，存储设备中的所有内部电压发生器都被禁止，也就是，它们都不工作，因而降低了功耗。
尽管图1中描述的DPD模式中的功耗是很低的，但是存储于存储设备的存储单元中的数据并没有被保持。这是因为内部电压发生器没有工作，并且因此，也无法执行刷新操作。所以，在传统的存储设备中，为了保持数据，在DPD模式期间，在进入DPD模式之前，必须将存储在存储设备内的数据转移至其它的存储区域。
发明内容
一个实施例包括一种存储设备，具有：位线读出(sense)放大器；命令译码器，被配置为用于生成指示存储设备的操作模式的内部控制信号；以及位线读出放大器控制器，被配置为响应于内部控制信号来有选择地提供外部电压，作为位线读出放大器的电源电压。
另一个实施例包括一种操作存储设备的方法，包括：确定存储设备是否处于深度掉电模式，如果存储设备不是处于深度掉电模式，则利用内部电压来驱动位线读出放大器，如果存储设备是处于深度掉电模式，则通过外部电压来驱动位线读出放大器。
另一个实施例包括操作存储设备的方法，包括：施加命令来进入深度掉电模式，且响应于进入深度掉电模式的命令，将位线读出放大器的电源电压从内部电压切换为外部电压。
附图说明
通过参考相应的附图详细描述实施例，上述内容以及其它方面和优点将更清楚，其中：
图1为Joint Electronic Device Engineering Council(JEDEC)中规定的深度掉电(DPD)模式的时序图；
图2为根据实施例的存储设备的示意框图；
图3为根据实施例，描述图2中示出的位线读出放大器与位线读出放大器控制器的连接的电路图；
图4为描述操作根据实施例的存储设备的方法的流程图；
图5为描述操作根据另一实施例的存储设备的方法的流程图；
图6A为根据一实施例的，描述根据图5的方法的DPD模式的进入和退出阶段的时序图；以及
图6B为描述根据传统方法的DPD模式的进入和退出阶段的时序图。
具体实施方式
下文中，将参考相关附图来详细描述实施例。在整个说明书中，相同的参考标号指示相同的元件。
图2为根据一实施例的存储设备200的示意框图。存储设备200包括命令译码器210和位线读出放大器控制器270。
命令译码器210生成内部控制信号PDPD，该内部控制信号PDPD响应于外部控制信号CKE，/RAS，/CAS和/WE来指示存储设备200的操作模式。
响应于内部控制信号PDPD，每个位线读出放大器控制器270有选择性地提供内部电压VINT和外部电压VDD中的一个作为相关联的位线读出放大器260的电源电压。每个外部控制信号CKE、/RAS、/CAS、/CS和/WE都是确定存储设备200的操作模式的命令信号。
为了方便说明，图2还描述了地址控制器220、内部电压发生器230、存储器块240和字线驱动器250。
地址控制器220、存储器块240以及字线驱动器250的结构及其操作对于本领域的普通技术人员是很明显的。
响应于外部控制信号CKE、/RAS、/CAS、/CS和/WE，命令译码器210生成指示存储设备200的操作模式的内部控制信号PDPD。例如，当外部控制信号CKE、/RAS、/CAS、/CS和/WE指示存储设备200的深度掉电(DPD)模式时，命令译码器210将外部控制信号CKE、/RAS、/CAS、/CS和/WE译码，以生成指示PDP模式的逻辑高电平的内部控制信号PDPD。
然而，对于本领域的那些普通技术人员而言很明显的是，根据电路结构，也可以生成指示DPD模式的逻辑低电平的内部控制信号PDPD。
响应于内部控制信号PDPD打开或关闭内部电压发生器230。具体地，当存储设备200不处于DPD模式时，利用外部电压VDD，内部电压发生器230生成在存储设备200中需要的内部电压VINT和字线电压。当存储设备200处于DPD模式时，响应于内部控制信号PDPD，晶体管GTR被截止，因而也就关闭了内部电压发生器230。
位线读出放大器260安装在存储器块240之间。位线读出放大器260可以具有折叠结构，其中它与位线读出放大器260的右边或左边的存储器块240的位线BL和反向位线/BL耦接。
可选择地，位线读出放大器260可以具有开放式结构，其中它与位线读出放大器260左边的存储器块240的位线BL耦接，以及与位线读出放大器260右边的存储器块240的反向位线/BL耦接。
响应于读出使能信号PS、反向读出使能信号/PS和内部控制信号PDPD，位线读出放大器控制器270控制位线读出放大器260的操作。
图3为根据实施例，描述图2中示出的位线读出放大器260与位线读出放大器控制器270的连接的电路图。参照图3，位线读出放大器260包括一对NMOS晶体管311和一对PMOS晶体管312。每一对晶体管都交叉耦接于位线BL以及反向位线/BL。也就是，位线读出放大器260是锁存类型，也因此，仅仅有少量的电流被消耗为流经位线读出放大器260的泄漏电流。
响应于从指示存储设备200的DPD模式的外部控制信号CKE、/RAS、/CAS、/CS和/WE生成的内部控制信号PDPD，位线读出放大器控制器270将外部电压VDD作为电源电压施加到位线读出放大器260。
如果外部控制信号CKE、/RAS、/CAS、/CS和/WE指示不是DPD模式中的操作，则响应于内部控制信号PDPD，位线读出放大器控制器270将内部电压VINT作为电源电压施加到位线读出放大器260。
位线读出放大器控制器270包括NMOS控制器320和PMOS控制器330。
响应于内部控制信号PDPD，NMOS控制器320在DPD模式中通过利用外部电压VDD，而当不在DPD模式中时通过利用读出使能信号PS而控制位线读出放大器260的相应的一对NMOS晶体管311。
响应于内部控制信号PDPD，PMOS控制器330在DPD模式中通过利用外部电压VDD，而当不在DPD模式中时通过利用反向读出使能信号/PS和内部电压VINT而控制位线读出放大器260的相应的一对PMOS晶体管312。
NMOS控制器320包括第一和第二传输门TM1和TM2以及控制晶体管CTR。
响应于内部控制信号PDPD，第一传输门TM1连接外部电压VDD到控制晶体管CTR，或从控制晶体管CTR断开外部电压VDD。响应于内部控制信号PDPD，第二传输门TM2发送或阻塞读出使能信号PS。
当从第一和第二传输门TM1和TM2输出的外部电压VDD或读出使能信号PS被输入到控制晶体管CTR的栅极时，控制晶体管CTR生成具有地电压VSS的NMOS晶体管对读出使能信号LAB，其用来控制位线读出放大器260的相应的一对NMOS晶体管311。
PMOS控制器330包括第三和第四传输门TM3和TM4，以及第一至第三晶体管T1、T2和T3。
响应于内部控制信号PDPD，第三传输门TM3向第一节点N1发送或阻塞反向读出使能信号/PS。响应于内部控制信号PDPD，第四传输门TM4将第一节点N1连接到地电压VSS或将其与地电压VSS断开。
第一晶体管T1耦接于内部电压VINT和第二节点N2之间，且内部控制信号PDPD被输入到第一晶体管T1的栅极。第二晶体管T2耦接于外部电压VDD和第二节点N2之间，且内部控制信号PDPD的反向信号被输入到第二晶体管T2的栅极。PMOS控制器330可以包括反转内部控制信号PDPD的反向器E。
第三晶体管T3的第一端子和栅极分别连接于第二节点N2以及第一节点N1。从第三晶体管T3的第二端子输出用于控制位线读出放大器260的相应的一对PMOS晶体管312的PMOS晶体管对读出信号LA。
响应于读出使能信号PS和内部控制信号PDPD，NMOS控制器320生成用于控制位线读出放大器260的一对NMOS晶体管311的NMOS晶体管对读出信号LAB。
当存储设备200不处于DPD模式时，也就是，当内部控制信号PDPD处于逻辑低时，第一传输门TM1被关闭，且第二传输门TM2被打开，以提供读出使能信号PS给控制晶体管CTR的栅极。因此，响应于读出使能信号PS而打开或关闭控制晶体管CTR，且具有地电压VSS的NMOS晶体管对读出信号LAB被有选择地施加到相应的一对NMOS晶体管311上。
当存储设备200处于DPD模式时，也就是，当内部控制电压PDPD处于逻辑高时，第一传输门TM1被打开，且第二传输门TM2被关闭，以将外部电压VDD施加给控制晶体管CTR的栅极。因此，响应于外部电压VDD而打开控制晶体管CTR，且具有地电压VSS的NMOS晶体管对读出信号LAB被提供到相应的一对NMOS晶体管311。NMOS控制器320可以进一步包括控制第一和第二传输门TM1和TM2的反向器I1。
响应于反向读出使能信号/PS和内部控制信号PDPD，PMOS控制器330生成控制位线读出放大器260的一对PMOS晶体管312的PMOS晶体管对读出信号LA。
当存储设备200不处于DPD模式，也就是，当内部控制信号PDPD处于逻辑低电平时，第一晶体管T1被导通，以施加内部电压VINT给第三晶体管T3的源极，同时第三传输门TM3被打开，以施加反向读出使能信号/PS给第三晶体管T3的栅极。
这样一来，响应于反向读出使能信号/PS导通或截止第三晶体管T3，以将具有内部电压VINT的PMOS晶体管对读出信号LA施加到相应的一对PMOS晶体管312。
当存储设备200处于DPD模式，也就是，当内部控制信号PDPD处于逻辑高电平时，第一晶体管T1被截止，并且第二晶体管T2被导通，以将外部电压VDD施加给第三晶体管T3的源极，也就是第二节点N2，而第三传输门TM3被关闭，且第四传输门TM4被打开，以将地电压VSS施加给第三晶体管T3的栅极。因此，第三晶体管T3被导通，以将外部电压VDD作为PMOS晶体管对读出信号LA提供给相应的一对PMOS晶体管312。
此外，位线读出放大器控制器270可以进一步包括预充电控制器(未示出)，其在预充电状态下预充电PMOS晶体管对读出信号LA和NMOS晶体管对读出信号LAB到预定电压。
因此，如果存储设备200处于DPD模式，则由外部电压VDD来驱动位线读出放大器260，以保持需要的数据。
图4为描述根据实施例来操作存储设备的方法400的流程图。参照图4，根据方法400，首先，在410使能字线，然后，在420由内部电压来驱动对应于字线的位线读出放大器。
接下来，在430确定存储设备的电流模式是否为DPD模式。当电流模式是DPD模式时，在440禁止生成内部电压的内部电压发生器，同时由外部电压驱动位线读出放大器。
当电流模式不是DPD模式时，在420由内部电压来驱动位线读出放大器。
图5为描述根据另一个实施例来操作存储设备的方法500的流程图。图6A为描述根据方法500的DPD模式的进入和退出阶段的时序图。图6B为描述根据传统方法的DPD模式的进入和退出阶段的时序图。
根据方法500，最初，在510中施加第一激活命令，其使能字线并利用内部电压来操作耦接于字线的位线读出放大器。接下来，在520中施加进入DPD模式的命令。接下来，在530中，响应于进入DPD模式的命令，施加为位线读出放大器的电源电压的内部电压被切换为外部电压。接下来，在540施加退出DPD模式的命令。此后，在550中施加再次使能字线的第二激活命令。
现在将通过参考图2、3、5、6A和6B来描述方法500。在存储设备200的正常模式中，内部控制信号PDPD处于逻辑低电平。响应于内部控制信号PDPD，NMOS控制器320的第一和第二传输门TM1和TM2分别关闭和打开，从而在逻辑高电平向控制晶体管CTR的栅极提供读出使能信号PS。
然后，PMOS控制器330的第三和第四传输门TM3和TM4被分别打开和关闭，从而向第三晶体管T3的栅极提供反向读出使能信号/PS。同样，PMOS控制器330的第一和第二晶体管T1和T2被分别导通和截止，从而向第三晶体管T3的源极施加内部电压VINT。
在510，当第一激活命令ACT1被输入到存储设备200中时，由地址控制器220和字线驱动器250的内部电路来使能存储器块240的相应存储器块的特定字线WL。当特定字线WL被使能时，经由存取晶体管AT将单元电容器C中的电荷施加给一对位线BL和/BL。
当字线WL有效之后的预定时间，生成处于逻辑高电平的读出使能信号PS和处于逻辑低电平的反向读出使能信号/PS。
经由NMOS控制器320的第二传输门TM2，将处于逻辑高电平的读出使能信号PS施加到控制晶体管CTR的栅极。然后，NMOS晶体管对读出信号LAB的电压变为与地电压VSS相等，且位线读出放大器260的一对NMOS晶体管311进行工作，以将位线BL和反向位线/BL中的一个读出并放大到地电压VSS。
经由PMOS控制器330的第三传输门TM3，处于逻辑低电平的反向读出使能信号/PS被施加到第三晶体管T3的栅极。然后，经由导通的第三晶体管T3，PMOS晶体管对读出信号LA的电压变为与内部电压VINT相等，且位线读出放大器260的一对PMOS晶体管312进行工作，以将位线BL和反向位线/BL中的另一个放大到内部电压VINT。
换句话说，在位线BL或反向位线/BL上，位线读出放大器260放大并锁存耦接于由第一激活命令ACT1使能的字线WL的存储器中的数据到内部电压VINT或接地电压VSS。
第一激活命令ACT1可以被反复施加给每个存储器块240的使能字线，所述每个存储器块240不共享位线读出放大器260。
在520，响应于第一激活命令ACT1，在位线读出放大器260的读出以及放大操作后，例如通过外部控制信号CKE、/RAS、/CAS、/CS和/WE而施加进入DPD模式的命令。命令译码器210对外部控制信号CKE、/RAS、/CAS、/CS和/WE进行译码，以生成逻辑高电平的内部控制信号PDPD。
当内部控制信号PDPD转变为逻辑高电平时，内部电压发生器230就不工作了，同时，使用存储设备200中的内部电压VINT的电路的操作也被停止了。也就是，在DPD模式中，内部电压发生器230被禁止，这最小化了功耗。
响应逻辑高电平的内部控制信号PDPD，NMOS控制器320的第一和第二传输门TM1和TM2被分别打开和关闭，以施加外部电压VDD给控制晶体管CTR的栅极。然后，NMOS晶体管对读出信号LAB被保持在地电压VSS，且位线读出放大器260的一对NMOS晶体管311保持位线BL和反向位线/BL中的一个在地电压VSS。
响应逻辑高电平的内部控制信号PDPD，PMOS控制器330的第一和第二晶体管T1和T2被分别截止和导通，以施加外部电压VDD给第三晶体管T3的源极。此外，第三和第四传输门TM3和TM4被分别关闭和打开，以施加地电压VSS给第三晶体管T3的栅极。
因此，在530，PMOS晶体管对读出信号LA被耦接到外部电压VDD，且位线读出放大器260的一对PMOS晶体管312保持位线BL和反向位线/BL中的另一个在外部电压VDD。
换句话说，在DPD模式中，施加到位线读出放大器260的电源电压由内部电压VINT切换成外部电压VDD。因此，即使内部电压发生器230不工作，也可以通过利用外部电压VDD和接地电压VSS连续操作位线读出放大器260来保持数据。这样，数据可以被保持而不需要在DPD模式的刷新操作。
当时钟信号CKE转换为逻辑高电平时，在540，存储设备200退出DPD模式，且执行预定时间的加电序列。在加电序列期间，内部电压发生器230被使能，以从外部电压VDD生成内部电压VINT。生成的内部电压VINT被作为电源电压而施加到诸如存储设备200的位线读出放大器控制器270的内部电路。
接下来，在550，施加用于使能在510中使能的字线的第二激活命令ACT2。如果第一激活命令ACT1被施加了预定的时间量，则该第二激活命令ACT2也可以被施加预定的时间量。
响应于第二激活命令ACT2，字线被再次激活，以生成逻辑高电平的读出使能信号PS，以及逻辑低电平的反向读出使能信号/PS。
当读出使能信号PS和反向读出使能信号/PS分别转变为逻辑高电平和逻辑低电平时，内部控制信号PDPD则转变为逻辑低电平，来指示存储器已经退出了DPD模式。
参照图6B，根据传统的方法，当进入DPD模式时，内部控制信号PDPD同时转变为逻辑高电平，且当退出DPD模式时，内部控制信号PDPD同时转变为逻辑低电平。相反，根据实施例，即使在退出DPD模式之后，内部控制信号PDPD也只有生成第二激活命令ACT2时才转变为逻辑低电平，因此保证了存储设备200以后的操作。
直到字线被激活，也就是，第二激活命令ACT2被施加，才分别生成逻辑高电平的读出使能信号PS和逻辑低电平的反向读出使能信号/PS。根据实施例，内部控制信号PDPD被保持在逻辑高电平，直到字线被激活(直到第二激活命令ACT2被施加)。因此，外部电压VDD被用为位线读出放大器260的电源电压。
接下来，当第二激活命令ACT2被施加时，读出使能信号PS和反向读出使能信号/PS被分别生成为逻辑高电平和逻辑低电平。内部控制信号PDPD转换为逻辑低电平。结果，内部电压VINT被施加为位线读出放大器260的电源电压。这样，位线读出放大器260的电源电压由外部电压VDD切换为内部电压VINT，同时，存储在位线读出放大器260中的数据被写入耦接于使能的字线的存储单元。
在响应于第二激活命令ACT2而将存储在位线读出放大器260中的数据写入到存储单元以后，施加用于禁止所使能的字线的预充电命令。
已经描述了有关耦接于字线的多段数据的保持的实施例。然而，可以根据在DPD模式期间要被保持的数据量来改变要被使能的字线数量。
虽然已经参照附图特别示出并描述了实施例，但是本领域的技术人员可以理解的是，在不背离由所附权利要求所定义的精神和范围之内，可以对其做出各种形式上和细节上的修改。
相关专利申请的交叉引用
本申请要求在韩国知识产权局于2005年6月10日提交的韩国专利申请No.10-2005-0049712下的优先权，其公开通过参照而被合并于此。

Claims (24)

1.一种存储设备，包括：
位线读出放大器；
命令译码器，被配置为生成用于指示存储设备的操作模式的内部控制信号；以及
位线读出放大器控制器，被配置为响应于内部控制信号来有选择地施加外部电压到位线读出放大器作为电源电压。
2.根据权利要求1所述的存储设备，其中，所述命令译码器被配置为响应于外部控制信号来生成内部控制信号。
3.根据权利要求2所述的存储设备，其中，所述外部控制信号包括用于确定存储设备的操作模式的命令信号。
4.根据权利要求1所述的存储设备，其中，所述位线读出放大器控制器还被配置为，当内部控制信号指示存储设备处于深度掉电模式时，施加外部电压到位线读出放大器作为电源电压。
5.根据权利要求1所述的存储设备，其中，所述位线读出放大器控制器还被配置为，响应于内部控制信号，有选择地施加内部电压和外部电压中的一个到位线读出放大器作为电源电压。
6.根据权利要求5所述的存储设备，其中，所述位线读出放大器控制器还被配置为，当内部控制信号指示存储设备不处于深度掉电模式时，施加内部电压到位线读出放大器作为电源电压。
7.根据权利要求5所述的存储设备，其中，所述位线读出放大器控制器包括：
NMOS控制器，被配置为响应于内部控制信号和读出使能信号，有选择地将位线读出放大器的相应的一对NMOS晶体管耦接至地；和
PMOS控制器，被配置为响应于内部控制信号和读出使能信号，有选择地将位线读出放大器的相应的一对PMOS晶体管耦接至电源电压，并且响应于内部控制信号，选择内部电压和外部电压中的一个作为电源电压。
8.根据权利要求7所述的存储设备，其中：
所述NMOS控制器还被配置为，如果内部信号指示存储设备处于深度掉电模式，则将相应的一对NMOS晶体管耦接至地，并且如果内部信号指示存储设备不处于深度掉电模式，则响应于读出使能信号，有选择地将相应的一对NMOS晶体管耦接至地；和
PMOS控制器还被配置为，如果内部信号指示存储设备处于深度掉电模式时，则将相应的一对PMOS晶体管耦接至外部电压，并且如果内部信号指示存储设备不处于深度掉电模式，则响应于读出使能信号，有选择地将相应的一对PMOS晶体管耦接至内部电压。
9.根据权利要求7所述的存储设备，其中，所述NMOS控制器包括：
耦接至地的控制晶体管；
第一传输门，耦接于控制晶体管，并被配置为响应于内部控制信号而有选择地发送外部电压给控制晶体管；和
第二传输门，耦接于控制晶体管，并被配置为响应于内部控制信号而有选择地发送读出使能信号给控制晶体管。
10.根据权利要求7所述的存储设备，其中，所述PMOS控制器包括：
第一晶体管，被配置为响应于第二节点的信号，向位线读出放大器的PMOS晶体管提供第一节点上的电源电压作为PMOS晶体管对读出信号；
第一传输门，被配置为当存储设备不处于深度掉电模式时，向第二节点发送反向读出使能信号；
第二传输门，被配置为当存储设备处于深度掉电模式时，向第二节点发送地电压；
第二晶体管，被配置为当存储设备不处于深度掉电模式时，向第一节点提供内部电压；以及
第三晶体管，被配置为当存储设备处于深度掉电模式时，向第一节点提供外部电压。
11.根据权利要求5所述的存储设备，还包括内部电压发生器，被配置为响应于内部控制信号而根据外部电压生成内部电压，其中，当内部控制信号指示存储设备处于深度掉电模式时，内部电压发生器不生成内部电压。
12.一种存储设备，包括：
位线读出放大器；和
位线读出放大器控制器，用于当存储设备处于深度掉电模式时，响应于内部控制信号而施加外部电压作为驱动位线读出放大器的电压。
13.根据权利要求12所述的存储设备，其中，当所述存储设备不处于深度掉电模式时，位线读出放大器控制器响应于内部控制信号，施加内部电压作为驱动位线读出放大器的电压。
14.根据权利要求12所述的存储设备，还包括命令译码器，用于响应外部控制信号而生成内部控制信号，
其中，所述外部控制信号包括指示存储设备的深度掉电模式的命令。
15.根据权利要求12所述的存储设备，还包括内部电压发生器，用于响应外部电压而生成内部电压，该内部电压发生器响应于深度掉电模式中的内部控制信号从而停止内部电压的生成。
16.一种操作存储设备的方法，包括：
确定存储设备是否处于深度掉电模式；
如果存储设备不处于深度掉电模式，则利用内部电压来驱动位线读出放大器；和
如果存储设备处于深度掉电模式，则利用外部电压来驱动位线读出放大器。
17.根据权利要求16所述的方法，还包括使能字线。
18.根据权利要求16所述的方法，还包括当电流模式为深度掉电模式时，禁止生成内部电压的内部电压发生器。
19.一种操作存储设备的方法，包括：
施加进入深度掉电模式的命令；和
响应于进入深度掉电模式的命令，将位线读出放大器的电源电压从内部电压切换为外部电压。
20.根据权利要求19所述的方法，还包括在施加进入深度掉电模式的命令之后，禁止被配置为生成内部电压的内部电压发生器。
21.根据权利要求20所述的方法，还包括：
施加退出深度掉电模式的命令；和
在施加退出深度掉电模式的命令之后，执行加电序列。
22.根据权利要求21所述的方法，其中，所述加电序列的执行还包括使能被配置为生成内部电压的内部电压发生器。
23.根据权利要求19所述的方法，还包括：
施加退出深度掉电模式的命令；
施加激活命令；和
响应于所述激活命令来将位线读出放大器的电源电压切换为内部电压。
24.根据权利要求19所述的方法，还包括：
在施加进入深度掉电模式的命令之前，施加第一激活命令，该第一激活命令使能字线，且利用内部电压而操作连接于字线的位线读出放大器；
施加退出深度掉电模式的命令；以及
施加使能字线的第二激活命令。
CN200610105478A 2005-06-10 2006-06-12 掉电模式期间保持数据的存储设备及其操作方法 Active CN100583290C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020050049712A KR100652414B1 (ko) 2005-06-10 2005-06-10 딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법
KR49712/05 2005-06-10

Publications (2)

Publication Number Publication Date
CN1881468A CN1881468A (zh) 2006-12-20
CN100583290C true CN100583290C (zh) 2010-01-20

Family

ID=37519621

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610105478A Active CN100583290C (zh) 2005-06-10 2006-06-12 掉电模式期间保持数据的存储设备及其操作方法

Country Status (4)

Country Link
US (1) US7492654B2 (zh)
KR (1) KR100652414B1 (zh)
CN (1) CN100583290C (zh)
TW (1) TWI306605B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
KR100780624B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100893770B1 (ko) * 2007-01-02 2009-04-20 삼성전자주식회사 반도체 메모리 장치의 구동 방법, 반도체 메모리 장치 및이를 포함하는 휴대용 미디어 시스템
KR100940265B1 (ko) * 2007-10-31 2010-02-04 주식회사 하이닉스반도체 센스앰프 전원공급 회로
KR101052928B1 (ko) * 2009-12-29 2011-07-29 주식회사 하이닉스반도체 반도체메모리장치
US8867278B2 (en) * 2011-02-28 2014-10-21 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system including the same, and method of operating nonvolatile memory device
JP2013196732A (ja) * 2012-03-22 2013-09-30 Elpida Memory Inc 半導体装置
WO2014113572A1 (en) * 2013-01-16 2014-07-24 Maxlinear, Inc. Dynamic random access memory for communications systems
KR102105894B1 (ko) 2013-05-30 2020-05-06 삼성전자주식회사 휘발성 메모리 장치 및 그것의 리프레쉬 방법
KR20150019870A (ko) * 2013-08-16 2015-02-25 에스케이하이닉스 주식회사 내부전압 생성회로
US9671855B2 (en) * 2014-06-30 2017-06-06 Micron Technology, Inc. Apparatuses and methods of entering unselected memories into a different power mode during multi-memory operation
US9978435B1 (en) * 2017-01-25 2018-05-22 Winbond Electronics Corporation Memory device and operation methods thereof
CN114495784B (zh) * 2020-11-12 2023-12-05 京东方科技集团股份有限公司 一种扫描电路、栅极驱动电路及其驱动方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
JPH09167488A (ja) * 1995-12-18 1997-06-24 Mitsubishi Electric Corp 半導体記憶装置
IL121044A (en) * 1996-07-15 2000-09-28 Motorola Inc Dynamic memory device
US6167484A (en) * 1998-05-12 2000-12-26 Motorola, Inc. Method and apparatus for leveraging history bits to optimize memory refresh performance
US6178517B1 (en) 1998-07-24 2001-01-23 International Business Machines Corporation High bandwidth DRAM with low operating power modes
KR100301820B1 (ko) 1999-07-06 2001-11-01 김영환 센스 앰프
TW428301B (en) 1999-07-30 2001-04-01 United Microelectronics Corp Sensing and output circuit for memory
US6200350B1 (en) * 1999-10-01 2001-03-13 Medidea, Llc Anti-impingement femoral prostheses
JP2002260383A (ja) 2001-03-05 2002-09-13 Sharp Corp 半導体記憶装置
KR100482368B1 (ko) * 2002-08-28 2005-04-13 삼성전자주식회사 고속동작에서의 리프레쉬 페일을 최소화하기 위한리프레쉬 회로를 갖는 리프레쉬 타입 반도체 메모리장치
JP4019021B2 (ja) 2003-07-14 2007-12-05 日本テキサス・インスツルメンツ株式会社 半導体メモリセル
US8721710B2 (en) * 2003-08-11 2014-05-13 Hdh Medical Ltd. Anastomosis system and method
JP4102338B2 (ja) * 2004-07-20 2008-06-18 株式会社東芝 半導体記憶装置
JP4874566B2 (ja) * 2005-04-11 2012-02-15 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
TW200735105A (en) 2007-09-16
KR100652414B1 (ko) 2006-12-01
US7492654B2 (en) 2009-02-17
TWI306605B (en) 2009-02-21
CN1881468A (zh) 2006-12-20
US20060291311A1 (en) 2006-12-28

Similar Documents

Publication Publication Date Title
CN100583290C (zh) 掉电模式期间保持数据的存储设备及其操作方法
US7486581B2 (en) Circuit and method for controlling sense amplifier of semiconductor memory apparatus
JP3903674B2 (ja) 半導体メモリ装置
US7310284B2 (en) Page access circuit of semiconductor memory device
US20080159045A1 (en) Semiconductor memory device capable of controlling drivability of overdriver
US6771550B2 (en) Semiconductor memory device with stable precharge voltage level of data lines
KR100746615B1 (ko) 센스앰프 제어회로 및 반도체 장치
US6542426B2 (en) Cell data protection circuit in semiconductor memory device and method of driving refresh mode
KR100695524B1 (ko) 반도체메모리소자 및 그의 구동방법
KR100533696B1 (ko) 반도체 장치 및 그 제어 방법
US7701798B2 (en) Power supply circuit for sense amplifier of semiconductor memory device
KR101171254B1 (ko) 비트라인 센스앰프 제어 회로 및 이를 구비하는 반도체 메모리 장치
US6504782B1 (en) Semiconductor memory apparatus that can prevent write level of data to memory cell from dropping and improve sense speed at next cycle
KR20010062736A (ko) 반도체 기억장치
US7701786B2 (en) Semiconductor memory device
US20080080273A1 (en) Over-drive control signal generator for use in semiconductor memory device
JP2003059271A (ja) メモリ関連回路
KR100620654B1 (ko) 계층적 비트 라인 구조를 갖는 메모리 장치
JP2001344970A (ja) 半導体記憶装置
US7626872B2 (en) Semiconductor memory device and its driving method
KR20060039266A (ko) 반도체 메모리 장치의 센스앰프 구동전압 제어회로
GB2314951A (en) DRAM sense amplifier arrays
KR101008983B1 (ko) 비트라인 센스앰프 회로
KR100557571B1 (ko) 반도체 메모리 소자의 데이터 버스라인 프리차지 장치
KR100687877B1 (ko) 액티브 코아전압 드라이버 제어회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant