JPH09167488A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09167488A
JPH09167488A JP7328740A JP32874095A JPH09167488A JP H09167488 A JPH09167488 A JP H09167488A JP 7328740 A JP7328740 A JP 7328740A JP 32874095 A JP32874095 A JP 32874095A JP H09167488 A JPH09167488 A JP H09167488A
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memory
refresh
array
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JP7328740A
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Kazutami Arimoto
和民 有本
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Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

Abstract

(57)【要約】 【課題】 データ保持電流が低減された大容量ＤＲＡＭ
を提供する。 【解決手段】 通常動作モードにおいては、同時に選択
状態とされる複数のメモリマット（ＭＭ♯０〜ＭＭ♯
３）を有するＤＲＡＭにおいて、リフレッシュ動作時に
は、１つのメモリマット（ＭＭ♯０）において複数のメ
モリサブアレイ（ＭＢ♯０，ＭＢ♯２，ＭＢ♯４，ＭＢ
♯６）に対して同時にリフレッシュ動作を実行する。制
御信号を１つのメモリマットに対してのみ駆動するだけ
でよく、データ保持モード時における消費電流を低減す
ることができ、また回路動作を低速とすることにより、
ピーク電流を低減することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、ダイナミック型メモリセルの記憶データを
保持するためのデータ保持モードにおける消費電流を低
減するための構成に関する。
【０００２】
【従来の技術】ダイナミック型半導体記憶装置（以下、
ＤＲＡＭと称す）においては、１ビットのメモリセルが
１つのＭＯＳトランジスタ（絶縁ゲート型電界効果トラ
ンジスタ）と１つのキャパシタとで構成される。１ビッ
トのメモリセルの占有面積が小さくかつビット単価が複
数のトランジスタ素子を１ビットのメモリセルに必要と
するスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）よりも安いため、大記憶容量の記憶装置としてＤ
ＲＡＭは広く用いられている。
【０００３】このＤＲＡＭは、キャパシタに情報を電荷
の形態で格納しており、リーク電流によりその蓄積電荷
量が低減して記憶データが破壊されるのを防止するため
に、定期的にメモリセルの記憶データを読出して再書込
するリフレッシュ動作を行なう必要がある。
【０００４】
【発明が解決しようとする課題】近年、ラップトップ型
コンピュータなどの携帯端末等の主記憶装置としてＤＲ
ＡＭは広く用いられている。携帯端末などの情報機器
は、電池を動作電源として利用しており、この電池の寿
命をできるだけ長くするためには携帯端末の消費電流を
できるだけ小さくすることが必要とされる。携帯端末に
おいて情報処理が行なわれていない場合においても、Ｄ
ＲＡＭの記憶データを定期的にリフレッシュする必要が
ある。このように、ＤＲＡＭに対してデータの入出力を
行なわず内部でメモリセルの記憶データのリフレッシュ
のみを行なう動作モードは、「データ保持モード」と呼
ばれている。
【０００５】このようなデータ保持モードにおいては、
たとえばＤＲＡＭの電源電圧を低下させたり、またリフ
レッシュ間隔を長くすることにより、消費電流を小さく
することが図られている。
【０００６】しかしながら、この電池駆動型機器におい
て電池の寿命をより長くするために、ＤＲＡＭにおい
て、データ保持モード時に消費されるデータ保持電流
（リフレッシュ動作時の電流およびスタンドバイ時の電
流）をより低減することが要求されている。
【０００７】それゆえ、この発明の目的は、データ保持
モード時における消費電流がより低減された半導体記憶
装置を提供することである。
【０００８】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、各々が行列状に配列される複数のメモリセル
を有する複数のメモリマットと、データ入出力を行なう
通常動作モードと異なるデータ保持モードが指定された
ことを外部から与えられる信号に従って検出する検出手
段と、この検出手段からのデータ保持モード検出に応答
して、複数のメモリマットのうちの選択状態とされるメ
モリマットの数を通常動作モード時のそれと異ならせる
マット変更手段を備える。
【０００９】請求項２に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有する複数のメ
モリマットを含む。これら複数のメモリマットの各々
は、各々が複数行のメモリセルを有する複数の行ブロッ
クを備える。請求項２に係る半導体記憶装置は、さら
に、データ入出力を行なう通常動作モードと異なるデー
タ保持モードが指定されたことを外部から与えられる信
号に応答して検出する検出手段と、この検出手段からの
データ保持モード検出に応答して、複数のメモリマット
のうちの１つのメモリマットの所定数の行ブロックを同
時にメモリセルの記憶データのリフレッシュ動作のため
に選択しかつデータ保持モード非検出に応答して、前記
複数のメモリマットをデータ入出力のアクセスのために
同時に選択状態とするためのマット変更手段を備える。
【００１０】請求項３に係る半導体記憶装置は、請求項
２の装置が、さらにデータ保持モード検出に応答して、
定期的にリフレッシュ動作を活性化するための活性化信
号を発生するための手段と、このリフレッシュ動作活性
化信号に応答して、１つのメモリマットの所定数の行ブ
ロックのリフレッシュされるべきメモリセルを同時に選
択する手段と、これら選択されたメモリセルの記憶デー
タの増幅および再書込を行なうための増幅手段と、デー
タ保持モード検出に応答して、この増幅手段の動作速度
を通常動作モード時のそれよりも遅くする速度変更手段
を備える。
【００１１】請求項４に係る半導体記憶装置は複数のメ
モリセルを有するメモリアレイと、第１および第２の電
源ノードの間に結合されてこれら第１および第２の電源
ノードに与えられる電圧を動作電源電圧として動作し、
外部から与えられる信号をバッファ処理する入力バッフ
ァ手段と、この入力バッファ手段からの信号に応答し
て、メモリアレイのメモリセルの記憶データの保持を行
なうデータ保持モードを検出するための保持モード検出
手段と、この保持モード検出手段からの保持モード検出
に応答して、入力バッファ手段の第１および第２の電源
ノード間の電流経路を遮断する電流遮断手段を備える。
【００１２】請求項５に係る半導体記憶装置は、請求項
４の装置が、さらに、データ保持モード検出に応答し
て、定期的にメモリアレイのメモリセルの記憶データの
リフレッシュ動作を活性することを要求するリフレッシ
ュ要求信号を出力するリフレッシュタイマ手段と、この
リフレッシュ要求信号の活性化に応答して、電流遮断手
段を非活性化として入力バッファ手段の第１および第２
の電源ノード間に電流経路を形成する手段を備える。
【００１３】請求項６に係る半導体記憶装置は、請求項
４の装置がさらに、データ保持モード検出に応答して、
所定の間隔でメモリアレイのメモリセルの記憶データの
リフレッシュ動作を行なうべきことを示すリフレッシュ
要求信号を発生するリフレッシュタイマ手段と、このリ
フレッシュ要求信号を分周する分周手段と、この分周手
段からの分周されたリフレッシュ要求に応答して、電流
遮断手段を非活性化して入力バッファ手段の第１および
第２の電源ノード間に電流経路を形成する手段とを備え
る。
【００１４】請求項７に係る半導体記憶装置は、各々が
複数のメモリセルを有する複数のメモリマットと、これ
ら複数のメモリマット各々に対応して設けられ、外部か
ら与えられる電源電位から内部電源電位を生成して対応
のメモリマットへ供給するための複数の内部電源回路
と、外部から与えられる信号に応答して、この複数のメ
モリマットのメモリセルの記憶データを保持するデータ
保持モードが指定されたことを検出する検出手段と、こ
の検出手段からのデータ保持モード検出に応答して、定
期的に複数のメモリセルの記憶データのリフレッシュ動
作を行なうための活性化信号を発生するリフレッシュ制
御手段と、このリフレッシュ制御手段からの活性化信号
に応答して、複数のメモリマットのうちの１つのメモリ
マットを指定するマット指定信号を発生するリフレッシ
ュマット指定手段と、このリフレッシュマット指定手段
からのマット指定信号に応答して、マット指定信号が指
定するメモリマットと異なるメモリマットと対応の内部
電源回路との間を遮断して、これらの異なるメモリマッ
トへの内部電源電位の供給を停止する電源制御手段を備
える。
【００１５】請求項８に係る半導体記憶装置は、行列状
に配列される複数のメモリセルを有する複数のサブアレ
イを含むメモリアレイと、外部から与えられる信号に応
答して、このメモリアレイのメモリセルの記憶データの
保持を行なうデータ保持モードが指定されたことを検出
する保持モード検出手段と、この保持モード検出手段か
らのデータ保持モード検出に応答して、複数のサブアレ
イをサブアレイ単位でメモリセルの記憶データのリフレ
ッシュを行なうためのリフレッシュ手段とを備える。こ
のサブアレイでのリフレッシュ動作時においては、１つ
のサブアレイのメモリセルが連続的にリフレッシュさ
れ、この１つのサブアレイのメモリセルのリフレッシュ
完了時、所定期間をおいて次のサブアレイのメモリセル
の記憶データのリフレッシュが行なわれる。
【００１６】請求項９に係る半導体記憶装置は、請求項
８のリフレッシュ手段が、データ保持モード検出に応答
して、リフレッシュ動作を活性化するための活性化信号
を発生する手段と、このデータ保持モード検出と活性化
信号とに応答して、リフレッシュされるべきメモリセル
を指定するリフレッシュアドレスを生成する手段と、活
性化信号に応答して活性化されリフレッシュアドレスに
従って、指定されたメモリセルのリフレッシュ動作を行
なうリフレッシュ駆動手段とを備える。リフレッシュア
ドレス生成手段は、データ保持モード検出に応答してス
タティック動作を行なってリフレッシュアドレスを生成
する手段を含む。
【００１７】請求項１０に係る半導体記憶装置は、請求
項８の装置が、サブアレイの間に配置され、隣接するサ
ブアレイにより共有される複数のセンスアンプ帯を含
む。各センスアンプ帯は、対応のサブアレイのメモリセ
ルの各列に対応して配置され、活性化時対応の列上に読
出されたメモリセルのデータの検知および増幅を行なう
ための複数のセンスアンプを含む。請求項１０に係る半
導体記憶装置は、さらに、サブアレイ各々と対応のセン
スアンプ帯とを接続するための接続／分離ゲート手段と
を含む。請求項１０に係る半導体記憶装置は、請求項８
の装置において、リフレッシュ手段がデータ保持モード
検出に応答してサブアレイ単位でのメモリセルの記憶デ
ータのリフレッシュ動作時に接続／分離ゲート手段の導
通を制御する制御信号を発生する手段を含む。この制御
信号発生手段は、サブアレイ単位でのメモリセルの記憶
データのリフレッシュ動作時に、その発生する制御信号
の状態を保持する手段を含む。
【００１８】請求項１１に係る半導体記憶装置は、請求
項８のメモリアレイが、メモリセルの各行に対応して配
置される複数のメインワード線と、各サブアレイのメモ
リセルの各行に対応して配置され、対応のサブアレイの
対応の行のメモリセルが接続される複数のサブワード線
とを含む。これらサブワード線は、それぞれメインワー
ド線に対応して配置される。またこの請求項１１に係る
半導体記憶装置は、請求項８のリフレッシュ手段が、サ
ブアレイ単位でのリフレッシュ動作時において、サブワ
ード線とメインワード線との接続を制御するサブアレイ
指定信号を発生しかつそのサブアレイ指定信号の状態を
保持する手段を含む。
【００１９】請求項１２に係る半導体記憶装置は、請求
項８のメモリアレイが、メモリセルの各列に対応して配
置されるメインビット線対と、サブアレイ各々のメモリ
セル各列に対応して配置され、各々に対応の列のメモリ
セルが接続する複数のサブビット線対とを含み、また請
求項８のリフレッシュ手段が、このサブアレイ単位での
リフレッシュ動作時において、リフレッシュされるべき
メモリセルを含むサブアレイのサブビット線対と対応の
メインビット線対とを常時接続状態とする接続手段を含
む。
【００２０】請求項１３に係る半導体記憶装置は、複数
のメモリセルを有するメモリアレイおよびこのメモリア
レイを選択状態へ駆動するめたのアレイ周辺回路を含む
メモリマットと、このメモリマットへ常時中間電位を供
給するための中間電位供給回路と、メモリマットへこの
中間電位よりも高い電源電位を供給する電源手段と、外
部から与えられる信号に応答して、メモリアレイ内のメ
モリセルの記憶データの保持を行なうデータ保持モード
が指定されたことを検出するデータ保持モード検出手段
と、このデータ保持モード検出に応答して、メモリセル
の記憶データのリフレッシュを行なうことを要求するリ
フレッシュ要求を周期的に出力する手段と、データ保持
モード検出およびリフレッシュ要求に応答してかつメモ
リアレイのメモリセルの記憶データのリフレッシュを行
なうための周辺回路を活性状態へ駆動するリフレッシュ
活性化手段と、リフレッシュ検出とリフレッシュ要求と
に応答して、アレイ周辺回路の非活性化時電源手段とメ
モリマットとの間の経路を遮断する電源制御手段を備え
る。
【００２１】請求項１４の半導体記憶装置は、請求項１
３の装置において、メモリセルの各々が情報を電荷の形
態で記憶するためのストレージノードと、中間電位供給
回路からの中間電位を受けるセルプレートとを有するキ
ャパシタを含む。
【００２２】請求項１５に係る半導体記憶装置は、請求
項１３の装置がさらに、メモリアレイのメモリセル各列
に対応して配置され、各々に対応の列のメモリセルが接
続される複数のビット線対と、アレイ周辺回路の非活性
化時、複数のビット線対各々へ中間電位供給回路からの
中間電位を伝達するプリチャージ手段を備える。
【００２３】請求項１６に係る半導体記憶装置は、各々
が行列状に配置される複数のメモリセルを有する複数の
メモリマットを含む。これら複数のメモリマットの各々
は、各々が複数行に配列されたメモリセルを有する複数
の行ブロックを含む。これら複数の行ブロックは、各メ
モリマットにおいて各々が複数の行ブロックを有するグ
ループに分割される。請求項１６に係る半導体記憶装置
は、さらに、複数のメモリマット各々に対応して設けら
れ、電源電位よりも高い高電圧を生成する複数のメイン
高電圧発生手段と、複数のメモリマット各々において、
各行ブロックグループの行ブロックに共通に設けられ、
対応のメイン高電圧発生手段から対応の行ブロックグル
ープの行ブロックへ高電圧を供給するための複数のロー
カル高電圧伝達線と、外部から与えられる信号に応答し
て、このメモリマットのメモリセルの記憶データの保持
を行なうデータ保持モードが指定されたことを検出する
保持モード検出手段と、この保持モード検出手段からの
データ保持モード検出に応答して定期的に記憶データの
リフレッシュを要求するリフレッシュ要求を出力するタ
イマ手段と、このタイマ手段からのリフレッシュ要求に
応答して、複数のメモリマットのうちの１つのメモリマ
ットの行ブロックグループを指定するグループ指定信号
を発生するグループ指定手段と、データ保持モード検出
時各メイン高電圧発生手段と対応のローカル高電圧伝達
線とを切り離す切り離し手段と、データ保持モード検出
と指定手段からのメモリマットの行ブロックグループ指
定信号とに応答して、この指定された行ブロックグルー
プを対応のメイン高電圧発生手段とローカル高電圧伝達
線とを接続するように切り離し手段を部分的に非活性化
する手段とを備える。
【００２４】上述のような構成により、データ保持モー
ド動作時において、必要とされる部分においてのみ回路
動作を行なわせることにより、電流を消費する部分が低
減され、応じて消費電流が低減される。
【００２５】また、電源電位のメモリマットへの供給停
止時においても中間電位は常時供給しておくことによ
り、メモリセルのアクセストランジスタのゲート−ソー
ス間が順方向にバイアスされるのを防止することがで
き、応じてこのアクセストランジスタを介してのリーク
電流が低減され、長期にわたってメモリセルの記憶デー
タを正確に保持することができる。
【００２６】
【発明の実施の形態】
［実施の形態１］図１は、この発明の実施の形態１に従
うＤＲＡＭの選択メモリセルの配置を示す図である。図
１（Ａ）は、通常動作モード時の選択メモリセルの配置
を示し、図１（Ｂ）は、データ保持モードにおけるリフ
レッシュ動作時における選択メモリセル（リフレッシュ
メモリセル）の配置を示す。
【００２７】図１（Ａ）において、半導体記憶装置１
は、４つのメモリマットＭＭ♯０〜ＭＭ♯３を含む。こ
こで、以下の説明において「メモリマット」は、メモリ
セルが行列状に配置されたメモリアレイと、このメモリ
セルを選択状態へ駆動するための周辺回路との両者を含
む用語として用いる。メモリマットＭＭ♯０〜ＭＭ♯３
の各々は、複数のサブアレイ（以下の説明においては、
８個のサブアレイＭＢ♯０〜ＭＢ♯７を例示的に示す）
を有する。
【００２８】選択メモリセルに対しデータの入力または
出力を行なうデータアクセスが行なわれる通常動作モー
ド時においては、メモリマットＭＭ♯０〜ＭＭ♯３各々
において、１つのサブアレイ（図１（Ａ）においてＭＢ
♯０）が選択状態とされる。この選択状態とされたサブ
アレイＭＢ♯０においてメモリセルが選択される。この
図１（Ａ）に示すように、選択状態へ駆動されるサブア
レイをメモリマットＭＭ♯０〜ＭＭ♯３それぞれに分散
させることにより、メモリマットＭＭ♯０〜ＭＭ♯３各
々において、センスアンプ動作時（選択メモリセルデー
タの検知および増幅）におけるピーク電流を低減するこ
とができ、応じて電源線のノイズが低減される。これに
より、高速動作時においても、電源ノイズの影響に対す
るマージンを考慮する必要がなく高速動作を行なうこと
ができる。
【００２９】図１（Ｂ）に示すように、データ保持モー
ド動作時においてメモリセルの記憶データのリフレッシ
ュが行なわれる場合、４つのメモリマットＭＭ♯０〜Ｍ
Ｍ♯３のうち、１つのメモリマット（メモリマットＭＭ
♯０を例示的に示す）が選択状態とされる。この選択状
態とされたメモリマットＭＭ♯０において、複数のサブ
アレイ（図１（Ｂ）において、ＭＢ♯０，ＭＢ♯２、Ｍ
Ｂ♯４およびＭＢ♯６）が選択状態へ駆動され、選択状
態とされたサブアレイＭＢ♯０，ＭＢ♯２，ＭＢ♯４お
よびＭＢ♯６においてメモリセルの記憶データのリフレ
ッシュが行なわれる。リフレッシュ動作が行なわれるサ
ブアレイを１つのメモリマットに集中させることによ
り、リフレッシュ動作時において、サブアレイを活性化
するためのローカル活性化信号を１つのメモリマットに
対してのみ活性状態とすることができる。したがって、
メモリマットそれぞれにおいて設けられた制御回路にお
いてローカル活性化信号を活性状態へ駆動する必要がな
く、消費電流を大幅に低減することができる。
【００３０】図２は、この発明の実施の形態１に従う半
導体記憶装置（ＤＲＡＭ１）のデータ保持モード動作時
におけるリフレッシュ動作に関連する部分の構成を概略
的に示すブロック図である。図２において、メモリマッ
トＭＭ♯０〜ＭＭ♯３の各々は、行列状に配列される複
数のメモリセルを有するメモリアレイＭＡ♯０〜ＭＡ♯
３と、活性化時、対応のメモリアレイＭＡ♯０〜ＭＡ♯
３において、リフレッシュされるメモリセルの行を選択
状態へ駆動するロウデコーダＲＤ０〜ＲＤ３を含む。
【００３１】ＤＲＡＭ１は、さらに、入力端子２ａを介
して外部から与えられるロウアドレスストローブ信号／
ＲＡＳと入力端子２ｂを介して外部から与えられるコラ
ムアドレスストローブ信号／ＣＡＳとに応答して、デー
タ保持モードが指定されたか否かを検出するデータ保持
モード検出回路４と、このリフレッシュ検出回路４から
のデータ保持モード検出信号ＲＥＦに応答して、リフレ
ッシュに必要とされる各種制御を行なうリフレッシュ制
御回路６と、リフレッシュ制御回路６からのデータ保持
モード検出に応答して活性化されて、所定の間隔でリフ
レッシュ要求信号φｒｅｆを出力するタイマ８と、リフ
レッシュ制御回路６からの制御信号に応答して活性化さ
れ、リフレッシュされるべきメモリセルを指定するリフ
レッシュアドレスを生成するリフレッシュカウンタ１０
を含む。このリフレッシュカウンタ１０は、リフレッシ
ュされるべきメモリマットおよびサブアレイを指定する
リフレッシュアレイ指定アドレスＲＡＡならびにサブア
レイおよびそこにおけるリフレッシュされるべきメモリ
セルの行を指定するリフレッシュ行アドレスＲＲＡを出
力する。
【００３２】ＤＲＡＭ１は、さらに、リフレッシュ制御
回路６からの制御信号に応答して、リフレッシュカウン
タ１０からのリフレッシュ行アドレスＲＲＡおよび入力
端子２ｃを介して外部から与えられるアドレス信号の一
方を選択的に通過させるマルチプレクサ１４と、リフレ
ッシュ制御回路６からの制御信号（リフレッシュ動作活
性化信号）に応答して活性化され、マルチプレクサ１４
から与えられる内部ロウアドレス信号をバッファ処理し
て内部ロウアドレス信号を生成するロウアドレスバッフ
ァ１６と、リフレッシュ制御回路６からの制御信号に応
答して活性化され、リフレッシュカウンタ１０からのア
レイ指定アドレスＲＡＡをデコードし、メモリマットＭ
Ｍ♯０〜ＭＭ♯３のうちの１つのメモリマットを選択状
態とする信号を出力するアレイ制御回路１２を含む。
【００３３】マルチプレクサ１４はデータ保持モード指
定時、リフレッシュ制御回路６の制御の下に、リフレッ
シュカウンタ１０から与えられるリフレッシュアドレス
ＲＲＡを選択してロウアドレスバッファ１６へ与える。
ロウアドレスバッファ１６は、その内部構成は後に詳細
に説明するが、データ保持モード検出時、複数のサブア
レイを同時に選択状態とするように、サブアレイ指定ア
ドレスを縮退状態とする。ここで、「縮退する」は、相
補アドレス信号がともに選択状態とされる状態を示す。
【００３４】アレイ制御回路１２は、リフレッシュ制御
回路６の制御の下に、データ保持モード指定時、リフレ
ッシュカウンタ１０からのアレイアドレスＲＡＡをデコ
ードして、１つのメモリマットのみを選択状態とする。
このアレイ制御回路１２は、データ保持モードの非検出
時、すなわち通常動作モード時においては、すべてのメ
モリマットＭＭ♯０〜ＭＭ♯３を選択状態とする。次に
各部の構成および動作について説明する。
【００３５】図３は図２に示すリフレッシュ検出回路４
およびリフレッシュ制御回路６の動作を示す波形図であ
る。図３において、リフレッシュ検出回路４は、ロウア
ドレスストローブ信号／ＲＡＳの立下がりよりも先にコ
ラムアドレスストローブ信号／ＣＡＳがＬレベルとされ
ると、データ保持モードが指定されたと判定して、デー
タ保持モード検出信号ＲＥＦを活性状態のＨレベルとす
る。リフレッシュ制御回路６は、このリフレッシュ検出
回路４からのデータ保持モード検出信号ＲＥＦに応答し
てタイマ８を起動する。タイマ８は、このリフレッシュ
制御回路６からの起動信号に応答して、所定期間ｔｕが
経過すると、リフレッシュ要求信号φｒｅｆを出力す
る。
【００３６】リフレッシュ制御回路６は、このタイマ８
からのリフレッシュ要求信号φｒｅｆに応答して、リフ
レッシュ動作活性化信号ＺＲＡＳをＬレベルの活性状態
とする。このリフレッシュ動作活性化信号ＺＲＡＳは、
通常動作時において外部から与えられるロウアドレスス
トローブ信号／ＲＡＳの活性化に応答して発生される内
部ロウアドレスストローブ信号／ＲＡＳと同じ機能を備
える。異なっているのは、このリフレッシュ動作活性化
信号ＺＲＡＳがＬレベルの活性状態とされる期間は、予
め定められている点である。このリフレッシュ動作活性
化信号ＺＲＡＳの活性化に応答して、リフレッシュアド
レスに従ってメモリセルのデータのリフレッシュ動作が
実行される。リフレッシュ制御回路６は、リフレッシュ
検出回路４からのデータ保持モード検出信号ＲＥＦの活
性化時（ロウアドレスストローブ信号／ＲＡＳがＬレベ
ルの間）、タイマ８を作動状態とする。
【００３７】タイマ８は、このリフレッシュ制御回路６
からの活性化信号に応答して、所定期間Ｔｒごとにリフ
レッシュ要求信号φｒｅｆをＨレベルの活性状態とす
る。このリフレッシュ要求信号φｒｅｆに従って、リフ
レッシュ動作活性化信号ＺＲＡＳが所定期間活性状態の
Ｌレベルとされ、リフレッシュ動作が実行される。この
リフレッシュ動作完了時ごとにリフレッシュカウンタ１
０のカウント値が変更され、次のリフレッシュされるメ
モリセル行の位置が指定される。
【００３８】リフレッシュ検出回路４の構成は、通常の
いわゆる「ＣＢＲ検出器」の構成と同じ構成を備える。
【００３９】図４は、図２に示すメモリマットのアドレ
ス信号の割当を例示的に示す図である。図４において
は、１つのメモリアレイＭＡのサブアレイの構成を示
す。メモリアレイＭＡは、８つのサブアレイＭＢ♯０〜
ＭＢ♯７を含む。内部ロウアドレス信号ビットＲＡａお
よび／ＲＡａにより、サブアレイＭＢ♯０〜ＭＢ♯３と
サブアレイＭＢ♯４〜ＭＢ♯７のうちの一方の４つのサ
ブアレイのグループが指定される。内部ロウアドレス信
号ビットＲＡａがＨレベルのときには、サブアレイＭＢ
♯０〜ＭＢ♯３が指定され、ロウアドレス信号ビット／
ＲＡａがＨレベルとされたときにはサブアレイＭＢ♯４
〜ＭＢ♯７が指定される。ここで、ビットＲＡａおよび
／ＲＡａは、互いに相補な論理を有する。
【００４０】ロウアドレス信号ビットＲＡｂおよび／Ｒ
Ａｂが、４つのサブアレイのうちの２つのサブアレイを
選択するために用いられる。ロウアドレス信号ビットＲ
ＡｂがＨレベルのときにはサブアレイＭＢ♯０およびＭ
Ｂ♯１またはサブアレイＭＢ♯４およびＭＢ♯５が指定
され、ロウアドレス信号ビット／ＲＡｂがＨレベルのと
きには、サブアレイＭＢ♯２およびＭＢ♯３またはサブ
アレイＭＢ♯６およびＭＢ♯７が指定される。８個のサ
ブアレイＭＢ♯０〜ＭＢ♯７のうち偶数番号のサブアレ
イが、ロウアドレス信号ビットＲＡｃにより指定され、
奇数番号のサブアレイは、ロウアドレス信号ビット／Ｒ
Ａｃにより指定される。サブアレイＭＢ♯０〜ＭＢ♯７
の各々は、自身に割当てられた３ビットのロウアドレス
信号ビットがすべてＨレベルのとき選択状態とされる。
【００４１】図５は、図２に示すリフレッシュカウン
タ、マルチプレクサおよびロウアドレスバッファの構成
を概略的に示すである。図５においては、リフレッシュ
アドレスと外部から与えられるアドレスを切換えるため
のマルチプレクサは、図面を簡略化するために示してい
ない。単に、リフレッシュ動作時にリフレッシュカウン
タ１０からロウアドレスバッファ１６およびアレイ制御
回路１２へ与えられるアドレス信号および生成されるロ
ウアドレス信号ビットを示す。
【００４２】図５において、リフレッシュカウンタ１０
は、リフレッシュされるメモリセルおよび行ブロックを
指定するアドレス信号ビットＲＲＡｃ〜ＲＲＡｅを生成
するリフレッシュセルカウンタ１０ａと、このリフレッ
シュセルカウンタ１０ａから出力されるアドレス信号ビ
ットＲＲＡｃの立下がりをカウントするアレイカウンタ
１０ｂを含む。このリフレッシュセルカウンタ１０ａ
は、アドレス信号ビットＲＲＡｃを最上位ビットとし、
アドレス信号ビットＲＲＡｅを最下位ビットとして出力
する。このアドレス信号ビットＲＲＡｃ〜ＲＲＡｅによ
り、メモリマットＭ♯０〜Ｍ♯３それぞれにおいてリフ
レッシュされるべきメモリセルが指定される。
【００４３】アレイカウンタ１０ｂは、このロウアドレ
ス信号ビットＲＲＡｃが立下がると、その出力されるア
ドレス信号ビットＲＡＡ０〜ＲＡＡ１が示すカウント値
を１増分（または減分）する。すなわち、アドレス信号
ビットＲＲＡｃがＨレベルからＬレベルへ立下がると、
１つのメモリマットにおいて、すべてのメモリセルがリ
フレッシュされたことを示す。ロウアドレスバッファ１
６は、このリフレッシュセルカウンタ１０ａから与えら
れたアドレス信号ビットＲＲＡｃ〜ＲＲＡｅをバッファ
処理し、相補アドレス信号ビットＲＡａ，／ＲＡａ〜Ｒ
Ａｅ、／ＲＡｅを生成する。このロウアドレスバッファ
１６は、データ保持モード時においてはメモリマットＭ
♯０〜Ｍ♯３それぞれにおいてサブアレイのグループを
指定するアドレス信号ビットＲＡａ，／ＲＡａ，ＲＡｂ
および／ＲＡｂを縮退状態とする。したがって、メモリ
マットＭ♯０〜Ｍ♯３それぞれにおいては、アドレス信
号ビットＲＡｃ，／ＲＡｃに従って奇数番号のサブアレ
イまたは偶数番号のサブアレイが選択状態とされる。
【００４４】アレイ制御回路１２は、データ保持モード
指示信号ＲＥＦの活性化時に、このアレイカウンタ１０
ｂから出力されるアドレス信号ビットＲＡＡ０およびＲ
ＡＡ１をデコードし、メモリマットＭ♯０〜Ｍ♯３をそ
れぞれ指定するマット指定信号ＭＳ０〜ＭＳ３の１つを
選択状態とする。デコーダ１２ａは、データ保持モード
指定信号ＲＥＦの非活性化時には、このマット指定信号
ＭＳ０〜ＭＳ３をすべて選択状態とする。これにより、
データ保持モードにおいて、リフレッシュが行なわれる
場合には、１つのメモリマットにおいて複数のサブアレ
イ（奇数番号のサブアレイまたは偶数番号のサブアレ
イ）がリフレッシュされ、通常動作モード時においてす
べてのメモリマットにおいて所定数（１つ）のサブアレ
イが選択状態とされてデータのアクセスが行なわれる。
【００４５】図６は、図５に示すロウアドレスバッファ
１６の、サブアレイグループを指定するためのアドレス
信号ビットＲＡａ，ＲＡｂおよび／ＲＡａ，／ＲＡｂを
生成する部分の構成を示す図である。アドレス信号ビッ
トＲＡａ，／ＲＡｂおよびＲＡｂ，／ＲＡｂは、同じ構
成のバッファ回路から出力されるため、図６において
は、１つのバッファ回路部分のみを示す。
【００４６】図６において、ロウアドレスバッファ１６
は、通常動作時にマルチプレクサを介して外部から与え
られるアドレス信号ビットＡａ（Ａｂ）を受けて反転す
るインバータ１６ａと、このアドレス信号ビットＡａお
よびインバータ１６ａの出力信号を受けてデータ保持モ
ード時に縮退状態とするビット変更回路１６ｂと、ビッ
ト変更回路１６ｂの出力信号とアドレスバッファ活性化
信号ＲＡＤＥを受けるＮＡＮＤ回路１６ｃと、ビット変
更回路１６ｅの出力信号とアドレスバッファ活性化信号
ＲＡＤＥを受けるＮＡＮＤ回路１６ｄと、ＮＡＮＤ回路
１６ｃの出力信号を受けるインバータ１６ｅと、ＮＡＮ
Ｄ回路１６ｅの出力信号を受けるインバータ１６ｆを含
む。インバータ１６ｅから内部ロウアドレス信号ビット
ＲＡａ（ＲＡｂ）が出力され、インバータ１６ｆから内
部ロウアドレス信号ビット／ＲＡａ（／ＲＡｂ）が出力
される。
【００４７】ビット変更回路１６ｂは、アドレス信号ビ
ットＡａとデータ保持モード指定信号ＲＥＦを受けるＯ
Ｒ回路１６ｂａと、インバータ１６ａの出力信号とデー
タ保持モード指定信号ＲＥＦを受けるＯＲ回路１６ｂｂ
とを含む。ＲＯ回路１６ｂａの出力信号がＮＡＮＤ回路
１６ｃの一方入力へ与えられ、ＯＲ回路１６ｂｂの出力
信号がＮＡＮＤ回路１６ｄの一方入力に与えられる。
【００４８】通常動作モード時においては、データ保持
モード指定信号ＲＥＦはＬレベルであり、ＯＲ回路１６
ｂａおよび１６ｂｂは、バッファ回路として動作する。
したがってビット変更回路１６ｂからは、アドレス信号
ビットＡａから互いに相補なアドレス信号ビットＡａ
（Ａｂ）および／Ａａ（／Ａｂ）が出力される。アドレ
スバッファ活性化信号ＲＡＤＥは、図７に示すように、
リフレッシュ動作活性化時には、このリフレッシュ動作
活性化信号ＺＲＡＳの活性化に応答して、活性状態のＨ
レベルとされる。このバッファ活性化信号ＲＡＤＥの活
性化に応答して、ＮＡＮＤ回路１６ｃおよび１６ｄがそ
れぞれインバータとして動作し、このビット変更回路１
６ｂから与えられた信号に従って内部ロウアドレス信号
ビットＲＡａ（ＲＡｂ）および／ＲＡａ（／ＲＡｂ）が
生成される。したがって、データ保持モード時において
は、ロウアドレス信号ビットＲＡａ，／ＲＡａ、ＲＡｂ
および／ＲＡｂはすべてＨレベルとされる。したがっ
て、図４に示すように、メモリマットＭＡにおいて、サ
ブアレイＭＢ♯０〜ＭＢ♯７のうち、偶数番号のサブア
レイまたは偶数番号のサブアレイが、内部ロウアドレス
信号ビットＲＡｃ／ＲＡｃに従って選択状態とされる。
【００４９】ロウアドレスバッファ１６の下位のアドレ
ス信号ビットＲＡｃ〜ＲＡｅに対する部分は、この図６
に示すビット変更回路１６ｂが削除された構成を備え
る。
【００５０】なお、このリフレッシュ動作活性化信号Ｚ
ＲＡＳは、リフレッシュ動作モード時において所定の時
間幅を有して生成される。通常動作モード時において
は、外部から与えられるロウアドレスストローブ信号／
ＲＡＳに応答して活性状態とされ、その活性期間は、外
部ロウアドレスストローブ信号／ＲＡＳにより決定され
る。
【００５１】なお、図６に示すロウアドレスバッファ１
６の構成において、データ保持モード動作時において
は、マルチプレクサから与えられるアドレス信号ビット
Ａａ（Ａｂ）の論理レベルはＨレベルおよびＬレベルい
ずれであってもよい。したがって、マルチプレクサは、
データ保持モード動作時においては、アドレス信号ビッ
トＡａおよびＡｂに対する部分においては、出力ハイイ
ンピーダンス状態とされる構成が利用されればよいか、
または特に設けられなくてもよい。
【００５２】図８は、図５に示すデコーダ１２ａの概略
構成を示す図である。図８においては、メモリマットＭ
♯０を選択状態とするデコーダ回路の部分が示される。
デコーダ１２ａは、アレイカウンタ（図５参照）１０ｂ
から出力されるアレイアドレス信号ビット／ＲＡＡ０お
よび／ＲＡＡ１を受けるＮＡＮＤ回路１２ａａと、ＮＡ
ＮＤ回路１２ａａの出力信号とデータ保持モード指定信
号ＲＥＦを受けるＮＡＮＤ回路１２ａｂを含む。ＮＡＮ
Ｄ回路１２ａｂから、メモリマットＭ♯０を指定するマ
ット指定信号ＭＳ０が出力される。通常動作モード時に
おいては、データ保持モード指定信号ＲＥＦは、Ｌレベ
ルであり、ＮＡＮＤ回路１２ａｂから出力されるマット
指定信号ＭＳ０はＨレベルとされる。他のメモリマット
を指定する回路部分においても同様の構成が設けられて
いるため、したがってメモリマットＭ♯０〜Ｍ♯３がす
べて通常動作モード時においては選択状態とされる。
【００５３】データ保持モード動作時においては、デー
タ保持モード指定信号ＲＥＦが、活性状態のＨレベルと
され、ＮＡＮＤ回路１２ａｂがインバータとして作用す
る。ＮＡＮＤ回路１２ａａは、アレイカウンタ１０ｂの
出力するビット／ＲＡＡ０および／ＲＡＡ１がともにＨ
レベルのときにＬレベルの信号を出力する。メモリマッ
トＭ♯１〜Ｍ♯３それぞれにおいては、アレイカウンタ
の出力ビットＲＡＡ０，／ＲＡＡ０，ＲＡＡ１，／ＲＡ
Ａ１の所定の組合せの信号が与えられる。したがって、
データ保持モード動作時においては、メモリマットＭ♯
０〜Ｍ♯３を指定するメモリマット指定信号ＭＳ０〜Ｍ
Ｓ３のうちの１つのメモリマット指定信号のみが選択状
態とされる。これにより、１つのメモリマットに対して
のみデータ保持動作すなわちリフレッシュ動作を行なう
ことができる。
【００５４】図９は、図２に示すロウデコーダＲＤ０〜
ＲＤ３の構成を概略的に示す図である。図９において
は、メモリマットＭ♯ｉ（ｉ＝０〜３）における一本の
ワード線ＷＬに対するデコード回路の構成が概略的に示
される。ロウデコーダＲＤｉは、メモリマット指定信号
ＭＳｉと、所定の組合せの内部ロウアドレス信号ビット
ＲＡｃ〜ＲＡｅを受けるＮＡＮＤ回路１３ａと、このＮ
ＡＮＤ回路１３ａの出力信号に従ってワード線ＷＬを選
択状態（通常内部高電圧Ｖｐｐレベル）へ駆動するワー
ド線ドライブ回路１３ｂを含む。
【００５５】ＮＡＮＤ回路１３ａは、与えられた信号が
すべてＨレベルのときに選択状態を示すＬレベルの信号
を出力する。通常動作モード時においては、メモリマッ
ト指定信号ＭＳｉは、Ｈレベルである。一方、データ保
持モード動作時においては、メモリマット指定信号ＭＳ
０〜ＭＳ３のうち１つのメモリマット指定信号のみがＨ
レベルの選択状態とされる。したがって、選択されたメ
モリマットにおいてのみロウデコーダがデコード動作を
行なうため、１つのメモリマットに対してのみリフレッ
シュ動作が行なわれる。
【００５６】なお、この図９に示す構成において、ＮＡ
ＮＤ回路１３ａは、機能的にロウデコーダの構成を示し
ている。サブアレイを指定するアドレス信号ビットＲＡ
ｃがいわゆるブロックデコーダへ与えられ、各サブアレ
イにおいて、このブロックデコーダ（サブアレイを選択
状態へ駆動するためのデコーダ）の出力信号に従ってサ
ブアレイ対応に設けられたロウデコード回路が活性状態
とされる構成が用いられてもよい。また、言うまでもな
く、いわゆるプリデコーダの構成が用いられてもよい。
【００５７】［変更例］図１０は、この発明の実施の形
態１に従うＤＲＡＭの変更例の構成を示す図である。図
１０（Ａ）において、４つのメモリマットＭＭ♯０〜Ｍ
Ｍ♯３およびサブアレイＭＢ♯０〜ＭＢ♯７に対するア
ドレス信号の配置が示される。この図１０（Ａ）に示す
配置において、通常動作モード時においては、メモリマ
ットＭＭ♯０〜ＭＭ♯３は、コラムアドレス信号ビット
ＣＡａ，／ＣＡａ，ＣＡｂおよび／ＣＡｂが割り当てら
れる。通常動作モード時においては、これらのコラムア
ドレス信号ビットＣＡａ，／ＣＡａ，ＣＡｂおよび／Ｃ
Ａｂは縮退状態とされており、すべて選択状態とされ
る。メモリマットＭＭ♯０〜ＭＭ♯３それぞれにおい
て、サブアレイＭＢ♯０〜ＭＢ♯７を選択するロウアド
レス信号ビットＲＡａ，／ＲＡａ，ＲＡｂおよび／ＲＡ
ｂの割当は先の実施の形態（図４参照）と同じである。
【００５８】データ保持モード時においては、１つのメ
モリマットを指定し、この選択状態とされるメモリマッ
トにおいて複数のサブアレイが選択状態とされる。そこ
で、通常動作モード時において縮退状態とされるコラム
アドレス信号ビットＣＡａおよびＣＡｂと通常動作モー
ド時において非縮退状態とされるロウアドレス信号ビッ
トＲＡａおよびＲＡｂを、データ保持モード時において
は交換する。
【００５９】すなわち、図１０（Ｂ）に示すように、デ
ータ保持モード時においては、コラムアドレス信号ビッ
トＣＡａおよびＣＡｂがロウアドレス信号ビットＲＡａ
およびＲＡｂにそれぞれ変換され、ロウアドレス信号ビ
ットＲＡａおよびＲＡｂがコラムアドレス信号ビットＣ
ＡａおよびＣＡｂに変換される。ＤＲＡＭにおいて、縮
退状態とされるコラムアドレス信号ビットＣＡａおよび
ＣＡｂは、内部で（メモリセル選択動作時）選択状態と
される。したがって、コラムアドレス信号ビットをロウ
アドレス信号ビットとして用いても、内部動作において
は、リフレッシュ動作活性化信号ＺＲＡＳに従ってメモ
リセル選択動作が行なわれる。したがって、図１０
（Ａ）において括弧で示すように、データ保持モード動
作時においてはサブアレイＭＢ♯０〜ＭＢ♯３のグルー
プとサブアレイＭＢ♯４〜ＭＢ♯７のグループのうちの
一方のグループがコラムアドレス信号ビットＣＡａ，／
ＣＡａにより選択され、各グループにおいて２つのサブ
アレイがコラムアドレス信号ビットＣＡｂ，／ＣＡｂに
より選択される。コラムアドレス信号ビットＣＡａ，／
ＣＡａ，ＣＡｂ，／ＣＡｂは、縮退状態とされているた
め、これらはすべて選択状態にある。したがって、デー
タ保持モード時においては奇数番号のサブアレイまたは
偶数番号のサブアレイがロウアドレス信号ビットＲＡ
ｃ，／ＲＡｃ（図４参照）に従って選択される。
【００６０】また、データ保持モード動作時において
は、ロウアドレス信号ビットＲＡａ，／ＲＡａ，ＲＡｂ
および／ＲＡｂによりメモリマットが指定される。この
ロウアドレス信号ビットは、非縮退状態であるため、４
つのメモリマットＭＭ♯０〜ＭＭ♯３のうち１つのメモ
リマットが選択状態とされる。
【００６１】図１１は、図１０に示すアドレス変換を行
なう部分の構成を概略的に示す図である。図１１におい
ても、外部からのアドレス信号と内部で発生されるリフ
レッシュアドレスとを切換えるためのマルチプレクサは
図面を簡略化するために示していない。図１１におい
て、アドレス変換部は、データ保持モード時、リフレッ
シュカウンタ１０から与えられるリフレッシュアドレス
ＲＲＡａ，ＲＲＡｂ，ＲＲＡｃ〜ＲＲＡｅを受けて内部
ロウアドレス信号ビットを生成するロウアドレスバッフ
ァ１６と、このロウアドレスバッファ１６からのロウア
ドレス信号ビットＲＡａ，／ＲＡａ，ＲＡｂ，／ＲＡｂ
と図示しないコラムアドレスバッファから与えられる縮
退状態とされたコラムアドレス信号ビットＣＡａ′，Ｃ
Ａｂ′とを受け、データ保持モード指示信号ＲＥＦの活
性化時コラムアドレス信号ビットＣＡａ′，ＣＡｂ′と
ロウアドレスバッファ１６からのロウアドレス信号ビッ
トとを交換するスクランブラ１９を含む。ロウアドレス
バッファ１６は、内部ロウアドレス信号ビットＲＡｃ，
／ＲＡｃ〜ＲＡｅ，／ＲＡｅを生成して各メモリマット
に設けられたロウデコーダへ与える。スクランブラ１９
は、データ保持モード指示信号ＲＥＦの活性化時、コラ
ムアドレス信号ビットＣＡａ′，ＣＡｂ′を内部ロウア
ドレス信号ビットＲＡａ，ＲＡｂとして出力し、かつロ
ウアドレスバッファ１６からのロウアドレス信号ビット
をコラムアドレス信号ビットＣＡａ，ＣＡｂとして出力
する。データ保持モード指示信号ＲＥＦの非活性化時、
スクランブラ１９は、ビット交換を行なわず、与えられ
たアドレス信号ビットを出力する。
【００６２】この図１１に示す構成の場合、リフレッシ
ュカウンタ１０において、その最小カウント値から最大
カウント値までカウント値が変化すると、すべてのメモ
リマットにおいてすべてのメモリセルが一度リフレッシ
ュされたことを示す。したがって、単にスクランブラ１
９において常時縮退状態とされるコラムアドレス信号ビ
ットＣＡａ′およびＣＡｂ′とロウアドレスバッファ１
６から出力されるロウアドレス信号ビットＲＡａ′およ
びＲＡｂ′をスクランブルするだけであり、簡易な回路
構成で容易にデータ保持モードのときに１つのメモリマ
ットにおいて複数のサブアレイを選択状態とすることが
できる。
【００６３】図１２は、図１１に示すスクランブラの１
ビットのアドレス信号に対する部分を示す図である。こ
の図１２に示す構成が必要とされるビットの数だけ設け
られる。図１２において、スクランブラ１９は、データ
保持モード指示信号ＲＥＦの活性化時導通し、コラムア
ドレス信号ビットＣＡａ′を内部コラムアドレス信号ビ
ットＣＡａとして出力する双方向トランスミッションゲ
ートＸＦ１と、データ保持モード指示信号ＲＥＦの活性
化時導通し、コラムアドレス信号ビットＣＡａ′をロウ
アドレス信号ビットＲＡａとして出力する双方向トラン
スミッションゲートＸＦ２と、データ保持モード指示信
号ＲＥＦの活性化時導通し、ロウアドレス信号ビットＲ
Ａａ′を内部コラムアドレス信号ビットＣＡａとして出
力する双方向トランスミッションゲートＸＦ３と、デー
タ保持モード指示信号ＲＥＦの非活性化時に導通し、ロ
ウアドレス信号ビットＲＡａ′を内部ロウアドレス信号
ビットＲＡａとして出力する双方向トランスミッション
ゲートＸＦ４を含む。この双方向トランスミッションゲ
ートＸＦ１〜ＸＦ４の各々は、ＣＭＯＳトランジスタで
構成され、このＣＭＯＳトランジスタの導通を制御する
ために、データ保持モード指示信号ＲＥＦを反転するイ
ンバータＩＶが設けられる。このデータ保持モード指示
信号ＲＥＦおよびインバータＩＶの出力する反転データ
保持モード指示信号によりこれらのトランスミッション
ゲートＸＦ１〜ＸＦ４の導通／非導通が実現される。
【００６４】この図１２に示す構成においては、トラン
スミッションゲートＸＦ１〜ＸＦ４により、コラムアド
レス信号ビットＣＡａ′およびロウアドレス信号ビット
ＲＡａ′の伝搬経路が切換えられているだけである。通
常動作モード時においては、アドレス信号ビットＣＡ
ａ′およびＲＡａ′は、それぞれ内部アドレス信号ビッ
トＣＡａおよびＲＡａとして出力され、データ保持モー
ド動作時においては、アドレス信号ビットＣＡａ′およ
びＲＡａ′は、それぞれアドレス信号ビットＲＡａおよ
びＣＡａとして出力される。コラムアドレス信号ビット
ＣＡａ′は縮退状態であり、常時選択状態にある。した
がって単にこの伝搬経路を切換えるだけで、容易にデー
タ保持モード時において縮退状態とされるアドレス信号
ビットを得ることができる。
【００６５】なお、図１２に示す構成において、アドレ
ス信号ビットＣＡａおよびＲＡａが伝達される部分は示
していない。内部コラムアドレス信号ビットＣＡａは、
メモリマットを選択状態とするためのマットデコーダ部
分へ与えられ、内部ロウアドレス信号ビットＲＡａは、
メモリマットそれぞれに対するロウデコーダ（ＲＤ０〜
ＲＤ３）へ与えられる。
【００６６】なお、このスクランブラ１９を用いる構成
の場合、ＤＲＡＭの構成に応じて、縮退されるアドレス
信号ビットの数が異なる場合（たとえば×８ビット構成
の場合３ビットのアドレスが縮退される）、通常動作モ
ード時において縮退状態とされるアドレス信号ビットを
データ保持モード時において縮退状態とすべきアドレス
信号ビットと交換するように構成すれば、常にデータ保
持モード時において１つのメモリマットを選択状態とし
てリフレッシュ動作を行なうことができる。
【００６７】上述のように、データ保持モード時におい
て、メモリマットおよびサブアレイを指定する信号を選
択的に縮退状態とすることにより、データ保持モード時
において、１つのメモリマットにおいて所定数のサブア
レイで構成されるグループのみに対しリフレッシュ動作
を行なうことができる。他のメモリマットにおいては、
周辺回路は動作していない。したがって、他の周辺回路
を駆動するための回路および他の周辺回路の動作が停止
されるため、消費電流が低減される。
【００６８】図１３（Ａ）は、センスアンプ駆動部の構
成を概略的に示す図である。図１３（Ａ）においては、
１つのサブアレイの１対のビット線に対して設けられた
センスアンプを代表的に示す。このセンスアンプは、メ
モリセルの各列に対応して配置され、活性化時、対応の
メモリセル列（ビット線対）に読出されたメモリセルの
データの検知および増幅を行なう。
【００６９】図１３（Ａ）において、１対のビット線Ｂ
Ｌ，／ＢＬに対し、センスアンプ２０が設けられる。ビ
ット線対ＢＬおよび／ＢＬには、１列のメモリセルが接
続される。図１３（Ａ）においては、ワード線ＷＬとビ
ット線ＢＬとの交差部に対応して設けられるメモリセル
ＭＣを代表的に示す。また、ワード線ＷＬには、１行の
メモリセルが接続される。
【００７０】センス駆動部は、リフレッシュ動作活性化
信号ＺＲＡＳと行ブロック指定アドレス信号ビットＲＡ
ａ，ＲＡｂおよびＲＡｃに従って所定のタイミングでセ
ンスアンプ活性化信号ＳＯＰおよびＳＯＮを活性状態と
するセンス活性化回路２４と、センス活性化回路２４か
らのセンスアンプ活性化信号ＳＯＰに応答して導通し
て、センスアンプ駆動信号ＳＡＰを接地電位Ｖｓｓレベ
ルの活性状態とするｎチャネルＭＯＳトランジスタで構
成される活性化トランジスタ２７ａと、センス活性化回
路２４からのセンスアンプ活性化信号ＳＯＮに応答して
導通し、電源電位Ｖｉｎｔレベルの活性状態へセンス駆
動信号ＳＡＮを駆動するｐチャネルＭＯＳトランジスタ
で構成されるセンス活性化トランジスタ２８ａと、セン
スアンプ駆動信号ＳＡＰに応答して導通し、センスアン
プ２０の一方ノードへ電源電位Ｖｉｎｔを伝達するｐチ
ャネルＭＯＳトランジスタで構成されるセンスアンプ駆
動トランジスタ２２ａと、センスアンプ駆動信号ＳＡＮ
に応答して導通し、センスアンプ２０の他方ノードへ接
地電位Ｖｓｓを伝達するｎチャネルＭＯＳトランジスタ
で構成されるセンス駆動トランジスタ２２ｂを含む。
【００７１】センスアンプ２０は、通常の交差結合され
たｐチャネルＭＯＳトランジスタおよび交差結合された
ｎチャネルＭＯＳトランジスタを含む。このｐチャネル
ＭＯＳトランジスタ部分へ、センスアンプ駆動トランジ
スタ２２ａを介して電源電位Ｖｉｎｔが伝達され、ｎチ
ャネルＭＯＳトランジスタ部分へ、センスアンプ駆動ト
ランジスタ２２ｂを介して接地電位Ｖｓｓが伝達され
る。
【００７２】センス駆動部は、さらに、センス活性化回
路２４からのセンスアンプ活性化信号ＳＯＰと反転デー
タ保持モード指定信号／ＲＥＦを受けるＡＮＤ回路２６
ａと、ＡＮＤ回路２６ａの出力信号に応答して導通し、
センスアンプ駆動信号ＳＡＰを接地電位Ｖｓｓレベルへ
駆動するｎチャネルＭＯＳトランジスタで構成される補
助駆動トランジスタ２７ｂと、センスアンプ活性化信号
ＳＯＮとデータ保持モード指定信号ＲＥＦを受けるＯＲ
回路２６ｂと、ＯＲ回路２６ｂの出力信号に応答して選
択的に導通して、センスアンプ駆動信号ＳＡＮを電源電
位Ｖｉｎｔレベルへ駆動するｐチャネルＭＯＳトランジ
スタで構成される補助駆動トランジスタ２８ｂを含む。
【００７３】トランジスタ２７ａの電流駆動力は、トラ
ンジスタ２７ｂの電流駆動力よりも好ましくは、小さく
される。また、駆動トランジスタ２８ｂの電流駆動力
は、補助駆動トランジスタ２８ｂのそれよりも好ましく
は小さくされる。次に、この図１３（Ａ）に示すセンス
アンプ駆動部の動作をその動作波形図である図１３
（Ｂ）を参照して説明する。
【００７４】データ保持モードにおいては、データ保持
モード指定信号ＲＥＦはＨレベルであり、また反転デー
タ保持モード指定信号／ＲＥＦがＬレベルである。この
状態においては、ＡＮＤ回路２６ａの出力信号がＬレベ
ルに固定され、また、ＯＲ回路２６ｂの出力信号はＨレ
ベルに固定され、したがって、補助駆動トランジスタ２
７ｂおよび２８ｂは、ともに、非道通状態に保持され
る。
【００７５】スタンバイ状態時（リフレッシュ動作活性
化信号ＺＲＳのＨレベルおよび通常動作時における内部
ＲＡＳ信号の非活性状態）においては、センス活性化回
路２４からのセンスアンプ活性化信号ＳＯＰおよびＳＯ
Ｎは、それぞれＬレベルおよびＨレベルである。したが
って、センス駆動トランジスタ２７ａおよび２８ａは非
道通状態になる。
【００７６】リフレッシュ動作時においては、まず、リ
フレッシュ動作活性化信号ＺＲＡＳがＬレベルとされ
る。サブアレイ指定信号ビットＲＡａ，ＲＡｂおよびＲ
Ａｃがすべて選択状態とされると、センス活性化回路２
４が、所定のタイミングでセンスアンプ活性化信号ＳＯ
ＮをＬレベルへ駆動し、またセンスアンプ活性化信号Ｓ
ＯＰをＨレベルへ駆動する。これにより、駆動トランジ
スタ２７ａおよび２８ａは、それぞれ導通状態とされ、
センスアンプ駆動信号ＳＡＮおよびＳＡＰが活性状態の
ＨレベルおよびＬレベルとされる。このセンス駆動トラ
ンジスタ２７ａおよび２８ａは、比較的その電流駆動力
は小さくされており、図１３（Ｂ）に破線で示すよう
に、センスアンプ駆動信号ＳＡＮおよびＳＡＰは比較的
緩やかに電位が変化する。このセンスアンプ活性化信号
ＳＡＮおよびＳＡＰに応答して、センスアンプ活性化ト
ランジスタ２２ａおよび２２ｂが導通し、センスアンプ
２０へ、それぞれ電源電位Ｖｉｎｔおよび接地電位Ｖｓ
ｓが伝達されてセンスアンプ２０が活性化され、ビット
線ＢＬおよび／ＢＬ上に現れたメモリセルデータの検知
および増幅を行なう。センスアンプ駆動信号ＳＡＰおよ
びＳＡＮの電位変化が緩やかであるため、このセンスア
ンプ活性化トランジスタ２２ａおよび２２ｂのコンダク
タンスの変化は比較的緩やかであり、応じてセンスアン
プ２０の動作速度も遅くされる（センスアンプ２０は、
その活性化トランジスタ２２ａおよび２２ｂを介してビ
ット線ＢＬおよび／ＢＬの充放電を行なうため）。
【００７７】したがって、図１３（Ｂ）において、破線
の波形で示すように、ビット線ＢＬおよび／ＢＬの電位
は、緩やかに変化する。
【００７８】このビット線ＢＬおよび／ＢＬの充放電を
緩やかに行なうことにより、センスアンプ２０の動作時
における充放電電流のピーク電流を低減することがで
き、電源線のノイズ（電源電位Ｖｉｎｔの低下および接
地電位Ｖｓｓの上昇）は防止され、１つのメモリマット
において複数のサブアレイにおいてセンス動作が行なわ
れる場合においても、安定にセンス動作を行なうことが
できる。このリフレッシュ動作時においては、高速動作
性は何ら要求されないため（データの外部入出力は行な
われないため）、何ら問題は生じない。
【００７９】通常動作モード時においてはデータ保持モ
ード指定信号ＲＥＦはＬレベルであり、ＡＮＤ回路２６
ａおよびＯＲ回路２６ｂは、それぞれバッファ回路とし
て動作する。したがって、この通常動作モード時におい
ては、リフレッシュ動作活性化信号ＺＲＡＳに対応する
内部ＲＡＳ信号（外部から与えられるロウアドレススト
ローブ信号／ＲＡＳに追随する）の活性化に応答して、
アドレス信号ビットＲＡａ，ＲＡｂおよびＲＡｃにより
選択状態とされたセンス活性化回路２４が活性状態とさ
れて、センスアンプ活性化信号ＳＯＰおよびＳＯＮをそ
れぞれ所定のタイミングでＨレベルおよびＬレベルの活
性状態とする。
【００８０】このセンスアンプ活性化信号ＳＯＰおよび
ＳＯＮの活性化に応答して、駆動トランジスタ２７ａお
よび２７ｂならびに駆動トランジスタ２８ａおよび２８
ｂが導通し、高速でセンスアンプ駆動信号ＳＡＰおよび
ＳＡＮを活性状態のＬレベルおよびＨレベルとする。こ
れにより、センスアンプ活性化トランジスタ２２ａおよ
び２２ｂが高速で導通し、センスアンプ２０が、このセ
ンスアンプ活性化トランジスタ２２ａおよび２２ｂを介
してビット線ＢＬおよび／ＢＬを充放電する。これによ
り、図１３（Ｂ）において実線で示すように、ビット線
ＢＬ，／ＢＬの電位が高速で変化する。
【００８１】なお、図１３（Ａ）に示す構成において
は、センス活性化回路２４ａは、リフレッシュ動作活性
化信号ＺＲＡＳおよびサブアレイ指定アドレス信号ビッ
トＲＡａ，ＲＡｂおよびＲＡｃを受けてセンスアンプ活
性化信号ＳＯＰおよびＳＯＮを活性状態へ駆動してい
る。センス活性化回路２４の構成は、任意であり、この
センス活性化回路２４がサブアレイそれぞれに対応して
設けられてもよく、リフレッシュ動作活性化信号ＺＲＡ
Ｓに応答してセンスアンプ活性化信号が各メモリマット
のセンス活性化回路へ伝達され、サブアレイ対応のセン
ス活性化回路がサブアレイ指定信号に従って対応のセン
スアンプ活性化信号を活性状態とする構成が用いられて
もよい。
【００８２】なお、図１３（Ｂ）においては、ビット線
ＢＬ上にＨレベルのデータが読出された場合のビット線
ＢＬおよび／ＢＬの電位変化が示されるが、Ｌレベルの
メモリセルデータが読出された場合においても同様の効
果が得られる。センスアンプ２４は、ビット線ＢＬおよ
び／ＢＬの高電位のビット線の電位を電源電位Ｖｉｎｔ
レベルへ駆動し、低電位のビット線の電位を接地電位Ｖ
ｓｓレベルへ駆動する。
【００８３】図１４は、データ保持モード時と通常動作
モード時における内部ＲＡＳ信号を切換える部分の構成
を示す図である。リフレッシュ制御回路６は、リフレッ
シュ要求信号（タイマから与えられる）φｒｅｆに応答
して、所定の時間幅を有するリフレッシュ動作活性化信
号ＺＲＡＳを発生するＺＲＡＳ発生回路６ａを含む。通
常動作モード時においては、ＲＡＳバッファ３０が、外
部から与えられるロウアドレスストローブ信号ｅｘｔ．
／ＲＡＳをバッファ処理して、内部ロウアドレスストロ
ーブ信号／ＲＡＳを生成する。この通常動作モード時と
リフレッシュ動作モード時における駆動信号の経路を切
換えるために、ＲＡＳバッファ３０から与えられる内部
ロウアドレスストローブ信号とデータ保持モード指定信
号ＲＥＦを受けるＯＲゲート３２と、ＺＲＡＳ発生回路
６ａから与えられるリフレッシュ動作活性化信号ＺＲＡ
ＳとＯＲ回路３２の出力信号を受けるＡＮＤ回路３４と
が設けられる。このＡＮＤ回路３４から、ＤＲＡＭ内部
に設けられたＲＡＳ系回路（信号ＲＡＳに従って駆動さ
れる回路であり、ロウデコーダ、ロウアドレスバッフ
ァ、およびセンスアンプ駆動回路の部分を含む）へ与え
られる内部ＲＡＳ信号φＲＡＳＺが生成される。
【００８４】データ保持モード動作時においては、デー
タ保持モード指定信号ＲＥＦがＨレベルであり、ＯＲ回
路３２の出力信号はＨレベルに固定される。この状態に
おいては、ＲＡＳバッファ３０の出力する内部ロウアド
レスストローブ信号／ＲＡＳの状態が無視される。ＡＮ
Ｄ回路３４が、したがって、ＺＲＡＳ発生回路６ａから
与えられるリフレッシュ動作活性化信号ＺＲＡＳに従っ
て内部ＲＡＳ信号φＲＡＳＺをＬレベルの活性状態とす
る。
【００８５】通常動作モード時においては、リフレッシ
ュ制御回路６に含まれるＺＲＡＳ発生回路６ａからのリ
フレッシュ動作活性化信号ＺＲＡＳはＨレベルに固定さ
れる。また、データ保持モード指定信号ＲＥＦは、Ｌレ
ベルに固定される。したがって、ＯＲ回路３２およびＡ
ＮＤ回路３４がそれぞれバッファとして動作し、ＲＡＳ
バッファ３０から与えられる内部ロウアドレスストロー
ブ信号／ＲＡＳに従って、内部ＲＡＳ信号φＲＡＳＺが
出力される。これにより、通常動作モード時およびリフ
レッシュ動作モード時いずれにおいても、この内部ＲＡ
Ｓ信号φＲＡＳＺに従って、ＤＲＡＭの内部回路が動作
する。
【００８６】以上のように、この発明の実施の形態１に
従えば、通常動作モード時とデータ保持モード動作時に
おいて、選択状態とされるメモリマットの数を変更可能
としているため、このデータ保持モード動作時におい
て、必要に応じて動作状態とされるメモリマットの数を
調整して、消費電流を低減することができる。また、デ
ータ保持モード動作時において、１つのメモリマットに
おいてのみ複数のサブアレイを選択状態としてリフレッ
シュ動作を行なうことにより、１つのメモリマットに対
してのみ活性化信号を伝達するだけでよく、他のメモリ
マットにおいては、すべて活性化信号が非選択状態に維
持されるため、これらの他のメモリマットの周辺回路に
おける消費電流が低減され、応じてデータ保持モード時
における消費電流が低減される。
【００８７】また、リフレッシュ動作モードにおいて、
センス動作を緩やかに行なうことにより、このピーク電
流を低減することができ、これにより１つのメモリマッ
トの複数のサブアレイにおいて同時にリフレッシュ動作
を正確に行なうことができる。
【００８８】［実施の形態２］図１５は、この発明の実
施の形態２に従うＤＲＡＭのアレイの配置を概略的に示
す図である。図１５（Ａ）においては、通常動作モード
時における選択メモリサブアレイの配置を示し、図１５
（Ｂ）に、データ保持モード動作時において、リフレッ
シュのために選択状態とされるサブアレイの配置を示
す。図１５（Ａ）および（Ｂ）に示すように、ＤＲＡＭ
１は、４つのメモリマットＭＭ♯０〜ＭＭ♯３を含む。
メモリマットＭＭ♯０〜ＭＭ♯３それぞれに対応して、
内部降圧回路ＶＤＣ０〜ＶＤＣ３が設けられる。この内
部降圧回路ＶＤＣ０〜ＶＤＣ３のそれぞれの内部構成
は、後に説明するが、外部から与えられる電源電位を変
換して、内部電源電位を生成して、対応のメモリマット
ＭＭ♯０〜ＭＭ♯３へ供給する。メモリマットＭＭ♯０
〜ＭＭ♯３の各々は、対応の内部降圧回路ＶＤＣ０〜Ｖ
ＤＣ３から電源電位を供給されて動作する。このメモリ
マットは、周辺回路としてのロウデコーダおよびコラム
デコーダ、センスアンプ活性化回路などを含み、またメ
モリアレイ内に対しては、センスアンプを活性化するた
めの電源電位Ｖｉｎｔ（図１３（Ａ）参照））などが供
給される。
【００８９】図１５（Ａ）に示すように、通常動作モー
ド時においては、メモリマットＭＭ♯０〜ＭＭ♯３それ
ぞれにおいて１つのサブアレイ（サブアレイＭＢ♯０を
例示的に示す）が選択状態とされて、選択されたサブア
レイＭＢ♯０内の選択されたメモリセルに対するアクセ
スが行なわれる。メモリマットＭＭ♯０〜ＭＭ♯３それ
ぞれに対応して内部降圧回路を配置し、内部降圧回路Ｖ
ＤＣ０〜ＶＤＣ３それぞれが、対応のメモリマットＭＭ
♯０〜ＭＭ♯３へのみ電源電位を供給する構成とするこ
とにより、電源ノイズを低減することができる。
【００９０】すなわち、１つの内部降圧回路を用いてメ
モリマットＭＭ♯０〜ＭＭ♯３全てへ電源電位を供給し
た場合、以下のような問題が生じる。すべてのメモリマ
ットＭＭ♯０〜ＭＭ♯３に共通に設けられた内部降圧回
路を用いてメモリマットＭＭ♯０〜ＭＭ♯３へ内部電源
電位Ｖｉｎｔを供給した場合、メモリマットＭＭ♯０〜
ＭＭ♯３の動作時に、すべてのメモリマットＭＭ♯０〜
ＭＭ♯３の消費電流が共通の内部降圧回路を介して供給
されることになり、この内部電源電位の低下ならびにこ
れを補償するために供給される大きな電流による内部電
源電位の上昇およびリンギングが生じ、内部電源電位が
不安定となる。一方、メモリマットＭＭ♯０〜ＭＭ♯３
それぞれに対し、内部降圧回路ＶＤＣ０〜ＶＤＣ３を配
置することにより、内部降圧回路ＶＤＣ０〜ＶＤＣ３そ
れぞれは、対応のメモリマットＭＭ♯０〜ＭＭ♯３へ内
部電源電位Ｖｉｎｔを供給することが要求されるだけで
ある。したがって、内部降圧回路ＶＤＣ０〜ＶＤＣ３が
補償すべき消費電流は、１つのメモリマットの消費電流
だけであり、応じて消費電流が分散されるため、メモリ
マットＭＭ♯０〜ＭＭ♯３動作時における電源ノイズを
低減することができ、応じて内部電源電位が少し低下し
た場合においても、安定に内部電源電位を供給すること
ができるためメモリマットＭＭ♯０〜ＭＭ♯３はそれぞ
れ、大きな動作マージン（内部電源電位に対する）を持
って安定に動作することができる。
【００９１】この実施の形態２においては、さらに、デ
ータ保持モード動作時においてリフレッシュする場合
に、実施の形態１に従って１つのメモリマット（図１５
（Ｂ）においては、メモリマットＭＭ♯０を例示的に示
す）においてのみリフレッシュ動作が実行される。非選
択状態のメモリマット（ＭＭ♯１〜ＭＭ♯３）に対して
設けられた内部降圧回路（ＶＤＣ０〜ＶＤＣ３）は、内
部電源電圧Ｖｉｎｔの供給を停止する。これにより、非
選択状態のメモリマットに対する消費電流がなくなるた
め、データ保持モード動作時における消費電流は大幅に
低減される。この選択状態とされたメモリマット（ＭＭ
♯０）においては、センスアンプなどの周辺回路の動作
を緩やかとすることによりピーク電流を低減することが
でき、１つの内部降圧回路（ＶＤＣ０）を用いて複数の
サブアレイに対し安定に内部電源電位を供給することが
できる（電流消費が小さいため、その電源電位の低下速
度は遅く、１つの内部降圧回路により、十分に消費電流
を補償することができるため）。
【００９２】図１６（Ａ）は内部降圧回路の構成の一例
を示す図である。図１６（Ａ）において、内部降圧回路
ＶＤＣは、基準電位Ｖｒｅｆと内部電源電位Ｖｉｎｔと
を比較する比較器４０と、メモリマット指定信号ＭＳｉ
に応答して比較器４０を選択的に活性状態とするための
活性化トランジスタ４２と、比較器４０の出力信号に応
答して外部電源電位供給ノードＶｅｘｔから電流を内部
電源線４１上に供給するｐチャネルＭＯＳトランジスタ
で構成されるドライブトランジスタ４４を含む。このト
ランジスタ４２は、メモリマット指定信号ＭＳｉの活性
状態のとき導通し、比較器４０の電流経路を形成する。
メモリマット指定信号ＭＳｉの非活性化時には、活性化
トランジスタ４２が非導通状態とされ、比較器４０を非
活性状態とする。このトランジスタ４２は、したがっ
て、比較器４０の電流源トランジスタとして作用する。
【００９３】比較器４０は、動作時、基準電位Ｖｒｅｆ
が内部電源電位Ｖｉｎｔよりも高い場合には、Ｌレベル
の信号を出力し、ドライブトランジスタ４４のコンタク
タンスを大きくする。これにより、ドライブトランジス
タ４４が外部電源電位供給ノードＶｅｘｔから内部電源
線４１上へ電流を供給し、内部電源電位Ｖｉｎｔの電位
を上昇させる。一方、内部電源電位Ｖｉｎｔが基準電位
Ｖｒｅｆよりも高い場合には、比較器４０は、Ｈレベル
の信号を出力して、このドライブトランジスタ４４をオ
フ状態とする。これにより、ドライブトランジスタ４４
を介しての電流の供給が停止される。したがって、この
内部電源電位Ｖｉｎｔは、基準電位Ｖｒｅｆの電位レベ
ルに保持される。
【００９４】図１６（Ｂ）に示すように、この内部降圧
回路ＶＤＣは、１つのメモリマットに対してのみ外部電
源電位Ｖｉｎｔを供給する。したがってこの消費電流ｉ
は比較的小さく、対応のメモリマットが選択状態にさ
れ、動作する場合においても、そのピーク電流は小さ
く、内部電源電位Ｖｉｎｔの低下も小さく、内部電源電
位Ｖｉｎｔは所定の電位レベルＶｒｅｆに保持される。
【００９５】データ保持モード動作時においては、通常
動作モード時よりも、多くのサブアレイが駆動される。
しかしながら、このサブアレイを駆動する回路の動作速
度は遅いため、その消費電流ｉの変化速度は小さく、ピ
ーク電流は通常動作モード時のそれと同じ程度とされ
る。それにより、データ保持モードにおいて数多くのサ
ブアレイが１つのメモリマットにおいて同時に駆動され
ても、内部電源電位Ｖｉｎｔは所定電位レベルに保持さ
れる。
【００９６】データ保持モード動作時においては、選択
メモリマットに対してのみこのメモリマット指定信号Ｍ
ＳｉがＨレベルとされる。したがって、非選択メモリマ
ットに対しては、比較器４０が、非活性状態とされてそ
の出力信号はＨレベルとされ、ドライブトランジスタ４
４はオフ状態を維持する。非選択メモリマットはスタン
バイ状態を維持するため、その消費電流はリーク電流だ
けであり、たとえ対応の内部降圧回路から電流が供給さ
れない場合においても、内部電源電位はほぼ一定の電位
レベルを保持することができる。
【００９７】図１７は、選択メモリマットにおける回路
動作を遅くするための構成を示す図である。図１７にお
いて、１つのメモリマットＭＭ♯の周辺回路（ロウデコ
ーダ、コラムデコーダ、センスアンプ活性回路等）と内
部電源線４１との間に、電流源として機能するｐチャネ
ルＭＯＳトランジスタ４６ａと、データ保持モード時
に、データ保持モード指定信号ＲＥＦに応答して非導通
状態とされるｐチャネルＭＯＳトランジスタ４６ｂとが
設けられる。ｐチャネルＭＯＳトランジスタ４６ａは、
そのゲートが接地電位Ｖｓｓを受け、常時導通状態を維
持し、電流源として機能する。
【００９８】通常動作モード時においては、ＭＯＳトラ
ンジスタ４６ａおよび４６ｂは、ともに導通状態にあ
り、周辺回路４８は、内部電源線４１上の電源電位Ｖｉ
ｎｔを受ける。周辺回路４８の動作時においては、ＭＯ
Ｓトランジスタ４６ａおよび４６ｂを介して大きな電流
駆動力を持って電流が供給され、周辺回路４８は、高速
で安定に動作する。データ保持モード動作時において
は、データ保持モード指定信号ＲＥＦがＨレベルであ
り、ＭＯＳトランジスタ４６ｂが非導通状態とされる。
したがって、データ保持モード時においては、周辺回路
４８は、電流源として機能するＭＯＳトランジスタ４６
ａを介してのみ内部電源線４１から電流を供給される。
したがって、この周辺回路４８の電流駆動力は、ＭＯＳ
トランジスタ４６ａにより決定され、通常動作時よりも
その電流駆動力は小さくされ、周辺回路４８の動作速度
が遅くされる。これにより、データ保持モード時におけ
るピーク電流を抑制することができる。
【００９９】なお、図１７に示す構成において、データ
保持モード指定信号ＲＥＦに変えて、データ保持モード
指定信号ＲＥＦとメモリマット指定信号ＭＳｉの論理積
信号ＲＥＦ・ＭＳｉが用いられてもよい。非選択メモリ
マットにおいては、データ保持モード時においては、Ｍ
ＯＳトランジスタ４６ｂが導通状態とされるが、対応の
内部降圧回路が非活性状態であり、また、対応のメモリ
マットも非選択状態であり電流は消費されないため、特
に問題はない。
【０１００】また、回路動作を遅くする構成は、図１３
（Ａ）のセンス動作を遅くする構成が用いられてもよ
い。
【０１０１】以上のように、この発明の実施の形態２に
従えば、複数のメモリマットそれぞれに対応して設けら
れた内部降圧回路を、データ保持モード時においては、
選択メモリマットに対する内部降圧回路のみを活性状態
とするように構成したため、データ保持モード時におけ
る消費電流を大幅に低減することができる。また、この
ときデータ保持モード時において回路動作を遅くするこ
とにより、ピーク電流を低減することができ、選択メモ
リマットにおける選択サブアレイの数が増加しても、ピ
ーク電流を増加させることなく、安定にリフレッシュ動
作を行なうことができる。
【０１０２】［実施の形態３］ＤＲＡＭにおいては、セ
ルフリフレッシュモードを含むデータ保持モードに加え
て、さまざまな動作モードが設けられている。たとえ
ば、ＤＲＡＭのテストモードを設定する場合には、ＷＣ
ＢＲタイミングが用いられ、テストモードのリセットに
はＣＢＲタイミングが用いられる。ＷＣＢＲタイミング
は、外部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳ
の立下がり前に、外部ライトイネーブル信号ｅｘｔ．／
ＷＥおよび外部コラムアドレスストローブ信号ｅｘｔ．
／ＣＡＳをＬレベルに立下げる。ＣＢＲタイミングにお
いては、外部ロウアドレスストローブ信号ｅｘｔ．／Ｒ
ＡＳの立下がり前に、外部コラムアドレスストローブ信
号ｅｘｔ．／ＣＡＳをＬレベルに立下げる。そのとき、
外部ライトイネーブル信号ｅｘｔ．／ＷＥは、通常、Ｈ
レベルとされる。各動作モードを設定する部分の構成を
図１８に示す。
【０１０３】図１８においては、テストモードセット回
路５４およびテストモードリセット回路５２が一例とし
て示される。テストモードセット回路５４は、ＷＣＢＲ
タイミングを検出するＷＣＢＲ検出器５４ａを含み、テ
ストモードリセット回路５２は、ＣＢＲタイミングを検
出するＣＢＲ検出器５２を含む。テストモードリセット
時においては、ＣＢＲ検出信号ＣＢＲが出力されてテス
トモードがリセットされ、ＷＣＢＲ検出器５４ａから
は、ＷＣＢＲ検出信号ＷＣＢＲが出力されてテストモー
ドが設定される。データ保持モード指定時においては、
このＣＢＲ検出信号ＣＢＲが所定時間以上活性状態とさ
れるとＤＲＡＭはセルフリフレッシュモードに入る。こ
のＣＢＲ検出信号は、したがって、データ保持モード検
出信号ＲＥＦと等価である。
【０１０４】これらのテストモードセット回路５４およ
びテストモードリセット回路５２へ、入力バッファ５０
ａ，５０ｂおよび５０ｃを介して外部ロウアドレススト
ローブ信号ｅｘｔ．／ＲＡＳ、外部コラムアドレススト
ローブ信号ｅｘｔ．／ＣＡＳおよび外部ライトイネーブ
ル信号ｅｘｔ．／ＷＥが与えられる。
【０１０５】ＤＲＡＭにおいては、その内部構成要素は
ＣＭＯＳトランジスタであり、ＣＭＯＳレベルの信号が
伝播される。
【０１０６】一方、ＤＲＡＭの外部装置においては、そ
の入出力信号は、たとえばＴＴＬレベル（またはＬＶ
（低電圧）ＴＴＬレベル）の場合がある。外部装置が、
たとえばバイポーラトランジスタなどで構成されている
場合、その出力信号レベルは、高速動作性を保証するた
めに小さくされ、ＴＴＬまたはＬＶＴＴＬなどの信号が
用いられる。ＴＴＬレベルにおいては、ハイレベルの信
号電圧Ｖｉｈが、２．０Ｖであり、Ｌレベル信号電圧Ｖ
ｉｎは、０．８Ｖである。入力初段に設けられる外部装
置とのインタフェースとなるバッファをＣＭＯＳ構成と
した場合、ＴＴＬ（またはＬＶＴＴＬ）レベルの信号が
与えられた場合、貫通電流が流れる場合が生じる。デー
タ保持モードにおいてこの貫通電流を低下させるための
構成について以下に説明する。
【０１０７】図１９（Ａ）は、この発明の実施の形態３
に従う入力バッファ回路の構成を示し、図１９（Ｂ）
は、その等価論理ゲートを示す図である。図１９（Ａ）
において、入力バッファ５０は、電源ノードＶｃｃと内
部出力ノードＮｂとの間に接続され、かつそのゲートが
入力ノードＮａに接続されるｐチャネルＭＯＳトランジ
スタＱａと、内部出力ノードＮｂと内部ノードＮｃとの
間に接続され、そのゲートがパワーカット指示信号ＰＣ
を受けるように接続されるｐチャネルＭＯＳトランジス
タＱｂと、内部ノードＮｃと接地ノードＶｓｓとの間に
接続され、かつそのゲートが入力ノードＮａに接続され
るｎチャネルＭＯＳトランジスタＱｃと、内部ノードＮ
ｃと接地ノードＶｓｓとの間に接続され、かつそのゲー
トがパワーカット指定信号ＰＣを受けるように接続され
るｎチャネルＭＯＳトランジスタＱｄを含む。
【０１０８】電源ノードＶｃｃへ与えられる電源電位Ｖ
ｃｃ（ノードとその上の電位を同じ符号で示す）は、
３．０Ｖであり、入力ノードＮａへ与えられる入力信号
ＩＮのＨレベルは、ＴＴＬレベルの２．０Ｖである。パ
ワーカット指示信号ＰＣは、データ保持モード動作時に
おいて、Ｈレベルの活性状態とされ、ＭＯＳトランジス
タＱｂを非導通状態、ＭＯＳトランジスタＱｄを導通状
態として、ノードＮｃを接地電位レベルに固定する。Ｍ
ＯＳトランジスタＱｂが、データ保持モード動作時非導
通状態とされるため、電源ノードＶｃｃから接地ノード
Ｖｓｓへの電流が流れる経路は遮断される。したがっ
て、入力信号ＩＮが、ＴＴＬレベルの２．０Ｖであって
も、この入力バッファ５０においては、貫通電流は生じ
ず、データ保持モード時における消費電流が低減され
る。
【０１０９】図１９（Ｂ）は、この入力バッファ回路５
０の等価な論理ゲートを示し、入力信号ＩＮとパワーカ
ット指示信号ＰＣを受ける２入力ＮＯＲ回路として表わ
される。パワーカット指示信号ＰＣがＨレベルのときに
は、その内部出力信号Ｉｉｎｔは、Ｌレベルに固定され
る。入力信号ＩＮのレベルは、Ｈレベルとされる場合も
あり、またＬレベルとされる場合もある。したがって、
このノードＮｂの電位は実際には、パワーカット指示信
号ＰＣの活性化時における入力信号ＩＮの電位レベルに
より決定される。ここでは、図１９（Ｂ）においては、
パワーカット指定信号ＰＣの活性化時（Ｈレベルのと
き）においては、内部入力信号Ｉｉｎｔの電位レベルが
固定されることを示すために、２入力ＮＯＲ回路が示さ
れるが、ノードＮｃから内部信号Ｉｉｎｔが出力されて
もよい。
【０１１０】パワーカットモード指示信号ＰＣがＬレベ
ルのとき、通常動作モード時であり、ＭＯＳトランジス
タＱｂが導通状態とされ、ＭＯＳトランジスタＱｄが非
導通状態とされる。この状態においては、入力信号ＩＮ
の電位レベルに従って、ＭＯＳトランジスタＱｃが、導
通状態または非導通状態とされる。この状態において
は、ＭＯＳトランジスタＱｂが導通しているため、ＭＯ
ＳトランジスタＱａおよびＱｃを介して電源ノードＶｃ
ｃから接地ノードＶｓｓへ電流が流れる経路が形成され
るためにこの入力信号ＩＮに応じた（反転された）内部
入力信号Ｉｉｎｔ（ＣＭＯＳレベル）を生成することが
できる。
【０１１１】ここで、ＭＯＳトランジスタＱｄが設けら
れているのは、パワーカット指示信号ＰＣの活性化時内
部ノードＮｃがフローティング状態とされ、ノイズの影
響により、ＭＯＳトランジスタＱｂおよびＱｃが導通状
態とされて、貫通電流が流れる経路が形成されるのを防
止するためである。内部出力ノードＮｂは、ＭＯＳトラ
ンジスタＱａにより充電され、その電位レベルは固定さ
れる。
【０１１２】図２０（Ａ）は、パワーカット指示信号Ｐ
Ｃを発生する部分の構成を概略的に示す図である。図２
０（Ａ）において、パワーカット指示信号発生部は、バ
ッファ回路５５を介して与えられる外部ロウアドレスス
トローブ信号ｅｘｔ．／ＲＡＳおよび外部コラムアドレ
スストローブ信号ｅｘｔ．／ＣＡＳを受けて、データ保
持モードが指定されたか否かを識別するリフレッシュ検
出回路４と、このリフレッシュ検出回路４からのデータ
保持モード指定信号ＲＥＦと、リフレッシュタイマ１８
から与えられるリフレッシュ要求信号φｒｅｆを受ける
インバータ５７と、データ保持モード指定信号ＲＥＦお
よびインバータ５７の出力信号を受けるＡＮＤ回路５９
を含む。ＡＮＤ回路５９からパワーカット指示信号ＰＣ
が発生されてバッファ回路５５へ与えられる。このバッ
ファ回路５５は、先の図１８に示すバッファ５０ａおび
５０ｂを含む。このリフレッシュ検出器４は、バッファ
回路５５から与えられるロウアドレスストローブ信号／
ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳが
ＣＢＲタイミングを満足しているか否かを検出するＣＢ
Ｒ検出器４ａを含む。このＣＢＲ検出器４ａからデータ
保持モード指定信号ＲＥＦが出力される。ＣＢＲ検出器
４ａは、また外部ライトイネーブル信号ｅｘｔ．／ＷＥ
をバッファ回路５５を介して受けるように構成されても
よい。次にこの図２０に示すパワーカット指示信号発生
部の動作をその動作波形図である図２０（Ｂ）を参照し
て説明する。
【０１１３】バッファ回路５５を介して与えられるロウ
アドレスストローブ信号／ＲＡＳおよびコラムアドレス
ストローブ信号／ＣＡＳがＣＢＲタイミングを満足する
と、ＣＢＲ検出器４ａから出力されるデータ保持モード
指定信号ＲＲＦがＨレベルの活性状態とされる。リフレ
ッシュタイマ１８が、リフレッシュ制御回路（図２参
照）の制御の下に駆動され、所定時間が経過すると一定
の時間間隔でリフレッシュ要求信号φｒｅｆを出力す
る。このリフレッシュ要求信号φｒｅｆは、Ｈレベルの
ときに活性状態とされる。したがって、データ保持モー
ド期間の間、このリフレッシュ要求信号φｒｅｆがＬレ
ベルのとき、パワーカット指示信号ＰＣがＨレベルとさ
れる。このパワーカット指定信号ＰＣがＨレベルの期
間、図１９（Ａ）に示すように、入力バッファにおい
て、電流経路が遮断される。リフレッシュ要求信号φｒ
ｅｆがＨレベルの活性状態とされると、インバータ５７
の出力信号がＬレベルとされ、パワーカット指定信号Ｐ
Ｃが、応じてＬレベルとされる。この期間の間、バッフ
ァ回路５５において電源ノードＶｃｃから接地ノードＶ
ｓｓの間に電流が流れる経路が形成され、入力バッファ
（バッファ回路５５）が動作状態とされ、外部から与え
られる制御信号（／ＲＡＳおよび／ＣＡＳ）を取込むこ
とができる。
【０１１４】データ保持モードのリセット時において
は、外部ロウアドレスストローブ信号ｅｘｔ．ＲＡＳが
Ｈレベルとされる。この外部ロウアドレスストローブ信
号ｅｘｔ．／ＲＡＳがＨレベルとされても、パワーカッ
ト指定信号ＰＣがＨレベルであれば、バッファ回路５５
は非動作状態であり、このバッファ回路５５の出力信号
の電位レベルは変化しない。ある時間が経過して、外部
ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳおよびコ
ラムアドレスストローブ信号ｅｘｔ．／ＣＡＳがともに
Ｈレベルとされる状態において、リフレッシュ要求信号
φｒｅｆが活性状態とされると、パワーカット指定信号
ＰＣがＬレベルとされ、このＨレベルの信号ｅｘｔ．／
ＲＡＳおよびｅｘｔ．／ＣＡＳがバッファ回路５５を介
してリフレッシュ制御検出回路４へ与えられ、データ保
持モード指定信号ＲＥＦがＨレベルの信号／ＲＡＳによ
りＬレベルとされる。そのデータ保持モード指定信号Ｒ
ＥＦのＬレベルへの立下がりに応答して、パワーカット
指示信号ＰＣがＬレベルとされ、バッファ回路５５（入
力バッファ５０ａ〜５０ｃ）が常時作動状態とされる。
【０１１５】したがって、この図２０（Ａ）に示す構成
においては、データ保持モードリセット時において、外
部から与えられる制御信号ｅｘｔ．／ＲＡＳおよびｅｘ
ｔ．／ＣＡＳを１リフレッシュサイクル期間（１φｒｅ
ｆ期間）Ｈレベルに保持することにより、データ保持モ
ードが解除される。データ保持モード解除時において、
リフレッシュ要求信号φｒｅｆがＨレベルの活性状態と
され、内部でリフレッシュ動作が行なわれる。したがっ
て、このリフレッシュデータ保持モード解除後１リフレ
ッシュ期間（リフレッシュ動作が実際に行なわれる期
間）の間、外部からのこのＤＲＡＭへのアクセスを禁止
することが必要とされる。
【０１１６】［変更例］図２１（Ａ）は、この発明の実
施の形態３の変更例の構成を示す図である。図２１
（Ａ）においては、リフレッシュ要求信号φｒｅｆを受
けるインバータ５７とパワーカット指示信号ＰＣを出力
するＡＮＤ回路５９との間に、分周器５８が設けられ
る。他の構成は、図２０（Ａ）に示す構成と同じであ
り、対応する部分には同一の参照番号を付す。この図２
１（Ａ）に示す構成の場合、図２１（Ｂ）に示す動作波
形図において明らかに見られるように、パワーカット指
示信号ＰＣは、リフレッシュ要求信号φｒｅｆを所定の
分周比で分周した周期でＬレベルとされる。ここで、図
２１（Ｂ）においては、分周比１／２の場合が一例とし
て示される。したがって、データ保持モードリセット時
においては、外部からの制御信号ｅｘｔ．／ＲＡＳおよ
びｅｘｔ．／ＣＡＳをＨレベルに保持する期間は、この
分周されたリフレッシュ要求信号の周期の期間で済み、
次のアクセスを速いタイミングで行なうことができる。
この分周器５８の分周比は、パワーカット指示信号ＰＣ
をＨレベルおよびＬレベルへ駆動するために必要とされ
る充放電電流およびバッファ回路５５における貫通電流
の大きさを考慮して、適当な値に設定される。これによ
り、低消費電流でかつデータ保持モードリセット時にお
いて次のアクセスを速いタイミングで行なうことが可能
となる。
【０１１７】以上のように、この発明の実施の形態３に
従えば、入力バッファの貫通電流が流れる経路を、デー
タ保持モード時に遮断するように構成したため、データ
保持モード動作時における消費電流を低減することがで
きる。
【０１１８】また、リフレッシュ要求信号の活性化時
に、入力バッファ回路を動作状態とすることにより、確
実にデータ保持モードをリセット状態とすることができ
る。このリフレッシュ要求信号を分周して得られる信号
により、入力バッファ回路の貫通電流経路を選択的に導
通状態とすることにより、データ保持モードリセット時
における外部の制御信号の状態を所定状態（Ｈレベルの
非活性状態）に保持する期間が短くされ、応じて次のア
クセス開始タイミングを速くすることができる。
【０１１９】［実施の形態４］図２２は、この発明の実
施の形態４に従うＤＲＡＭの要部の構成を示す図であ
る。図２２に示す構成においては、リフレッシュ動作時
において内部ロウアドレス信号ＲＡ，／ＲＡを発生する
部分の構成が示される。
【０１２０】図１９においては、リフレッシュ検出回路
４からのデータ保持モード検出信号ＲＥＦの活性化時、
ロウアドレスバッファ１６をスタティックに動作させる
ためのバッファ制御回路６２が設けられる。
【０１２１】リフレッシュモード検出回路４は、外部ロ
ウアドレスストローブ信号ｅｘｔ．／ＲＡＳの立下がり
に応答して、外部コラムアドレスストローブ信号ｅｘ
ｔ．／ＣＡＳをラッチするラッチ回路４ａａと、このラ
ッチ回路４ａａの出力信号（ラッチ信号）のＨレベルの
ときにセットされ、データ保持モード指定信号ＲＥＦを
Ｈレベルの活性状態とするセット／リセットフリップフ
ロップ４ａｂを含む。このセット／リセットフリップフ
ロップ４ａｂは、外部ロウアドレスストローブ信号ｅｘ
ｔ．／ＲＡＳの立上がりに応答してリセットされる。
【０１２２】ラッチ回路４ａａは、外部ロウアドレスス
トローブ信号ｅｘｔ．／ＲＡＳのがＨレベルのとき導通
状態とされて外部コラムアドレスストローブ信号ｅｘ
ｔ．／ＣＡＳを通過させるｎチャネルＭＯＳトランジス
タにより構成されるトランスファーゲート４ｃａと、ト
ランスファーゲート４ｃａから伝達された信号を反転す
るインバータ４ｃｂと、インバータ４ｃｂの出力信号を
反転してインバータ４ｃｂの入力部へ伝達するインバー
タ４ｃｃと、外部ロウアドレスストローブ信号ｅｘｔ．
／ＲＡＳがＬレベルのときに導通し、インバータ４ｃｂ
の出力信号をセット／リセットフリップフロップ４ａｂ
のセット入力Ｓへ与えるｐチャネルＭＯＳトランジスタ
で構成されるトランスファーゲート４ｃｂを含む。ここ
で、実施の形態３の入力バッファが設けられていてもよ
い。
【０１２３】リフレッシュ制御回路６は、このリフレッ
シュモード検出回路４から与えられるデータ保持モード
検出信号ＲＥＦに応答してタイマ１８を起動し、タイマ
１８から与えられるリフレッシュ要求信号φｒｅｆに応
答してリフレッシュ動作活性化信号ＺＲＡＳを活性状態
としてＲＡＳ系駆動回路６０へ与える。このリフレッシ
ュ制御回路６は、またリフレッシュ動作完了時、このリ
フレッシュ動作活性化信号ＺＲＡＳの立上がり（非活性
化）に応答して、リフレッシュカウンタ１０のカウント
値を１増分（減分）する。
【０１２４】ＲＡＳ系駆動回路６０は、リフレッシュ動
作活性化信号ＺＲＡＳの活性化に応答して、ロウアドレ
スバッファにおけるラッチタイミングおよびその出力許
可タイミングを与えるラッチ指示信号ＲＡＬおよびバッ
ファ活性化信号ＲＡＤＥを出力する。このＲＡＳ系駆動
回路６０は、またＲＡＳ系回路（信号ＲＡＳに応答して
動作する）に対する制御信号をも発生する。図２２にお
いては、センスアンプを活性化するためのセンスアンプ
活性化信号φＳＡを代表的に示す。ビット線をイコライ
ズするためのビット線イコライズ信号もこのＲＡＳ系駆
動回路６０は発生する。
【０１２５】制御回路６２は、データ保持モード指示信
号ＲＥＦとラッチ指示信号ＲＡＬを受けるＯＲ回路６２
ａと、データ保持モード指示信号ＲＥＦとバッファ活性
化信号ＲＡＤＥを受けるＯＲ回路６２ｂを含む。ＯＲ回
路６２ａは、データ保持モード指示信号ＲＥＦとラッチ
指示信号ＲＡＬの一方がＨレベルのときにＨレベルの出
力信号を生成する。ＯＲ回路６２ｂは、データ保持モー
ド指示信号ＲＥＦおよびバッファ活性化信号ＲＡＤＥの
一方がＨレベルのときにＨレベルの信号を出力する。
【０１２６】ロウアドレスバッファ１６は、内部ロウア
ドレス信号ビットそれぞれに対応して設けられるロウア
ドレスバッファ回路を含む。図２２においては、１ビッ
トの内部ロウアドレス信号ＲＡおよび／ＲＡを発生する
バッファ回路１６ａを代表的に示す。ロウアドレスバッ
ファ回路１６ａは、ＯＲ回路６２ａの出力信号がＨレベ
ルのときに導通し、マルチプレクサ１４から与えられる
信号を通過させるｎチャネルＭＯＳトランジスタで構成
されるトランスファーゲート１６ａａと、トランスファ
ゲート１６ａａから与えられる信号を反転するインバー
タ１６ａｂと、インバータ１６ａｂの出力信号を反転し
てインバータ１６ａｂの入力部へ伝達するインバータ１
６ａｃと、インバータ１６ａｂの出力信号を反転するイ
ンバータ１６ａｂと、インバータ１６ａｂの出力信号と
ＯＲ回路６２ｂの出力信号とを受けるＮＡＮＤ回路１６
ａｅと、ＮＡＮＤ回路１６ａｅの出力信号を反転して内
部ロウアドレス信号ビット／ＲＡを出力するインバータ
１６ａｆと、インバータ１６ａｄの出力信号とＯＲ回路
６２ｂの出力信号とを受けるＮＡＮＤ回路１６ａｇと、
ＮＡＮＤ回路１６ａｇの出力信号を反転して内部ロウア
ドレス信号ビットＲＡを生成するインバータ１６ａｈを
含む。
【０１２７】マルチプレクサ１４は、リフレッシュ制御
回路６から与えられる制御信号の制御の下に、リフレッ
シュカウンタ１０から与えられるリフレッシュアドレス
および外部から与えられるアドレス信号Ａの一方を選択
的に通過させる。次に、この図２２に示すアドレス系回
路の動作について、その動作波形図である図２３を参照
して説明する。
【０１２８】図２３（Ａ）は、図２２に示すＲＡＳ系駆
動回路６０の動作を示す信号波形図である。ＲＡＳ系駆
動回路６０は、リフレッシュ動作活性化信号ＺＲＡＳが
非活性状態のＨレベルのときには、ラッチ指示信号ＲＡ
ＬをＨレベルに保持し、またバッファ活性化信号ＲＡＤ
ＥをＬレベルに保持する。データ保持モード指示信号Ｒ
ＥＦがＬレベルの通常動作モード時の場合には、この状
態においては、ＯＲ回路６２ａの出力信号がＨレベルで
あり、ＯＲ回路６２ｂの出力信号はＬレベルである。ロ
ウアドレスバッファ回路１６ａにおいては、したがって
トランスファーゲート１６ａａがＯＲ回路６２ａからの
Ｈレベルの信号に応答して導通状態とされ、マルチプレ
クサ１４から与えられる信号を通過させる。一方、ＯＲ
回路６２ｂの出力信号は、Ｌレベルであり、ＮＡＮＤ回
路１６ａｅおよび１６ａｄの出力信号はＨレベルであ
り、ロウアドレス信号ビット／ＲＡおよびＲＡはともに
Ｌレベルとされる。
【０１２９】リフレッシュ動作活性化信号ＺＲＡＳがＬ
レベルの活性状態とされると、ラッチ指示信号ＲＡＬが
Ｌレベルとされ、また次いでバッファ活性化信号ＲＡＤ
ＥがＨレベルとされる。これにより、トランスファゲー
ト１６ａａが非導通状態とされて、ラッチ状態にこのロ
ウアドレスバッファ回路１６ａが入り、アドレスバッフ
ァ活性化信号ＲＡＤＥの立上がりに応答してＮＡＮＤ回
路１６ａｅおよび１６ａｄがインバータとして動作し、
そのインバータ１６ａｂおよび１６ａｃで構成されるラ
ッチ回路によりラッチされたアドレス信号ビットに対応
する内部ロウアドレス信号ビット／ＲＡおよびＲＡが生
成される。
【０１３０】したがって、通常動作モード時において
は、このリフレッシュ動作活性化信号ＺＲＡＳに対応す
る内部ＲＡＳ信号φＲＡＳＺに従ってロウアドレスバッ
ファ回路１６ａが、与えられるアドレス信号ビットをラ
ッチして、内部ロウアドレス信号ビットを生成する。こ
のロウアドレスバッファ回路１６ａは、リフレッシュ動
作活性化信号ＺＲＡＳ（内部ＲＡＳ信号φＲＡＳＺ）の
非活性化に応答してリセット状態とされる。すなわち、
信号ＲＡＬがＨレベルとされ 信号ＲＡＤＥがＬレベル
とされ、内部ロウアドレス信号ビットＲＡおよび／ＲＡ
はともにＬレベルとされる。
【０１３１】データ保持モード動作時においては、デー
タ保持モード指示信号ＲＥＦがＨレベルである。この状
態においては、ＯＲ回路６２ａおよび６２ｂの出力信号
は常時Ｈレベルに保持される。したがって、ロウアドレ
スバッファ回路１６ａにおいては、トランスファーゲー
ト１６ａａが導通状態を保持し、またＮＡＮＤ回路１６
ａｅおよび１６ａｄがインバータとして動作する。すな
わち、このロウアドレスバッファ回路１６ａがスタティ
ックに動作し、マルチプレクサ１４から与えられる信号
ビットに従って変化する信号ビットＲＡおよび／ＲＡを
生成する。
【０１３２】すなわち、図２３（Ｂ）に示すように、外
部ロウアドレスストローブ信号ｅｘｔ．／ＲＡＳおよび
外部コラムアドレスストローブ信号ｅｘｔ．／ＣＡＳが
ＣＢＲタイミングで与えられ、リフレッシュ検出回路４
からのデータ保持モード指示信号ＲＥＦがＨレベルとさ
れると、ロウアドレスバッファ１６がスタティック動作
を開始する。リフレッシュ制御回路６が、タイマ１８か
らこのデータ保持モード指定信号ＲＥＦが活性状態とさ
れてから時間ｔ経過後に与えられるリフレッシュ要求信
号φｒｅｆに応答してリフレッシュ動作活性化信号ＺＲ
ＡＳを活性化すると、リフレッシュカウンタ１０が活性
化され、そのカウント値がマルチプレクサ１４を介して
ロウアドレスバッファ１６へ与えられ、応じて内部ロウ
アドレス信号ビットＲＡおよび／ＲＡの状態が変化す
る。リフレッシュ動作が完了し、リフレッシュ動作活性
化信号ＺＲＡＳが非活性状態とされると、この非活性化
に応答してリフレッシュカウンタ１０のカウント値が更
新される。これのカウント値の更新に従って、スタティ
ック動作を行なうロウアドレスバッファ回路１６から出
力されるロウアドレス信号ビットＲＡおよび／ＲＡの状
態が変化する。以降、このデータ保持モード動作期間の
間、ロウアドレスバッファ１６がスタティック動作を行
ない、リフレッシュ動作活性化信号ＺＲＡＳの非活性化
に応答してリフレッシュカウンタ１０のカウント値が更
新される毎に内部ロウアドレス信号ビットＲＡおよび／
ＲＡの状態が変化する。
【０１３３】データ保持モード動作が完了すると、デー
タ保持モード指定信号ＲＥＦがＬレベルの非活性状態と
され、ロウアドレスバッファ１６がリセットされ、内部
ロウアドレス信号ビットＲＡおよび／ＲＡはＬレベルに
保持される。
【０１３４】上述のように、データ保持モード動作時に
おいて、ロウアドレスバッファ１６をスタティックに動
作させることにより、内部ロウアドレス信号ビットのう
ち、変化するロウアドレス信号ビットを出力するロウア
ドレスバッファ回路のみが充放電動作を行なう。変化し
ないロウアドレス信号ビットに対するロウアドレスバッ
ファ回路は充放電動作を行なわないため、データ保持モ
ード動作時における消費電流を低減することができる。
このとき、選択メモリアレイ（サブアレイ）のセット／
リセット（アクティブ状態／プリチャージ状態）は、Ｒ
ＡＳ系駆動回路６０の制御の下にリフレッシュ動作活性
化信号ＺＲＡＳに応答して行なわれている。
【０１３５】図２４は、データ保持モード時におけるリ
フレッシュ動作シーケンスを示す図である。リフレッシ
ュ動作シーケンスにおいては、図２４（ａ）に示すバー
ストリフレッシュモードと、図２４（ｂ）に示す分散リ
フレッシュモードとがある。バーストリフレッシュモー
ドにおいては、図２４（ａ）に示すように、連続して所
定回数リフレッシュ動作が行なわれる。この所定回数の
リフレッシュが完了すると、比較的長いポーズ時間Ｔｐ
の間、ＤＲＡＭはスタンバイ状態（プリチャージ状態）
に維持される。このポーズ時間Ｔｐが完了すると、再び
所定回数のリフレッシュ動作が行なわれる。このバース
トリフレッシュモードにおいては、先の図２２において
示したように、ロウアドレスバッファをスタティックに
動作させ、変化するアドレス信号ビットの信号線のみを
充放電させることにより、リフレッシュ動作時における
動作電流が低減される。
【０１３６】また、図２４（ｂ）に示す分散リフレッシ
ュモードにおいては、リフレッシュ動作は、所定のリフ
レッシュ期間Ｔｒｅｆごとに行なわれる。したがってこ
の分散リフレッシュの構成と比べて、図２１（ａ）に示
すバーストリフレッシュモードの場合、ポーズ時間Ｔｐ
をリフレッシュ間隔Ｔｒｅｆよりも長く取ることができ
る（連続して複数行にわたるメモリセルデータがリフレ
ッシュされるため）。結果として、実効的にＤＲＡＭが
スタンバイ（プリチャージ状態）に維持される時間が長
くなり、消費電流を低減することができる。本実施の形
態４においては、このバーストリフレッシュモードを先
の図２２に示すロウアドレスバッファの構成と組合せて
用いてサブアレイまたはメモリブロック単位でリフレッ
シュ動作を実行する。
【０１３７】図２５は、この発明の実施の形態４におけ
るＤＲＡＭのメモリブロック部の構成を概略的に示す図
である。図２５においては、２つのメモリブロックＭＢ
ＬおよびＭＢＲを示す。このメモリブロックＭＢＬおよ
びＭＢＲの間に、メモリセルデータの検知および増幅を
行なうセンスアンプＳＡを含むセンスアンプ帯ＳＡＢが
配置される。このメモリブロックＭＢＬおよびＭＢＲに
よりセンスアンプ帯ＳＡＢのセンスアンプＳＡを共有す
る構成は「シェアードセンスアンプ配置」と呼ばれる。
「シェアードセンスアンプ配置」は、またセンスアンプ
がメモリブロックの両側に各列に交互に配置される「交
互配置型シェアードセンスアンプ配置」の構成であって
もよいが、この図２５においては、説明を簡略化するた
めに「シェアードセンスアンプ配置」の構成を示す。ま
た、メモリブロックＭＢＬおよびＭＢＲは、それぞれ先
の実施の形態１および２で示したサブアレイＭＢ♯ｊ
（ｊ＝０〜７）であってもよく、またこのメモリブロッ
クＭＢＬおよびＭＢＲが１つのサブアレイを構成しても
よい。
【０１３８】メモリブロックＭＢＬが、一例として、１
２８本のワード線ＷＬ０〜ＷＬ１２７を含み、メモリブ
ロックＭＢＲも、１２８本のワード線ＷＬ１２８〜ＷＬ
２２５を含む。メモリブロックＭＢＬに対しては、Ｘデ
コーダＲＤＬが設けられ、メモリブロックＭＢＲに対し
ては、ＸデコーダＲＤＲが配置される。
【０１３９】メモリブロックＭＢＬおよびＭＢＲそれぞ
れにおいてメモリセルの各列に対応してビット線対が配
置される。図２５においては、メモリブロックＭＢＬに
おいては、１つのビット線対ＢＬＬ，／ＢＬＬを示し、
メモリブロックＭＢＲにおいては１つのビット線対ＢＬ
Ｒおよび／ＢＬＲを代表的に示す。
【０１４０】センスアンプ帯ＳＡＢは、このメモリブロ
ックＭＢＬおよびＭＢＲの対応の列のビット線対ＢＬ
Ｌ，／ＢＬＬおよびＢＬＲ，／ＢＬＲに対応して配置さ
れるセンスアンプＳＡを含む。このセンスアンプＳＡ
は、ビット線分離制御信号ＢＬＩＬに応答して選択的に
導通状態とされるビット線分離ゲートＩＧＬを介してビ
ット線ＢＬＬ，／ＢＬＬに接続され、かつ分離制御信号
ＢＬＩＲに応答して選択的に導通状態とされるビット線
分離ゲートＩＧＲを介してビット線ＢＬＲ，／ＢＬＲに
接続される。このビット線分離制御信号ＢＬＩＬおよび
ＢＬＩＲは、メモリブロック指定信号ＢＳに応答する分
離制御回路ＩＣＬから出力される。この分離制御回路Ｉ
ＣＬは、メモリブロックＭＢＬがブロック指定信号ＢＳ
により指定されたときには、分離制御信号ＢＬＩＬをＨ
レベルに保持し、分離制御信号ＢＬＩＲをＬレベルに保
持する。
【０１４１】センスアンプＳＡの動作時においては、ビ
ット線対ＢＬＬ，／ＢＬＬのみがセンスアンプＳＡに接
続されるため、センスアンプＳＡが駆動する負荷が軽減
され、高速でセンス動作を行なうことができる。また、
センスアンプＳＡのセンスノード（センスアンプとビッ
ト線対との接続ノード）の負荷容量（寄生容量）が小さ
くなるため、メモリセルＭＣからの読出電圧（ビット線
に伝達されたメモリセルの記憶データにより生じるビッ
ト線の電位変化量）を大きくすることができ、安定にセ
ンス動作を行なうことができる。メモリブロック指定信
号ＢＳが、これらのメモリブロックＭＢＬおよびＭＢＲ
以外のメモリブロックを指定するときには、このビット
線分離制御信号ＢＬＩＬおよびＢＬＩＲがともにＨレベ
ルとされて、センスアンプＳＡは分離制御ゲートＩＧＬ
およびＩＧＲを介してビット線対ＢＬ，／ＢＬＬおよび
ＢＬＲ，／ＢＬＲに接続される。この状態においては、
メモリブロックＭＢＬおよびＭＢＲはスタンバイ状態
（プリチャージ状態）を維持する。
【０１４２】図２６（Ａ）は、ビット線分離制御信号Ｂ
ＬＩＬおよびＢＬＩＲを発生する部分の構成を示す図で
ある。図２６（Ａ）において、リフレッシュ制御回路６
は、リフレッシュ検出回路から与えられるデータ保持モ
ード検出信号ＲＥＦに応答して作動状態とされるリフレ
ッシュ制御部７０と、リフレッシュ制御部７０からの起
動信号に応答して所定期間をカウントするタイマ１８ａ
と、リフレッシュ制御部７０の制御の下に起動され、ポ
ーズ時間をカウントし、ポーズ時間経過ごとにリフレッ
シュ要求信号φＰＡを出力するポーズタイマ７２と、リ
フレッシュ制御部７０から出力されるリフレッシュ動作
活性化信号ＺＲＡＳをカウントするカウンタ７４を含
む。
【０１４３】カウンタ７４は、このメモリブロックＭＢ
ＬおよびＭＢＲそれぞれに含まれるワード線の数（１２
８）をカウントし、カウント動作完了後カウントアップ
信号φＣＮＴをたとえばＬレベルの非活性状態とする。
タイマ１８ａは、リフレッシュ制御部７０の制御の下
に、データ保持モード検出信号ＲＥＦが活性状態とされ
てから所定期間経過後セルフリフレッシュ動作に入るこ
とを示す信号を出力する。リフレッシュ制御部７０は、
このタイマ１８ａからのセルフリフレッシュモード指定
信号に応答して連続してカウンタ７４からのカウント信
号φＣＮＴがＨレベルの間リフレッシュ動作活性化信号
ＺＲＡＳを繰返し活性化する。
【０１４４】リフレッシュ制御部７０からのリフレッシ
ュ動作活性化信号ＺＲＡＳは、ブロックアドレス信号ビ
ットＲＡＢａ〜ＲＡＢｂをデコードするブロックデコー
ダ７６へ与えられる。このブロックデコーダ７６へ与え
られるアドレス信号ビットの数は、メモリマットに含ま
れるメモリブロックの数により決定される。ブロックデ
コーダ７６は、このリフレッシュ制御部７０からのリフ
レッシュ動作活性化信号ＺＲＡＳの活性化時に活性化さ
れてデコード動作を行ない、ブロック指定信号ＢＳを出
力する。
【０１４５】分離制御回路ＩＣＬは、カウンタ７４から
のカウント制御信号φＣＮＴおよびブロック指定信号Ｂ
Ｓおよびリフレッシュ動作活性化信号ＺＲＡＳを受け
て、ビット線分離信号ＢＬＩＬおよびＢＬＩＲを出力す
る。分離制御回路ＩＣＬは、カウンタ７４からのカウン
ト制御信号φＣＮＴがＨレベルの活性状態の間、すなわ
ちバーストリフレッシュが行なわれる期間、分離制御信
号ＢＬＩＬおよびＢＬＩＲの状態を保持する。次に、こ
の図２６（Ａ）の示す回路の動作をその動作を波形図で
ある図２６（Ｂ）を参照して説明する。
【０１４６】データ保持モード指定信号ＲＥＦがＨレベ
ルの活性状態とされると、リフレッシュ制御部７０は、
タイマ１８ａを起動する。タイマ１８ａからタイムアッ
プ信号が与えられると、リフレッシュ制御部７０は、カ
ウンタ７４を活性状態として、その出力信号φＣＮＴを
Ｈレベルの活性状態とする。これと並行して、リフレッ
シュ動作活性化信号ＺＲＡＳを活性状態とする。図２６
（Ｂ）においては、リフレッシュ動作活性化信号ＺＲＡ
Ｓの反転信号ＲＡＳを示す。ブロックデコーダ７６は、
このリフレッシュ動作活性化信号ＺＲＡＳの活性化に応
答して、ロウアドレスバッファから与えられるブロック
アドレス信号ビットＲＡＢａ〜ＲＡＢｂをデコードし、
選択されたメモリブロックに対するブロック選択信号Ｂ
Ｓをデコードし、選択されたメモリブロックに対するブ
ロック選択信号ＢＳを活性状態とする。
【０１４７】分離制御回路ＩＣＬは、ブロックデコーダ
７６から与えられるブロック選択信号（ＢＳ０）に従っ
て、ビット線分離制御信号ＢＬＩＬおよびＢＬＩＲの一
方をＨレベルとし、他方をＬレベルとする。
【０１４８】今、メモリブロックＭＢＬが最初に指定さ
れたと仮定する。この状態においては、分離制御回路Ｉ
ＣＬは、ビット線分離信号ＢＬＩＬをＨレベルに維持
し、ビット線分離制御信号ＢＬＩＲをＬレベルに固定す
る。カウンタ７４からのカウント信号φＣＮＴがＨレベ
ルの間、分離制御回路ＩＣＬは、内部でリフレッシュ動
作活性化信号ＺＲＡＳを常時活性状態とみなす。したが
って、リフレッシュ制御部７０からのリフレッシュ動作
活性化信号ＺＲＡＳが繰返し活性状態と非活性状態を繰
返しても、そのカウンタ７４からのカウント制御信号φ
ＣＮＴがＨレベルの間、分離制御信号ＢＬＩＬはＨレベ
ルを維持し、分離制御信号ＢＬＩＲはＬレベルを維持す
る。これにより、分離制御回路ＩＣＬにおける分離制御
信号ＢＬＩＬおよびＢＬＩＲの充放電電流を低減し、デ
ータ保持モードにおける消費電流を低減する。
【０１４９】リフレッシュ制御部７０が１２８回リフレ
ッシュ動作活性化信号ＺＲＡＳを発生すると、カウンタ
７４は、そのカウント制御信号φＣＮＴをＬレベルにリ
セットする。このカウンタ７４からのカウント制御信号
φＣＮＴのリセットに応答して、分離制御回路ＩＣＬ
は、その分離制御信号ＢＬＩＲをＨレベルに復帰させ
る。このときまた、リフレッシュ制御部７０は、カウン
タ７４からのカウント制御信号φＣＮＴの立下がりに応
答してポーズタイマ７２を起動する。ポーズタイマ７２
は、予め定められたポーズ時間を計測し、このポーズ時
間が経過すると、再びリフレッシュ要求信号φＰＡを出
力する。このリフレッシュ要求信号φＰＡに応答してリ
フレッシュ制御部７０は、再びカウンタ７４を駆動状態
とし、カウント制御信号φＣＮＴをＨレベルとし、また
リフレッシュ動作活性化信号ＺＲＡＳを１２８回連続的
に出力する。この状態においては、ブロックデコー７６
からのブロック選択信号ＢＳが、メモリブロックＭＢＲ
を指定する。したがって、分離制御回路ＩＣＬは、分離
制御信号ＢＬＩＬをＬレベルに立下げ、分離制御信号Ｂ
ＬＩＲをＨレベルに固定する。
【０１５０】メモリブロックＭＢＲの１２８本のワード
線が順次選択状態とされて、メモリブロックＭＢＲのメ
モリセルの記憶データのリフレッシュが実行される。リ
フレッシュ動作活性化信号ＺＲＡＳが１２８回発生され
ると、カウンタ７４からのカウント制御信号φＣＮＴが
Ｌレベルとされ、分離制御回路ＩＣＬは、リセット状態
とされ、分離制御信号ＢＩＬおよびＢＩＲをともにＨレ
ベルとする。リフレッシュ制御部７０は、このカウンタ
７４からのカウント制御信号φＣＮＴの立下がりに応答
して、再びポーズタイマ７２を起動する。この間、ブロ
ックデコーダ７６は、リフレッシュ動作活性化信号ＺＲ
ＡＳが非活性状態にあり、この出力するブロック選択信
号ＢＳの状態を維持する。これは、ブロックデコーダ７
６へ与えられるクロック指定アドレス信号ビットＲＡＢ
ａおよびＲＡＢｂがスタティックに動作するロウアドレ
スバッファから与えられるためである。しかしながら、
このブロックデコーダ７６は、図２６（Ｂ）において破
線で示すように、バーストリフレッシュ動作完了後のポ
ーズ期間においては、リセット状態とされる構成が用い
られてもよい。
【０１５１】ポーズタイマ７２から、再びリフレッシュ
要求信号φＰＡが与えられると、リフレッシュ制御部７
０は、再びカウンタ７０を起動し、リフレッシュ動作活
性化信号ＺＲＡＳを繰り返し活性化状態とする。ブロッ
クデコーダ７６は、再びアドレス信号ビットをデコード
して、メモリブロック指定信号ＢＳを出力する。この状
態において、メモリブロックＭＢＬおよびＭＢＲと異な
るメモリブロックが指定される。したがって、分離制御
回路ＩＣＬは、分離制御信号ＢＩＬおよびＢＩＲをとも
にＨレベルに保持する。
【０１５２】上述の動作により、バーストリフレッシュ
をメモリブロック単位で実行することにより、センスア
ンプとメモリブロックとを接続するための分離制御信号
の充放電は、このバーストリフレッシュ動作期間中行な
われないため、データ保持モード時における消費電流を
低減することができる。図２７は、図２６（Ａ）に示す
ブロックデコーダ７６の構成の一例を示す図である。図
２７においては、１つのブロック選択信号ＢＳｉを発生
する部分の構成を示す。図２７において、ブロックデコ
ーダ７６は、リフレッシュ動作活性化信号ＺＲＳを受け
るインバータ７６ａと、インバータ７６ａの出力信号と
データ保持モード指定信号ＲＥＦを受けるＯＲ回路７６
ｂと、ＯＲ回路７６ｂの出力信号とブロック指定アドレ
ス信号ビットＲＡＢａ〜ＲＡＢｂを受けるＡＮＤ回路７
６ｃを含む。ＡＮＤ回路７６ｃからメモリブロック指定
信号ＢＳｉが出力される。
【０１５３】この図２７に示す構成においては、データ
保持モード指定信号ＲＥＦがＨレベルのとき、すなわち
データ保持モード動作時においては、ＯＲ回路７６ｂの
出力信号はＨレベルである。ブロック指定アドレス信号
ビットＲＡＢａ〜ＲＡＢｂは、データ保持モード動作時
においてはスタティックに動作するアドレスバッファか
ら与えられる。したがって、このＡＮＤ回路７６ｃから
出力されるブロック指定信号ＢＳｉは、データ保持モー
ド動作時においては、リセットされることなくスタティ
ックに変化し、図２６（Ｂ）に示すブロック指定信号Ｂ
Ｓ０（ＢＳ１）のように変化する。
【０１５４】［ブロックデコーダの変更例］図２８は、
図２６（Ａ）に示すブロックデコーダ７６の変更例を示
す図である。図２８において、ブロックデコーダ７６
は、カウント制御信号φＣＮＴがＬレベルのときに導通
状態とされ、ブロック指定アドレス信号ビットＲＡＢａ
〜ＲＡＢｂおよびリフレッシュ動作活性化信号ＺＲＡＳ
を通過させる転送制御回路７６ｄと、この転送制御回路
７６ｄから与えられるリフレッシュ動作活性化信号ＺＲ
ＡＳを受けるインバータ７６ｅと、転送制御回路７６ｄ
から与えられるブロック指定アドレス信号ビットＲＡＢ
ａ〜ＲＡＢｂとインバータ７６ｅの出力信号を受けるＡ
ＮＤ回路７６ｆを含む。ＡＮＤ回路７６ｆからブロック
選択信号ＢＳｉが出力される。転送制御回路７６ｄは、
信号ＲＡＢａ〜ＲＡＢｂおよびＺＲＡＳそれぞれに対し
て設けられ、そのゲートにカウント制御信号φＣＮＴを
受けるｐチャネルＭＯＳトランジスタ７６ｄａ〜７６ｄ
ｂおよび７６ｅで構成されるトランスファゲートを含
む。
【０１５５】この図２８に示す構成においては、バース
トリフレッシュ動作期間中カウント制御信号φＣＮＴが
Ｈレベルであり、転送制御回路７６ａに含まれるトラン
スファゲート７６ｄａ〜７６ｄｂおよび７６ｄｃはすべ
て非導通状態である。したがって、ＡＮＤ回路７６ｆの
入力信号の状態は変化せず、バーストリフレッシュ動作
期間の間、メモリブロックＢＳｉの状態は変化しない。
バーストリフレッシュ動作期間が完了し、ポーズ期間に
されると、カウント制御信号φＣＮＴがＬレベルとさ
れ、転送制御回路７６ｄのトランスファゲート７６ｄａ
〜７６ｄｂおよび７６ｄｃはすべて導通状態とされる。
この状態においては、リフレッシュ動作活性化信号ＺＲ
ＡＳのＨレベルとされるため、インバータ７６ｅの出力
信号がＬレベルとされ、ＡＮＤ回路７６ｆから出力され
るブロック指定信号ＢＳｉはＬレベルにリセットされ
る。したがってこの構成に従えば、図２６（Ｂ）におい
て破線で示すブロック選択信号ＢＳ０およびＢＳ１の波
形が得られる。
【０１５６】図２９は、図２６（Ａ）に示す分離制御回
路ＩＣＬの構成の一例を示す図である。分離制御回路Ｉ
ＣＬは、リフレッシュ動作活性化信号ＺＲＡＳを受ける
インバータ８１と、インバータ８１の出力信号とカウン
ト制御信号φＣＮＴを受けるＯＲ回路８２と、ブロック
指定信号ＢＳｉを受けるインバータ８３と、ブロック指
定信号ＢＳ０を受けるインバータ８４と、ブロック指定
信号ＢＳ０、インバータ８３の出力信号およびＯＲ回路
８２の出力信号を受けるＮＡＮＤ回路８５と、ブロック
指定信号ＢＳ１、インバータ８４の出力信号およびＯＲ
回路８２の出力信号を受けるＮＡＮＤ回路８６を含む。
ＮＡＮＤ回路８５から分離制御信号ＢＬＩＲが出力さ
れ、ＮＡＮＤ回路８６から分離制御信号ＢＬＩＬが出力
される。
【０１５７】カウント制御信号φＣＮＴがＨレベルのと
き、すなわちバーストリフレッシュ動作期間中、ＯＲ回
路８２の出力信号はＨレベルであり、ＮＡＮＤ回路８５
および８６がイネーブル状態とされる。今、ブロック選
択信号ＢＳ０がＨレベルであり、ブロック選択信号ＢＳ
１がＬレベルであるとする。この状態においては、ＮＡ
ＮＤ回路８６から出力される分離制御信号ＢＬＩＬがＨ
レベルとなり、ＮＡＮＤ回路８５から出力される分離制
御信号ＢＬＩＲがＬレベルとされる。逆に、ブロック指
定信号ＢＳ０がＬレベルであり、ブロック指定信号ＢＳ
１がＨレベルのときには、ブロック分離制御信号ＢＬＩ
ＲがＨレベルとされ、ブロック分離制御信号ＢＬＩＬが
Ｌレベルとされる。ブロック選択信号ＢＳ０およびＢＳ
１がともにＬレベルの場合には、分離制御信号ＢＬＩＲ
およびＢＬＩＬがともにＨレベルとされる。
【０１５８】カウント制御信号φＣＮＴがＬレベルとな
り、バーストリフレッシュ動作期間が完了すると、リフ
レッシュ動作活性化信号ＺＲＡＳがＨレベルとなり、イ
ンバータ８１の出力信号がＬレベルとなり、ＯＲ回路８
２の出力信号がＬレベルとされる。これにより、ＮＡＮ
Ｄ回路８５および８６から出力される分離制御信号ＢＬ
ＩＲおよびＢＬＩＬはともにＨレベルにリセットされ
る。
【０１５９】したがってこの図２９を示す分離制御回路
の構成を利用することにより、バーストリフレッシュ動
作期間中、ブロックデコーダ７６から出力されるブロッ
ク選択指定信号ＢＳｉ（ＢＳ０およびＢＳ１）は、その
状態が変化しないため、分離制御信号ＢＳＩＲおよびＢ
ＳＩＬの状態も変化しない。これにより、分離制御信号
ＢＬＩＲおよびＢＬＩＬのセット／リセットに伴う充放
電電流を低減することができる。
【０１６０】なお、この図２９に示す構成においても、
カウント制御信号φＣＮＴにより、ブロック指定信号Ｂ
Ｓ０およびＢＳ１をラッチするラッチ回路（図２８に示
す転送制御回路７６ｄ）と同様の構成が設けられてもよ
い。
【０１６１】また、この実施の形態４において、リフレ
ッシュ動作活性化信号ＺＲＡＳのみを示しているが、通
常動作モード時においては、このリフレッシュ動作活性
化信号ＺＲＡＳに代えて、内部ＲＡＳ信号φＲＡＳＺが
与えられる。
【０１６２】［変更例］図３０は、この発明の実施の形
態４の変更例の構成を示す図である。この図３０に示す
構成においては、ロウアドレスバッファのスタティック
動作を実現するための制御回路６２に対し、リフレッシ
ュ制御回路６からのカウント制御信号φＣＮＴが与えら
れる。リフレッシュカウンタ１０は、データ保持モード
検出信号ＲＥＦの変化時（セットおよびリセット時）、
カウント値が初期値にリセットされる。他の構成は、図
２２に示す構成と同じであり、対応する部分には同一の
参照番号を付す。この図３０に示す構成に従えば、バー
ストリフレッシュ動作期間中のアドレスバッファ１６が
スタティック動作を行ない、ポーズ期間中は、このロウ
アドレスバッファはリセット状態を維持する。したがっ
てこの図３０に示す構成を用いても、バーストリフレッ
シュ動作期間中、変化すべき内部ロウアドレス信号ビッ
ト（クロック指定信号を含む）が変化するだけであり、
同様データ保持モード動作時における消費電流を低減す
ることができる。
【０１６３】また、リフレッシュカウンタ１０をリセッ
トすることにより、バーストリフレッシュ時正確にメモ
リブロックの最初のワード線からリフレッシュを行なう
ことができる。
【０１６４】以上のように、この発明の実施の形態４に
従えば、メモリブロック単位でリフレッシュ動作を実行
し、そのバーストリフレッシュ動作期間（ブロック単位
でのリフレッシュ動作期間）センスアンプとメモリブロ
ックとを接続するための分離制御信号の状態を保持する
ように構成したため、この分離制御信号のセット／リセ
ットに伴う充放電電流を低減することができ、データ保
持モード動作時における消費電流を低減することができ
る。
【０１６５】［実施の形態５］図３１（Ａ）は、この発
明の実施の形態５に従うＤＲＡＭの要部の構成を示す図
である。この図３１（Ａ）においては、１つのメモリア
レイ部の構成を示す。このメモリアレイは、サブアレイ
であってもよい。図３１（Ａ）において、メモリアレイ
のメモリセルの各行に対応してメインワード線ＭＷＬ０
〜ＭＷＬｎが配置される。メモリアレイは、複数のメモ
リサブブロックＭＧ♯０、ＭＧ♯１、…に分割される。
各メモリサブブロックＭＧ♯０，ＭＧ♯１において、メ
モリセルの各行に対応してサブワード線ＳＷＬが配置さ
れる。図３１（Ａ）においては、メモリサブブロックＭ
Ｇ♯０において、サブワード線ＳＷＬ００，ＳＷＬ１０
〜ＳＷＬｎ０を示し、メモリサブブロックＭＧ♯１にお
いて、サブワード線ＳＷＬ０１，ＳＷＬ１１〜ＳＷＬｎ
１を代表的に示す。これらのサブワード線ＳＷＬｋｌ
（ｋ＝０〜ｎ：ｌ＝０〜ｍ（ｍは図示せず））に対応の
メモリサブブロックの１行のメモリセルが接続される。
【０１６６】メインワード線ＭＷＬ０〜ＭＷＬｎに対し
て、内部ロウアドレス信号ＲＡをデコードするロウデコ
ード回路ＲＤｘが設けられる。このロウデコード回路Ｒ
Ｄｘへ与えられる内部ロウアドレス信号ビットＲＡのビ
ットの数は、含まれるメインワード線ＭＷＬ０〜ＭＷＬ
ｎの数に応じて決定される。ロウデコーダＲＤｘの出力
部には、メインワード線ＭＷＬ０〜ＭＷＬｎそれぞれに
対応して、選択時（ロウデコード回路ＲＤｘの出力信号
が選択状態を示すとき）、対応のメインワード線を選択
状態へ駆動するワード線ドライブ回路ＷＤ０〜ＷＤｎが
設けられる。
【０１６７】サブワード線ＳＷＬｋｌと対応のメインワ
ード線ＭＷＬｋとを接続するために、メモリサブブロッ
ク選択信号ＲＧｌに応答して対応のメインワード線ＭＷ
Ｌｋとサブワード線ＳＷＬｋｌとを接続するサブブロッ
ク選択ゲートＧＴｋｌが設けられる。このサブブロック
選択ゲートＧＴｋｌは、対応のサブブロック選択信号Ｒ
Ｇｌと対応のメインワード線ＭＷＬｋ上の信号がともに
Ｈレベルの選択状態とされたときに対応のサブワード線
ＳＷＬｋｌを選択状態へ駆動する。
【０１６８】この図３１（Ａ）に示す構成は、メインワ
ード線およびサブワード線で構成される「分割ワード線
（ＤＷＬ）」構成と呼ばれる。選択状態とされるワード
線に接続されるメモリセルの数が少なく、ワード線の負
荷容量が小さく、高速で対応のサブワード線を選択状態
とすることができる。
【０１６９】この図３１（Ａ）に示す分割ワード線構成
においては、リフレッシュ動作時においては、メモリサ
ブブロックごとにリフレッシュが行なわれる。すなわ
ち、１つのメモリサブブロックＭＧ♯０においてサブワ
ード線ＳＷＬ００〜ＳＷＬｎ０に接続されるメモリセル
が順次リフレッシュされた後に、次のメモリサブブロッ
クＭＧ♯１のメモリセルのリフレッシュ動作が実行され
る。このメモリサブブロック指定信号ＲＧｋは、メモリ
ブロック指定信号ＲＡｐ〜ＲＡｑをデコードするブロッ
ク選択回路ＳＢＳから出力される。
【０１７０】このブロック選択回路ＳＢＳは、リフレッ
シュ動作活性化信号ＺＲＡＳおよびカウント制御信号φ
ＣＮＴａとに応答して選択的に活性状態とされる。ブロ
ック選択回路ＳＢＳは、リフレッシュ動作時において
は、１つのメモリサブブロックにおいてサブブロックワ
ード線がすべて選択状態とされるまで、サブブロック指
定信号ＲＧｋの状態を保持する。
【０１７１】図３１（Ｂ）は、この図３１（Ａ）に示す
ＤＲＡＭのデータ保持モード時における動作を示す図で
ある。図３１（Ｂ）において、データ保持モード指定信
号ＲＥＦが活性状態とされると、リフレッシュ動作活性
化信号ＺＲＡＳが繰返し活性状態とされる。このリフレ
ッシュ動作活性化信号ＺＲＡＳの活性化に応答して、ロ
ウデコード回路ＲＤｘがデコード動作を行なって、メイ
ンワード線ＭＷＬを順次選択状態とする。今、メインワ
ード線ＭＷＬの数が１２８（ｎ＝１２７）であると仮定
する。ブロック選択回路ＳＢＳは、データ保持モード動
作時においてはカウント制御信号φＣＮＴａの制御の下
に、１２８回リフレッシュ動作活性化信号ＺＲＡＳが活
性状態とされる間そのメモリサブブロック指定信号ＲＧ
ｉの状態を維持する。これにより、データ保持モード時
において、各リフレッシュ動作ごとに、サブブロック指
定信号ＲＧｉのリセットを行なう必要がなく、このサブ
ブロック指定信号の充放電に伴う電流消費を低減するこ
とができる。
【０１７２】なお、この図３１（Ａ）および（Ｂ）に示
す構成において、リフレッシュ動作は、バーストリフレ
ッシュ動作がメモリサブブロック単位で行なわれるが、
また、分散リフレッシュモードに従ってリフレッシュが
行なわれてもよい。
【０１７３】このブロック選択回路ＳＢＳの構成は、先
の実施の形態４に示すブロックデコーダ７６および分離
制御回路ＩＣＬの構成を利用することができる。この場
合、カウント制御信号φＣＮＴａに関しては、図２６に
示すカウンタ７５のカウント値が、含まれるメインワー
ド線の数に応じて適当に調整されればよい。
【０１７４】以上のように、この発明の実施の形態５に
従えば、メインワード線とサブワード線とを含む分割ワ
ード線構成のＤＲＡＭにおいて、サブワード線のメモリ
サブブロック単位でリフレッシュを行なう場合に、１つ
のサブブロックのメモリセルのリフレッシュ動作が完了
するまで、このサブワード線とメインワード線とを接続
するためのメモリサブブロック選択信号の状態を変化さ
せないように構成したため、このメモリサブブロック選
択信号の充放電に伴う消費電流を低減することができ、
データ保持モード動作時における消費電流を低減するこ
とができる。
【０１７５】［実施の形態６］図３２（Ａ）は、この発
明の実施の形態６に従うＤＲＡＭの要部の構成を概略的
に示す図である。図３２（Ａ）において、周辺回路８２
およびメモリアレイ８４各々と電源ノードＶｃｃの間
に、ポーズ期間指定信号ＰＳに応答して非導通状態とさ
れるスイッチング素子８１ａおよび８１ｂが設けられ
る。電源ノードＶｃｃからの電源電圧Ｖｃｃから中間電
圧Ｖｃｃ／２を発生してメモリアレイ８４へ与える中間
電圧発生回路８６は、常時電源電圧Ｖｃｃを供給されて
中間電圧Ｖｃｃ／２を生成する。メモリアレイ８４は、
複数のメモリマットを含んでもよく、またリフレッシュ
動作時において、選択状態とされる１つのメモリマット
であってもよい。周辺回路８２は、このメモリアレイ８
４を選択状態へ駆動するロウデコーダおよびセンスアン
プ活性化回路等を含む。図３２（Ｂ）は、この図３２
（Ａ）に示すＤＲＡＭの動作を示す波形図である。以
下、この発明の実施の形態６に従うＤＲＡＭの動作を図
３２（Ｂ）を参照して説明する。
【０１７６】データ保持モード動作時において、バース
トリフレッシュが行なわれている期間、ポーズ期間指定
信号ＰＳはＬレベルとされ、スイッチング素子８１ａお
よび８１ｂは導通状態とされ、周辺回路８２およびメモ
リアレイ８４へは、電源ノードＶｃｃからの電源電圧Ｖ
ｃｃが供給される。中間電圧発生回路８６からは、常時
中間電圧Ｖｃｃ／２が与えられる。
【０１７７】バーストリフレッシュ動作が完了し、ポー
ズ期間に入ると、ポーズ期間指定信号ＰＳがＨレベルと
され、スイッチング素子８１ａおよび８１ｂが非導通状
態とされ、周辺回路８２およびメモリアレイ８４への電
源電圧Ｖｃｃの供給が停止され、周辺回路８２およびメ
モリアレイ８４における動作電源電圧が放電に伴って接
地電位レベルへ低下する。ポーズ期間中においては、リ
フレッシュ動作は行なわれず、周辺回路８２およびメモ
リアレイ８４は動作は行なわない。したがってこのポー
ズ期間における消費電流を大幅に低減することができ
る。
【０１７８】ポーズ時間が経過すると、再びバーストリ
フレッシュ動作が行なわれる。このポーズ期間終了に応
答して、ポーズ期間指定信号ＰＳが再びＬレベルとさ
れ、スイッチング素子８１ａおよび８１ｂが導通状態と
され、周辺回路８２およびメモリアレイ８４への電源電
圧Ｖｃｃの供給が行なわれて周辺回路８２およびメモリ
アレイ８４が動作可能状態とされる。この周辺回路８２
およびメモリアレイ８４における電源電圧が安定化する
と、バーストリフレッシュ動作が再び実行される。
【０１７９】図３３は、図２２に示すメモリアレイ８４
および周辺回路８２の構成の一例を示す図である。図３
３においては、メモリアレイにおける１対のビット線Ｂ
Ｌ、／ＢＬおよびワード線ＷＬ０、ＷＬ１を代表的に示
す。ビット線ＢＬとワード線ＷＬの交差部に対応してメ
モリセルＭＣが配置され、ビット線／ＢＬとワード線Ｗ
Ｌの交差部に対応して別のメモリセルＭＣが配置され
る。これらのメモリセルＭＣは、情報を電荷の形態で記
憶するキャパシタＣと、対応のワード線上の電位に応答
して導通してキャパシタを対応のビット線ＢＬ（または
／ＢＬ）へ接続するアクセストランジスタＴを含む。
【０１８０】ビット線周辺回路としてセンスアンプ駆動
トランジスタ２２ａの導通時に、電源線８９から電源電
圧Ｖｃｃが供給されて動作して、ビット線ＢＬおよび／
ＢＬの高電位のビット線電位を電源電圧Ｖｃｃレベルへ
駆動するセンスアンプ２０が設けられる。このセンスア
ンプ２０のｎチャネルＭＯＳトランジスタに対する制御
部分は示していない。
【０１８１】また、ビット線ＢＬおよび／ＢＬに対し、
ビット線イコライズ指示信号ＥＱに応答して活性化され
て、ビット線ＢＬおよび／ＢＬの電位を中間電位にプリ
チャージするプリチャージ／イコライズ回路ＥＰが設け
られる。このプリチャージ／イコライズ回路ＥＰは、イ
コライズ指示信号ＥＱに応答して導通してビット線ＢＬ
および／ＢＬを電気的に短絡するトランジスタ、および
中間電圧Ｖｂｌ（＝Ｖｃｃ／２）をビット線ＢＬおよび
／ＢＬへ伝達するＭＯＳトランジスタを含む。
【０１８２】中間電圧発生回路８６は、電源ノードＶｃ
ｃからの電源電圧Ｖｃｃから中間電圧Ｖｃｃレベルのビ
ット線プリチャージ電圧Ｖｂｌおよびセルプレート電圧
Ｖｃｐを生成する。このビット線プリチャージ電圧Ｖｂ
ｌは、ビット線対それぞれに設けられたプリチャージ／
イコライズ回路ＥＰへ供給される。セルプレート電圧Ｖ
ｃｐは、メモリセルＭＣに含まれるキャパシタＣの一方
電極（セルプレート電極）へ与えられる。
【０１８３】周辺回路８２は、イコライズ信号ＥＱを発
生するためのイコライズ制御回路８３、ワード線を選択
状態へ駆動するためのＸデコーダ８５、およびセンスア
ンプ２０を活性化するためのセンス活性化信号φＳを出
力するセンス制御回路８７を含む。イコライズ制御回路
８３は、メモリアレイ８４に含まれるプリチャージ／イ
コライズ回路ＥＰを介してビット線ＢＬおよび／ＢＬの
電位を中間電位レベルに保持するため、常時活性状態と
される。Ｘデコーダ８５は、スイッチングトランジスタ
８１ａａ（ｐチャネルＭＯＳトランジスタで例示的に示
す）を介して電源ノードＶｃｃに結合される。センス制
御回路８７は、スイッチングトランジスタ８１ａｂを介
して電源ノードＶｃｃから電源電圧Ｖｃｃを供給され
る。電源線８９は、スイッチングトランジスタ８１ｂａ
を介して電源ノードＶｃｃに結合される。これらのスイ
ッチングトランジスタ８１ａａ，８１ａｂおよび８１ｂ
ａのゲートへは、ポーズ期間指定信号ＰＳが与えられ
る。
【０１８４】リフレッシュ動作時および通常動作モード
時においては、このポーズ期間指定信号ＰＳはＬレベル
にあり、スイッチングトランジスタ８１ａａ，８１ａｂ
および８１ｂａはすべて導通状態にあり、Ｘデコーダ８
５、センス制御回路８７は、全て動作可能状態とされ
る。また、電源線８９へは、スイッチングトランジスタ
８１ｂａを介して電源電圧Ｖｃｃが供給される。したが
って、この状態においては、動作電源電圧が供給される
ため、Ｘデコーダ８５、センス制御回路８７およびセン
スアンプ２０は正常に動作し、リフレッシュ動作を行な
うことができる。イコライズ制御回路８３は、常時電源
ノードＶｃｃから電源電圧Ｖｃｃが供給されている。し
たがってビット線ＢＬおよび／ＢＬは、このリフレッシ
ュ動作時においても、安定に中間電位レベルにプリチャ
ージされる。
【０１８５】ポーズ期間においては、ポーズ期間指定信
号ＰＳがＨレベルとされ、スイッチングトランジスタ８
１ａａ，８１ａｂおよび８１ｂａがすべて非導通状態と
される。したがってＸデコーダ８５およびセンス制御回
路８７は非作動状態とされ、ワード線ＷＬ０，ＷＬ１，
…は接地電位レベルに保持される（信号線が放電されて
リセット状態と同じ状態に維持されるため）。またセン
ス制御回路８７においてもセンス活性化信号φＳはＬレ
ベルとされる。この状態においても、電源線８９は、電
源ノードＶｃｃからスイッチングトランジスタ８１ｂａ
により分離されるため、電源線８９も、フローティング
状態とされて電位が接地電位レベルへ低下し、、センス
アンプ２０は非作動状態とされる。この状態において
も、イコライズ制御回路８３は、作動状態にあり、イコ
ライズ指示信号ＥＱはＨレベルであり、プリチャージ／
イコライズ回路ＥＰが動作し、ビット線ＢＬおよび／Ｂ
Ｌを中間電位のプリチャージ電位Ｖｂｌレベルにプリチ
ャージして保持する。またメモリセルＭＣのキャパシタ
Ｃのセルプレート電極へは、中間電圧発生回路８６から
セルプレート電圧Ｖｃｐ（＝Ｖｃｃ／２）が供給され、
このセルプレート電圧は、所定の中間電圧レベルを保持
する。このポーズ期間中において、中間電圧発生回路８
６の作動状態を維持することにより、メモリセルデータ
の破壊を防止する。以下にこのメモリセルデータの破壊
の防止について説明する。
【０１８６】図３４（Ａ）は、ポーズ期間中において、
中間電圧発生回路８６の動作を停止させたときのメモリ
セルの電位の変化を示す図である。図３４（Ａ）に示す
ように、この中間電圧発生回路８６の動作を停止させた
場合、ポーズ期間中においてビット線ＢＬ（または／Ｂ
Ｌ）の電位は中間電位Ｖｃｃ／２から０Ｖに放電され
る。またセルプレート電圧Ｖｃｐも、中間電圧Ｖｃｃ／
２から０Ｖレベルに低下する。ワード線ＷＬの電位は非
選択状態の０Ｖである。メモリのアクセストランジスタ
ＴとキャパシタＣの接続ノード（ストレージノード）Ｓ
Ｎは、フローティング状態である。この状態において、
中間電位レベルのセルプレート電圧Ｖｃｐを０Ｖに低下
させた場合、ストレージノードＳＮの電位は、キャパシ
タＣの容量結合により、Ｖｃｃ／２だけ低下する。キャ
パシタＣがＬレベルのデータを記憶している場合、ビッ
ト線ＢＬの電位（０Ｖ）よりもストレージノードＳＮの
電位（−Ｖｃｃ／２）が低くなり、ワード線ＷＬの電位
が０ＶであってもアクセストランジスタＴが導通し、ス
トレージノードＳＮからビット線ＢＬへ電子が流れ、ス
トレージノードＳＮの電位が上昇する。したがって、こ
のストレージノードＳＮに記憶されたＬレベルのデータ
（電位０Ｖ）の情報が損なわれ、メモリセルのデータの
破壊が生じるか、またはメモリセルのリフレッシュ特性
（データ保持特性）が悪化する。
【０１８７】このキャパシタＣの容量結合によるストレ
ージノードＳＮの電位低下を防止するために、セルプレ
ート電位Ｖｃｐを接地電位レベルに固定することが考え
られる（通常動作時においても）。しかしながら、この
場合、ストレージノードＳＮの容量結合による電位低下
は生じないものの、ビット線ＢＬおよび／ＢＬを通常動
作時またはリフレッシュ動作時において中間電位Ｖｂｌ
（＝Ｖｃｃ／２）にプリチャージしてセンス動作を行な
うことができなくなる。
【０１８８】すなわち、ビット線ＢＬおよび／ＢＬが中
間電位Ｖｃｃ／２にプリチャージされ、セルプレート電
位Ｖｃｐが０Ｖに固定される場合、Ｈレベルデータ読出
時とＬレベルデータ読出時におけるビット線の電位の変
化量（読出電圧）の大きさが異なる。
【０１８９】Ｖ′（Ｈ）−Ｖｃｃ／２＝（Ｖｃｃ／２）
（Ｃｂ／（Ｃｂ＋Ｃｓ））、 Ｖｃｃ／２−Ｖ′（Ｌ）＝（Ｖｃｃ／２）・Ｃｓ／（Ｃ
ｂ＋Ｃｓ） となるためである。ここで、ＣｂおよびＣｓは、ビット
線の容量およびメモリセルキャパシタＣの容量をそれぞ
れ示し、Ｖ′（Ｌ）およびＶ′（Ｈ）は、それぞれＬレ
ベルデータ読出時およびＨレベルデータ読出時における
ビット線の電位を示す。したがって、センスアンプの動
作マージンがＨレベルデータとＬレベルデータの読出時
において異なり（Ｃｂ＞Ｃｓ）、正確なセンス動作を行
なうことができなくなる。
【０１９０】そこで、図３４（Ｂ）に示すように、中間
電圧発生回路８６およびイコライズ制御回路８３を活性
状態とし、ポーズ期間においても、ビット線ＢＬ（また
は／ＢＬ）およびセルプレート電圧Ｖｃｐを中間電圧Ｖ
ｃｃ／２の電位レベルに保持する。これにより、ストレ
ージノードＳＮに対するキャパシタＣによる容量結合の
影響は存在せず、ストレージノードＳＮは、正確に、記
憶データに対応する電荷を保持する。これにより、記憶
データの破壊が防止されかつリフレッシュ特性の劣化が
防止される。
【０１９１】上述のように、ポーズ期間において、メモ
リアレイ８４および周辺回路８２への電源電圧Ｖｃｃの
供給を停止し中間電圧発生回路８６は常時動作させ、ビ
ット線ＢＬおよび／ＢＬならびにセルプレートと中間電
圧Ｖｃｃ／２のプリチャージ電圧ＶｂｌおよびＶｃｐレ
ベルに保持することにより、リフレッシュ特性の劣化お
よびメモリセル記憶データの破壊を生じさせることな
く、消費電流を低減することができる。
【０１９２】図３５（Ａ）は、ポーズ期間指定信号ＰＳ
を発生する部分の構成を示す図である。図３２（Ａ）に
おいて、ポーズ期間指定信号発生系は、バーストリフレ
ッシュ動作時において活性状態とされるリフレッシュ動
作活性化信号の数を数えるカウンタ７４ａと、ポーズ期
間を規定するポーズタイマ７２と、カウンタ７４ａから
のカウント制御信号φＣＮＴの立下がりに応答してセッ
トされ、ポーズタイマ７２からのリフレッシュ要求信号
φＰＡの活性化に応答してリセットされるセット／リセ
ットフリップフロップ９０と、このセット／リセットフ
リップフロップ９０の出力Ｑから与えられる出力信号と
データ保持モード指定信号ＲＥＦを受けるＡＮＤ回路９
１を含む。このＡＮＤ回路９１からポーズ期間指定信号
ＰＳが出力される。次に、この図３５（Ａ）に示す回路
の動作を図３５（Ｂ）に示す波形図を参照して説明す
る。
【０１９３】データ保持モード指定信号ＲＥＦがＨレベ
ルの活性状態とされると、ＡＮＤ回路９１がイネーブル
状態とされる。それ以前の状態においては、ＡＮＤ回路
９１から出力されるポーズ期間指定信号ＰＳはＬレベル
であり、スイッチングトランジスタ８１ａａ，８１ａｂ
および８１ｂａはすべて導通状態にある。このデータ保
持モード指定信号ＲＥＦの活性状態に応答して、バース
トリフレッシュ動作が行なわれると、カウンタ７４ａか
らのカウント制御信号φＣＮＴがＨレベルとされる。バ
ーストリフレッシュ動作が完了すると、カウント制御信
号φＣＮＴがＬレベルに立下がり、フリップフロップ９
０がセットされ、その出力Ｑからの信号がＨレベルに立
上がり、応じてポーズ期間指定信号ＰＳがＨレベルとさ
れる。ポーズ期間が完了すると、ポーズタイマ７２から
のリフレッシュ要求信号φＰＡがＨレベルとされ、フリ
ップフロップ９０がリセットされ、その出力Ｑからの信
号がＬレベルとなり、ポーズ期間指定信号ＰＳがＬレベ
ルとされる。このリフレッシュ要求信号φＰＡに応答し
て再びバーストリフレッシュ動作が行なわれ、カウント
制御信号φＣＮＴがＨレベルとされる。このバーストリ
フレッシュ動作が完了すると、再びフリップフロップ９
０がセットされ、応じてポーズ期間指定信号ＰＳがＨレ
ベルとされる。以後、データ保持モード指定信号ＲＥＦ
がＨレベルの間、バーストリフレッシュ動作期間におい
てはポーズ期間指定信号ＰＳがＬレベル、ポーズ期間中
はポーズ期間指定信号ＰＳがＨレベルとされる。
【０１９４】データ保持モードが完了すると、このデー
タ保持モード指定信号ＲＥＦのＬレベルへの低下に応答
して、ポーズ期間指定信号ＰＳがＬレベルに設定され
る。
【０１９５】図３５（Ａ）に示す構成において、ポーズ
期間指定信号ＰＳは、メモリマット指定信号と組合せて
リフレッシュが行なわれるメモリマットに対してのみデ
ータ保持モード時には電源電圧Ｖｃｃが供給されるよう
に構成されてもよい。これは、図３５（Ａ）において破
線ブロックで示すようにメモリマット指定信号ＭＳｉの
反転信号とポーズ期間指定信号ＰＳの論理和とにより、
メモリマットに対するポーズ期間指定信号ＰＳｉが発生
される構成が用いられればよい。
【０１９６】なお、中間電位レベルのセルプレート電位
Ｖｃｐのみが常時与えられる構成であってもよい。
【０１９７】以上のように、この発明の実施の形態６に
従えば、メモリアレイにおいて、ポーズ期間中は、電源
電圧の供給を停止しかつ中間電圧を常時供給するように
構成したため、メモリセルの記憶する電荷の流出を伴う
ことなく、したがってデータの破壊およびリフレッシュ
特性の劣化を生じさせることなく消費電流を低減するこ
とができる。
【０１９８】［実施の形態７］図３６（Ａ）は、この発
明の実施の形態７に従うＤＲＡＭの全体の構成を概略的
に示す図である。図３６（Ａ）において、メモリマット
ＭＭ♯０〜ＭＭ♯３の間の中央領域に内部動作電源電位
よりも高い内部高電圧Ｖｐｐを発生する内部高電圧発生
回路９２が設けられる。この内部高電圧発生回路９２
は、たとえばキャパシタのチャージポンプ動作を利用す
るチャージポンプ回路により構成される。この内部高電
圧Ｖｐｐは、後に詳細に説明するが、選択ワード線上に
伝達される。
【０１９９】メモリマットＭＭ♯０〜ＭＭ♯３それぞれ
に対応して、メイン内部高電圧線９５ａ〜９５ｄが配置
される。メイン内部高電圧線９５ａは、メモリマット指
定信号／ＭＳ０に応答して選択的に導通するスイッチン
グトランジスタ９４ａを介して内部高電圧発生回路９２
からの内部高電圧Ｖｐｐを受ける。メイン内部高電圧線
９５ｂは、メモリマット指定信号／ＭＳ１に応答して選
択的に導通状態とされるスイッチングトランジスタ９４
ｂを介して内部高電圧発生回路９２からの内部高電圧Ｖ
ｐｐを受ける。メイン内部高電圧線９５ｃは、メモリマ
ット指定信号／ＭＳ２に応答して選択的に導通状態とさ
れるスイッチングトランジスタ９４ｃを介して内部高電
圧発生回路９２からの内部高電圧Ｖｐｐを受ける。メイ
ン内部高電圧線９５ｄは、メモリマット指定信号／ＭＳ
３により選択的に導通状態とされるスイッチングトラン
ジスタ９４ｄを介して内部高電圧Ｖｐｐを受ける。内部
高電圧発生回路９２は、メモリマットＭＭ♯０〜ＭＭ♯
０各々に設けられた内部高電圧発生器を含む（破線で示
す）。
【０２００】メモリマットＭＭ♯０〜ＭＭ♯３それぞれ
に対しては、対応の内部高電圧線９５ａ〜９５ｄからの
内部高電圧Ｖｐｐを受けるＶｐｐスイッチ９６ａ〜９６
ｄが設けられる。このＶｐｐスイッチの構成は、後に詳
細に説明するが、データ保持モード動作時においては、
対応のメイン内部高電圧線から与えられた内部高電圧Ｖ
ｐｐを、リフレッシュ動作が行なわれるサブアレイ群へ
伝達し、スタンバイ状態（プリチャージ状態）において
は、対応のサブアレイ群への内部高電圧の供給を停止す
る。
【０２０１】通常動作モードにおいては、メモリマット
指定信号／ＭＳ０〜／ＭＳ３は、すべて選択状態のＬレ
ベルにあり、スイッチングトランジスタ９４ａ〜９４ｄ
はすべて導通状態にあり、内部高電圧発生回路９２から
の内部高電圧Ｖｐｐは、メイン内部高電圧線９５ａ〜９
５ｄへ与えられる。Ｖｐｐスイッチ群９６ａ〜９６ｄ
は、通常動作モード時においては、導通状態にあり、対
応のメイン内部高電圧線９５ａ〜９５ｄから与えられた
内部高電圧を対応のメモリマットＭＭ♯０〜ＭＭ♯３へ
伝達する。したがって、通常動作モード時においては、
メモリマットＭＭ♯０〜ＭＭ♯３がそれぞれ選択状態と
されて、内部高電圧Ｖｐｐを受けて動作する。
【０２０２】一方、データ保持モード動作時において
は、１つのメモリマットのみが指定されてリフレッシュ
動作が行なわれる。したがって、メモリマット指定信号
／ＭＳ０〜／ＭＳ３のうち、１つのメモリマット指定信
号のみがＬレベルの選択状態とされ、残りのメモリマッ
ト指定信号はＨレベルの非活性状態とされる。非選択メ
モリマットは、スタンバイ状態を維持するため、内部高
電圧Ｖｐｐを消費せず、したがってデータ保持モード時
における消費電流を低減することができる。
【０２０３】図３６（Ｂ）は、１つのメモリマット（Ｍ
Ｍ♯０を代表的に示す）に対するＶｐｐスイッチの構成
をより詳細に示す図である。図３６（Ｂ）において、メ
モリマットＭＭ♯０は、一例として、８個のサブアレイ
ＭＢ♯０〜ＭＢ♯７を含む。このサブアレイＭＢ♯０〜
ＭＢ♯７は、リフレッシュ動作が同時に行なわれるサブ
アレイを単位として２つのグループに分割される。サブ
アレイＭＢ♯０，ＭＢ♯２，ＭＢ♯４，ＭＢ♯６が１つ
のサブアレイグループを構成し、サブアレイＭＢ♯１，
ＭＢ♯３，ＭＢ♯５およびＭＢ♯７がもう１つのサブア
レイグループを構成する。偶数番号のサブアレイに対
し、ローカル内部高電圧線９５ａａが配設され、奇数番
号のサブアレイに対し、共通にローカル内部高電圧線９
５ａｂが配置される。
【０２０４】Ｖｐｐスイッチ９６ａは、メイン内部高電
圧線９５ａとローカル内部高電圧線９５ａａとの間に配
置され、アレイグループ指定信号ＳＡＧ０に応答して選
択的に導通するｐチャネルＭＯＳトランジスタで構成さ
れるスイッチングトランジスタ９６ａａと、内部高電圧
線９５ａとローカル内部高電圧線９５ａｂとの間に接続
され、アレイグループ指定信号ＳＡＧ１に応答して選択
的に導通状態とされるｐチャネルＭＯＳトランジスタで
構成されるスイッチングトランジスタ９６ａｂを含む。
【０２０５】サブアレイＭＢ♯０〜ＭＢ♯７は、それぞ
れリフレッシュ動作時においてリフレッシュされるブロ
ックを同時に指定するリフレッシュブロック選択信号Ｒ
ＢＳおよび／ＲＢＳに従って（ビットＲＡａ，ＲＡｂ，
ＲＡｃのデコード信号）リフレッシュ時において選択状
態とされる。通常動作時においては、１つのサブアレイ
のみが選択状態とされる。この構成は、実施の形態１の
場合と同じである。
【０２０６】通常動作モード時においては、サブアレイ
グループ指定信号ＳＡＧ０およびＳＡＧ１は、ともにＬ
レベルにあり、スイッチングトランジスタ９６ａａおよ
び９６ａｂは導通状態にあり、内部高電圧線９５ａから
ローカル内部高電圧線９５ａａおよび９５ａｂへ内部高
電圧Ｖｐｐを供給する。メモリマットＭＭ♯０において
は、１つのサブアレイが選択状態とされて選択メモリセ
ルに対するアクセスが行なわれる。通常動作モード時に
おいても選択サブアレイを含むサブアレイグループのス
イッチングトランジスタのみが導通状態とされてもよ
い。
【０２０７】一方、データ保持モード動作時において
は、リフレッシュ動作時においては、アレイグループ指
定信号ＳＡＧ０およびＳＡＧ１の一方が選択状態とさ
れ、他方は非選択状態とされる（ただしメモリマットＭ
Ｍ♯０が指定されたとき）。したがって、この状態にお
いては、リフレッシュされるべきサブアレイに対応して
設けられたスイッチングトランジスタ（９６ａａまたは
９６ａｂ）のみが導通状態とされ、このリフレッシュさ
れるサブアレイに対して設けられたローカル内部高電圧
線（９５ａａまたは９５ａｂ）へ内部高電圧線９５ａか
ら内部高電圧Ｖｐｐが供給される。非選択サブアレイに
対して設けられたローカル内部高電圧線（９５ａｂまた
は９５ａａ）は、内部高電圧線９５ａから分離される。
この状態においては、非選択サブアレイにおいては、後
に説明するが、サブスレッショルド電流が流れるだけで
あり、その消費電流は極めて小さくされる。これによ
り、データ保持モード動作時におけるデータ保持電流
（リフレッシュ動作時に消費されるリフレッシュ電流お
よびデータ保持モード時におけるスタンバイ状態時にお
けるスタンバイ電流）を大幅に低減することができる。
また複数のサブアレイで構成されるサブアレイグループ
に対し１つのスイッチングトランジスタが設けられてい
るだけであり、内部高電圧を選択的に供給するためのＶ
ｐｐスイッチに含まれるトランジスタ数を低減すること
ができ、Ｖｐｐスイッチ占有面積を低減することができ
る。
【０２０８】図３７は、１つのサブアレイの高電圧を使
用する部分の構成を示す図である。図３７において、メ
モリサブアレイＭＢ♯（ＭＢ♯０〜ＭＢ♯７）は、与え
られた内部ロウアドレス信号（図示せず）をデコードし
て、ワード線指定信号を出力するＸデコーダＲＤと、ワ
ード線ＷＬ０〜ＷＬｎそれぞれに対応して設けられ、Ｘ
デコーダＲＤからの行指定信号に応答して対応のワード
線を選択状態へ駆動するワード線ドライバＷＤ０〜ＷＤ
ｎを含む。このワード線ドライバＷＤ０〜ＷＤｎは、Ｘ
デコーダＲＤからの選択状態を示すＬレベル信号に応答
して導通して、内部高電圧Ｖｐｐを対応のワード線ＷＬ
（ＷＬ０〜ＷＬｎ）へ伝達するｐチャネルＭＯＳトラン
ジスタＰＱと、ＸデコーダＲＤからのワード線非指定信
号（Ｈレベル）に応答して導通し、対応のワード線ＷＬ
を接地電位レベルへ放電するｎチャネルＭＯＳトランジ
スタＮＱを含む。
【０２０９】このワード線ドライバＷＤ０〜ＷＤｎ各々
に含まれるｐチャネルＭＯＳトランジスタＰＱの一方導
通ノード（ソースノード）は、共通にスイッチングトラ
ンジスタ９６（９６ａａ）を介してローカル内部高電圧
線９５（９５ａ〜９５ｄ）に結合される。スイッチング
トランジスタ９６は、メモリサブアレイグループ指定信
号ＳＡＧ（ＳＡＧｉ）に応答して選択的に導通状態とさ
れる。
【０２１０】たとえば、ワード線ＷＬ０が選択状態とさ
れた場合、ワード線ドライバＷＤ０に含まれるｐチャネ
ルＭＯＳトランジスタＰＱが導通し、内部高電圧Ｖｐｐ
がワード線ＷＬ０上に伝達される（この状態において
は、スイッチングトランジスタ９６が導通状態にあ
る）。したがって、メモリセルＭＣに含まれるアクセス
トランジスタＴのゲート電位は、内部動作電源電位（Ｖ
ｉｎｔ：図示せず）よりも高くされるため、このアクセ
ストランジスタＴ（ｎチャネルＭＯＳトランジスタ）の
しきい値電圧の損失を伴うことなく、ビット線ＢＬ上の
内部高電圧（Ｖｉｎｔレベルの電圧）をキャパシタＣへ
伝達することができる。これにより、低電源電圧を用い
ている場合においても、電圧損失なく、Ｈレベルのデー
タをキャパシタＣに格納することができる。
【０２１１】スイッチングトランジスタ９６の電流駆動
力（チャネル幅）は、ワード線ドライバＷＤ０〜ＷＤｎ
それぞれに含まれるｐチャネルＭＯＳトランジスタＰＱ
の電流駆動力（チャネル幅）と同程度とされる。選択状
態とされるワード線は１つであるため、導通状態とされ
るｐチャネルＭＯＳトランジスタＰＱは１つであり、ス
イッチングトランジスタ９６を介して必要とされる駆動
電流をワード線ドライバへ供給することができる。スタ
ンバイ状態時（またはプリチャージ状態時；リフレッシ
ュ動作時および通常動作時いずれにおいても）において
は、ワード線ドライバＷＤ０〜ＷＤｎに含まれるｐチャ
ネルＭＯＳトランジスタＰＱは非導通状態とされる。通
常この場合、ＭＯＳトランジスタＰＱのゲート電位は、
内部高電圧Ｖｐｐレベルとされる。スタンバイ状態時に
おいて、このアレイグループ指定信号ＳＡＧをＨレベル
（内部高電圧Ｖｐｐレベル）に保持する。スイッチング
トランジスタ９６は、ｐチャネルＭＯＳトランジスタで
構成されており、そのゲートおよびソース電位が等しい
場合においても、サブスレッショルド電流Ｉｓが流れ
る。ワード線ドライバＷＤ０〜ＷＤｎにおいても、ｐチ
ャネルＭＯＳトランジスタＰＱにおいてサブスレッショ
ルド電流が流れる。しかしながら、この場合、１つのス
イッチングトランジスタ９６を介してサブスレッショル
ド電流Ｉｓが供給されるだけであり、ワード線ドライバ
ＷＤ０〜ＷＤｎに含まれるｐチャネルＭＯＳトランジス
タＰＱのサブスレッショルド電流Ｉｄとスイッチングト
ランジスタ９６を介して流れるサブスレッショルド電流
Ｉｓとは、Ｉｓ＝ｎ・Ｉｄとなる。このサブスレッショ
ルド電流Ｉｓにより、スイッチングトランジスタ９６の
ドレインノード電位が内部高電圧Ｖｐｐよりも低くなる
（スイッチングトランジスタ９６のチャネル抵抗による
電圧降下）。したがって、ワード線ドライバＷＤ０〜Ｗ
ＤｎのｎｐチャネルＭＯＳトランジスタＰＱのソース電
位がそのゲート電位よりも低くなり、ｐチャネルＭＯＳ
トランジスタＰＱのゲート−ソース間が逆バイアス状態
とされ、サブスレッショルド電流がより低減される。こ
れにより、スタンバイ状態時におけるサブスレッショル
ド電流を低減することができ、データ保持モード時にお
ける消費電流を低減することができる。
【０２１２】図３８（Ａ）は、アレイグループ指定信号
ＳＡＧを発生する部分の構成を示す図である。図３８に
おいて、アレイグループ指定信号発生部は、メモリマッ
ト指定信号ＭＳｉとサブアレイグループ指定アドレス信
号ビットＲＡｉ（ＲＡａ−ＲＡｃ）を受けるＮＡＮＤ回
路９９ａと、データ保持モード指定信号ＲＥＦとＮＡＮ
Ｄ回路９９ａの出力信号を受けるＡＮＤ回路９９ｂを含
む。アレイグループ指定信号ＲＡｉは、データ保持モー
ド動作時においては、上位のアレイグループ指定アドレ
ス信号ビット（図４に示すビットＲＡａ，ＲＡｂ）は縮
退状態とされるため、１ビットのロウアドレス信号ビッ
ト（ＲＡｃ）が利用される。このサブアレイグループ指
定信号ビットＲＡｉの数は、言うまでもなく、サブアレ
イにおけるサブアレイグループの数に応じて適当に定め
られる。次に、この図３８（Ａ）に示す構成の動作につ
いてその図３８（Ｂ）に示す波形図を参照して説明す
る。
【０２１３】データ保持モード動作時においては、デー
タ保持モード指定信号ＲＥＦはＨレベルであり、ＮＡＮ
Ｄ回路９９ｂはバッファとして動作する。メモリマット
指定信号ＭＳｉが選択状態とされてＨレベルとなると、
図３６（Ａ）において、スイッチングトランジスタ９４
が導通状態とされる。アレイグループ指定信号ＲＡｉが
選択状態とされると、ＮＡＮＤ回路９９ａの出力信号は
Ｌレベルとされ、アレイグループ指定信号ＳＡＧｉはＬ
レベルとされ、スイッチングトランジスタ９６（図３７
参照）が導通状態とされる。一方、非選択状態時におい
ては、このＮＡＮＤ回路９９ａの出力信号はＨレベルと
され、ＡＮＤ回路９９ｂの出力するアレイグループ指定
信号ＳＡＧｉはＨレベルとされる。したがって、リフレ
ッシュされるべきアレイグループに対しては、スイッチ
ングトランジスタ９６が導通して内部高電圧Ｖｐｐが供
給され、非選択サブアレイグループ（およびメモリマッ
ト）においては、スイッチングトランジスタ９６が非導
通状態とされて、内部高電圧Ｖｐｐの供給が遮断され
る。
【０２１４】通常動作モード時においては、データ保持
モード指定信号ＲＥＦがＬレベルであり、このアレイグ
ループ指定信号ＳＡＧｉは、常時Ｌレベルとされる。
【０２１５】なお、図３７（Ａ）に示す構成において、
データ保持モード動作時においてはメモリマット指定信
号ＭＳｉが有効とされ、通常動作モード時においてはメ
モリマット指定信号ＭＳｉは縮退状態とされる。したが
って、通常動作モード時においては、メモリマット指定
信号ＭＳｉは、すべてのメモリマットＭＭ♯０〜ＭＭ♯
３を選択状態としており、またデータ保持モード動作時
においては、リフレッシュされるメモリマットに対して
のみメモリマット指定信号ＭＳｉが選択状態とされる。
したがって、特にこのＡＮＤ回路９９ｂが設けられなく
てもよい。
【０２１６】特に、この図３８（Ｂ）に示す波形図にお
いて、リフレッシュ期間において、サブアレイ単位（ア
レイブロック単位）でリフレッシュを行なうバーストリ
フレッシュが行なわれる場合、より消費電流を低減する
ことができる。信号ＲＥＦに代えて信号φＣＮＴが用い
られてもよい。
【０２１７】［変更例１］図３９は、この発明の実施の
形態７の変更例１の構成を示す図である。図３９（Ａ）
においては、各メモリマットに対応して設けられる内部
高電圧発生回路９２ａとメイン内部高電圧線９５との間
に設けられるスイッチングトランジスタ９４が、メモリ
マット指定信号の反転信号／ＭＳｉと内部ＲＡＳ信号φ
ＲＡＳＺの論理和をとるＯＲ回路１００の出力信号によ
りこの導通／非導通が制御される。この図３９（Ａ）の
構成の動作をその動作波形図である図３９（Ｂ）を参照
して説明する。
【０２１８】内部ＲＡＳ信号φＲＡＳＺは、データ保持
モードおよび通常動作モードいずれにおいても、スタン
バイ状態（プリチャージ状態）においては、Ｈレベルと
され、アクティブサイクル（実際にメモリセルが選択さ
れてセンスアンプが動く期間）においては、Ｌレベルと
される。データ保持モード動作サイクルにおいては、メ
モリマット指定信号／ＭＳｉが、リフレッシュが行なわ
れるメモリマットに対してのみ選択状態のＬレベルとさ
れる。非選択メモリマットに対するメモリマット指定信
号／ＭＳｉは、Ｈレベルとされ、動作サイクルにかかわ
らず、スイッチングトランジスタ９４は非導通状態とさ
れる。選択メモリマットにおいては、アクティブサイク
ルおよびスタンバイサイクルの動作サイクルに応じて、
ＯＲ回路１００の出力信号φＳがＬレベルおよびＨレベ
ルとなり、スイッチングトランジスタ９４がアクティブ
サイクル時に導通状態、スタンバイサイクル時に非導通
状態とされる。したがって、データ保持モード動作時に
おけるスタンバイサイクル時における消費電流をより低
減することができる。
【０２１９】通常動作モード時においては、メモリマッ
ト指定信号／ＭＳｉは、すべてのメモリマットにおいて
選択状態のＬレベルとされる。したがって動作サイクル
に応じて選択的にスイッチングトランジスタ９４がＯＲ
回路１００の出力信号φＳに応答して導通状態／非導通
状態とされる。したがって通常動作モード時におけるス
タンバイ電流を低減することができる。
【０２２０】バーストリフレッシュ動作が行なわれてい
る期間において、スタンバイサイクルの期間が短い場合
（ＲＡＳ系回路プリチャージ期間）、選択的にこのトラ
ンジスタ９４を導通／非導通とする必要がなく、通常動
作モード時においてもスタンバイサイクルおよびアクテ
ィブサイクルにおいてトランジスタ９４を導通／非導通
状態とするためには、先のカウント制御信号φＣＮＴ
（実施の形態３ないし５参照）を用いて、このカウント
制御信号φＣＮＴの反転信号を内部ＲＡＳ信号φＲＡＳ
Ｚの論理積信号をＯＲ回路１００へ信号φＲＡＳＺに代
えて与えればよい（（）で示す）。
【０２２１】［変更例２］図４０は、この発明の実施の
形態７の変更例２の構成を示す図である。図４０に示す
構成においては、内部高電圧発生回路９２ａから直接内
部高電圧Ｖｐｐがメイン内部高電圧線９５へ与えられ
る。この内部高電圧線９５は、Ｖｐｐスイッチ９６を介
してローカル内部高電圧線９５ｉａおよび９５ｉｂに接
続される。このＶｐｐスイッチ９６は、メモリマット指
定信号ＭＳｉおよびアレイグループ指定信号ＲＡｊを受
けるＮＡＮＤ回路９７ｘの出力信号に応答して選択的に
導通するスイッチングトランジスタ（ｐチャネルＭＯＳ
トランジスタ）９６ｘと、メモリマット指定信号ＭＳｉ
およびサブアレイグループ指定信号ＲＡｉを受けるＮＡ
ＮＤ回路９７ｙの出力信号に応答して選択的に導通する
スイッチングトランジスタ（ｐチャネルＭＯＳトランジ
スタ）９６ｙを含む。スイッチングトランジスタ９６ｘ
は、ローカル内部高電圧線９５ｉａに接続されるサブア
レイグループが指定されたときに導通し、メイン内部高
電圧線９５とローカル内部高電圧線９５ｉａを電気的に
接続する。スイッチングトランジスタ９６ｙは、ローカ
ル内部高電圧線９５ｉｂに接続されるサブアレイグルー
プが指定されたときに導通して、メイン内部高電圧線９
５とローカル内部高電圧線９５ｉｂを接続する。
【０２２２】この図４０に示す構成の場合、アレイグル
ープ指定信号ＲＡｊおよびＲＡｉが、スタティックに動
作するロウアドレスバッファから出力される信号に基づ
いて生成される場合、バーストリフレッシュサイクル期
間中、リフレッシュが行なわれるサブアレイグループに
対応して設けられるスイッチングトランジスタ９６ｘま
たは９６ｙが接続的に導通状態とされる。ポーズ期間に
おいては、このメモリマット指定信号ＭＳｉおよびアレ
イグループ指定信号ＲＡｉおよびＲＡｊがリセットされ
るため、スイッチングトランジスタ９６ｘおよび９６ｙ
は非導通状態とされる。
【０２２３】通常動作モード時においては、メモリマッ
ト指定信号ＭＳｉが、常時選択状態のＨレベルとされ
る。アクティブサイクル時において、選択されたサブア
レイに対応するアレイグループ指定信号ＲＡｉまたはＲ
ＡｊがＨレベルとなり、対応のスイッチングトランジス
タ９６ｘまたは９６ｙが導通状態とされる。スタンバイ
サイクル時においては、このアレイグループ指定信号Ｒ
ＡｉおよびＲＡｊがリセットされてＬレベルとなり、ス
イッチングトランジスタ９６ｘおよび９６ｙはともに非
導通状態とされる。
【０２２４】したがって、この図４０に示す構成を用い
れば、バーストリフレッシュ動作期間、内部高電圧Ｖｐ
ｐをリフレッシュされるサブアレイグループへ伝達し、
ポーズ期間中は、内部高電圧線９５とローカル内部高電
圧線９５ｉａおよび９５ｉｂを分離することができる。
通常動作時においては、アクティブサイクル時におい
て、動作するサブアレイを含むサブアレイグループに対
応するスイッチングトランジスタが導通状態とされ、ス
タンバイサイクル時においてはスイッチングトランジス
タ９６ｘおよび９６ｙはともに非導通状態とされる。し
たがって、アレイプリチャージ状態（ポーズ期間または
通常サイクル動作モードにおけるスタンバイサイクル）
におけるサブスレッショルド電流による消費電流を大幅
に低減することができる。
【０２２５】以上のように、この発明の実施の形態７に
従えば、複数のメモリマットにおいて、１つのメモリマ
ットにおいて集中的にリフレッシュ動作を実行し、この
リフレッシュが行なわれるメモリマットに対してリフレ
ッシュが行なわれるサブアレイグループに対してのみ内
部高電圧を供給するように構成したため、内部高電圧を
すべてのメモリマットに対して供給する構成と比べて大
幅に消費電流を低減することができる（ワードドライバ
におけるリーク電流を低減することができるため）。
【０２２６】なお、この実施の形態７において、内部高
電圧Ｖｐｐは、ワード線ドライブ回路へのみ伝達される
ように示している。しかしながら、実施の形態４におい
て示したように、センスアンプがサブアレイにより共有
される「シェアードセンスアンプ」配置において、セン
スアンプとサブアレイとを接続する分離制御信号ＢＬＩ
ＬおよびＢＬＩＲを発生するために、この内部高電圧Ｖ
ｐｐが用いられてもよい。この場合、選択サブアレイ
（メモリブロック）と対をなす非選択メモリブロックに
対する内部高電圧の供給が停止される。他の非選択メモ
リブロックは、分離信号が高電圧Ｖｐｐレベルを保持す
る必要がある。
【０２２７】［実施の形態８］図４１は、この発明の実
施の形態８に従うＤＲＡＭの要部の構成を示す図であ
る。図４１（Ａ）においては、２つのメモリブロックＭ
ＢＡａおよびＭＢＡｂを示す。このメモリブロックＭＢ
ＡａおよびＭＢＡｂは、それぞれが１つのサブアレイで
あってもよく、またメモリブロックＭＢＡａおよびＭＢ
Ａｂが１つのサブアレイに含まれてもよい。また、メモ
リブロックＭＢＡａおよびＭＢＡｂの数は、２よりも多
くてもよい。
【０２２８】メモリブロックＭＢＡａは、６４本のワー
ド線ＷＬ０〜ＷＬ６３を含み、メモリブロックＭＢＡｂ
は、６４本のワード線ＷＬ６４〜ＷＬ１２７を含む。こ
のワード線ＷＬ０〜ＷＬ６３と交差するように、メモリ
ブロックＭＢＡａの１列のメモリセルが接続されるサブ
ビット線対ＳＢＬ１，／ＳＢＬ１，…が配置される。同
様、メモリブロックＭＢＡｂにおいても、ワード線ＷＬ
６４〜ＷＬ１２７と交差するように、各々にメモリブロ
ックＭＢＡｂの１列のメモリセルが接続されるサブビッ
ト線対ＳＢＬ２，／ＳＢＬ２，…が配置される。図４１
においては、ワード線ＷＬ６３とサブビット線ＳＢＬ１
の交差部に対応して配置されるメモリセルＭＣおよびワ
ード線ＷＬ１２７およびサブビット線ＳＢＬ２の交差部
に対応して配置されるメモリセルＭＣを代表的に示す。
【０２２９】このメモリブロックＭＢＡａおよびＭＢＡ
ｂの各メモリセル列に共通に、メインビット線対ＭＢ
Ｌ，／ＭＢＬ，…が配置される。このメインビット線対
ＭＢＬ，／ＭＢＬは、ブロック選択信号ＢＳ０に応答し
て導通するブロック選択ゲートＢＧ０ａおよびＢＧ０ｂ
を介してサブビット線対ＳＢＬ１，／ＳＢＬ１に電気的
に接続され、またブロック選択信号ＢＳ１に応答して導
通するブロック選択ゲートＢＧ１ａおよびＢＧ１ｂを介
してサブビット線対ＳＢＬ２，／ＳＢＬ２に接続され
る。このブロック選択信号ＢＳ０およびＢＳ１は、ブロ
ック指定アドレス信号ビットＲＡＢａ，…，ＲＡＢｂお
よびデータ保持モード指定信号ＲＥＦに従って動作する
ブロック選択回路１０２により生成される。メインビッ
ト線対ＭＢＬ，／ＭＢＬには、このメインビット線ＭＢ
Ｌ，／ＭＢＬ上に現われたデータを検知および増幅する
ためのセンスアンプ２０が設けられる。
【０２３０】動作時において、１つのメモリブロックが
選択状態とされ、この選択メモリブロックのサブビット
線対ＳＢＬ，／ＳＢＬが対応のメインビット線ＭＢＬ，
／ＭＢＬに接続される。メインビット線ＭＢＬ，／ＭＢ
Ｌに接続されるメモリセルの数が少なく、応じてメイン
ビット線ＭＢＬ，／ＭＢＬの寄生容量が低減され、高速
でデータの検知および増幅を行なうことができる。この
メインビット線およびサブビット線の構成は、「階層ビ
ット線構造」と呼ばれている。
【０２３１】通常動作モード時においては、ブロック選
択信号ＢＳ０およびＢＳ１は、スタンバイ時に非活性状
態、アクティブサイクル時には、選択メモリブロックに
対するブロック選択信号のみが活性状態のＨレベルとさ
れる。データ保持モード動作時においては、メモリブロ
ック単位でリフレッシュ動作が行なわれる。このデータ
保持モード動作時について図４１（Ｂ）を参照して説明
する。
【０２３２】データ保持モード指定信号ＲＥＦがＨレベ
ルの活性状態とされてＤＲＡＭがデータ保持モードに入
る。今、メモリブロックＭＢＡａに含まれるワード線Ｗ
Ｌ０〜ＷＬ６３が順次連続的にリフレッシュされると考
える。この状態においては、ブロック選択回路１０２
は、ワード線ＷＬ０〜ＷＬ６３が順次選択状態とされる
期間（バーストリフレッシュ期間）ブロック選択信号Ｂ
Ｓ０をＨレベルに保持する。この間、ブロック選択信号
ＢＳ１は、Ｌレベルに固定される。メモリブロックＭＢ
ＡａのメモリセルＭＣのリフレッシュ動作が完了する
と、次いで、ブロック選択回路１０２は、ブロック選択
信号ＢＳ０をＬレベルとし、ブロック選択信号ＢＳ１を
Ｈレベルとする。ワード線ＷＬ６４〜ＷＬ１２７が順次
選択状態とされてメモリセルデータのリフレッシュが行
なわれる。この期間において、ブロック選択信号ＢＳ１
は、選択状態のＨレベルに保持される。バーストリフレ
ッシュ期間中すなわち１つのメモリブロックにおいてワ
ード線が順次選択状態とされてリフレッシュが行なわれ
る場合、このメモリブロックに対するブロック選択信号
を選択状態に保持することにより、各リフレッシュサイ
クルごとに、ブロック選択信号をセット／リセット状態
（選択状態／非選択状態）へ駆動する必要がなく、この
ブロック選択信号を駆動するための消費電流を低減する
ことができ、データ保持モード時における消費電流を低
減することができる。
【０２３３】この図４１（Ａ）に示すブロック選択回路
１０２の構成は、先の図２７または図２８において示す
ブロック選択回路７６の構成を利用することができる。
【０２３４】以上のように、この発明の実施の形態８に
従えば、階層ビット線構造を有するメモリブロックにお
いて、サブビット線により形成されるメモリブロックの
単位でリフレッシュを行なう場合、選択ワード線を含む
メモリブロックに対するブロック選択信号を常時選択状
態に保持し、非選択メモリブロックのブロック選択信号
を常時非選択状態のＬレベルに固定したため、データ保
持モード動作時において、このブロック選択信号を選択
状態および非選択状態へ駆動する必要がなく、このブロ
ック選択信号を駆動するための消費電流を低減すること
ができ、データ保持モード時における消費電流を低減す
ることができる。
【０２３５】
【発明の効果】以上のように、この発明に従えば、複数
のメモリマットにおいて、１つのメモリマットにおいて
集中的にリフレッシュ動作を行ない、かつリフレッシュ
期間中において、回路動作が選択的に不要とされる部分
に対しては、回路動作を停止するように構成したため、
データ保持モード時における消費電流を大幅に低減する
ことができ、データ保持電流が低減された大容量ＤＲＡ
Ｍを実現することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のＤＲＡＭの動作原
理を説明するための図である。
【図２】 この発明の実施の形態１のＤＲＡＭの要部の
構成を概略的に示す図である。
【図３】 この発明の実施の形態１におけるＤＲＡＭの
動作を示す波形図である。
【図４】 この発明の実施の形態１におけるＤＲＡＭの
１つのメモリマットにおけるサブアレイのアドレス信号
の割当を示す図である。
【図５】 この発明の実施の形態１におけるリフレッシ
ュ時のアドレス信号発生部の構成を示す図である。
【図６】 図５に示すロウアドレスバッファの構成の一
例を示す図である。
【図７】 図６に示すアドレスバッファ活性化信号の発
生態様を説明するための図である。
【図８】 図５に示すアレイ制御回路に含まれるアレイ
デコーダの構成を概略的に示す図である。
【図９】 図２に示すロウデコーダに含まれる単位デコ
ード回路の構成を概略的に示す図である。
【図１０】 実施の形態１の変更例の構成を示す図であ
る。
【図１１】 図１０に示すアドレス変換を実現する部分
の構成を示す図である。
【図１２】 図１１のスクランブラの具体的構成を示す
図である。
【図１３】 （Ａ）は、この発明の実施の形態１に従う
ＤＲＡＭのセンスアンプ駆動部の構成を示し、（Ｂ）
は、この動作波形を示す図である。
【図１４】 この発明の実施の形態１におけるＤＲＡＭ
の内部ＲＡＳ信号発生部の構成を概略的に示す図であ
る。
【図１５】 この発明の実施の形態２におけるＤＲＡＭ
の動作原理を概略的に示す図である。
【図１６】 （Ａ）は、図１５に示す内部降圧回路の構
成を示し、（Ｂ）は、この内部降圧回路の動作を示す波
形図である。
【図１７】 この発明の実施の形態２におけるＤＲＡＭ
の動作速度低下のための電源部の構成を概略的に示す図
である。
【図１８】 この発明の実施の形態３に従うＤＲＡＭに
用いられる入力バッファ回路の一例を示す図である。
【図１９】 （Ａ）は、この発明の実施の形態３に従う
入力バッファ回路の構成を示し、（Ｂ）は、その論理ゲ
ートを示す図である。
【図２０】 （Ａ）は、図１９（Ａ）に示すパワーカッ
ト指定信号を発生する部分の構成を示し、（Ｂ）は、そ
の動作波形を示す図である。
【図２１】 （Ａ）は、この発明の実施の形態３の変更
例の構成を示し、（Ｂ）は、その動作波形を示す図であ
る。
【図２２】 この発明の実施の形態４に従うＤＲＡＭの
要部の構成を概略的に示す図である。
【図２３】 （Ａ）は、図２２に示すロウアドレスバッ
ファを駆動する制御信号のタイミングを示し、（Ｂ）
は、この発明の実施の形態４の動作を示す波形図であ
る。
【図２４】 この発明の実施の形態５におけるバースト
リフレッシュ動作モードを説明するための図である。
【図２５】 この発明の実施の形態５におけるＤＲＡＭ
の要部の構成を概略的に示す図である。
【図２６】 （Ａ）は、この発明の実施の形態５におけ
るリフレッシュ動作を制御する部分の構成を示し、
（Ｂ）は、その動作波形を示す図である。
【図２７】 図２６に示すブロックデコーダの構成の一
例を示す図である。
【図２８】 図２６に示すブロックデコーダの変更例の
構成を示す図である。
【図２９】 図２６に示す分離制御回路の構成の一例を
示す図である。
【図３０】 この発明の実施の形態５の変更例の構成を
示す図である。
【図３１】 （Ａ）は、この発明の実施の形態６に従う
ＤＲＡＭの要部の構成を示し、（Ｂ）は、その動作波形
を示す図である。
【図３２】 （Ａ）は、この発明の実施の形態６に従う
ＤＲＡＭの要部の構成を示し、（Ｂ）は、その動作を示
す波形図である。
【図３３】 図３２に示すＤＲＡＭの具体的構成を示す
図である。
【図３４】 この発明の実施の形態６の作用効果を説明
するための図である。
【図３５】 （Ａ）は、この発明の実施の形態６におい
て用いられるポーズ期間指定信号を発生する部分の構成
を概略的に示す図であり、（Ｂ）は、その動作波形を示
す図である。
【図３６】 （Ａ）は、この発明の実施の形態７に従う
ＤＲＡＭの全体の構成を概略的に示し、（Ｂ）は、
（Ａ）に示すＤＲＡＭの１つのメモリマップの構成を概
略的に示す図である。
【図３７】 図３６（Ｂ）に示す１つのサブアレイにお
ける要部の構成を概略的に示す図である。
【図３８】 （Ａ）は、この発明の実施の形態７に用い
られるアレイグループ指定信号を発生する部分の構成を
示し、（Ｂ）は、その動作波形を示す図である。
【図３９】 この発明の実施の形態７の変更例１の構成
を示し、（Ｂ）は、その動作波形を示す図である。
【図４０】 この発明の実施の形態７の変更例２の構成
を示す図である。
【図４１】 この発明の実施の形態８の要部の構成およ
び動作波形を示す図である。
【符号の説明】
１ ＤＲＡＭ、４ リフレッシュ検出回路、６ リフレ
ッシュ制御回路、８タイマ、１０ リフレッシュカウン
タ、１２ アレイ制御回路、１４ マルチプレクサ、１
６ ロウアドレスバッファ、１９ スクランブラ ＭＭ
♯０〜ＭＭ♯３ メモリマット、ＭＡ♯０〜ＭＡ♯３
メモリアレイ、ＲＤ０〜ＲＤ３ ロウデコーダ、ＭＢ♯
０〜ＭＢ♯７ サブアレイ、２０ センスアンプ、２７
ａ，２７ｂ，２８ａ，２８ｂ センスアンプ活性化トラ
ンジスタ、２２ａ，２２ｂ センスアンプ駆動トランジ
スタ、２４ センス活性化回路、２６ａ，２６ｂ ＡＮ
Ｄ回路、ＶＤＣ 内部降圧回路、４１ 内部電源線、４
６ａ，４６ｂ 電流制御用トランジスタ、５０，５０
ａ，５０ｂ，５０ｃ 入力バッファ回路、５５ バッフ
ァ回路、５９ ＡＮＤ回路、５８ 分周器、６２ ロウ
アドレスバッファ制御回路、ＩＣＬ 分離制御回路、Ｍ
ＢＬ，ＭＢＲ メモリブロック、ＩＧＬ，ＩＧＲ ビッ
ト線分離制御ゲート、７０ リフレッシュ制御部、７２
ポーズタイマ、７４ カウンタ、７６ ブロックデコ
ーダ、ＳＢＳ ブロック選択回路、ＲＤｘ ロウデコー
ド回路、ＭＷＬ０〜ＭＷＬｎ メインワード線、ＳＷＬ
００〜ＳＷＬｎ１ サブワード線、８２ 周辺回路、８
４ メモリアレイ、８６ 中間電圧発生回路、８３ イ
コライズ制御回路、８５ Ｘデコーダ、８７ センス制
御回路、８１ａ，８１ｂ 電流制御用スイッチング素
子、９２ 内部高電圧発生回路、９４ａ〜９４ｄ，９４
スイッチング素子、９５ａ〜９５ｄ，９５ メイン内
部高電圧線、９６ａ〜９６ｄ Ｖｐｐスイッチ、９５ａ
ａ，９５ａｂ，９５ｉａ，９５ｉｂ ローカル内部高電
圧線、ＷＤ０〜ＷＤｎ ワード線ドライバ、ＭＢＬ，／
ＭＢＬ メインビット線、ＢＳＬ１，／ＢＳＬ１，ＢＳ
Ｌ２，／ＢＳＬ２ サブビット線、１０２ ブロック選
択回路。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 各々が行列状に配列される複数のメモリ
    セルを有する複数のメモリマット、 データ入出力を行なう通常動作モードと異なるデータ保
    持モードが指定されているかを外部から与えられる信号
    に従って検出する検出手段、および前記検出手段からの
    データ保持モード検出指示に応答して、前記複数のメモ
    リマットのうちの選択状態とされるメモリマットの数を
    前記通常動作モード時におけるそれと異ならせるマット
    変更手段を備える、半導体記憶装置。
  2. 【請求項２】 各々が行列状に配列される複数のメモリ
    セルを有しかつ各々が複数行のメモリセルを有する複数
    の行ブロックを各々が有する複数のメモリマット、 データ入出力を行なう通常動作モードと異なるデータ保
    持モードが指定されたことを外部から与えられる信号に
    応答して検出する検出手段、および前記検出手段のデー
    タ保持モード検出に応答して、前記複数のメモリマット
    のうちの１つのメモリマットの所定数の行ブロックを同
    時にメモリセルの記憶データのリフレッシュ動作のため
    に選択しかつ前記データ保持モードの非検出に応答し
    て、前記複数のメモリマットをデータアクセスのために
    同時に選択状態とするためのマット変更手段を備える、
    半導体記憶装置。
  3. 【請求項３】 前記データ保持モード検出に応答して定
    期的にリフレッシュ動作活性化信号を発生するための手
    段、 前記リフレッシュ動作活性化信号に応答して、前記１つ
    のメモリマットの所定数の行ブロックのリフレッシュさ
    れるべきメモリセルを同時に選択する手段、 前記同時に選択されたメモリセルのデータの増幅および
    再書込を行なうための増幅手段、および前記データ保持
    モード検出に応答して、前記増幅手段の動作速度を前記
    通常動作モード時のそれよりも遅くする速度変更手段を
    さらに備える、請求項２記載の半導体記憶装置。
  4. 【請求項４】 複数のメモリセルを有するメモリアレ
    イ、 第１および第２の電源ノードの間に結合されて前記第１
    および第２の電源ノードから供給される第１および第２
    の電源電圧を動作電源電圧として動作し、外部から与え
    られる信号をバッファ処理する入力バッファ手段、 前記入力バッファ手段から与えられる信号に応答して、
    前記メモリアレイのメモリセルの記憶データを保持する
    動作を行なうデータ保持モードを検出するための保持モ
    ード検出手段、および前記保持モード検出手段からのデ
    ータ保持モード検出に応答して、前記入力バッファ手段
    の前記第１および第２の電源ノード間の電流経路を遮断
    する電流遮断手段を備える、半導体記憶装置。
  5. 【請求項５】 前記保持モード検出に応答して、定期的
    に前記メモリアレイのメモリセルの記憶データのリフレ
    ッシュ動作を活性化することを要求するリフレッシュ要
    求信号を出力するリフレッシュタイマ手段、および前記
    リフレッシュ要求信号の活性化に応答して前記電流遮断
    手段を非活性状態として前記第１および第２の電源ノー
    ド間に電流経路を形成する手段をさらに備える、請求項
    ４記載の半導体記憶装置。
  6. 【請求項６】 前記データ保持モード検出に応答して、
    所定の間隔で前記メモリアレイのメモリセルの記憶デー
    タのリフレッシュ動作を行なうべきことを示すリフレッ
    シュ要求信号を発生するリフレッシュタイマ手段、 前記リフレッシュ要求信号を分周する分周手段、および
    前記分周手段からの分周されたリフレッシュ要求信号に
    応答して前記電流遮断手段を非活性状態として前記入力
    バッファ手段の第１および第２の電源ノード間に電流経
    路を形成する手段をさらに備える、請求項４記載の半導
    体記憶装置。
  7. 【請求項７】 各々が複数のメモリセルを有する複数の
    メモリマット、 前記複数のメモリマット各々に対応して設けられ、外部
    から与えられる電源電位から内部電源電位を生成して対
    応のメモリマットへ供給するための複数の内部電源回
    路、 外部から与えられる信号に応答して、前記メモリセルの
    記憶データを保持するデータ保持モードが指定されたこ
    とを検出するための検出手段、 前記検出手段からのデータ保持モード検出に応答して、
    定期的に前記複数のメモリマットのメモリセルの記憶デ
    ータのリフレッシュ動作を行なうための活性化信号を発
    生するリフレッシュ制御手段、 前記活性化信号に応答して、前記複数のメモリマットの
    うちの１つのメモリマットを指定するマット指定信号を
    発生するためのリフレッシュマット指定手段、および前
    記リフレッシュマット指定手段からのマット指定信号に
    応答して、前記マット指定信号が指定するメモリマット
    と異なるメモリマットと対応の内部電源回路との間を遮
    断して、前記異なるメモリマットへの内部電源電位の供
    給を停止するための電源制御手段を備える、半導体記憶
    装置。
  8. 【請求項８】 行列状に配列される複数のメモリセルを
    各々が有する複数のサブアレイを含むメモリアレイ、 外部から与えられる信号に応答して、前記メモリアレイ
    のメモリセルの記憶データの保持を行なうデータ保持モ
    ードが指定されたことを検出する保持モード検出手段、
    および前記保持モード検出手段からのデータ保持モード
    検出に応答して、前記複数のサブアレイをサブアレイ単
    位でメモリセルの記憶データのリフレッシュを行なうた
    めのリフレッシュ手段を備え、前記サブアレイ単位での
    リフレッシュ動作時においては１つのサブアレイのメモ
    リセルが連続的にリフレッシュされ、かつ前記１つのサ
    ブアレイのメモリセルのリフレッシュ完了時、所定期間
    をおいて次のサブアレイのメモリセルの記憶データのリ
    フレッシュが行なわれる、半導体記憶装置。
  9. 【請求項９】 前記リフレッシュ手段は、 前記データ保持モード検出に応答して、前記リフレッシ
    ュ動作を活性化するための活性化信号を発生する手段
    と、 前記データ保持モード検出に応答して、リフレッシュさ
    れるべきメモリセルを指定するリフレッシュアドレスを
    生成する手段とを備え、前記リフレッシュアドレス生成
    手段は前記データ保持モード検出に応答してスタティッ
    ク動作を行なってリフレッシュアドレスを生成し、 前記リフレッシュアドレスに従って、指定されたメモリ
    セルの記憶データのリフレッシュ動作を行なうためのリ
    フレッシュ駆動手段を備える、請求項８記載の半導体記
    憶装置。
  10. 【請求項１０】 前記サブアレイの間に配置され、隣接
    するサブアレイにより共有される複数のセンスアンプ帯
    をさらに備え、前記複数のセンスアンプ帯の各々は、対
    応のサブアレイのメモリセルの各列に対応して配置さ
    れ、対応の列上に読出されたメモリセルの記憶データの
    検知、増幅および再書込を行なうための複数のセンスア
    ンプを含み、 各前記サブアレイと対応のセンスアンプ帯と相互接続す
    るための接続／分離ゲート手段をさらに備え、 前記リフレッシュ手段は、前記リフレッシュアドレスと
    前記データ保持モード検出とに応答して、前記サブアレ
    イ単位でのリフレッシュ動作時前記接続／分離ゲート手
    段の導通を制御するための制御信号を発生する接続／分
    離制御手段を備え、前記接続／分離制御手段は前記サブ
    アレイ単位でのリフレッシュ動作時前記制御信号の状態
    を保持する手段を含む、請求項８記載の半導体記憶装
    置。
  11. 【請求項１１】 前記メモリアレイは、メモリセル各行
    に対応して配置される複数のメインワード線と、各前記
    メインワード線に対応し、かつ各サブアレイに対応して
    配置され、対応のサブアレイの対応の行のメモリセルが
    接続される複数のサブワード線とを含み、各前記サブア
    レイは、複数のサブワード線を備え、 前記リフレッシュ手段は、 前記サブアレイ単位でのリフレッシュ動作時、前記リフ
    レッシュアドレスに応答して前記サブワード線と前記メ
    インワード線との接続を行なうサブアレイ指定信号を発
    生する手段を含み、前記サブアレイ指定信号発生手段
    は、前記リフレッシュモード検出時前記サブアレイ単位
    でのリフレッシュ動作時前記サブアレイ指定信号の状態
    を保持する手段を含む、請求項８記載の半導体記憶装
    置。
  12. 【請求項１２】 前記メモリアレイは、 前記メモリセルの各列に対応して配置される複数のメイ
    ンビット線対と、各メインビット線対に対応して各対応
    のサブアレイのメモリセルの列に対応して配置され対応
    のサブアレイの列のメモリセルが接続する複数のサブビ
    ット線対とを含み、前記サブアレイの各々は複数のサブ
    ビット線対を備え、 前記リフレッシュ手段は、 前記サブアレイ単位でのリフレッシュ動作時、前記リフ
    レッシュアドレスに応答して、リフレッシュされるサブ
    アレイのサブビット線対と対応のメインビット線対とを
    常時接続状態とする接続手段を含む、請求項８記載の半
    導体記憶装置。
  13. 【請求項１３】 複数のメモリセルを有するメモリアレ
    イ、 前記メモリアレイのメモリセルを選択状態へ駆動するめ
    たのアレイ周辺回路、 前記メモリアレイへ中間電位を供給するための中間電位
    供給回路、 前記メモリアレイおよび前記アレイ周辺回路へ前記中間
    電位よりも高い電源電位を供給する電源手段、 外部から与えられる信号に応答して、前記メモリセルの
    記憶データの保持を行なうデータ保持モードが指定され
    たことを検出するデータ保持モード検出手段、 前記データ保持モード検出に応答して、前記メモリアレ
    イのメモリセルの記憶データのリフレッシュ動作を要求
    するリフレッシュ要求を周期的に出力するタイマ手段、 前記データ保持モード検出および前記リフレッシュ要求
    に応答して前記メモリアレイのメモリセルの記憶データ
    のリフレッシュを行なうように前記周辺回路を活性状態
    へ駆動するリフレッシュ活性化手段、および前記データ
    保持モード検出と前記リフレッシュ要求とに応答して、
    前記リフレッシュ活性化手段による前記アレイ周辺回路
    の非活性化時前記電源手段と前記アレイおよび周辺回路
    との間の経路を遮断する電源制御手段を備える、半導体
    記憶装置。
  14. 【請求項１４】 前記メモリセルの各々は、情報を電荷
    の形態で記憶するためのストレージノードと、前記中間
    電位供給回路からの中間電位を受けるセルプレートとを
    有するキャパシタを含む、請求項１３記載の半導体記憶
    装置。
  15. 【請求項１５】 前記メモリアレイのメモリセル各列に
    対応して設けられ、各々に対応の列のメモリセルが接続
    される複数のビット線対と、 前記アレイ周辺回路の非活性化時前記複数のビット線対
    各々へ前記中間電位供給回路からの中間電位を伝達する
    プリチャージ手段をさらに備える、請求項１３または１
    ４記載の半導体記憶装置。
  16. 【請求項１６】 各々が行列状に配置される複数のメモ
    リセルを有する複数のメモリマットを備え、前記複数の
    メモリマットの各々は、各々が複数行のメモリセルを有
    する複数の行ブロックを含みかつ前記複数の行ブロック
    は所定数の行グループに分割され、 前記複数のメモリマット各々に対応して設けられ、電源
    電位より高い高電圧を生成する複数のメイン高電圧発生
    手段と、 前記複数のメモリマット各々において、所定数の行ブロ
    ックのグループ各々に対して設けられ、対応のメイン高
    電圧発生手段から対応の行ブロックグループへ高電圧を
    供給するための複数のローカル高電圧伝達線と、 外部から与えられる信号に応答して、前記メモリマット
    のメモリセルの記憶データの保持を行なうためのデータ
    保持モードが指定されたことを検出する保持モード検出
    手段と、 前記保持モード検出手段によるデータ保持モード検出に
    応答して、定期的にメモリセルの記憶データをリフレッ
    シュする動作を要求するリフレッシュ要求を出力するタ
    イマ手段と、 前記タイマ手段からのリフレッシュ要求に応答して、前
    記複数のメモリマットのうちの１つのメモリマットの行
    ブロックグループを指定するグループ指定手段と、 前記データ保持モード検出に応答して、各前記メイン高
    電圧発生手段と対応のローカル高電圧伝達線とを切り離
    すための切り離し手段と、 前記データ保持モード検出と前記グループ指定手段から
    のグループ指定信号とに応答して、前記指定された行ブ
    ロックグループを含むメモリマットに対応して設けられ
    たメイン高電圧発生手段と該指定された行ブロックグル
    ープに対応するローカル高電圧伝達線とを接続し、該指
    定された行ブロックグループに対してのみ高電圧を供給
    するように前記切り離し手段を部分的に非活性化する手
    段とを備える、半導体記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003007305A1 (en) * 2001-07-10 2003-01-23 Sharp Kabushiki Kaisha Semiconductor storage, mobile electronic device, and detachable storage
WO2005041201A1 (ja) * 2003-10-24 2005-05-06 International Business Machines Corporation 半導体記憶装置及びそのリフレッシュ方法
JP2012064304A (ja) * 2011-11-22 2012-03-29 Fujitsu Semiconductor Ltd ダイナミック型半導体メモリのリフレッシュ制御方法
CN103959387A (zh) * 2011-11-30 2014-07-30 国际商业机器公司 动态存储器的增强数据保留模式
JP2016122839A (ja) * 2013-03-25 2016-07-07 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3561012B2 (ja) * 1994-11-07 2004-09-02 株式会社ルネサステクノロジ 半導体集積回路装置
TW324101B (en) * 1995-12-21 1998-01-01 Hitachi Ltd Semiconductor integrated circuit and its working method
US6104658A (en) * 1996-08-08 2000-08-15 Neomagic Corporation Distributed DRAM refreshing
KR100272161B1 (ko) * 1997-02-05 2000-12-01 윤종용 반도체메모리장치의고립게이트제어방법및회로
US6075744A (en) * 1997-10-10 2000-06-13 Rambus Inc. Dram core refresh with reduced spike current
JP4074697B2 (ja) * 1997-11-28 2008-04-09 株式会社ルネサステクノロジ 半導体装置
KR100272163B1 (ko) * 1997-12-30 2000-11-15 윤종용 대기용어레이전압발생기를갖는반도체메모리장치
KR100267011B1 (ko) * 1997-12-31 2000-10-02 윤종용 반도체 메모리 장치의 내부 전원 전압 발생 회로
JPH11203866A (ja) * 1998-01-16 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
JP3578444B2 (ja) * 1998-12-01 2004-10-20 シャープ株式会社 半導体記憶装置
JP2000200489A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 半導体記憶装置
KR100355226B1 (ko) 1999-01-12 2002-10-11 삼성전자 주식회사 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치
JP4270707B2 (ja) * 1999-04-09 2009-06-03 株式会社東芝 ダイナミック型半導体記憶装置
KR100324821B1 (ko) 1999-06-29 2002-02-28 박종섭 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치
KR100387720B1 (ko) * 1999-06-29 2003-06-18 주식회사 하이닉스반도체 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법
JP2001067867A (ja) * 1999-08-31 2001-03-16 Mitsubishi Electric Corp 半導体記憶装置
US6195303B1 (en) * 1999-10-25 2001-02-27 Winbond Electronics Corporation Clock-based transparent refresh mechanisms for DRAMS
JP2001126472A (ja) * 1999-10-29 2001-05-11 Mitsubishi Electric Corp 半導体記憶装置
JP2001243211A (ja) * 2000-02-29 2001-09-07 Mitsubishi Electric Corp マイクロコンピュータ
JP3745185B2 (ja) * 2000-03-13 2006-02-15 沖電気工業株式会社 ダイナミックランダムアクセスメモリ
JP2002008370A (ja) 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
US6570801B2 (en) * 2000-10-27 2003-05-27 Kabushiki Kaisha Toshiba Semiconductor memory having refresh function
US6567332B2 (en) * 2001-03-15 2003-05-20 Micron Technology, Inc. Memory devices with reduced power consumption refresh cycles
JP3967559B2 (ja) * 2001-04-06 2007-08-29 富士通株式会社 制御回路及び半導体記憶装置
US6618314B1 (en) 2002-03-04 2003-09-09 Cypress Semiconductor Corp. Method and architecture for reducing the power consumption for memory devices in refresh operations
US6888769B2 (en) * 2002-08-29 2005-05-03 Micron Technology, Inc. Method and circuit for reducing DRAM refresh power by reducing access transistor sub threshold leakage
KR100505109B1 (ko) * 2003-03-26 2005-07-29 삼성전자주식회사 읽기 시간을 단축시킬 수 있는 플래시 메모리 장치
US7345940B2 (en) * 2003-11-18 2008-03-18 Infineon Technologies Ag Method and circuit configuration for refreshing data in a semiconductor memory
US7496108B2 (en) * 2004-01-07 2009-02-24 International Business Machines Corporation Method for dynamic management of TCP reassembly buffers
KR100600053B1 (ko) * 2004-07-27 2006-07-13 주식회사 하이닉스반도체 어드레스핀과 데이터핀을 공유하는 의사 에스램
KR100652414B1 (ko) * 2005-06-10 2006-12-01 삼성전자주식회사 딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법
US7471589B2 (en) 2005-08-23 2008-12-30 Samsung Electronics Co., Ltd Semiconductor memory devices, block select decoding circuits and method thereof
KR100849853B1 (ko) * 2007-01-15 2008-08-01 삼성전자주식회사 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치
US7733731B2 (en) * 2007-03-05 2010-06-08 Micron Technology, Inc. Control of inputs to a memory device
US8004920B2 (en) * 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
US7656720B2 (en) 2007-11-07 2010-02-02 Micron Technology, Inc. Power-off apparatus, systems, and methods
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US9305609B2 (en) 2008-04-30 2016-04-05 Micron Technology, Inc. System and method of command based and current limit controlled memory device power up
KR102216559B1 (ko) 2013-12-09 2021-02-17 삼성전자주식회사 멀티 칩 패키지에 적합한 반도체 메모리 장치
US9952802B2 (en) * 2015-02-20 2018-04-24 Khalifa University of Science and Technology Volatile memory erasure by controlling refreshment of stored data
KR20170045795A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102468283B1 (ko) * 2015-11-09 2022-11-21 에스케이하이닉스 주식회사 제어회로 및 제어회로를 포함하는 메모리 장치
KR20180077973A (ko) * 2016-12-29 2018-07-09 삼성전자주식회사 리프레쉬 동작을 제어하는 메모리 장치
DE102018200716A1 (de) * 2018-01-17 2019-07-18 Robert Bosch Gmbh Elektrische Schaltung zur Versorgung eines Verbrauchers aus verschiedenen Spannungsquellen

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
JP2631925B2 (ja) * 1991-11-11 1997-07-16 株式会社日立製作所 Ｍｏｓ型ｒａｍ
TW212243B (ja) * 1991-11-15 1993-09-01 Hitachi Seisakusyo Kk
JP3152758B2 (ja) * 1992-09-21 2001-04-03 富士通株式会社 ダイナミック型半導体記憶装置
US5537564A (en) * 1993-03-08 1996-07-16 Zilog, Inc. Technique for accessing and refreshing memory locations within electronic storage devices which need to be refreshed with minimum power consumption
JP3220586B2 (ja) * 1993-12-28 2001-10-22 富士通株式会社 半導体記憶装置
JPH07220470A (ja) * 1994-01-27 1995-08-18 Ricoh Co Ltd メモリのリフレッシュ動作制御方法及びその装置
JPH07220469A (ja) * 1994-02-04 1995-08-18 Hitachi Ltd 半導体記憶装置
JP3725911B2 (ja) * 1994-06-02 2005-12-14 株式会社ルネサステクノロジ 半導体装置
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
US5596545A (en) * 1995-12-04 1997-01-21 Ramax, Inc. Semiconductor memory device with internal self-refreshing

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003007305A1 (en) * 2001-07-10 2003-01-23 Sharp Kabushiki Kaisha Semiconductor storage, mobile electronic device, and detachable storage
US6975551B2 (en) 2001-07-10 2005-12-13 Sharp Kabushiki Kaisha Semiconductor storage, mobile electronic device, and detachable storage
WO2005041201A1 (ja) * 2003-10-24 2005-05-06 International Business Machines Corporation 半導体記憶装置及びそのリフレッシュ方法
JP2012064304A (ja) * 2011-11-22 2012-03-29 Fujitsu Semiconductor Ltd ダイナミック型半導体メモリのリフレッシュ制御方法
CN103959387A (zh) * 2011-11-30 2014-07-30 国际商业机器公司 动态存储器的增强数据保留模式
JP2015502001A (ja) * 2011-11-30 2015-01-19 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ ダイナミック・メモリ用の拡張データ保持モード
CN103959387B (zh) * 2011-11-30 2016-09-07 国际商业机器公司 动态存储器的增强数据保留模式
JP2016122839A (ja) * 2013-03-25 2016-07-07 株式会社半導体エネルギー研究所 半導体装置

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