JPH07220469A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 擬似スタティック型ＲＡＭ等の特にセルフリ
フレッシュモードにおけるピーク電流を抑制する。これ
により、バッテリーバックアップされる擬似スタティッ
ク型ＲＡＭ等の電源ノイズを抑制しその動作を安定化す
るとともに、バッテリーバックアップ用電池の寿命を長
くしその長期使用を可能にする。 【構成】 メモリアレイＭＡＲＹの各相補ビット線に対
応して設けられるセンスアンプＳＡの単位増幅回路ＵＳ
Ａ０〜ＵＳＡｎを、サブセンスアンプＳＳＡ０〜ＳＳＡ
３に対応して所定数つまりｎ＋１個ずつ４個の単位増幅
回路群に分割するとともに、これらの単位増幅回路を、
通常の読み出し又は書き込みモード時には単位増幅回路
群に関係なく一斉に動作状態とし、セルフリフレッシュ
モードによるセルフリフレッシュサイクル時には選択タ
イミング信号Ｓ０〜Ｓ３に従って単位増幅回路群ごとに
所定の時間をおいて順次動作状態とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、セルフリフレッシュモードを備えかつバッ
テリーバックアップしうる擬似スタティック型ＲＡＭ
（ランダムアクセスメモリ）等に利用して特に有効な技
術に関するものである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭを基本として構成
されしかもスタティック型ＲＡＭとの互換性を有するい
わゆる擬似スタティック型ＲＡＭがある。擬似スタティ
ック型ＲＡＭは、メモリセルの保持データを所定の周期
で自律的にリフレッシュするためのいわゆるセルフリフ
レッシュモードを有する。

【０００３】一方、近年における擬似スタティック型Ｒ
ＡＭの低消費電力化は著しく、擬似スタティック型ＲＡ
Ｍを組み込んだパーソナルコンピュータ等では、比較的
小容量の電池によって電源切断後も擬似スタティック型
ＲＡＭの記憶内容を保持させるいわゆるバッテリーバッ
クアップ方式が採られる。

【０００４】セルフリフレッシュモードを有する擬似ス
タティック型ＲＡＭについては、例えば、特開平２−２
４６０８８号公報等に記載されている。

【０００５】

【発明が解決しようとする課題】上記擬似スタティック
型ＲＡＭにおいて、メモリアレイは、そのレイアウト効
率を高めしかも規定のリフレッシュ周期に適合させるべ
く所定数のワード線及び相補ビット線からなり、メモリ
セルの選択は、擬似スタティック型ＲＡＭの動作モード
に関係なくワード線単位で行われる。擬似スタティック
型ＲＡＭは、図６に例示されるように、メモリアレイＭ
ＡＲＹの相補ビット線Ｂ０＊〜Ｂｑ＊（ここで、例えば
非反転ビット線Ｂ０Ｔと反転ビット線Ｂ０Ｂをあわせて
相補ビット線Ｂ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にハイレベルとされるいわ
ゆる非反転信号等についてはその名称の末尾にＴを付し
て表し、それが有効とされるとき選択的にロウレベルと
される反転信号等についてはその名称の末尾にＢを付し
て表す。以下同様）に対応して設けられたｑ＋１個の単
位増幅回路ＵＳＡ０〜ＵＳＡｑを含むセンスアンプＳＡ
を備える。

【０００６】ここで、センスアンプＳＡを構成する単位
増幅回路ＵＳＡ０〜ＵＳＡｑは、ＰチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）Ｐ２及びＮチャンネルＭＯ
ＳＦＥＴＮ２ならびにＰチャンネルＭＯＳＦＥＴＰ３及
びＮチャンネルＭＯＳＦＥＴＮ３からなる一対のＣＭＯ
Ｓ（相補型ＭＯＳ）インバータをその基本構成要素とす
る。これらのＣＭＯＳインバータを構成するＰチャンネ
ルＭＯＳＦＥＴＰ２及びＰ３のソースは、コモンソース
線ＳＰに共通結合され、ＮチャンネルＭＯＳＦＥＴＮ２
及びＮ３のソースは、コモンソース線ＳＮに共通結合さ
れる。このうち、コモンソース線ＳＮは、例えばそのゲ
ートに内部制御信号ＰＡを受けるＮチャンネル型の駆動
ＭＯＳＦＥＴＮ１を介して回路の接地電位に結合され、
コモンソース線ＳＰは、そのゲートに内部制御信号ＰＡ
の反転信号を受けるＰチャンネル型の駆動ＭＯＳＦＥＴ
Ｐ１を介して回路の電源電圧に結合される。これによ
り、単位増幅回路ＵＳＡ０〜ＵＳＡｑは、図７に例示さ
れるように、内部制御信号ＰＡがハイレベルとされるこ
とで選択的にかつ一斉に動作状態とされ、メモリアレイ
ＭＡＲＹの選択されたワード線Ｗｒに結合されるｑ＋１
個のメモリセルから対応する相補ビット線Ｂ０＊〜Ｂｑ
＊を介して出力される微小読み出し信号を増幅して、２
値読み出し信号とする。

【０００７】つまり、従来の擬似スタティック型ＲＡＭ
の場合、回路のＣＭＯＳ化等によってバッテリーバック
アップ時における平均的な消費電流の削減は図れるもの
の、セルフリフレッシュモード時、センスアンプＳＡを
構成する多数の単位増幅回路ＵＳＡ０〜ＵＳＡｑが一斉
に動作状態とされることで、比較的大きなピーク電流Ｉ
Ｓｐ３を流すものとなる。前述のように、バッテリーバ
ックアップに供される電池は、比較的小容量とされる。
また、セルフリフレッシュモードにおけるピーク電流Ｉ
Ｓｐ３の値は、擬似スタティック型ＲＡＭの大規模化・
大容量化が進むにしたがって増大する傾向にある。この
結果、比較的大きなピーク電流ＩＳｐ３によって電源電
圧が一時的に変動し、擬似スタティック型ＲＡＭの動作
が不安定になるとともに、バッテリーバックアップ用電
池の寿命が短かくなる。

【０００８】この発明の目的は、特にセルフリフレッシ
ュモード時における擬似スタティック型ＲＡＭ等のピー
ク電流を抑制することにある。この発明の他の目的は、
セルフリフレッシュモードを有しかつバッテリーバック
アップしうる擬似スタティック型ＲＡＭ等の動作を安定
化し、バッテリーバックアップ用電池の寿命を長くして
その長期使用を可能にすることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有しかつバッテリーバックアップしうる擬似スタティッ
ク型ＲＡＭ等において、メモリアレイの各相補ビット線
に対応して設けられるセンスアンプの単位増幅回路を、
所定数ずつ複数の単位増幅回路群に分割するとともに、
これらの単位増幅回路を、通常の読み出し又は書き込み
モード時には単位増幅回路群に関係なく一斉に動作状態
とし、セルフリフレッシュモード時には単位増幅回路群
ごとに所定の時間をずらして順次動作状態とする。この
ため、各単位増幅回路群の所定数の単位増幅回路を構成
するＰチャンネル及びＮチャンネルＭＯＳＦＥＴのソー
スを、第１及び第２のサブコモンソース線にそれぞれ共
通結合し、これらのサブコモンソース線を第１及び第２
のスイッチ手段を介して第１及び第２のコモンソース線
にそれぞれ結合するとともに、ワード線を、メインワー
ド線と各単位増幅回路群に対応して分割される複数のサ
ブワード線とにより構成し、対応する行に配置された所
定数のサブワード線を、第１及び第２のスイッチ手段に
先立ってオン状態とされる第３のスイッチ手段を介して
対応するメインワード線にそれぞれ結合する。

【００１１】

【作用】上記手段によれば、通常の読み出し又は書き込
みモード時には、センスアンプの動作を高速化して擬似
スタティック型ＲＡＭ等の高速性を保持しつつ、セルフ
リフレッシュモード時には、センスアンプが動作状態と
されることによる擬似スタティック型ＲＡＭ等のピーク
電流を削減することができる。この結果、セルフリフレ
ッシュモードを有する擬似スタティック型ＲＡＭ等の電
源ノイズを抑制しその動作を安定化することができると
ともに、バッテリーバックアップ用電池の寿命を長くし
その長期使用を可能にすることができる。

【００１２】

【実施例】図１には、この発明が適用された擬似スタテ
ィック型ＲＡＭの一実施例のブロック図が示されてい
る。また、図２には、図１の擬似スタティック型ＲＡＭ
に含まれるメモリアレイ及びセンスアンプの一実施例の
回路図が示され、図３には、図２のメモリアレイ及びセ
ンスアンプに含まれるサブメモリアレイ及びサブセンス
アンプの一実施例の回路図が示されている。これらの図
をもとに、まずこの実施例の擬似スタティック型ＲＡＭ
の構成ならびに各部の機能について説明する。なお、図
２及び図３の各回路素子ならびに図１の各ブロックを構
成する回路素子は、公知のＣＭＯＳ集積回路の製造技術
により、単結晶シリコンのような１個の半導体基板面上
に形成される。また、サブメモリアレイ及びサブセンス
アンプに関する以下の説明は、図３のサブメモリアレイ
ＳＭＡ０及びサブセンスアンプＳＳＡ０を例に進められ
るが、他のサブメモリアレイＳＭＡ１〜ＳＭＡ３ならび
にサブセンスアンプＳＳＡ１〜ＳＳＡ３については、そ
れぞれ同一構成とされるため類推されたい。以下の回路
図において、そのチャンネル（バックゲート）部に矢印
が付されるＭＯＳＦＥＴはＰチャンネル型であって、矢
印の付されないＮチャンネルＭＯＳＦＥＴと区別して示
される。また、図２では、各スイッチ手段つまりスイッ
チＭＯＳＦＥＴが×印によって表示される。

【００１３】図１において、この実施例の擬似スタティ
ック型ＲＡＭは、半導体基板面の大半を占めて配置され
るメモリアレイＭＡＲＹをその基本構成要素とする。こ
の実施例の擬似スタティック型ＲＡＭは、いわゆるワー
ドシャント方式を採り、メモリアレイＭＡＲＹは、特に
制限されないが、図２に示されるように、ワード線の延
長方向に４個のサブメモリアレイＳＭＡ０〜ＳＭＡ３に
分割される。サブメモリアレイＳＭＡ０〜ＳＭＡ３のそ
れぞれは、図３のサブメモリアレイＳＭＡ０に代表して
示されるように、図の垂直方向に平行して配置されるｍ
＋１本のサブワード線ＳＷ００〜ＳＷ０ｍないしＳＷ３
０〜ＳＷ３ｍと、水平方向に平行して配置されるｎ＋１
組の相補ビット線Ｂ００＊〜Ｂ０ｎ＊ないしＢ３０＊〜
Ｂ３ｎ＊とを含む。各サブメモリアレイを構成するサブ
ワード線及び相補ビット線の交点には、情報蓄積キャパ
シタＣｓ及びアドレス選択ＭＯＳＦＥＴＱａからなる
（ｍ＋１）×（ｎ＋１）個のダイナミック型メモリセル
がそれぞれ格子状に配置される。なお、サブワード線Ｓ
Ｗ００〜ＳＷ０ｍないしＳＷ３０〜ＳＷ３ｍは、ポリシ
リコン等のような比較的高抵抗の配線材料により形成さ
れる。

【００１４】サブメモリアレイＳＭＡ０〜ＳＭＡ３の同
一の列に配置されるｍ＋１個のメモリセルのアドレス選
択ＭＯＳＦＥＴＱａのドレインは、対応する相補ビット
線Ｂ００＊〜Ｂ０ｎ＊ないしＢ３０＊〜Ｂ３ｎ＊の非反
転又は反転信号線に所定の規則性をもって交互に結合さ
れる。また、同一の行に配置されるｎ＋１個のメモリセ
ルのアドレス選択ＭＯＳＦＥＴＱａのゲートは、対応す
るサブワード線ＳＷ００〜ＳＷ０ｍないしＳＷ３０〜Ｓ
Ｗ３ｍにそれぞれ共通結合される。さらに、各サブメモ
リアレイを構成するすべてのメモリセルの情報蓄積キャ
パシタＣｓの他方の電極には、所定のプレート電圧ＶＰ
が共通に供給される。

【００１５】この実施例において、メモリアレイＭＡＲ
Ｙは、さらに４個のサブメモリアレイＳＭＡ０〜ＳＭＡ
３を串刺しするように配置されるｍ＋１本のメインワー
ド線Ｗ０〜Ｗｍを含む。これらのメインワード線には、
そのゲートに対応する選択タイミング信号Ｓ０〜Ｓ３を
受けるＮチャンネル型のスイッチＭＯＳＦＥＴＮ７及び
Ｎ８（第３のスイッチ手段）を介して、サブメモリアレ
イＳＭＡ０〜ＳＭＡ３の対応する行に配置された４本の
サブワード線ＳＷ００〜ＳＷ３０ないしＳＷ０ｍ〜ＳＷ
３ｍがそれぞれ結合される。なお、メインワード線Ｗ０
〜Ｗｍは、アルミニウム等のような比較的低抵抗の金属
配線材料により形成される。

【００１６】ここで、選択タイミング信号Ｓ０〜Ｓ３
は、擬似スタティック型ＲＡＭが通常の読み出し又は書
き込みモードとされるとき、ともに定常的に所定のハイ
レベルとされる。また、擬似スタティック型ＲＡＭがセ
ルフリフレッシュモードによるセルフリフレッシュサイ
クルとされるとき、所定の時間をおいて順次ハイレベル
とされる。このとき、メインワード線Ｗ０〜Ｗｍは、選
択タイミング信号Ｓ０〜Ｓ３がハイレベルとされるのに
先立って択一的に所定の選択レベルとされる。これによ
り、サブメモリアレイＳＭＡ０〜ＳＭＡ３を構成するサ
ブワード線ＳＷ００〜ＳＷ０ｍないしＳＷ３０〜ＳＷ３
ｍは、通常の読み出し又は書き込みモード時には、対応
するメインワード線の選択レベルを受けて択一的にかつ
一斉に選択状態とされ、セルフリフレッシュモード時に
は、対応するメインワード線の選択レベルと対応する選
択タイミング信号Ｓ０〜Ｓ３のハイレベルとを受けて択
一的にかつ所定の時間をおいて順次選択状態とされるも
のとなる。

【００１７】メモリアレイＭＡＲＹを構成するメインワ
ード線Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合さ
れ、択一的に選択レベルとされる。Ｘアドレスデコーダ
ＸＤには、ＸアドレスバッファＸＢからｉ＋１ビットの
内部アドレス信号Ｘ０〜Ｘｉが供給され、タイミング発
生回路ＴＧから内部制御信号ＸＤＧが供給される。ま
た、ＸアドレスバッファＸＢには、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが
供給され、リフレッシュ制御回路ＲＦＣからリフレッシ
ュアドレス信号ＡＲ０〜ＡＲｉが供給される。Ｘアドレ
スバッファＸＢには、さらにタイミング発生回路ＴＧか
ら図示されない内部制御信号ＸＬが供給されるととも
に、リフレッシュ制御回路ＲＦＣから内部制御信号ＳＲ
Ｆが供給される。このうち、内部制御信号ＳＲＦは、擬
似スタティック型ＲＡＭがセルフリフレッシュモードと
されかつリフレッシュ制御回路ＲＦＣによるセルフリフ
レッシュサイクルが実行されるとき、選択的にハイレベ
ルとされる。

【００１８】ＸアドレスデコーダＸＤは、内部制御信号
ＸＤＧのハイレベルを受けて選択的に動作状態とされ、
内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリア
レイＭＡＲＹの対応するメインワード線Ｗ０〜Ｗｍを択
一的に選択レベルとする。一方、ＸアドレスバッファＸ
Ｂは、擬似スタティック型ＲＡＭが通常の読み出し又は
書き込みモードとされ内部制御信号ＳＲＦがロウレベル
とされるとき、アドレス入力端子ＡＸ０〜ＡＸｉを介し
て供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御
信号ＸＬに従って取り込み、保持する。また、擬似スタ
ティック型ＲＡＭがセルフリフレッシュモードとされ内
部制御信号ＳＲＦがハイレベルとされるとき、リフレッ
シュ制御回路ＲＦＣから供給されるリフレッシュアドレ
ス信号ＡＲ０〜ＡＲｉを内部制御信号ＸＬに従って取り
込み、保持する。そして、これらのＸアドレス信号又は
リフレッシュアドレス信号をもとに内部アドレス信号Ｘ
０〜Ｘｉを形成して、ＸアドレスデコーダＸＤに供給す
る。

【００１９】リフレッシュ制御回路ＲＦＣは、リフレッ
シュタイマー及びリフレッシュアドレスカウンタを含
む。このうち、リフレッシュタイマーは、擬似スタティ
ック型ＲＡＭがセルフリフレッシュモードとされると
き、内部制御信号ＳＲＦを所定の周期でハイレベルと
し、タイミング発生回路ＴＧに対してセルフリフレッシ
ュサイクルの起動を要求する。また、リフレッシュアド
レスカウンタは、内部制御信号ＳＲＦの直前のロウレベ
ル変化を受けて歩進され、リフレッシュアドレス信号Ａ
Ｒ０〜ＡＲｉを形成してＸアドレスバッファＸＢに供給
する。

【００２０】次に、メモリアレイＭＡＲＹつまりサブメ
モリアレイＳＭＡ０〜ＳＭＡ３を構成する相補ビット線
Ｂ００＊〜Ｂ０ｎ＊ないしＢ３０＊〜Ｂ３ｎ＊は、セン
スアンプＳＡの対応する単位回路に結合される。センス
アンプＳＡは、図２に示されるように、サブメモリアレ
イＳＭＡ０〜ＳＭＡ３に対応して４個のサブセンスアン
プＳＳＡ０〜ＳＳＡ３に分割される。これらのサブセン
スアンプは、図３のサブセンスアンプＳＳＡ０に代表し
て示されるように、サブメモリアレイＳＭＡ０〜ＳＭＡ
３の相補ビット線Ｂ００＊〜Ｂ０ｎ＊ないしＢ３０＊〜
Ｂ３ｎ＊に対応して設けられるｎ＋１個の単位回路を含
み、各単位回路は、ＰチャンネルＭＯＳＦＥＴＰ２及び
ＮチャンネルＭＯＳＦＥＴＮ２ならびにＰチャンネルＭ
ＯＳＦＥＴ３及びＮチャンネルＭＯＳＦＥＴＮ３からな
る一対のＣＭＯＳインバータが交差結合されてなる単位
増幅回路ＵＳＡ０〜ＵＳＡｎと、各単位増幅回路の非反
転及び反転入出力ノードと相補共通データ線ＣＤ＊の非
反転及び反転信号線との間に設けられそのゲートにＹア
ドレスデコーダＹＤの出力信号つまり対応するビット線
選択信号ＹＳ００〜ＹＳ０ｎないしＹＳ３０〜ＹＳ３ｎ
を共通に受けるＮチャンネル型のスイッチＭＯＳＦＥＴ
Ｎ４及びＮ５とをそれぞれ含む。

【００２１】この実施例において、サブセンスアンプＳ
ＳＡ０〜ＳＳＡ３の各単位増幅回路を構成するＰチャン
ネルＭＯＳＦＥＴＰ２及びＰ３のソースは、対応するサ
ブコモンソース線ＳＳＰ０〜ＳＳＰ３（第１のサブコモ
ンソース線）にそれぞれ共通結合され、ＮチャンネルＭ
ＯＳＦＥＴＮ２及びＮ３のソースは、対応するサブコモ
ンソース線ＳＳＮ０〜ＳＳＮ３（第２のサブコモンソー
ス線）にそれぞれ共通結合される。このうち、サブコモ
ンソース線ＳＳＰ０〜ＳＳＰ３は、そのゲートに対応す
る選択タイミング信号Ｓ０〜Ｓ３の遅延回路ＤＬによる
遅延信号つまり遅延選択タイミング信号Ｓ０Ｄ〜Ｓ３Ｄ
のインバータＶ２による反転信号を受けるＰチャンネル
型のスイッチＭＯＳＦＥＴＰ４（第１のスイッチ手段）
を介してコモンソース線ＳＰ（第１のコモンソース線）
に結合され、このコモンソース線ＳＰは、そのゲートに
タイミング発生回路ＴＧから出力される内部制御信号Ｐ
ＡのインバータＶ１による反転信号を受けるＰチャンネ
ル型の駆動ＭＯＳＦＥＴＰ１を介して回路の電源電圧に
結合される。一方、サブコモンソース線ＳＳＮ０〜ＳＳ
Ｎ３は、そのゲートに対応する上記遅延選択タイミング
信号Ｓ０Ｄ〜Ｓ３Ｄを受けるＮチャンネル型のスイッチ
ＭＯＳＦＥＴＮ６（第２のスイッチ手段）を介してコモ
ンソース線ＳＮ（第２のコモンソース線）に結合され、
このコモンソース線ＳＮは、そのゲートに内部制御信号
ＰＡを受けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ１を
介して回路の接地電位に結合される。

【００２２】前述のように、選択タイミング信号Ｓ０〜
Ｓ３は、擬似スタティック型ＲＡＭが通常の読み出し又
は書き込みモードとされるとき定常的にハイレベルとさ
れ、セルフリフレッシュモーによるセルフリフレッシュ
サイクルとされるとき所定の時間をおいて順次ハイレベ
ルとされる。このため、センスアンプＳＡのサブセンス
アンプＳＳＡ０〜ＳＳＡ３を構成する単位増幅回路ＵＳ
Ａ０〜ＵＳＡｎは、擬似スタティック型ＲＡＭが通常の
読み出し又は書き込みモードとされるとき、内部制御信
号ＰＡのハイレベルを受けて選択的にかつ一斉に動作状
態とされ、擬似スタティック型ＲＡＭがセルフリフレッ
シュモードによるセルフリフレッシュサイクルとされる
ときには、内部制御信号ＰＡならびに対応する遅延選択
タイミング信号Ｓ０Ｄ〜Ｓ３Ｄのハイレベルを受けて選
択的にかつ所定の時間をおいて順次動作状態とされる。
この動作状態において、各単位増幅回路は、対応するサ
ブメモリアレイＳＭＡ０〜ＳＭＡ３の選択されたサブワ
ード線に結合される合計４×（ｎ＋１）個のメモリセル
から対応する相補ビット線Ｂ００＊〜Ｂ０ｎ＊ないしＢ
３０＊〜Ｂ３ｎ＊を介して出力される微小読み出し信号
を増幅して、ハイレベル又はロウレベルの２値読み出し
信号とする。

【００２３】以上のように、この実施例の擬似スタティ
ック型ＲＡＭでは、センスアンプＳＡを構成する合計４
×（ｎ＋１）個の単位増幅回路が、サブメモリアレイＳ
ＭＡ０〜ＳＭＡ３に対応して４個の単位増幅回路群つま
りサブセンスアンプＳＳＡ０〜ＳＳＡ３に分割され、各
単位増幅回路群を構成する所定数つまりｎ＋１個の単位
増幅回路ＵＳＡ０〜ＵＳＡｎは、対応する選択タイミン
グ信号Ｓ０〜Ｓ３がハイレベルとされることで選択的に
動作状態とされるものとなる。

【００２４】一方、センスアンプＳＡのサブメモリアレ
イＳＭＡ０〜ＳＭＡ３を構成するスイッチＭＯＳＦＥＴ
Ｎ４及びＮ５は、対応するビット線選択信号ＹＳ００〜
ＹＳ０ｎないしＹＳ３０〜ＹＳ３ｎがハイレベルとされ
ることで選択的にオン状態となり、サブメモリアレイＳ
ＭＡ０〜ＳＭＡ３を構成する相補ビット線Ｂ００＊〜Ｂ
０ｎ＊ないしＢ３０＊〜Ｂ３ｎ＊の対応する１組と相補
共通データ線ＣＤ＊との間を選択的に接続状態とする。

【００２５】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹ
アドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発
生回路ＴＧから図示されない内部制御信号ＹＬが供給さ
れる。

【００２６】ＹアドレスデコーダＹＤは、内部制御信号
ＹＤＧのハイレベルを受けて選択的に動作状態とされ、
内部アドレス信号Ｙ０〜Ｙｊをデコードして、対応する
ビット線選択信号ＹＳ００〜ＹＳ０ｎないしＹＳ３０〜
ＹＳ３ｎを択一的にハイレベルとする。また、Ｙアドレ
スバッファＹＢは、アドレス入力端子ＡＹ０〜ＡＹｊを
介して供給されるＹアドレス信号ＡＹ０〜ＡＹｊを内部
制御信号ＹＬに従って取り込み、保持するとともに、こ
れらのＹアドレス信号をもとに内部アドレス信号Ｙ０〜
Ｙｊを形成して、ＹアドレスデコーダＹＤに供給する。

【００２７】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、ライトアン
プの入力端子は、データ入力バッファの出力端子に結合
され、その出力端子は、相補共通データ線ＣＤ＊に結合
される。また、メインアンプの入力端子は、相補共通デ
ータ線ＣＤ＊に結合され、その出力端子は、データ出力
バッファの入力端子に結合される。データ入力バッファ
の入力端子は、データ入力端子Ｄｉｎに結合され、デー
タ出力バッファの出力端子は、データ出力端子Ｄｏｕｔ
に結合される。

【００２８】データ入出力回路ＩＯのデータ入力バッフ
ァは、擬似スタティック型ＲＡＭが書き込みモードとさ
れるとき、データ入力端子Ｄｉｎを介して供給される書
き込みデータを取り込み、ライトアンプに伝達する。こ
の書き込みデータは、ライトアンプによって所定の相補
書き込み信号とされた後、相補共通データ線ＣＤ＊を介
してメモリアレイＭＡＲＹの選択された１個のメモリセ
ルに書き込まれる。一方、データ入出力回路ＩＯのメイ
ンアンプは、擬似スタティック型ＲＡＭが読み出しモー
ドとされるとき、メモリアレイＭＡＲＹの選択された１
個のメモリセルから相補共通データ線ＣＤ＊を介して出
力される読み出し信号をさらに増幅し、データ出力バッ
ファに伝達する。この読み出し信号は、データ出力バッ
ファからデータ出力端子Ｄｏｕｔを介して外部に送出さ
れる。

【００２９】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥ
Ｂ，ライトイネーブル信号ＷＥＢ及び出力イネーブル信
号ＯＥＢとリフレッシュ制御回路ＲＦＣからセルフリフ
レッシュサイクルの起動信号として供給される内部制御
信号ＳＲＦとをもとに各種の内部制御信号を選択的に形
成して、擬似スタティック型ＲＡＭの各部に供給する。

【００３０】図４には、図１の擬似スタティック型ＲＡ
Ｍの通常の読み出しモードにおける一実施例の信号波形
図が示され、図５には、そのセルフリフレッシュモード
における一実施例の信号波形図が示されている。これら
の図をもとに、この実施例の擬似スタティック型ＲＡＭ
の読み出しモード及びセルフリフレッシュモードにおけ
る具体的な動作とその特徴について説明する。

【００３１】図４において、この実施例の擬似スタティ
ック型ＲＡＭは、チップイネーブル信号ＣＥＢがロウレ
ベルとされかつこのチップイネーブル信号ＣＥＢの立ち
下がりエッジにおいて図示されないライトイネーブル信
号ＷＥＢがハイレベルとされることで、選択的に通常の
読み出しモードによる選択状態とされる。アドレス入力
端子ＡＸ０〜ＡＸｉには、メインワード線Ｗｘを指定す
る組み合わせでＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れ、アドレス入力端子ＡＹ０〜ＡＹｊには、所定の組み
合わせでＹアドレス信号ＡＹ０〜ＡＹｊが供給される。
また、出力イネーブル信号ＯＥＢは、選択されたメモリ
セルの読み出しデータが確立される所定のタイミング
で、選択的にロウレベルとされる。

【００３２】擬似スタティック型ＲＡＭでは、チップイ
ネーブル信号ＣＥＢのロウレベル変化を受けて、内部制
御信号ＸＤＧが所定のタイミングでハイレベルとされ、
やや遅れて内部制御信号ＰＡがハイレベルとされる。内
部制御信号ＳＲＦは、擬似スタティック型ＲＡＭが通常
の読み出しモードであるためロウレベルとされ、選択タ
イミング信号Ｓ０〜Ｓ３はすべて定常的にハイレベルの
ままとされる。

【００３３】これらのことから、メモリアレイＭＡＲＹ
では、内部制御信号ＸＤＧのハイレベルを受けて、Ｘア
ドレス信号ＡＸ０〜ＡＸｉにより指定されるメインワー
ド線Ｗｘが択一的に選択レベルとされ、このメインワー
ド線Ｗｘの選択レベルを受けて、サブメモリアレイＳＭ
Ａ０〜ＳＭＡ３の対応するサブワード線ＳＷ０ｘ〜ＳＷ
３ｘがそれぞれ択一的に選択レベルとされる。この結
果、サブワード線ＳＷ０ｘ〜ＳＷ３ｘに結合される合計
４×（ｎ＋１）個のメモリセルが一斉に選択状態とさ
れ、その保持データに従った微小読み出し信号が対応す
る相補ビット線Ｂ００＊〜Ｂ０ｎ＊ないしＢ３０＊〜Ｂ
３ｎ＊に出力される。

【００３４】一方、センスアンプＳＡでは、内部制御信
号ＰＡのハイレベルを受けて、駆動ＭＯＳＦＥＴＰ１及
びＮ１がオン状態となり、コモンソース線ＳＰには回路
の電源電圧がまたコモンソース線ＳＮには回路の接地電
位がそれぞれ供給される。これらの動作電源は、選択タ
イミング信号Ｓ０〜Ｓ３が定常的にハイレベルとされる
ため、そのままサブコモンソース線ＳＳＰ０〜ＳＳＰ３
ならびにＳＳＮ０〜ＳＳＮ３に伝達され、これによって
サブセンスアンプＳＳＡ０〜ＳＳＡ３を構成する合計４
×（ｎ＋１）個の単位増幅回路が一斉に動作状態とされ
る。この結果、相補ビット線Ｂ００＊〜Ｂ０ｎ＊ないし
Ｂ３０＊〜Ｂ３ｎ＊に出力された微小読み出し信号が対
応する単位増幅回路によって増幅され、ハイレベル又は
ロウレベルの２値読み出し信号となる。これらの２値読
み出し信号は、図示されないビット線選択信号ＹＳ００
〜ＹＳ０ｎないしＹＳ３０〜ＹＳ３ｎが択一的にハイレ
ベルとされることで、相補共通データ線ＣＤ＊を介して
データ入出力回路ＩＯのメインアンプに伝達され、さら
に出力イネーブル信号ＯＥＢのロウレベルを受けてデー
タ出力バッファからデータ出力端子Ｄｏｕｔを介して出
力される。

【００３５】ところで、擬似スタティック型ＲＡＭが通
常の読み出しモードとされるとき、センスアンプＳＡを
構成する合計４×（ｎ＋１）個の単位増幅回路は、前述
のように、単位増幅回路群つまりはサブセンスアンプＳ
ＳＡ０〜ＳＳＡ３の区別なく一斉に動作状態とされる。
このため、センスアンプＳＡによる読み出し信号の増幅
動作が高速化され、擬似スタティック型ＲＡＭの高速性
は保持されるが、コモンソース線ＳＰ及びＳＮには、比
較的大きなピーク値を有するピーク電流ＩＳｐ１が流れ
る。周知のように、通常の読み出しモードが実行される
とき、擬似スタティック型ＲＡＭはバッテリーバックア
ップ状態になく、その動作電源は比較的大きな電流供給
能力を有する電源装置から与えられる。したがって、上
記のような比較的大きなピーク電流ＩＳｐ１が流れて
も、擬似スタティック型ＲＡＭの電源電圧は比較的安定
な電位を保ち、その動作は安定化される。

【００３６】次に、図５において、擬似スタティック型
ＲＡＭは、リフレッシュ制御回路ＲＦＣから出力される
内部制御信号ＳＲＦがハイレベルとされることで、セル
フリフレッシュモードによる選択状態つまりセルフリフ
レッシュサイクルとされる。リフレッシュ制御回路ＲＦ
Ｃでは、内部制御信号ＳＲＦの直前のロウレベル変化を
受けてリフレッシュアドレス信号ＡＲ０〜ＡＲｉが更新
され、メインワード線Ｗｒを指定する組み合わせとな
る。一方、タイミング発生回路ＴＧでは、所定のタイミ
ングで内部制御信号ＸＤＧがハイレベルとされ、やや遅
れて内部制御信号ＰＡがハイレベルとされる。また、内
部制御信号ＸＤＧのハイレベルを受けて、まず選択タイ
ミング信号Ｓ０がハイレベルとされ、所定時間ずつ遅れ
て選択タイミング信号Ｓ１〜Ｓ３が順次ハイレベルとさ
れる。そして、遅延回路ＤＬの遅延時間に相当する所定
の時間をおいて、選択タイミング信号Ｓ０〜Ｓ３に対応
する遅延選択タイミング信号Ｓ０Ｄ〜Ｓ３Ｄが順次ハイ
レベルとされる。

【００３７】これらのことから、メモリアレイＭＡＲＹ
では、まず内部制御信号ＸＤＧのハイレベルを受けて、
リフレッシュアドレス信号ＡＲ０〜ＡＲｉに対応するメ
インワード線Ｗｒが択一的に選択レベルとされた後、選
択タイミング信号Ｓ０〜Ｓ３のハイレベルを受けて、サ
ブメモリアレイＳＭＡ０〜ＳＭＡ３の対応するサブワー
ド線ＳＷ０ｒ〜ＳＷ３ｒがそれぞれ択一的に選択レベル
とされる。この結果、サブワード線ＳＷ０ｒ〜ＳＷ３ｒ
に結合された合計４×（ｎ＋１個）のメモリセルの保持
データに従った微小読み出し信号が、対応する相補ビッ
ト線Ｂ００＊〜Ｂ０ｎ＊ないしＢ３０＊〜Ｂ３ｎ＊に順
次出力される。

【００３８】一方、センスアンプＳＡでは、内部制御信
号ＰＡのハイレベルを受けて駆動ＭＯＳＦＥＴＰ１及び
Ｎ１がオン状態となり、コモンソース線ＳＰ及びＳＮに
は回路の電源電圧及び接地電位がそれぞれ供給される。
これらの動作電源は、選択タイミング信号Ｓ０〜Ｓ３が
所定の時間をおいて順次ハイレベルとされることで、対
応する順序でサブコモンソース線ＳＳＰ０〜ＳＳＰ３な
らびにＳＳＮ０〜ＳＳＮ３に順次伝達され、これによっ
てサブセンスアンプＳＳＡ０〜ＳＳＡ３を構成する単位
増幅回路がｎ＋１個ずつ所定の時間をおいて順次動作状
態とされる。この結果、相補ビット線Ｂ００＊〜Ｂ０ｎ
＊ないしＢ３０＊〜Ｂ３ｎ＊に出力された微小読み出し
信号は、比較的長い待ち合わせを受けることなく、対応
する単位増幅回路によってそれぞれ増幅され、ハイレベ
ル又はロウレベルの２値読み出し信号となる。これらの
２値読み出し信号は、対応する相補ビット線Ｂ００＊〜
Ｂ０ｎ＊ないしＢ３０＊〜Ｂ３ｎ＊を介してサブメモリ
アレイＳＭＡ０〜ＳＭＡ３の選択されたメモリセルに再
書き込みされ、これによってこれらのメモリセルのリフ
レッシュ動作が終了する。

【００３９】ところで、擬似スタティック型ＲＡＭがセ
ルフリフレッシュモードによるセルフリフレッシュサイ
クルとされるとき、センスアンプＳＡを構成する単位増
幅回路は、前述のように、単位増幅回路群つまりサブセ
ンスアンプＳＳＡ０〜ＳＳＡ３に対応してｎ＋１個ずつ
時間をずらして順次動作状態とされる。このため、セン
スアンプＳＡによる読み出し信号の増幅動作はその動作
がずらされた分だけ遅くはなるものの、コモンソース線
ＳＰ及びＳＮに流されるピーク電流ＩＳｐ２のピーク値
はほぼ四分の一に削減される。周知のように、セルフリ
フレッシュモードによるセルフリフレッシュサイクルが
実行されるとき、擬似スタティック型ＲＡＭはバッテリ
ーバックアップ状態とされることが多く、その動作電源
は比較的小さな電流供給能力しか有さない電池によって
与えられる。上記のように、セルフリフレッシュモード
におけるピーク電流ＩＳｐ２のピーク値が小さくされる
ことで、バッテリーバックアップ状態にある擬似スタテ
ィック型ＲＡＭの電源ノイズが抑制され、その動作が安
定化されるとともに、相応してバッテリーバックアップ
用電池の寿命が長くなり、その長期使用が可能となる。

【００４０】以上の本実施例に示されるように、この発
明をセルフリフレッシュモードを有しかつバッテリーバ
ックアップされる擬似スタティック型ＲＡＭ等の半導体
記憶装置に適用することで、次のような作用効果が得ら
れる。すなわち、 （１）セルフリフレッシュモードを有しかつバッテリー
バックアップしうる擬似スタティック型ＲＡＭ等におい
て、メモリアレイの各相補ビット線に対応して設けられ
るセンスアンプの単位増幅回路を、所定数ずつ複数の単
位増幅回路群に分割するとともに、これらの単位増幅回
路を、通常の読み出し又は書き込みモード時には単位増
幅回路群に関係なく一斉に動作状態とし、セルフリフレ
ッシュモード時には単位増幅回路群ごとに所定の時間を
ずらして動作状態とすることで、通常の読み出し又は書
き込みモード時には、センスアンプの動作を高速化して
擬似スタティック型ＲＡＭ等の高速性を保持しつつ、セ
ルフリフレッシュモード時には、センスアンプが動作状
態とされることによる擬似スタティック型ＲＡＭ等のピ
ーク電流を削減することができるという効果が得られ
る。

【００４１】（２）上記（１）項により、セルフリフレ
ッシュモードを有する擬似スタティック型ＲＡＭ等のバ
ッテリーバックアップ状態にない場合の高速性を保持し
つつ、バッテリーバックアップ時における電源ノイズを
抑制し、その動作を安定化することができるという効果
が得られる。 （３）上記（１）項により、バッテリーバックアップ用
電池の寿命を長くし、その長期使用を可能にすることが
できるという効果が得られる。

【００４２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、擬似スタティック型ＲＡＭは、複数
ビットの記憶データを同時に入力又は出力するいわゆる
多ビット構成を採ることができる。また、メモリアレイ
ＭＡＲＹ及びセンスアンプＳＡのワード線延長方向にお
ける分割数は、任意に設定できるし、Ｘアドレスデコー
ダＸＤ等の直接周辺部を含むメモリアレイＭＡＲＹを、
相補ビット線の延長方向に複数分割することもできる。
選択タイミング信号Ｓ０〜Ｓ３は、通常の読み出し又は
書き込みモードにおいて、Ｙアドレス信号ＡＹ０〜ＡＹ
ｊの所定ビットに従って択一的にハイレベルとすること
ができる。擬似スタティック型ＲＡＭは、任意のブロッ
ク構成を採りうるし、起動制御信号やアドレス信号及び
内部制御信号の組み合わせ等は、種々の実施形態を採り
うる。

【００４３】図２及び図３において、メモリアレイＭＡ
ＲＹのサブメモリアレイへの分割数とセンスアンプＳＡ
のサブセンスアンプへの分割数は、必ずしも一致する必
要がない。また、コモンソース線ＳＰ及びＳＮを設け
ず、例えばサブコモンソース線ＳＳＰ０〜ＳＳＰ３なら
びにＳＳＮ０〜ＳＳＮ３をそのゲートに選択タイミング
信号Ｓ０〜Ｓ３を受ける駆動ＭＯＳＦＥＴを介して直接
回路の電源電圧及び接地電位に結合してもよい。メモリ
アレイＭＡＲＹは、いわゆるシェアドセンス方式を採る
ことができるし、駆動ＭＯＳＦＥＴＰ１及びＮ１は、並
列形態とされる複数の駆動ＭＯＳＦＥＴに置き換えるこ
とができる。さらに、メモリアレイＭＡＲＹ及びセンス
アンプＳＡの具体的構成や電源電圧の極性及びＭＯＳＦ
ＥＴの導電型等は、種々の実施形態を採りうるし、図４
及び図５における各内部制御信号等の論理レベル及び時
間関係等は、この実施例による制約を受けない。

【００４４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である擬似
スタティック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えば、同様なリ
フレッシュモードを有するダイナミック型ＲＡＭやこの
ようなダイナミック型ＲＡＭを基本構成とする各種のメ
モリ集積回路装置にも適用できる。この発明は、少なく
ともセルフリフレッシュモードを有しかつバッテリーバ
ックアップされる半導体記憶装置ならびにこのような半
導体記憶装置を含む装置及びシステムに広く適用でき
る。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、セルフリフレッシュモードを
有しかつバッテリーバックアップしうる擬似スタティッ
ク型ＲＡＭ等において、メモリアレイの各相補ビット線
に対応して設けられるセンスアンプの単位増幅回路を、
所定数ずつ単位増幅回路群に分割するとともに、これら
の単位増幅回路を、通常の読み出し又は書き込みモード
時には単位増幅回路群に関係なく一斉に動作状態とし、
セルフリフレッシュモード時には単位増幅回路群ごとに
所定の時間をずらして順次動作状態とすることで、通常
の読み出し又は書き込みモード時には、センスアンプの
動作を高速化して擬似スタティック型ＲＡＭ等の高速性
を保持しつつ、セルフリフレッシュモード時には、セン
スアンプが動作状態とされることによる擬似スタティッ
ク型ＲＡＭ等のピーク電流を削減することができる。こ
の結果、セルフリフレッシュモードを有する擬似スタテ
ィック型ＲＡＭ等の電源ノイズを抑制し、その動作を安
定化できるとともに、バッテリーバックアップ用電池の
寿命を長くし、その長期使用を可能にすることができ
る。

【図面の簡単な説明】

【図１】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。

【図２】図１の擬似スタティック型ＲＡＭに含まれるメ
モリアレイ及びセンスアンプの一実施例を示す回路図で
ある。

【図３】図２のメモリアレイ及びセンスアンプに含まれ
るサブメモリアレイ及びサブセンスアンプの一実施例を
示す回路図である。

【図４】図１の擬似スタティック型ＲＡＭの通常の読み
出しモードの一実施例を示す信号波形図である。

【図５】図１の擬似スタティック型ＲＡＭのセルフリフ
レッシュモードの一実施例を示す信号波形図である。

【図６】従来の擬似スタティック型ＲＡＭに含まれるメ
モリアレイ及びセンスアンプの一例を示す回路図であ
る。

【図７】図６の擬似スタティック型ＲＡＭのセルフリフ
レッシュモードの一例を示す信号波形図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＭＡ０〜ＳＭＡ３・・
・サブメモリアレイ、ＸＤ・・・Ｘアドレスデコーダ、
ＸＢ・・・Ｘアドレスバッファ、ＲＦＣ・・・リフレッ
シュ制御回路、ＳＡ・・・センスアンプ、ＳＳＡ０〜Ｓ
ＳＡ３・・・サブセンスアンプ、ＹＤ・・・Ｙアドレス
デコーダ、ＹＢ・・・Ｙアドレスバッファ、ＩＯ・・・
データ入出力回路、ＴＧ・・・タイミング発生回路。 ＵＳＡ０〜ＵＳＡｎ，ＵＳＡ０〜ＵＳＡｑ・・・センス
アンプ単位増幅回路、ＤＬ・・・遅延回路、Ｗ０〜Ｗｍ
・・・ワード線、ＳＷ００〜ＳＷ０ｍないしＳＷ３０〜
ＳＷ３ｍ・・・サブワード線、ＳＰ，ＳＮ・・・コモン
ソース線、ＳＳＰ０〜ＳＳＰ３，ＳＳＮ０〜ＳＳＮ３・
・・サブコモンソース線、ＹＳ００〜ＹＳ０ｎないしＹ
Ｓ３０〜ＹＳ３ｎ，ＹＳ０〜ＹＳｑ・・・ビット線選択
信号、Ｓ０〜Ｓ３・・・選択タイミング信号、ＣＤ＊・
・・相補共通データ線。 Ｃｓ・・・情報蓄積キャパシタ、Ｑａ・・アドレス選択
ＭＯＳＦＥＴ、Ｂ００＊〜Ｂ０ｎ＊ないしＢ３０＊〜Ｂ
３ｎ＊，Ｂ０＊〜Ｂｑ＊・・・相補ビット線、Ｐ１〜Ｐ
４・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ８・・・
ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２・・・インバー
タ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 隆司 茨城県勝田市堀口字長久保832番地２ 日 立計測エンジニアリング株式会社内 (72)発明者 内田 博之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 佐野 昌 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及び相補ビ
   ット線ならびにこれらのワード線及び相補ビット線の交
   点に配置されるメモリセルを含むメモリアレイと、上記
   相補ビット線に対応して設けられかつその所定数をもっ
   て単位増幅回路群に分割される単位増幅回路を含むセン
   スアンプとを具備し、所定の動作モードにおいて上記単
   位増幅回路が単位増幅回路群ごとに時間をずらして順次
   動作状態とされることを特徴とする半導体記憶装置。
2. 【請求項２】 上記動作モードは、セルフリフレッシュ
   モードであって、上記単位増幅回路は、セルフリフレッ
   シュモードを含まない通常の読み出し又は書き込みモー
   ドにおいて上記単位増幅回路群に関係なく同時に動作状
   態とされるものであることを特徴とする請求項１の半導
   体記憶装置。
3. 【請求項３】 上記単位増幅回路のそれぞれは、その入
   力端子及び出力端子が互いに交差結合される一対のＣＭ
   ＯＳインバータを含むものであって、上記半導体記憶装
   置は、上記単位増幅回路群に対応して設けられ対応する
   所定数の単位増幅回路の上記ＣＭＯＳインバータを構成
   するＰチャンネルＭＯＳＦＥＴのソースが共通結合され
   る複数の第１のサブコモンソース線と、ＮチャンネルＭ
   ＯＳＦＥＴのソースが共通結合される複数の第２のサブ
   コモンソース線と、上記第１のサブコモンソース線が対
   応する第１のスイッチ手段を介して共通結合される第１
   のコモンソース線と、上記第２のサブコモンソース線が
   対応する第２のスイッチ手段を介して共通結合される第
   ２のコモンソース線とを具備するものであることを特徴
   とする請求項１又は請求項２の半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、ワードシャント
   方式を採るものであって、上記ワード線のそれぞれは、
   比較的低抵抗の配線材料により形成されるメインワード
   線と、比較的高抵抗の配線材料により形成され対応する
   行に配置された所定数のメモリセルのアドレス選択ＭＯ
   ＳＦＥＴのゲートが共通結合されかつ対応する上記第１
   及び第２のスイッチ手段がオン状態とされるのに先立っ
   て選択的にオン状態とされる第３のスイッチ手段を介し
   て対応する上記メインワード線に結合される複数のサブ
   ワード線とからなるものであることを特徴とする請求項
   １，請求項２又は請求項３の半導体記憶装置。
5. 【請求項５】 上記半導体記憶装置は、バッテリーバッ
   クアップしうる擬似スタティック型ＲＡＭであって、上
   記単位増幅回路は、バッテリーバックアップ時に実行さ
   れるセルフリフレッシュサイクルにおいて選択的に上記
   単位増幅回路群ごとに時間をずらして順次動作状態とさ
   れるものであることを特徴とする請求項１，請求項２，
   請求項３又は請求項４の半導体記憶装置。