JPH05159571A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 リフレッシュ周期を縮めることなくしかも冗
長素子を用いることなく、電荷リーク量の多いメモリセ
ルを救済できる半導体記憶装置を実現する。 【構成】 擬似スタティック型ＲＡＭ等のセルフリフレ
ッシュモードにおいてリフレッシュすべきワード線を指
定するためのリフレッシュアドレス信号Ｒ０〜Ｒｉを形
成するリフレッシュ制御回路ＲＦＣを、例えば、内部制
御信号ＲＣに従って歩進されるリフレッシュアドレスカ
ウンタＲＣＴＲと、電荷リーク量の多いメモリセルが結
合されるワード線のアドレスを保持するワード線アドレ
スメモリＷＲＯＭと、内部制御信号ＲＳＬに従ってリフ
レッシュアドレスカウンタＲＣＴＲの出力信号Ｃ０〜Ｃ
ｉあるいはワード線アドレスメモリＷＲＯＭの出力信号
Ｍ０〜Ｍｉを選択的にリフレッシュアドレス信号Ｒ０〜
Ｒｉとして伝達するリフレッシュアドレスセレクタＲＡ
ＳＬとにより構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、例えば、セルフリフレッシュモードを備える擬似ス
タティック型ＲＡＭ（ランダムアクセスメモリ）等に利
用して特に有効な技術に関するものである。

【０００２】

【従来の技術】高集積化・大容量化が可能なダイナミッ
ク型ＲＡＭを基本構成としかつ通常のスタティック型Ｒ
ＡＭとの互換性を有する擬似スタティック型ＲＡＭがあ
る。擬似スタティック型ＲＡＭは、通常の書き込み及び
読み出しモードに加えて、例えばバッテリーバックアッ
プ時に一連のワード線に関するリフレッシュ動作を所定
の周期で自律的に実行するためのセルフリフレッシュモ
ードを備える。

【０００３】セルフリフレッシュモードを備える擬似ス
タティック型ＲＡＭについては、例えば、特開平２−２
４６０８８号公報等に記載されている。

【０００４】

【発明が解決しようとする課題】上記に記載されるよう
な従来の擬似スタティック型ＲＡＭのセルフリフレッシ
ュモードにおいて、一連のワード線に関するリフレッシ
ュ動作は、すべて同一のリフレッシュ周期をもって実行
される。

【０００５】一方、擬似スタティック型ＲＡＭのリフレ
ッシュ周期は、メモリセルの情報保持特性に従って設定
され、セルフリフレッシュモードにおける擬似スタティ
ック型ＲＡＭの消費電力は、リフレッシュ周期に比例し
て大きくなる。このため、一連のワード線に関するリフ
レッシュ動作がすべて同一のリフレッシュ周期をもって
実行される従来の擬似スタティック型ＲＡＭでは、情報
蓄積キャパシタの電荷リーク量の多いメモリセルつまり
は情報保持特性の悪いメモリセルにあわせてリフレッシ
ュ周期が制約を受け、これによって擬似スタティック型
ＲＡＭの低消費電力化が妨げられる。また、これに対処
するために電荷リーク量の多いメモリセルを除外しよう
とすると、冗長素子数に制約があることから、擬似スタ
ティック型ＲＡＭの製品歩留まりを低下させる結果とな
る。

【０００６】この発明の目的は、そのリフレッシュ周期
を縮めることなく電荷リーク量の多いメモリセルを救済
しうる擬似スタティック型ＲＡＭ等の半導体記憶装置を
提供することにある。この発明の他の目的は、その製品
歩留まりを犠牲にすることなくセルフリフレッシュモー
ドを備える擬似スタティック型ＲＡＭ等の低消費電力化
を推進することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、擬似スタティック型ＲＡＭ等
のセルフリフレッシュモードにおいてリフレッシュすべ
きワード線を指定するためのリフレッシュアドレス信号
を形成するリフレッシュ制御回路を、例えば、第１の内
部制御信号に従って歩進されるリフレッシュアドレスカ
ウンタと、電荷リーク量の多いメモリセルが結合される
ワード線のアドレスを保持するワード線アドレスメモリ
と、第２の内部制御信号に従って上記リフレッシュアド
レスカウンタ又はワード線アドレスメモリの出力信号を
選択的に上記リフレッシュアドレス信号して伝達するリ
フレッシュアドレスセレクタとにより構成する。

【０００９】

【作用】上記手段によれば、一連のワード線に関する通
常のリフレッシュ動作の合間をぬって電荷リーク量の多
いメモリセルが結合されるワード線のリフレッシュ動作
を追加して実行でき、電荷リーク量の多いメモリセルが
結合されるワード線に関するリフレッシュ周期のみを選
択的に縮小することができる。その結果、全体としての
リフレッシュ周期を縮めることなくしかも冗長素子を用
いることなく電荷リーク量の多いメモリセルを救済でき
るため、その製品歩留まりを犠牲にすることなくセルフ
リフレッシュモードを備える擬似スタティック型ＲＡＭ
等の低消費電力化を推進することができる。

【００１０】

【実施例】図１には、この発明が適用された擬似スタテ
ィック型ＲＡＭ（ＰＳＲＡＭ）の一実施例のブロック図
が示されている。また、図２には、図１の擬似スタティ
ック型ＲＡＭに含まれるメモリアレイＭＡＲＹ及びセン
スアンプＳＡの一実施例の回路図が示されている。これ
らの図をもとに、まずこの実施例の擬似スタティック型
ＲＡＭの構成及び動作の概要について説明する。なお、
図２の回路素子ならびに図１の各ブロックを構成する回
路素子は、公知の半導体集積回路の製造技術により、単
結晶シリコンのような１個の半導体基板上に形成され
る。また、図２において、そのチャネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴ（金属酸化物半導
体型電界効果トランジスタ。この明細書では、ＭＯＳＦ
ＥＴをして絶縁ゲート型電界効果トランジスタの総称と
する）はＰチャンネル型であって、矢印の付されないＮ
チャンネルＭＯＳＦＥＴと区別して示される。

【００１１】図１において、この実施例の擬似スタティ
ック型ＲＡＭは、半導体基板面の大半を占めて配置され
るメモリアレイＭＡＲＹをその基本構成とする。メモリ
アレイＭＡＲＹは、図２に示されるように、同図の垂直
方向に平行して配置されるｍ＋１本のワード線Ｗ０〜Ｗ
ｍと、水平方向に平行して配置されるｎ＋１組の相補ビ
ット線Ｂ０＊〜Ｂｎ＊（ここで、例えば非反転ビットＢ
０と反転ビット線Ｂ０Ｂとをあわせて相補ビット線Ｂ０
＊のように＊を付して表す。また、それが有効とされる
とき選択的にロウレベルとされるいわゆる反転信号又は
反転信号線等については、その名称の末尾にＢを付して
表す。以下同様）とを含む。これらのワード線及び相補
ビット線の交点には、情報蓄積キャパシタＣｓ及びアド
レス選択ＭＯＳＦＥＴＱｍからなる（ｍ＋１）×（ｎ＋
１）個のダイナミック型メモリセルが格子状に配置され
る。

【００１２】周知のように、メモリセルの情報保持特性
は、情報蓄積キャパシタＣｓに蓄えられた電荷のリーク
量によって決まる。以下の説明は、図２に点線で示され
るように、ワード線Ｗ１及び相補ビット線Ｂｎ＊の交点
に結合されるメモリセルの電荷リーク量が他のメモリセ
ルに比較して多い場合を例に進められる。

【００１３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＸＤＧが供給される。また、Ｘア
ドレスバッファＸＢには、アドレス入力端子ＡＸ０〜Ａ
Ｘｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れ、リフレッシュ制御回路ＲＦＣからリフレッシュアド
レス信号Ｒ０〜Ｒｉが供給されるとともに、タイミング
発生回路ＴＧから内部制御信号ＸＬ及びＳＲＦが供給さ
れる。リフレッシュ制御回路ＲＦＣには、タイミング発
生回路ＴＧから内部制御信号ＳＲＦ及びＲＣ（第１の内
部制御信号）ならびにＲＳＬ（第２の内部制御信号）が
供給される。ここで、内部制御信号ＳＲＦは、擬似スタ
ティック型ＲＡＭがセルフリフレッシュモードとされる
間、ハイレベルとされる。また、内部制御信号ＲＣ及び
ＲＳＬは、後述するように、擬似スタティック型ＲＡＭ
がセルフリフレッシュモードとされるときそれぞれ所定
の周期で一時的にハイレベルとされる。

【００１４】ＸアドレスデコーダＸＤは、上記内部制御
信号ＸＤＧがハイレベルとされることで選択的に動作状
態とされる。この動作状態において、Ｘアドレスデコー
ダＸＤは、内部アドレス信号Ｘ０〜Ｘｉをデコードし、
メモリアレイＭＡＲＹの対応するワード線Ｗ０〜Ｗｍを
択一的にハイレベルの選択状態とする。

【００１５】ＸアドレスバッファＸＢは、擬似スタティ
ック型ＲＡＭが通常の動作モードとされ内部制御信号Ｓ
ＲＦがロウレベルとされるとき、アドレス入力端子ＡＸ
０〜ＡＸｉを介して供給されるＸアドレス信号ＡＸ０〜
ＡＸｉを内部制御信号ＸＬに従って取り込み、保持する
とともに、これらのＸアドレス信号をもとに内部アドレ
ス信号Ｘ０〜Ｘｉを形成する。擬似スタティック型ＲＡ
Ｍがセルフリフレッシュモードとされ内部制御信号ＳＲ
Ｆがハイレベルとされるとき、ＸアドレスバッファＸＢ
は、リフレッシュ制御回路ＲＦＣから供給されるリフレ
ッシュアドレス信号Ｒ０〜Ｒｉを内部制御信号ＸＬに従
って取り込み、これらのリフレッシュアドレス信号をも
とに内部アドレス信号Ｘ０〜Ｘｉを形成する。

【００１６】リフレッシュ制御回路ＲＦＣは、後述する
ように、内部制御信号ＲＣに従って歩進されるリフレッ
シュアドレスカウンタＲＣＴＲと、メモリアレイＭＡＲ
Ｙの電荷リーク量の多いメモリセルが結合されるワード
線のアドレスを保持するワード線アドレスメモリＷＲＯ
Ｍと、内部制御信号ＲＳＬに従ってリフレッシュアドレ
スカウンタＲＣＴＲ又はワード線アドレスメモリＷＲＯ
Ｍの出力信号を選択的に上記リフレッシュアドレス信号
Ｒ０〜Ｒｉとして伝達するリフレッシュアドレスセレク
タＲＡＳＬとを含む。リフレッシュ制御回路ＲＦＣは、
擬似スタティック型ＲＡＭがセルフリフレッシュモード
とされ内部制御信号ＳＲＦがハイレベルとされることで
選択的に動作状態とされる。この動作状態において、リ
フレッシュ制御回路ＲＦＣは、リフレッシュアドレス信
号Ｒ０〜Ｒｉを所定の条件で形成し、Ｘアドレスバッフ
ァＸＢに供給する。リフレッシュ制御回路ＲＦＣの具体
的な構成及び動作については、後で詳細に説明する。

【００１７】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊は、センスアンプＳＡの対応
する単位回路に結合される。センスアンプＳＡは、図２
に示されるように、メモリアレイＭＡＲＹの相補ビット
線Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単位
回路を備える。センスアンプＳＡの各単位回路は、Ｎチ
ャンネルＭＯＳＦＥＴＱ１及びＰチャンネルＭＯＳＦＥ
ＴＱ１１あるいはＮチャンネルＭＯＳＦＥＴＱ２及びＰ
チャンネルＭＯＳＦＥＴＱ１２により構成される一対の
ＣＭＯＳインバータが交差結合されてなる単位増幅回路
と、これらの単位増幅回路の非反転又は反転入出力ノー
ドと相補共通データ線ＣＤ＊との間に設けられる一対の
スイッチＭＯＳＦＥＴＱ３及びＱ４とをそれぞれ含む。
各単位増幅回路を構成するＮチャンネルＭＯＳＦＥＴＱ
１及びＱ２のソースは、コモンソース線ＳＮに共通結合
され、ＰチャンネルＭＯＳＦＥＴＱ１１及びＱ１２のソ
ースは、コモンソース線ＳＰに共通結合される。また、
各対のスイッチＭＯＳＦＥＴＱ３及びＱ４のゲートはそ
れぞれ共通結合され、ＹアドレスデコーダＹＤから対応
するビット線選択信号ＹＳ０〜ＹＳｎが供給される。

【００１８】これにより、センスアンプＳＡの各単位増
幅回路は、コモンソース線ＳＮ及びＳＰを介して回路の
接地電位及び電源電圧が供給されることで、選択的にか
つ一斉に動作状態とされる。この動作状態において、各
単位増幅回路は、メモリアレイＭＡＲＹの選択されたワ
ード線に結合されるｎ＋１個のメモリセルから対応する
相補ビット線Ｂ０＊〜Ｂｎ＊を介して出力される微小読
み出し信号を増幅し、ハイレベル又はロウレベルの２値
読み出し信号とする。一方、センスアンプＳＡのスイッ
チＭＯＳＦＥＴＱ３及びＱ４は、対応するビット線選択
信号ＹＳ０〜ＹＳｎがハイレベルとされることで選択的
にオン状態となり、メモリアレイＭＡＲＹの対応する相
補ビット線Ｂ０＊〜Ｂｎ＊つまりは対応する単位増幅回
路と相補共通データ線ＣＤ＊とを択一的に接続状態とす
る。なお、センスアンプＳＡの各単位増幅回路によって
増幅された２値読み出し信号は、擬似スタティック型Ｒ
ＡＭが通常の読み出しモードとされるとき、相補共通デ
ータ線ＣＤ＊からデータ入出力回路ＩＯならびにデータ
出力端子Ｄｏｕｔを介して択一的に出力される。また、
擬似スタティック型ＲＡＭがセルフリフレッシュモード
とされるとき、選択されたワード線に結合されるｎ＋１
個のメモリセルに一斉に再書き込みされ、これによって
これらのメモリセルのリフレッシュ動作が実現される。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹ
アドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発
生回路ＴＧから内部制御信号ＹＬが供給される。

【００２０】ＹアドレスデコーダＹＤは、上記内部制御
信号ＹＤＧがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、Ｙアドレスデコ
ーダＹＤは、内部アドレス信号Ｙ０〜Ｙｊをデコード
し、対応する上記ビット線選択信号ＹＳ０〜ＹＳｎを択
一的にハイレベルとする。ＹアドレスバッファＹＢは、
アドレス入力端子ＡＹ０〜ＡＹｊを介して供給されるＹ
アドレス信号ＡＹ０〜ＡＹｊを内部制御信号ＹＬに従っ
て取り込み、保持するとともに、これらのＹアドレス信
号をもとに内部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙ
アドレスデコーダＹＤに供給する。

【００２１】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、ライトアン
プの入力端子は、データ入力バッファの出力端子に結合
され、その出力端子は、相補共通データ線ＣＤ＊に結合
される。また、メインアンプの入力端子は、相補共通デ
ータ線ＣＤ＊に結合され、その出力端子は、データ出力
バッファの入力端子に結合される。データ入力バッファ
の入力端子は、データ入力端子Ｄｉｎに結合され、デー
タ出力バッファの出力端子は、データ出力端子Ｄｏｕｔ
に結合される。

【００２２】データ入出力回路ＩＯのデータ入力バッフ
ァは、擬似スタティック型ＲＡＭが通常の書き込みモー
ドとされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされ、相補共通データ線ＣＤ＊を
介してメモリアレイＭＡＲＹの選択された１個のメモリ
セルに書き込まれる。一方、データ入出力回路ＩＯのメ
インアンプは、擬似スタティック型ＲＡＭが通常の読み
出しモードとされるとき、メモリアレイＭＡＲＹの選択
された１個のメモリセルから相補共通データ線ＣＤ＊を
介して出力される読み出し信号をさらに増幅し、データ
出力バッファに伝達する。この読み出し信号は、データ
出力バッファからデータ出力端子Ｄｏｕｔを介して外部
に送出される。

【００２３】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるチップイネーブル信号ＣＥＢ
及びライトイネーブル信号ＷＥＢならびに出力イネーブ
ル信号ＯＥＢをもとに、上記各種の内部制御信号を形成
して、擬似スタティック型ＲＡＭの各部に供給する。

【００２４】図３には、図１の擬似スタティック型ＲＡ
Ｍに含まれるリフレッシュ制御回路ＲＦＣの第１の実施
例のブロック図が示され、図４には、その一実施例の信
号波形図が示されている。これらの図をもとに、この実
施例のリフレッシュ制御回路ＲＦＣの具体的な構成及び
動作とセルフリフレッシュモードの概要ならびにその特
徴について説明する。なお、以下の説明は、前述のよう
に、他の正常なメモリセルに比較して電荷リーク量の多
いメモリセルがワード線Ｗ１に結合される場合を例に進
められる。

【００２５】図３において、この実施例のリフレッシュ
制御回路ＲＦＣは、特に制限されないが、リフレッシュ
アドレスカウンタＲＣＴＲ及びワード線アドレスメモリ
ＷＲＯＭならびにリフレッシュアドレスセレクタＲＡＳ
Ｌを含む。このうち、リフレッシュアドレスカウンタＲ
ＣＴＲには、タイミング発生回路ＴＧから内部制御信号
ＳＲＦ及びＲＣが供給され、リフレッシュアドレスセレ
クタＲＡＳＬには、内部制御信号ＲＳＬが供給される。
ここで、内部制御信号ＳＲＦは、擬似スタティック型Ｒ
ＡＭがセルフリフレッシュモードとされるとき、ハイレ
ベルとされる。また、内部制御信号ＲＣは、図４に示さ
れるように、擬似スタティック型ＲＡＭがセルフリフレ
ッシュモードとされるとき、比較的短い周期で周期的に
かつ一時的にハイレベルとされ、内部制御信号ＲＳＬ
は、比較的長い周期でかつ一時的にハイレベルとされ
る。この実施例において、内部制御信号ＲＣの周期Ｔｒ
ｃは、擬似スタティック型ＲＡＭのリフレッシュ周期を
Ｔｒｆとし、そのワード線数をｍとするとき、ほぼ、 Ｔｒｃ≒Ｔｒｆ／ｍ とされる。なお、擬似スタティック型ＲＡＭのリフレッ
シュ周期Ｔｒｆは、電荷リーク量の少ない正常なメモリ
セルの情報保持特性に応じて設定される。また、内部制
御信号ＲＳＬの周期Ｔｓｃは、電荷リーク量の多いメモ
リセルの情報保持特性に応じて設定され、上記リフレッ
シュ周期Ｔｒｆの整数分の１とされる。さらに、内部制
御信号ＲＳＬがハイレベルとされるパルス幅Ｔｗｓは、
内部制御信号ＲＣの周期Ｔｒｃと一致する。

【００２６】リフレッシュ制御回路ＲＦＣのリフレッシ
ュアドレスカウンタＲＣＴＲは、擬似スタティック型Ｒ
ＡＭが通常の動作モードとされ内部制御信号ＳＲＦがロ
ウレベルとされる間、リセットされ、その計数値はゼロ
すなわちワード線Ｗ０を指定する初期値とされる。擬似
スタティック型ＲＡＭがセルフリフレッシュモードとさ
れ内部制御信号ＳＲＦがハイレベルとされると、リフレ
ッシュアドレスカウンタＲＣＴＲは動作状態とされ、内
部制御信号ＲＣの立ち上がりエッジに同期してその計数
値を歩進する。擬似スタティック型ＲＡＭの出力信号Ｃ
０〜Ｃｉは、リフレッシュアドレスセレクタＲＡＳＬの
一方の入力端子に供給される。

【００２７】一方、リフレッシュ制御回路ＲＦＣのワー
ド線アドレスメモリＷＲＯＭは、レーザ等により切断可
能なｉ＋１個のヒューズ手段を含むリードオンリーメモ
リからなり、これらのヒューズ手段が選択的に切断状態
とされることで、電荷リーク量の多いメモリセルが結合
されるワード線すなわちワード線Ｗ１のアドレスを保持
する。ワード線アドレスメモリＷＲＯＭの出力信号Ｍ０
〜Ｍｉは、リフレッシュアドレスセレクタＲＡＳＬの他
方の入力端子に供給される。

【００２８】リフレッシュ制御回路ＲＦＣのリフレッシ
ュアドレスセレクタＲＡＳＬは、ｉ＋１個の選択回路か
らなり、内部制御信号ＲＳＬに従って上記リフレッシュ
アドレスカウンタＲＣＴＲ又はワード線アドレスメモリ
ＷＲＯＭの出力信号を選択的にＸアドレスバッファＸＢ
に伝達する。すなわち、内部制御信号ＲＳＬがロウレベ
ルとされるとき、リフレッシュアドレスセレクタＲＡＳ
ＬはリフレッシュアドレスカウンタＲＣＴＲの出力信号
Ｃ０〜Ｃｉを選択し、リフレッシュアドレス信号Ｒ０〜
ＲｉとしてＸアドレスバッファＸＢに伝達する。内部制
御信号ＲＳＬがハイレベルとされると、リフレッシュア
ドレスセレクタＲＡＳＬはワード線アドレスメモリＷＲ
ＯＭの出力信号Ｍ０〜Ｍｉを選択し、リフレッシュアド
レス信号Ｒ０〜ＲｉとしてＸアドレスバッファＸＢに伝
達する。

【００２９】これらのことから、この実施例の擬似スタ
ティック型ＲＡＭのセルフリフレッシュモードでは、図
４に示されるように、リフレッシュアドレスカウンタＲ
ＣＴＲの出力信号Ｃ０〜Ｃｉに従ってワード線Ｗ０〜Ｗ
ｉに関するリフレッシュ動作が順次実行されるととも
に、その合間をぬって電荷リーク量の多いメモリセルが
結合されるワード線Ｗ１のリフレッシュ動作が追加して
実行される。言い換えるならば、電荷リーク量の多いメ
モリセルが結合されるワード線Ｗ１は、冗長用のワード
線に置き換えられることなく救済され、正常に機能しう
るものとなる。このとき、正常なメモリセルが結合され
るワード線に関するリフレッシュ周期は、電荷リーク量
の多いメモリセルの情報保持特性に引きずられることな
く短めに設定され、これによって全体としてのリフレッ
シュ周期が縮小される。その結果、その製品歩留まりを
犠牲にすることなく、セルフリフレッシュモードを備え
る擬似スタティック型ＲＡＭの低消費電力化を推進でき
るものである。

【００３０】図５には、図１の擬似スタティック型ＲＡ
Ｍに含まれるリフレッシュ制御回路ＲＦＣの第２の実施
例のブロック図が示され、図６には、その一実施例の信
号波形図が示されている。なお、この実施例のリフレッ
シュ制御回路ＲＦＣは、前記図３及び図４の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いてのみ説明を追加する。

【００３１】図５において、この実施例のリフレッシュ
制御回路ＲＦＣは、タイミング発生回路ＴＧから内部制
御信号ＳＲＦ及びＲＣ（第３の内部制御信号）を受ける
リフレッシュアドレスカウンタＲＣＴＲと、ワード線ア
ドレスメモリＷＲＯＭと、内部制御信号ＲＳＬを受ける
リフレッシュアドレスセレクタＲＡＳＬとを含む。ここ
で、内部制御信号ＳＲＦは、図４の実施例と同様に、擬
似スタティック型ＲＡＭがセルフリフレッシュモードと
されるとき、選択的にハイレベルとされる。また、内部
制御信号ＲＣは、擬似スタティック型ＲＡＭがセルフリ
フレッシュモードとされるとき、そのサイクルタイムに
近い短い周期で周期的にかつ一時的にハイレベルとされ
る。さらに、内部制御信号ＲＳＬは、図６に示されるよ
うに、擬似スタティック型ＲＡＭがセルフリフレッシュ
モードとされるとき、リフレッシュアドレスカウンタＲ
ＣＴＲの出力信号Ｃ０〜Ｃｉが一巡されるまでの間、ロ
ウレベルとされた後、ハイレベルとされ、これを擬似ス
タティック型ＲＡＭのリフレッシュ周期Ｔｒｆで繰り返
す。なお、内部制御信号ＲＳＬがハイレベルとされる期
間は、リフレッシュアドレスカウンタＲＣＴＲの出力信
号Ｃ０〜Ｃｉが一巡されるために要する時間の整数倍と
される。

【００３２】この実施例のリフレッシュ制御回路ＲＦＣ
は、さらに、リフレッシュアドレスカウンタＲＣＴＲ及
びワード線アドレスメモリＷＲＯＭの出力信号を受ける
アドレス比較回路ＡＣを備える。このアドレス比較回路
ＡＣは、リフレッシュアドレスカウンタＲＣＴＲの出力
信号Ｃ０〜Ｃｉとワード線アドレスメモリＷＲＯＭの出
力信号Ｍ０〜Ｍｉとをビットごとに比較照合して、これ
らの出力信号が全ビット一致するとき、その出力信号Ａ
Ｍを選択的にハイレベルとする。アドレス比較回路ＡＣ
の出力信号ＡＭは、リフレッシュアドレスセレクタＲＡ
ＳＬに供給されるとともに、特に制限されないが、タイ
ミング発生回路ＴＧに供給され、リフレッシュ動作の起
動制御に供される。

【００３３】この実施例において、リフレッシュアドレ
スセレクタＲＡＳＬは、内部制御信号ＲＳＬがロウレベ
ルとされるとき、リフレッシュアドレスカウンタＲＣＴ
Ｒの出力信号Ｃ０〜Ｃｉを選択し、リフレッシュアドレ
ス信号Ｒ０〜ＲｉとしてＸアドレスバッファＸＢに伝達
する。内部制御信号ＲＳＬがハイレベルとされると、リ
フレッシュアドレスセレクタＲＡＳＬは、アドレス比較
回路ＡＣの出力信号ＡＭがハイレベルであることを条件
に、ワード線アドレスメモリＷＲＯＭの出力信号Ｍ０〜
Ｍｉを選択し、リフレッシュアドレス信号Ｒ０〜Ｒｉと
してＸアドレスバッファＸＢに伝達する。

【００３４】これらのことから、この実施例の擬似スタ
ティック型ＲＡＭのセルフリフレッシュモードでは、図
６に示されるように、ワード線Ｗ０〜Ｗｉに関するリフ
レッシュ動作が一巡して実行された後、言い換えるなら
ばワード線Ｗ０〜Ｗｉに関する一連のリフレッシュ動作
が繰り返される合間をぬって、電荷リーク量の多いメモ
リセルが結合されるワード線Ｗ１のリフレッシュ動作が
リフレッシュアドレスカウンタＲＣＴＲの一巡周期をも
って周期的に実行される。その結果、前記図３及び図４
の実施例と同様な効果を得ることができるものである。

【００３５】以上の本実施例に示されるように、この発
明をセルフリフレッシュモードを備える擬似スタティッ
ク型ＲＡＭ等の半導体記憶装置に適用することで、次の
ような作用効果が得られる。すなわち、 （１）擬似スタティック型ＲＡＭ等のセルフリフレッシ
ュモードにおいてリフレッシュすべきワード線を指定す
るためのリフレッシュアドレス信号を形成するリフレッ
シュ制御回路を、第１の内部制御信号に従って歩進され
るリフレッシュアドレスカウンタと、電荷リーク量の多
いメモリセルが結合されるワード線のアドレスを保持す
るワード線アドレスメモリと、第２の内部制御信号に従
ってリフレッシュアドレスカウンタ又はワード線アドレ
スメモリの出力信号を選択的にリフレッシュアドレス信
号して伝達するリフレッシュアドレスセレクタとにより
構成し、あるいは第３の内部制御信号に従って歩進され
るリフレッシュアドレスカウンタと、電荷リーク量の多
いメモリセルが結合されるワード線のアドレスを保持す
るワード線アドレスメモリと、リフレッシュアドレスカ
ウンタ及びワード線アドレスメモリの出力信号を比較照
合しこれらが全ビット一致したときその出力信号を選択
的に有効とするアドレス比較回路と、リフレッシュアド
レスカウンタの出力信号を一巡してリフレッシュアドレ
ス信号として伝達した後、アドレス比較回路の出力信号
が有効とされるとき選択的にワード線アドレスメモリの
出力信号をリフレッシュアドレス信号として伝達するリ
フレッシュアドレスセレクタとにより構成することで、
一連のワード線に関する通常のリフレッシュ動作の合間
に電荷リーク量の多いメモリセルが結合されるワード線
のリフレッシュ動作を追加して実行でき、電荷リーク量
の多いメモリセルが結合されるワード線に関するリフレ
ッシュ周期のみを選択的に縮小できるという効果が得ら
れる。

【００３６】（２）上記（１）項により、擬似スタティ
ック型ＲＡＭ全体としてのリフレッシュ周期を縮めるこ
となくしかも冗長素子を用いることなく、電荷リーク量
の多いメモリセルを救済できるという効果が得られる。 （３）上記（１）項及び（２）項により、その製品歩留
まりを犠牲にすることなく、セルフリフレッシュモード
を備える擬似スタティック型ＲＡＭ等の低消費電力化を
推進できるという効果が得られる。

【００３７】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、擬似スタティック型ＲＡＭは、複数
ビットの記憶データを同時に入力又は出力するいわゆる
多ビット構成とすることができるし、そのブロック構成
はこの実施例による制約を受けない。図２において、メ
モリアレイＭＡＲＹは、複数のメモリマット又はサブメ
モリアレイに分割することができるし、いわゆるシェア
ドセンス方式を採ることもできる。図５において、アド
レス比較回路ＡＣの出力信号ＡＭがハイレベルとされる
ときには、ワード線アドレスメモリＷＲＯＭの出力信号
Ｍ０〜Ｍｉに代えて、リフレッシュアドレスカウンタＲ
ＣＴＲの出力信号Ｃ０〜Ｃｉをリフレッシュアドレス信
号Ｒ０〜Ｒｉとして出力してもよい。図３及び図５にお
いて、リフレッシュ制御回路ＲＦＣのワード線アドレス
メモリＷＲＯＭは、ヒューズ手段以外を記憶素子とする
他種のリードオンリーメモリに置き換えることができ
る。リフレッシュ制御回路ＲＦＣは、複数のワード線ア
ドレスメモリＷＲＯＭを備えることができる。この場
合、内部制御信号ＲＳＬに相当する内部制御信号を各ワ
ード線アドレスメモリＷＲＯＭに対応して設け、これら
の内部制御信号の周期を対応するワード線に結合される
メモリセルの情報保持特性に応じて設定すればよい。さ
らに、図２に示されるメモリアレイＭＡＲＹ及びセンス
アンプＳＡならびに図３及び図５に示されるリフレッシ
ュ制御回路ＲＦＣの構成は、これらの実施例による制約
を受けないし、図４及び図６に示される各内部制御信号
の論理レベル及び組み合わせ等は、種々の実施形態を採
りうる。

【００３８】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である擬似
スタティック型ＲＡＭに適用した場合について説明した
が、それに限定されるものではなく、例えば、通常のダ
イナミック型ＲＡＭやダイナミック型ＲＡＭを基本構成
とする各種のメモリ集積回路装置ならびにこれらのメモ
リ集積回路装置を内蔵するディジタル集積回路装置等に
も適用できる。この発明は、少なくともセルフリフレッ
シュモードを有する半導体記憶装置ならびにこのような
半導体記憶装置を含む半導体装置に広く適用できる。

【００３９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、擬似スタティック型ＲＡＭ
等のセルフリフレッシュモードにおいてリフレッシュす
べきワード線を指定するためのリフレッシュアドレス信
号を形成するリフレッシュ制御回路を、例えば、第１の
内部制御信号に従って歩進されるリフレッシュアドレス
カウンタと、電荷リーク量の多いメモリセルが結合され
るワード線のアドレスを保持するワード線アドレスメモ
リと、第２の内部制御信号に従ってリフレッシュアドレ
スカウンタ又はワード線アドレスメモリの出力信号を選
択的に上記リフレッシュアドレス信号して伝達するリフ
レッシュアドレスセレクタとにより構成することで、一
連のワード線に関する通常のリフレッシュ動作の合間に
電荷リーク量の多いメモリセルが結合されるワード線の
リフレッシュ動作を追加して実行でき、電荷リーク量の
多いメモリセルが結合されるワード線に関するリフレッ
シュ周期のみを選択的に縮小することができる。その結
果、全体としてのリフレッシュ周期を縮めることなくし
かも冗長素子を用いることなく電荷リーク量の多いメモ
リセルを救済できるため、その製品歩留まりを犠牲にす
ることなくセルフリフレッシュモードを備える擬似スタ
ティック型ＲＡＭ等の低消費電力化を推進できる。

【図面の簡単な説明】

【図１】この発明が適用された擬似スタティック型ＲＡ
Ｍの一実施例を示すブロック図である。

【図２】図１の擬似スタティック型ＲＡＭに含まれるメ
モリアレイ及びセンスアンプの一実施例を示す回路図で
ある。

【図３】図１の擬似スタティック型ＲＡＭに含まれるリ
フレッシュ制御回路の第１の実施例を示すブロック図で
ある。

【図４】図３のリフレッシュ制御回路の一実施例を示す
信号波形図である。

【図５】図１の擬似スタティック型ＲＡＭに含まれるリ
フレッシュ制御回路の第２の実施例を示すブロック図で
ある。

【図６】図５のリフレッシュ制御回路の一実施例を示す
信号波形図である。

【符号の説明】

ＰＳＲＡＭ・・・擬似スタティック型ＲＡＭ、ＭＡＲＹ
・・・メモリアレイ、ＳＡ・・・センスアンプ、ＸＤ・
・・Ｘアドレスデコーダ、ＹＤ・・・Ｙアドレスデコー
ダ、ＸＢ・・・Ｘアドレスバッファ、ＲＦＣ・・・リフ
レッシュ制御回路、ＹＢ・・・Ｙアドレスバッファ、Ｉ
Ｏ・・・データ入出力回路、ＴＧ・・・タイミング発生
回路。Ｗ０〜Ｗｍ・・・ワード線、Ｂ０＊〜Ｂｎ＊・・
・相補ビット線、Ｃｓ・・・情報蓄積キャパシタ、Ｑｍ
・・・アドレス選択ＭＯＳＦＥＴ、Ｑ１〜Ｑ４・・・Ｎ
チャンネルＭＯＳＦＥＴ、Ｑ１１〜Ｑ１２・・・Ｐチャ
ンネルＭＯＳＦＥＴ。ＲＣＴＲ・・・リフレッシュアド
レスカウンタ、ＷＲＯＭ・・・ワード線アドレスメモ
リ、ＲＡＳＬ・・・リフレッシュアドレスセレクタ。Ａ
Ｃ・・・アドレス比較回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直交して配置されるワード線及びビット
   線ならびにこれらのワード線及びビット線の交点に格子
   状に配置されるダイナミック型メモリセルとを含むメモ
   リアレイと、所定のリフレッシュモードにおいてリフレ
   ッシュすべきワード線のアドレスを指定するためのリフ
   レッシュアドレス信号を形成するリフレッシュ制御回路
   とを具備し、一連のワード線を順次指定しつつ実行され
   る通常のリフレッシュ動作の合間に電荷リーク量の多い
   メモリセルが結合されるワード線のリフレッシュ動作を
   追加して実行することで、電荷リーク量の多いメモリセ
   ルが結合されるワード線に関するリフレッシュ周期を選
   択的に縮小しうることを特徴とする半導体記憶装置。
2. 【請求項２】 上記リフレッシュ制御回路は、第１の内
   部制御信号に従って歩進されリフレッシュすべきワード
   線のアドレスを順次指定するリフレッシュアドレスカウ
   ンタと、電荷リーク量の多いメモリセルが結合されるワ
   ード線のアドレスを保持するワード線アドレスメモリ
   と、第２の内部制御信号に従って上記リフレッシュアド
   レスカウンタ又はワード線アドレスメモリの出力信号を
   選択的に上記リフレッシュアドレス信号して伝達するリ
   フレッシュアドレスセレクタとを含むものであることを
   特徴とする請求項１の半導体記憶装置。
3. 【請求項３】 上記リフレッシュ制御回路は、第３の内
   部制御信号に従って歩進されリフレッシュすべきワード
   線のアドレスを順次指定するリフレッシュアドレスカウ
   ンタと、電荷リーク量の多いメモリセルが結合されるワ
   ード線のアドレスを保持するワード線アドレスメモリ
   と、上記リフレッシュアドレスカウンタ及びワード線ア
   ドレスメモリの出力信号を比較照合しこれらの出力信号
   が全ビット一致したときその出力信号を選択的に有効と
   するアドレス比較回路と、上記リフレッシュアドレスカ
   ウンタの出力信号を一巡して上記リフレッシュアドレス
   信号として伝達した後、上記アドレス比較回路の出力信
   号が有効とされるとき選択的に上記リフレッシュアドレ
   スカウンタ又はワード線アドレスメモリの出力信号を上
   記リフレッシュアドレス信号として伝達するリフレッシ
   ュアドレスセレクタとを含むものであることを特徴とす
   る請求項１の半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、擬似スタティッ
   ク型ＲＡＭであり、上記リフレッシュモードは、セルフ
   リフレッシュモードであって、上記ワード線アドレスメ
   モリは、保持すべきワード線のアドレスに従って選択的
   に切断される複数のヒューズ手段を含むリードオンリー
   メモリであることを特徴とする請求項１，請求項２又は
   請求項３の半導体記憶装置。